KR0145225B1 - 블럭 단위로 스트레스 가능한 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야;

반도체 메모리 장치 분야이다.

2. 발명이 해결하려고 하는 기술적 과제;

소프트 결함 셀을 초기에 발견하여 수율 향상을 제공한다.

3. 발명의 해결방법의 요지;

소프트 결함 셀을 감지 하고자 할때 어드레스 디코딩에 의해 블럭 단위로 스트레스를 가함으로써, 비록 스트레스 전압이 떨어지는 하드 결함 셀이 존재하더라도 스트레스 전압이 떨어지는 블럭 이외에 나머지 블럭에서 소프트 결함 셀에는 정상적으로 스트레스 전압이 인가되게 하는 것을 특징으로 한다.

4. 발명의 중요한 용도;

반도체 메모리 장치에 적합하게 사용된다.

Description

블럭 단위로 스트레스 가능한 회로

제1도는 본 발명에 따른 개략적 블럭도

제2도는 본 발명에 따른 전 셀 어레이에 대한 구성도

제3도는 본 발명의 실시예에 따른 블럭 선택 제어 회로

제4도는 본 발명인 실시예에 따른 워드 라인 선택 제어 회로

제5도는 본 발명의 스트레서 인가에 따른 플로우 차트

제6도는 본 발명의 타이밍도

본 발명은 반도체 메모리에 관한 것으로, 특히 블럭 단위로 스트레스 가능한 반도체 메모리 장치에 관한 것이다.

최근 반도체 메모리 소자는 점차 고집적화 추세에 있고 이에 따라 반도체 소자내의 결함 발생 확률도 점차 높아졌다. 일반적으로 반도체 소자의 불량 유형은 크게 주변회로의 불량과 어레이 내의 결함에 의한 불량으로 나눌 수 있고 주변회로의 불량을 그 특성상 구제가 어려우나, 어레이내 결함에 의한 불량은 여분의 메모리 셀로 대체 함으로써 수율을 향상시킨다. 따라서 어레이 내 결함에 의한 불량 셀들을 조기에 발견하는 기술들의 중요성이 인식되어 일찍부터 개발되어 왔다.

하지만 현재까지 개발된 결함 셀 스크린(Defect cell screen) 기술들을 결함 셀의 성격에 따라 완전히 구제하지는 못한다. 일반적으로 어레이 내 결함에 의한 불량은 테스트 초기의 소팅 테스트(Sorting test)에서 감지 가능한 하드 결함 셀(Hard defect cell)과 테스트 초기에는 감지되지 않으나 전장(Electrical field) 또는 온도 스트레스에 의해 서서히 셀 특성이 저하되어 페일(fail)되는 소프트 결함 셀(Soft defect cell)로 구분되며, 가장 이상적인 스크린 기술은 하드, 소프트 결함 셀들을 모두 감지할 수 있어야 한다.

하드 결함 셀은 일반적으로 어레이 내의 워드 라인, 비트 라인들의 독립 또는 복합적으로 전기적인 오픈/단락(open/short)이 존재하거나 셀 기판에 큰 결함이 존재하여 워드 라인 또는 비트 라인과 전기적으로 단락 되거나 게이트 옥사이드(gate oxide)특성이 절연체의 역할을 못할 정도로 특성이 매우 나쁜 경우로서 테스트 모드가 아닌 일반 소트 테스트 단계에서도 쉽게 페일되므로 테스트 초기에 쉽게 구분 가능하다.

그러나 소프트 결함 셀은 상기의 전기적인 오픈/단락이 매우 미약 하거나 게이트 옥사이드가 약간 리크(Leak)하여 테스트 초기에 소팅 테스트에서 페일되지 않고 진행성으로 페일 되기 때문에 조립후 테스트에서 페일 될수도 있다.

종래 기술은 테스트 모드에서 전 어레이를 동시에 선택한 후 소프트 결함 셀을 찾기 위하여 통상적으로 메모리 동작 전원 전압(이하 VCC)의 1.4-2배 정도의 높은 전압(이하 스트레스 전압)을 가하고 이후의 통상적인 기능 페일(function fail)을 유발하는 셀들을 페일 셀로 판정한다. 즉 휘발성 메모리인 랜덤 억세스 메모리(이하 RAM)계열들과 비 휘발성 메모리중 마스크 ROM(Read Only Memory)계열 메모리들은 스트레스를 가한후 리프레쉬나 낮은 VCC 또는 높은 VCC에서 동작 했을때 정상적인 동작이 수행되는가에 따라서 페일/패스가 결정된다.

대표적인 예가 게이트 옥사이드 브레이크다운 또는 정션 브레이크다운 경우이다. 그러나 데이타(Data)를 입력할때나 데이타를 지울때 핫 캐리어나 파울러 노다임 터널링(Fowler-Nordheim Tunneling) 현상을 이용하여 플로팅 게이트에 주입된 전하량에 따라 데이타가 정해지는 EPROM(Erasable programmable ROM), EEPROM(Electrically erasable and programmable ROM) 계열 메모리들은 다른 메모리에서는 문제되지 않는 수준의 게이트 옥사이드 또는 졍션 누설(Junction Leakage)이 존재하더라도 셀의 데이타가 전하량에 매우 민감하게 좌우 되므로 좀더 쉽게 페일 될수 있다.

즉 고온 스트레스인 베이크(Bake), 온도와 전기적 스트레스를 같이 가하는 번인 테스트(Burn-in Test) 또는 고 전압으로 플로팅 게이트에 전장을 가하는 디스터브 테스트(Disturb Test)에서 약간의 전하가 누설에 의해 전하량이 변하더라도 데이타가 쉽게 반전된다. 그러나 이와같이 전어레이를 동시에 선택하여 스트레스 전압을 인가했을때, 만약 어레이 내의 스트레스 전압 하락을 초래하는 상기 하드 결함 셀과 소프트 결함 셀이 복수개 존재한다면, 하드 결함 셀을 통해 스트레스 전압이 심하게 하락되기 때문에 소프느 결함 셀은 스트레스 전압이 제대로 인가되지 않아 스크린이 되지 않는다.

따라서 소프트 결함 셀이 초기에 페일 되지 않고 후속단의 소팅 테스트시 전기적 스트레스나 베이크, 번인 테스트 또는 장기 신뢰성 테스트에 의해서 결함 정도가 점점 발전하여 페일되면 그만큼 수율 저하가 초래되고 이들을 구제하기 위해서는 웨이퍼 레벨과 조립 후속단 테스트에 추가 스크린 모드가 필요하게 되므로 그만큼 테스트 타임이 증가하고 효율성도 저하되는 문제점을 가지게 된다.

특히 EPROM과 EEPROM의 경우 데이타를 입력할때(이하 프로그램)와 데이타를 지울때(이하 이레이즈(Erase)) 고전압에 의해 수행되고 상기의 프로그램과 이레이즈가 수십-수천회 반복 수행되는 사이클링 테스트(Cycling Test)에서는 소프트 결함 셀과 소프트 결함 셀이 발전한 하드 결함 셀이 발생할 가능성이 크다는 문제점이 있다.

따라서, 본 발명의 목적은 상기한 하드 결함 셀과 소프트 결함 셀이 동시에 발생시 초기 테스트에서 발견할 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 외부 어드레스에 의해 선택된 블럭에만 스트레스 전압을 인가 함으로써, 비 선택된 블럭에 영향을 주지 않는 회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리내에 전기적 스트레스를 가하여 메모리내의 소프트 결함 셀을 감지하고자 할때 어드레스 디코딩에 의해 블럭 단위로 스트레스를 가함으로써, 비록 스트레스 전압이 떨어지는 하드 결함 셀이 존재하더라도 스트레스 전압이 떨어지는 블럭 이외에 나머지 블럭에서의 소프트 결함 셀에는 정상적으로 스트레스 전압이 인가되는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 또한 본 명세서에서 사용되는 메모리 셀이란 용어는 소오스, 드레인 플로팅 게이트 및 제어 게이트들을 가지는 플로팅 게이트 모오스트랜지스터를 나타낸다.

제 1도는 본 발명에 따른 개략적 블럭도이다. 상기 제 1도에 도시한 메모리 장치는 전기적으로 프로그램을 입력하거나 프로그램을 지우는 것이 가능한 불 휘발성 반도체 메모리 장치로 NAND Flash memory cell array의 구성 및 read/write 동작은 1993년 12월 22일 미국에 출원된 불 휘발성 반도체 메모리 장치에 상세히 개시 되어 있다. 상기 불 휘발성 반도체 메모리 장치는 데이타를 저장하거나 판독 하기 위한 메인 셀 어레이(10)로서 복수개의 행 블럭(B1-B512)들로 나누어 구성된다.

상기 메인 셀 어레이(10)의 구동은 블럭 선택 제어 회로(20)와 워드 라인 선택 제어 회로(30, 이하 W/L 선택 제어 회로)에 의해 제어되고, 블럭 선택 제어회로(20)는 어드레스 버퍼 및 프리 디코더(50)를 통하여 입력되는 블럭 선택 신호에 따라 512개 블럭중 선택된 블럭을 활성화 시키고, 상기 워드라인 선택 제어 회로(30)는 상기 선택된 블럭내의 워드라인을 워드라인 선택 신호에 의해 선택된 워드라인만을 활성화 시킨다.

즉 외부에서 인가된 어드레스 신호(1A)는 어드레스 버퍼 및 프리 디코더(50)에서 래치되고, 이를 다시 상기 블럭 선택 제어 회로(20)와 워드 라인 선택 제어회로(30)로 전송하는 동작을 한다. 제 1도에 표시된 전압 발생 회로(40)는 1993년 12월 22일 미국에 출원된 불 휘발성 반도체 메모리 장치에 상세히 게재된 리드(Read), 라이트(Write) 동작에서 필요한 리드 전압, 프로그램 전압, 소거 전압들을 발생시키고, 또 스트레스 모드에서 반도체 어레이내의 결함 셀들을 감지하기 위해 가해주는 리드 전압보다 높고 프로그램 전압보다 낮은 스트레스 전압을 발생시키는 회로이다.

그리고 리드 전압, 프로그램 전압, 소거 전압들은 전압 발생 제어 신호(1B)에 의해서 선택된다. 어드레스 버퍼 및 프리 디코더(50)는 일반 반도체 메모리에 널리 사용된 회로이므로 생략한다.

제 2도는 상기 반도체 어레이(10)와 주변 회로들의 구성을 도시한 것으로, JSCP 어레이는 512개의 블럭으로 구성되고, 각 븍럭은 데이타를 저장할 수 있는 셀들(T6-T7)이 직렬로 연결된 구조와 직렬 연결된 셀들(T6-T7)을 선택하기 위해 셀들(T6, T10...)과 비트 라인들(B1, B2 - Bn, 이하 B/L) 사이에 직렬로 연결된 트랜지스터들(T5, T9...: 이하 2A 트랜지스터)와 셀들의 그라운드 준위를 유지하기 위한 셀들(T7, T11...)과 CSL(60)사이에 각각 직렬 연결된 트랜지스터(T8, T12...)들(이하 2D 트랜지스터)를 갖는 구조(이하 스트링)와 상기 스트링은 B/L에 대응하여 B/L 갯수만큼 가지며, 각 스트링내의 직렬 연결된 셀(T6-T7)들과 상기 2A 트랜지스터중 T5 및 2D 트랜지스터중 T8는 나머지 스트링들의 셀들과 2A 트랜지스터 및 2D 트랜지스터에 각각 대응되게 동일 선상에 연결되는 구조를 이루고, 상기 리드 전압, 프로그램 전압, 소거 전압 및 스트레스 전압을 셀의 게이트에 전달하기 위한 상기 워드 라인 선택 제어 회로(30)는 상기 직렬 연결된 셀(T6-T7)들의 게이트 사이에 각각 연결된 워드 라인 패스 트랜지스터(T2-T3)의 소스와 드레인에 연결된다. 워드 라인 패스 트랜지스터(T2-T3)의 컨트롤 게이트(70)는 상기 블럭 선택 제어 회로(20)내의 제1블럭 선택 제어 회로(20A)연결된다.

그리고 상기 워드 라인 패스 트랜지스터(T2-T3)의 게이트 CGI과 같이 패스 트랜지스터(T1, T4)은 상기 블럭 선택 제어 회로(20)에 연결된다. 상기 C와(60)은 전 블럭들과 공통으로 연결되며 셀들의 준위를 그라운드로 유지하는 역할을 한다.

제 3도는 본 발명의 구성 요소인 블럭 선택 제어 회로(20)의 실시예를 나타낸 것으로서, 상기 어드레스 버퍼 및 프리 디코더(50)에서 디코딩된 어드레스 신호(3A, 3B, 3C)들을 입력으로 하는 블럭 프리 디코더(100)와, 블럭 프리 디코더(100) 출력을 입력으로 하는 로직 게이트(L1)의 출력과 스트레스 모드시 활성화되는 외부 신호(110)와 상기 스트레스 전압보다 1볼트(이하 V)이상 높은 프로그램 전압(130)을 입력으로 구동되는 제1의 스위치 펌프 회로(200)에 관한것과, 상기 로직 게이트(L1)와 로직 게이트(L2)의 출력과 외부 신호(110) 그리고 스트레스 전압(140)을 입력으로 구동되는 제2의 스위치 펌프 회로(300)의 출력을 입력으로 하여 상기 스트레스 전압을 통과시키는 트랜지스터(E3)로써 구성되어 있다.

그리고 트랜지스터의 출력들은 상기 제 2도의 워드 라인 패스 트랜지스터들(T2-T3) 및 패스 트랜지스터들(T1, T4)의 컨트롤 게이트들(70i, I=1-512)와 2D 트랜지스터 및 2A 트랜지스터에 연결된다.

제 4도는 본 발명의 구성요소인 상기 워드 라인 선택 제어 회로(30)에 대한 실시예를 나타낸 것으로서, 상기 어드레스 버퍼 및 프리 디코더(50)에서 래치된 어드레스 신호(160)와 스트레스 모드시 활성화되는 신호(170)와 스트레스 전압(190)을 입력으로 구동되는 제 3의 스위치 펌프 회로(400)와 상기 제 3의 스위치 펌프 회로(400)의 출력을 입력으로 하여 상기 스트레스 전압(190)을 통과 시키는 트랜지스터(E6)로써 구성되어 있다. 또한 최종 출력(S1, S2)은 제 2도의 워드 라인 트랜지스터(T2-T3)에 각각 전달된다.

이제 본 발명에서 제안한 스트레스 모드 동작에 대해 상세히 설명하고자 한다. 본 발명의 상세 내용을 설명하기 위해 편의상 전기적으로 개시가 가능한 비 휘발성 반도체 메모리에 대해서 스트레스를 가하기 전에 셀 전체를 소거하여 온 셀(on-cell)로 만든후 상기의 스트레스 모드로 진입하는 경우로써 설명하고자 한다. 왜냐하면 개시가 가능한 불 휘발성 반도체 메모리는 특정 패턴을 프로그램하거나 스트레스를 가하기 전에 먼저 소거함이 일반적이기 때문이다.

소거 모드 동작은 1993년 12월 22일 미국에 출원된 불 휘발성 반도체 메모리 장치에 상세히 게재 되었으므로 설명은 생략하고, 제 1도, 제 2도, 제 3도, 제 4도로써 본 발명을 상세히 설명하면 제 1도에서 보듯이 상기 스트레스 모드 진입후 상기 어드레스 신호(1A)가 상기 첫번째 블럭 어드레스가 로딩되면 상기 어드레스 버퍼 및 프리 디코더(50)에서 블럭 어드레스가 래치됨과 동시에 디코딩되고, 블럭 어드레스 선택 신호(IC)는 블럭 선택 제어 회로(20)로, 상기 어드레스 버퍼 및 프리 디코더(50)로 부터의 워드 라인 선택 신호(ID)는 상기 워드 라인 선택 제어 회로(30)로 전달된다.

그리고 제 3도에서 보듯이 상기 첫 번째 블럭 어드레스 신호가 3A, 3B, 3C에 의해 독립적으로 정의되면 상기 제1블럭선택제어회로(20A)에서의 로직 게이트(L1)의 출력은 하이(이하 High)되고 상기 스트레스 모드에 진입하면 전압 발생 제어 신호(1B)에 의해 전압 발생 회로(40)에서 상기 리드 전압보다 높고 상기 프로그램 전압보다 낮은 스트레스 전압이 발생된다. 라이트 인에이블 신호(170)는 로우(이하 Low)되고, 프로그램 전압(13)은 18V로 되며, 외부 신호는 High/Low로 진동(oscillation)한다.

상기 로직 게이트(L1) 출력이 High가 되면, 상기 제 2도와 제 3도에 나타난 컨트롤 게이트들(70i, i=1-512) 전압은 공핍형 트랜지스터(D1) 단락-오프 전압(약 2V라 가정)만큼 인가 되고, 증가형 트랜지스터(E2) 게이트가 약 2V가 되면 상기 증가형 트랜지스터(E2)의 드레쉬홀드 전압(이하 Vt, 약 1V라 가정)정도 감소하여 프로그램 전압(130)으로 부터 1V만 카패시터(C1)에 전달된다. 이때 로직 게이트(L2)의 입력중 한쪽은 상기 낫 게이트(L3)의 출력에 의해 High가 되고 다른 한쪽은 High/Low로 진동(oscillation)하므로 상기 낸드 게이트(L2)의 출력도 Low/High로 진동(oscillation)한다. 상기 낸드 게이트(L2)의 출력이 High(5V라 가정)면 초기에 상기 증가형 트랜지스터(E2)에 의해 전달된 전압 1V에서 △V(약 5V)만큼 상승하게 되고, 상승된 1V+△V 전압은 증가형 트랜지스터(E1)을 통하여 1V만큼 감소하고 따라서 상기 증가형 트랜지스터(E2) 게이트에 △V(약 5V)만큼 전달된다. 상기와 같은 스위치 펌프의 승압 작용에 의해 제1의 스위치 펌프 출력(70i, i=1-512)은 최대 프로그램 전압(130)+△V-2Vt만큼 상승하고 이에 의해 첫 번째 블럭(B1)이 활성화 된다.

상기 첫 번째 블럭(B1) 이외 나머지 511개 블럭들은 상기 3A, 3B, 3C 합성에 의한 디코딩이 되지 않으므로 상기 각 블럭들의 로직 게이트 출력은 Low가 되고 따라서 승압 작용에 필요로 하는 초기 전압이 발생 안 되므로 상기 각 블럭들은 비 활성화 된다.

이와 유사하게 상기 블럭 프리 디코더(100)출력을 입력으로 하는 로직 게이트(L3)의 출력을 입력으로 해서 구동하는 제 2의 스위치 펌프 출력은 스트레서 전압+△V-2Vt만큼 상승하고 이로인해 턴-온된 증가형 트랜지스터(E3)은 상기 선택된 첫 번째 블럭(B1)의 2A 트랜지스터와 2D 트랜지스터에 스트레스 전압을 패스 시킨다. 제 4도의 워드 라인 선택 제어 회로(400)의 동작도 제 3도의 블럭 선택 제어 회로 동작과 거의 유사하다.

즉 상기 스트레스 모드시 활성화되는 신호(170)는 High되고, 상기 제 1도의 어드레스 버퍼 및 프리 디코더(50)에서 래치된 어드레스 신호(160)는 외부 어드레스 디코딩에 의해 High가 된다. 상기 제3의 스위치 펌프의 출력은 최대 스트레스 전압+△V-2Vt만큼 상승하므로 상기 증가형 트랜지스터(E6)을 통하여 제 2도의 워드 라인 패스 트랜지스터들(T2, T3)의 드레인들(S1, S2)에 스트레스 전압이 전달된다.

워드 라인 선택 제어 회로내의 출력은 상기 첫 번째 블럭(B1)내의 워드 라인 갯수 만큼 존재하고, 상기 S1, S2는 전 블럭을 통하여 공통으로 접속된다. 따라서 선택된 블럭(첫 번째 블럭(B1))의 경우 상기 컨트롤 게이트 전압(70i, i=1-512)이 프로그램 전압+△V-2Vt이고 비선택된 블럭의 컨트롤 게이트 전압(70i, i=1-512)은 OV가 되므로 상기 워드 라인 선택 제어 회로(30)의 출력인 스트레스 전압이 선택된 블럭의 워드 라인에만 인가된다.

즉 외부 어드레스 디코딩에 의해서 첫 번째 블럭(B1)만 선택되어 원하는 시간만큼 스트레스를 가하게 된다. 첫 번째 블럭의 스트레스가 끝나면 다음 블럭의 어드레스가 디코딩되어 활성화 되면서 나머지 511개의 블럭들은 비 활성화되고, 이후 스트레스가 가해지는 동작은 상기 첫 번째 블럭(B1)에서의 동작과 동일하며, 나머지 전 블럭에 대해서도 수행하면 전 어레이에 대한 스트레스가 가해진다.

만약 누설(Leakage)을 유발할 수 있는 결함이 존재하는 블럭에 스트레스가 가해지면 스트레스 전압이 떨어지고, 이후에 블럭 단위로 전 블럭을 스트레스를 가한후 스트레스의 반대 패턴으로 검증하면 결함에 의한 페일이 블럭별로 구분 되므로 페일된 블럭만 여분의 셀로 대치(Redundancy Repair)하면 디바이스 구제가 가능하다. 전술한 프로그램전압과 스트레스 전압이 인가되는 선택된 블럭과 비선택된 블럭의 관계는 하기(표1)로 요약될 수 있다.

제 5도는 본 발명의 동작 플로우 차트를 나타낸 것이다. 동작을 설명하면 먼저 전 어레이를 소거한 후 스트레스 모드로 진입하고, 첫 번째 블럭을 외부 어드레스에 의해 선택한 후 상기 스트레스 상태에 의해서 선택된 블럭내의 전 셀들을 스트레스를 가하면 첫 번째 블럭의 스트레스를 종료한다. 스트레스 종료후 외부 비교기(comparator)를 통하여 그 다음 스트레스를 가할 블럭 어드레스가 마지막 블럭 어드레스와 다르면 블럭 어드레스를 1개 증가 시킨후 다시 상기 스트레스를 가한다. 상기 플로우 차트가 반복 수행되다가 스트레스를 가할 블럭 어드레스가 마지막 블럭 어드레스와 같으면 더 이상 스트레스를 가하지 않고 전 어레이를 검증함으로써 전 어레이에 대한 스트레스가 종료된다.

제 6도는 본 발명의 타이밍도인데 이것은 스트레스 모드시 각 신호들의 동작을 나타낸 것이다. 그리고 스트레스 전압 인가시간 동안에 선택된 블럭과 비선택된 블럭에 인가되는 전압을 비교한 표1이 있기에 상세한 설명은 삭제한다. 먼저 스트레스 전압이 선택된 블럭에 인가된 것을 나타낸 것이 X1이고, X2는 프로그램 전압의 타이밍이고, X3는 상기 선택된 블럭의 컨트롤 게이트신호이고, X4는 상기 선택된 블럭 이외의 나머지 비선택된 블럭의 신호이고, X5는 상기 선택된 블럭의 워드 라인 신호이고, X6은 상기 비선택된 블럭의 워드 라인 신호이고, X7는 상기 선택된 블럭의 2A 트랜지스터의 신호이고, X8은 상기 비선택된 블럭의 2A 트랜지스터 신호이고, X9는 상기 선택된 블럭의 2D 트랜지스터 신호이고, X10은 상기 비선택된 블럭의 2D 트랜지스터 신호이고, X11은 상기 선택된 블럭과 비선택된 블럭의 CSL신호이고, X12는 상기 선택된 블럭과 비선택된 블럭의 B/L 신호이고, X13는 상기 클럭신호(170)이고, X14는 상기 라이트 인에이블 신호(120)이고, X15는 스트레스 모드시 활성화 되는 신호(150)를 나타낸 것이다.

상기 상술한 바에 따르면, 본 발명에서 스트레스 전압을 선택된 블럭에만 인가하여 선택된 블럭에서의 소프트 결함을 초기에 발견할 수 있는 효과가 있다. 따라서 테스트 시간의 단축과 효율성의 증대를 꾀할 수 있다.

상기한 본 발명은 도면을 중심으로 예를 들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 램(RAM), 롬(ROM) 계열의 반도체 메모리 장치에 적용 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (6)

1. 다수의 메모리 블럭들을 가지며, 상기 각 메모리 블럭은 행들과 열들의 매트릭스 형식으로 배열된 다수의 셀 유닛을 가지며, 상기 다수의 셀 유닛은 미리 예정된 수의 직렬 접속된 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 전하를 축적하기 위한 플로팅 게이트와 상기 플로팅 게이트와 대응하는 워드 라인선과 접속한 컨트롤 게이트와 소오스 및 드레인들을 가지며, 선택된 복수개의 메모리 블럭들의 결함 발생을 판단하기 위해 스트레스전압 및 판독전압, 소거전압, 프로그램전압을 발생하기 위한 전압발생회로와 블럭선택신호와 워드라인선택신호를 발생하기 위한 어드레스 버퍼 및 프리디코더를 가지는 불 휘발성 반도체 메모리 장치에 있어서, 상기 프로그램전압을 인가할 첫번째 블럭을 선택한뒤 순차적으로 다음 블럭을 선택하거나 또는 전 블럭을 동시에 선택할 수 있는 제1제어수단과 상기 스트레스 전압을 인가할 워드라인을 선택하기 위한 제2제어수단과 불량셀을 골라내기 위한 스트레스 모드시 상기 첫번째 선택된 블럭내의 메모리 트랜지스터와 접속된 워드라인에 스트레스 전압을 인가하고, 나머지 비선택된 블럭내의 워드라인에는 접지전원이 인가되며, 상기 첫번째 블럭의 검증이 끝나면 다음 블럭에도 상기 첫번째 블럭과 동일한 방법에 의해 한블럭씩 제어됨을 특징으로하는 스트레스전압 인가회로.
2. 제1항에 있어서, 상기 제1수단은 상기 어드레스버퍼 및 프리디코더의 출력신호를 입력으로하는 블럭 프리디코더와 상기 블럭 프리디코더의 출력을 반전시키는 논리게이트와 승압된 전압을 발생하기위해 상기 반전된신호와 상기 프로그램전압과 상기 스트레스 모드시 활성화되는 외부신호와 외부의 라이트 인에이블신호에 의해 동작하는 제1스위치 펌프와 상기 제1스위치 펌프의 프로그램전압 대신 상기 스트레스전압을 입력으로 하고 나머지 신호들은 동일한 신호에 의해 동작하는 제2스위치 펌프와 상기 제2스위치 펌프의 스트레스 전압 입력단에 접속된 드레인과 상기 제2스위치 펌프의 출력단에 접속 게이트를 가지는 모오스트랜지스터로 구성됨을 특징으로 하는 스트레스 전압 인가회로.
3. 제1항에 있어서, 상기 제2수단은 상기 어드레스버퍼 및 프리디코더에서 래치된 신호와 상기 스트레스 모드시 활성화되는 외부신호와 상기 스트레스전압에 의해 동작하는 제3스위치 펌프와 상기 제3스위치 펌프의 스트레스전압 입력단에 접속된 드레인과 상기 제3스위치 펌프의 출력단에 접속된 게이트를 가지는 모오스트랜지스터로 구성됨을 특징으로 하는 스트레스전압 인가회로.
4. 제1항에 있어서, 스트레스전압은 전원전압의 1.4배에서 2배의 값을 가짐을 특징으로 하는 스트레스전압 인가회로.
5. 제1항에 있어서, 프로그램전압은 스트레스전압에 드레쉬 홀드전압을 더한값 이상의 값을 가짐을 특징으로 하는 스트레스 전압 인가회로.
6. 스트레스전압을 인가하는 불 휘발성 반도체 메모리의 블럭선택방법에 있어서 스트레스 전압을 인가시 첫번째 블럭을 선택한뒤 순차적으로 다음 블럭을 선택하거나 또는 전 블럭을 동시에 선택할 수 있는 방법.