KR960039014A - 블럭 단위로 스트레스 가능한 회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치 분야이다.
2. 발명이 해결하려고 하는 기술적 과제
소프트 결함 셀을 초기에 발견하여 수율 향상을 제공한다.
3. 발명의 해결방법의 요지
소프트 결함 셀을 감지 하고자 할때 어드레스 디코딩에 의해 블럭 단위로 스트레스를 가함으로써, 비록 스트레스 전압이 떨어지는 하드 결함 셀이 존재하더라도 스트레스 전압이 떨어지는 블록 이외에 나머지 블럭에서의 소프트 결함 셀에는 정상적으로 스트레스 전압이 인가되게 하는 것을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 전 셀 어레이에 대한 구성도, 제3도는 본 발명의 실시예에 따른 블럭 선택 제어 회로, 제4도는 본 발명인 실시예에 따른 워드 라인 선택 제어 회로, 제5도는 본 발명의 스트레스 인가에 따른 플오루 플차트.
Claims (6)
- 다수의 메모리 블럭들을 가지며, 상기 각 메모리 블럭은 행들과 열들의 매트릭스 형식으로 배열된 다수의 셀 유닐을 가지며, 상기 다수의 셀 유닐은 미리 예정된 수의 직렬 접속된 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 전하를 축적하기 위한 플로팅 게이트와 상기 플로팅 게이트와 대응하는 워드 라인선과 접속한 컨트롤 게이트와 소오스 및 드레인들을 가지며, 선택된 복수개의 메모리 블럭들의 결함 발생을 판단하기 위해 스트레스전압 및 판독전압, 소거전압, 프로그램전압을 발생하기위한 전압발생회로와 블럭선택신호와 워드 라인선택신호를 발생하기위한 어드레스버퍼 및 프리디코더를 가지는 불 휘발성 반도체 메모리 장치에 있어서, 상ㅅ기 프로그램전압을 인가할 첫번째 블럭을 선택한뒤 순ㄴ차적으로 다음 블럭을 선택하거나 또는 전 블럭을 동시에 선택할 수 있는 제1제어수단과 상기 스트레스 전압을 인가할 워드라인을 선택하기위한 제2제어수단과 불량셀을 골라내기위한 스트레스 모드시 상기 첫번째 선택된 블럭내의 메모리 트랜지스터와 접속된 워드라인에 스트레스전압을 인가하고, 나머지 비선택된 블럭내의 워드라인에는 접지전원이 인가되며, 상기 첫번째 블럭의 검증이 끝나면 다음 블럭에도 상기 첫번째 블럭과 동일한 방법에 의해 한블럭씩 제어됨을 특징으로하는 스트레스전압 인가회로.
- 제1항에 있어서, 상기 제1수단은 상기 어드레스버퍼 및 프리디코더의 출력신호를 입력으로하는 블럭 프리디코더와 상기 블럭 프리디코더의 출력을 반전시키는 논리게이트와 승압된 전압을 발생하기위해 상기 반전된 신호와 상기 프로그램전압과 상기 스트레스 모드시 활성화되는 외부신호와 외부의 라이트 인에이블신호에 의해 동작되는 제1스위치 펌프와 상기 제1스위치 펌프의 프로그램전압 대신 상기 스트레스전압을 입력으로하고 나머지 신호들은 동일한신호에 의해 동작하는 제2위치 펌프와 상기 제2스위치 펌프의 스트레스전압 입력단에 접속된 드레인과 상기 제2스위치 펌프의 출력단에 접속된 게이트를 가지는 모오스트랜지스터로 구성됨을 특징으로 하는 스트레스전압 인가회로.
- 제1항에 있어서, 상기 제2수단은 상기 어드레스버퍼 및 프리디코더에서 래치된 신호와 상기 스트레스 모드시 활성화되는 외부신호와 상기 스트레스전압에 의해 동작하는 제3스위치 펌프와 상기 제3스위치 펌프의 스트레스전압 입력단에 접속된 드레인과 상기 제3스위치 펌프의 출력단에 접속된 게이트를 가지는 모오스트랜지스터로 구성됨을 특징으로 하는 스트레스전압 인가회로.
- 제1항에 있어서, 스트레스전압은 전원전압의 1.4배에서 2배의 값을 가짐을 특징으로 하는 스트레스전압 인가회로.
- 제1항에 있어서, 프로그램전압은 스트레스전압에 드레쉬 홀드전압을 더한값 이상의 값을 가짐을 특징으로 하는 스트레스전압 인가회로.
- 스트레스전압을 인가하는 불 휘발성 반도체 메모리의 블럭선택방법에 있어서 스트레스 전압을 인가시 첫번째 블럭을 선택한뒤 순차적으로 다음 블럭을 선택하거나 또는 전 블럭을 동시에 선택할 수 있는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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US6005409A (en) * | 1996-06-04 | 1999-12-21 | Advanced Micro Devices, Inc. | Detection of process-induced damage on transistors in real time |
KR19980034731A (ko) * | 1996-11-08 | 1998-08-05 | 김영환 | 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법 |
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JP2964982B2 (ja) * | 1997-04-01 | 1999-10-18 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JPH1166874A (ja) * | 1997-08-08 | 1999-03-09 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
KR100268434B1 (ko) * | 1997-12-29 | 2000-10-16 | 윤종용 | 반도체 메모리 장치 및 그것의 번-인 테스트방법 |
KR100269322B1 (ko) * | 1998-01-16 | 2000-10-16 | 윤종용 | 스트레스용전압을이용하여메모리를테스팅하는기능을갖는집적회로및그의메모리테스트방법 |
US6606267B2 (en) * | 1998-06-23 | 2003-08-12 | Sandisk Corporation | High data rate write process for non-volatile flash memories |
US6122760A (en) * | 1998-08-25 | 2000-09-19 | International Business Machines Corporation | Burn in technique for chips containing different types of IC circuitry |
US6081455A (en) * | 1999-01-14 | 2000-06-27 | Advanced Micro Devices, Inc. | EEPROM decoder block having a p-well coupled to a charge pump for charging the p-well and method of programming with the EEPROM decoder block |
JP3859912B2 (ja) | 1999-09-08 | 2006-12-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US6622230B1 (en) * | 2000-11-28 | 2003-09-16 | Advanced Micro Devices, Inc. | Multi-set block erase |
US6392941B1 (en) * | 2000-12-29 | 2002-05-21 | Cypress Semiconductor Corp. | Wordline and pseudo read stress test for SRAM |
US6574158B1 (en) * | 2001-09-27 | 2003-06-03 | Cypress Semiconductor Corp. | Method and system for measuring threshold of EPROM cells |
KR100515055B1 (ko) * | 2002-12-12 | 2005-09-14 | 삼성전자주식회사 | 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법 |
JP4203372B2 (ja) * | 2003-08-26 | 2008-12-24 | 富士雄 舛岡 | 不揮発性半導体記憶装置及びそれを備えてなる液晶表示装置 |
JP4805733B2 (ja) * | 2006-06-21 | 2011-11-02 | 株式会社東芝 | 半導体記憶装置及びそのテスト方法 |
KR100816162B1 (ko) * | 2007-01-23 | 2008-03-21 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 장치 및 셀 특성 개선 방법 |
KR100904962B1 (ko) * | 2007-05-31 | 2009-06-26 | 삼성전자주식회사 | 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법 |
US7679978B1 (en) * | 2007-07-11 | 2010-03-16 | Sun Microsystems, Inc. | Scheme for screening weak memory cell |
EP4147874A1 (en) * | 2017-01-31 | 2023-03-15 | Hewlett-Packard Development Company, L.P. | Accessing memory units in a memory bank |
KR20220050665A (ko) * | 2020-10-16 | 2022-04-25 | 삼성전자주식회사 | 패스 트랜지스터 회로를 포함하는 메모리 장치 |
Family Cites Families (4)
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US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
KR960002006B1 (ko) * | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
KR960001859B1 (ko) * | 1993-04-16 | 1996-02-06 | 삼성전자주식회사 | 반도체 메모리장치의 디코딩회로 및 그 방법 |
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