JP4604436B2 - 半導体記憶装置およびそのデータ読み出し方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、アドレス信号をシリアルに入力する半導体記憶装置およびそのデータ読み出し方法に関する。
【0002】
【発明が解決しようとする課題】
1ビットごとに消去、書き込みが可能な電気的書き換え可能な不揮発性メモリとしてシリアルEEPROMがある。このシリアルEEPROMは、インストラクション、アドレス、データをクロック信号に同期して1ビットずつシリアルに入出力するように構成されており、信号線の本数低減やパッケージの端子数低減による小形化が図られている。そして、この小形、不揮発性などの特徴を生かし、車両の電子制御装置、携帯電話装置、PHS、測定機器、パソコンなど広い分野で利用されている。
【0003】
このシリアルEEPROMは、複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、シリアルに入力されるアドレス信号SADに基づいてそれぞれロウ(行)デコード信号およびカラム(列)デコード信号を出力するロウデコーダおよびカラムデコーダとを備えている。データ読み出し時には、ロウデコード信号およびカラムデコード信号により選択されたメモリセルに記憶されているデータが読み出される。従来の構成では、データ読み出し時にメモリセルを選択する方法として以下の2つの方法が用いられていた。
【0004】
第1の方法は、シリアルに入力されるアドレス信号SADの全アドレスデータを入力した後、アドレスラッチ回路などでシリアル−パラレル変換を行い、パラレル形式に変換されたロウアドレスとカラムアドレスをそれぞれロウデコーダとカラムデコーダに同時に与えてメモリセルを選択する方法である。図5は、この方法を用いた場合のタイミングチャートであって、上から順にクロック信号SCK、アドレス信号SADおよびデコードの開始を指令するデコード開始信号SD を示している。
【0005】
この方法でのアクセス時間は、ワード線選択読み出し時間つまりビット線が選択された状態でワード線駆動回路がワード線を駆動してセンスアンプがデータを出力するのに要する時間と、ビット線選択読み出し時間つまりワード線が選択された状態でビット線駆動回路がビット線を駆動してセンスアンプがデータを出力するのに要する時間とのうち何れか長い時間により決定される。このアクセス時間を短縮するには、各トランジスタの電流能力を高めたり、メモリセルを分割してワード線やビット線の静電容量を低減したり、ワード線やビット線を低抵抗化する手段などが有効となる。しかし、これらの手段は、トランジスタサイズの増大や周辺回路の増加などを必要としコストの上昇を招く。
【0006】
第2の方法は、アドレスが1ビットずつシリアルに入力されるごとに、その入力されたアドレスを(ラッチなどすることなく)ロウデコーダまたはカラムデコーダに与える方法である。この方法では、アドレスが1ビット入力されるごとに、デコード信号つまり選択されるワード線とビット線が変化し、ワード線駆動回路およびビット線駆動回路にスイッチング電流と充放電電流が流れる。また、センスアンプからビット線に対し無駄な充放電電流が流れる。さらに、常に何れかのワード線とビット線が選択されているため、リードディスターブが発生し易いという問題がある。
【0007】
本発明は上記事情に鑑みてなされたもので、その目的は、アドレス信号をシリアル入力するものにおいて、コストの上昇や消費電流の増加を抑えつつデータ読み出し時のアクセス時間を短縮することができる半導体記憶装置およびそのデータ読み出し方法を提供することにある。
【0008】
【課題を解決するための手段】
請求項1または3に記載した手段によれば、データ読み出し動作時においてアドレス信号がシリアルに入力され、そのアドレス信号に含まれる行アドレスおよび列アドレスに対応した行デコード信号および列デコード信号により選択されたメモリセルからデータが読み出される。
【0009】
一般に、ワード線選択読み出し時間つまり列デコード信号に応じたビット線が選択された状態で行デコード信号に応じてワード線を選択しデータを読み出すのに要する時間、およびビット線選択読み出し時間つまり行デコード信号に応じたワード線が選択された状態で列デコード信号に応じてビット線を選択しデータを読み出すのに要する時間は、温度、電源電圧、メモリセルの構成などによって決まる。
【0010】
本手段によれば、行アドレスと列アドレスのうち何れか一方のアドレスの入力が完了した時点で、行デコーダまたは列デコーダからそのアドレスに対応した行デコード信号または列デコード信号が出力される。これにより、他方のアドレスの入力(つまり全アドレスの入力)が完了するのに先立って、当該先に出力されたデコード信号によりワード線またはビット線の駆動、センスアンプによるビット線の充放電などが開始される。従って、ワード線選択読み出し時間、ビット線選択読み出し時間、書き込まれたデータなどにもよるが、全体としてみた場合にアクセス時間を短縮することが可能となる。特に、高温、低電圧の下ではトランジスタの駆動能力が低下するので、本手段がより効果的に作用する。
【0011】
また、本手段を採用しても消費電流が増大したりリードディスターブが発生し易くなることはなく、トランジスタサイズも従来のままとすることができコスト上昇もほとんど生じないため、従来構成の半導体記憶装置に対する適用が容易となる。
さらに、アドレスバッファ回路は、シリアルに入力されたアドレスをパラレルの状態で保持する。デコード開始信号生成回路は、クロック信号の入力クロック数に基づいて行アドレスおよび列アドレスの入力の完了を検出し、行アドレス、列アドレスの入力完了を検出した時にそれぞれアドレスバッファ回路に対し行デコード開始信号、列デコード開始信号を出力する。アドレスバッファ回路は、行デコード開始信号が入力されたことに応じて行デコーダに対しパラレルに行アドレスを出力し、列デコード開始信号が入力されたことに応じて列デコーダに対しパラレルに列アドレスを出力する。
【0012】
請求項2に記載した手段によれば、ワード線選択読み出し時間がビット線選択読み出し時間よりも長い場合には、アドレス信号の入力に際し行アドレス、列アドレスの順に入力され、ビット線選択読み出し時間がワード線選択読み出し時間よりも長い場合には、アドレス信号の入力に際し列アドレス、行アドレスの順に入力される。このように選択読み出し時間のより長い方のアドレスが先に入力される結果、アクセス時間が一層短縮される。
【0014】
【発明の実施の形態】
以下、本発明を電気的書き換え可能な不揮発性半導体記憶装置であるEEPROMに適用した一実施形態について図1ないし図4を参照しながら説明する。
図1は、EEPROMの全体的な電気的構成を示すブロック図である。この図1に示すEEPROM1には、読み出し、書き込み、消去などの動作を指令するための3ビットのコマンドとメモリセルを選択するためのA0ないしA7の8ビットのアドレスとがクロック信号SCKに同期してシリアルに入力されるようになっている。
【0015】
図1は、特に上記8ビットのアドレスからなるアドレス信号SADの入力に関する構成を示しており、コマンドを入力し解析する構成部分は省略されている。アドレスはA0、A1、…、A7の順に入力され、このうちA0ないしA3がロウアドレス(行アドレス)を構成し、A4ないしA7がカラムアドレス(列アドレス)を構成する。入力インターフェース2は、このアドレス信号SADに含まれるアドレスデータA0ないしA7をクロック信号SCKのアップエッジに同期して取り込むようになっている。
【0016】
デコード制御回路3は、アドレスバッファ4(アドレスバッファ回路に相当)とデコード指令回路5(デコード開始信号生成回路に相当)とから構成されており、後者のデコード指令回路5は、カウンタ6とアドレス出力指令回路7とから構成されている。アドレスバッファ4はシフトレジスタから構成されており、入力インターフェース2から順次入力されるアドレスデータA0ないしA7をパラレルの状態に変換して保持するようになっている。
【0017】
カウンタ6は、アドレス信号SADの入力開始から入力終了までの間、クロック信号SCKの入力クロック数NCKをカウントするようになっている。アドレス出力指令回路7は、このクロック数NCKに基づいてロウアドレス出力指令信号SR (行デコード開始信号に相当)およびカラムアドレス出力指令信号SC (列デコード開始信号に相当)を出力する。アドレスバッファ4は、ロウアドレス出力指令信号SR がHレベルになるとロウデコーダ8(行デコーダに相当)に対しロウアドレスをパラレルに出力し、カラムアドレス出力指令信号SC がHレベルになるとカラムデコーダ9(列デコーダに相当)に対しカラムアドレスをパラレルに出力するようになっている。
【0018】
図2は、図1に示すメモリセルアレイ10およびその周辺回路の電気的構成を具体的に示している。この図2において、メモリセルアレイ10は、複数のメモリセル12がマトリクス状に配列された構成となっている。各メモリセル12は、フローティングゲートを有するメモリトランジスタQ1と選択トランジスタQ2とから構成されている。行方向に並ぶ各選択トランジスタQ2のゲートは、共通のワード線WL0(またはWL1、…)に接続されており、列方向に並ぶ各選択トランジスタQ2のドレインは、共通のビット線BL0(またはBL1、…)に接続されている。
【0019】
行方向に並ぶメモリトランジスタQ1のゲート(コントロールゲート)は、各行ごとに共通に設けられたトランジスタQ3のソースに接続されており、このトランジスタQ3のゲートは、各ワード線WL0(またはWL1、…)に接続されている。各メモリトランジスタQ1のソースは共通に接続されており、その共通のソースはトランジスタQ5を介してグランド線13に接続されている。
【0020】
センスアンプ11とメモリセルアレイ10との間のビット線BL0、BL1、…には、それぞれカラムセレクタ14を構成するトランジスタQ4、Q4、…が接続されている。
【0021】
センスアンプ11は次のように構成されている。すなわち、電源電圧Vdd(例えば5V)を供給する電源線15とトランジスタQ4のドレイン(ノードn1)との間に、負荷トランジスタとしてのPチャネル型のMOSトランジスタQ6とNチャネル型のMOSトランジスタQ7とが直列に接続されており、トランジスタQ6のゲートはグランド線13に接続されている。ノードn1とトランジスタQ7のゲートとの間にはインバータ16が接続されており、トランジスタQ6、Q7のドレイン(ノードn2)に接続されたインバータ17、18からなるバッファ回路からデータが出力されるようになっている。ここで、トランジスタQ7とインバータ16は、ビット線BL0、BL1、…の電位振幅を抑えて高速化を図るとともにリードディスターブを防止するために設けられている。
【0022】
ロウデコーダ8は、上記ロウアドレスに基づいてロウデコード信号RD0、RD1、…を出力し、ワード線駆動回路19は、書き込み、消去、読み出しの各動作に応じて、ワード線WL0(またはWL1、…)に対しロウデコード信号RD0(またはRD1、…)に従った電圧を出力するようになっている。
【0023】
カラムデコーダ9は、上記カラムアドレスに基づいてカラムデコード信号CD0、CD1、…を出力し、ビット線駆動回路20は、書き込み、消去、読み出しの各動作に応じて、ビット線BL0(またはBL1、…)およびトランジスタQ4のゲートに対しカラムデコード信号CD0(またはCD1、…)に従った電圧を出力するようになっている。また、カラムデコーダ9は、コントロールゲート駆動信号CGを出力するようになっており、コントロールゲート駆動回路21は、トランジスタQ3のドレインに対しコントロールゲート駆動信号CGに従った電圧を出力するようになっている。
【0024】
図3は、ワード線駆動回路19内のレベルシフト回路22の電気的構成を示している。電源線23には、データ書き込み時およびデータ消去時にあっては書き込み電圧である昇圧電圧Vpp(例えば15V)が供給され、データ読み出し時にあっては電源電圧Vddが供給されるようになっている。電源線23とグランド線13との間には、トランジスタQ8とQ9およびトランジスタQ10とQ11がそれぞれ直列に接続されており、トランジスタQ8、Q10のゲートは、それぞれトランジスタQ11、Q9のドレインに接続されている。トランジスタQ9のゲートには、ロウデコード信号RD0(またはRD1、…)が与えられ、トランジスタQ11のゲートには、インバータ24によりロウデコード信号RD0(またはRD1、…)を反転した信号が与えられるようになっている。
【0025】
このレベルシフト回路22は、ロウデコード信号RD0(RD1、…)がHレベルの時にトランジスタQ9、Q10がオン、Q8、Q11がオフとなり、ロウデコード信号RD0(RD1、…)がLレベルの時にトランジスタQ8、Q11がオン、Q9、Q10がオフとなる。なお、ビット線駆動回路20およびコントロールゲート駆動回路21も同様の構成となっている。
【0026】
次に、EEPROM1のデータ読み出し動作について図4も参照しながら説明する。
EEPROM1からデータを読み出す場合、読み出しを指令するコマンドと読み出すメモリセル12を指定するアドレスとがクロック信号SCKに同期してシリアルに入力される。図4は、アドレス入力時のタイミングチャートを示しており、上から順にクロック信号SCK、アドレス信号SAD、ロウアドレス出力指令信号SR 、カラムアドレス出力指令信号SC を表している。
【0027】
入力インターフェース2は、コマンドに続きアドレス信号SADに含まれるアドレスデータA0ないしA7をクロック信号SCKのアップエッジに同期して順次取り込み、その取り込んだアドレスデータを直ちにアドレスバッファ4に送る。アドレスバッファ4は、順次入力されるアドレスデータA0ないしA7をパラレルに変換して保持する。
【0028】
アドレスデータA0の入力と同時に、カウンタ6はクロック信号SCKのクロック数NCKのカウントを開始する。このクロック数NCKは、アドレスデータA0、A1、…、A7が取り込まれた時点でそれぞれ1、2、…、8となる。アドレス出力指令回路7は、クロック数NCKが4となった時点つまりロウアドレスを構成するアドレスデータA0ないしA3の入力が完了した時点で、ロウアドレス出力指令信号SR をLレベルからHレベルにする。これにより、アドレスバッファ4はロウアドレスをロウデコーダ8に対しパラレルに出力する。
【0029】
その後、クロック数NCKが8となった時点つまりカラムアドレスを構成するアドレスデータA4ないしA7の入力が完了した時点で、アドレス出力指令回路7はカラムアドレス出力指令信号SC をLレベルからHレベルにする。これにより、アドレスバッファ4はカラムアドレスをカラムデコーダ9に対しパラレルに出力する。
【0030】
この読み出し動作において、例えばワード線WL0とビット線BL0とにより選択されるメモリセル12からのデータ読み出しは以下のようになる。
読み出し前において、カラムセレクタ14内のトランジスタQ4は全てオフしている。また、センスアンプ11において、ノードn1の電位はインバータ16とトランジスタQ7とによって一定電位(例えば1V)に制御されており、ノードn2の電位はVddとなっている。この時、センスアンプ11の出力はHレベルである。
【0031】
ロウデコーダ8に上記読み出し対象のロウアドレスが入力されると、ワード線駆動回路19はワード線WL0を駆動してその電位をVddとする。これにより、当該ワード線WL0上に位置するメモリセル12のトランジスタQ2、Q3が全てオンとなる。読み出し動作時には、コントロールゲート駆動回路21は0Vを出力しているので、ワード線WL0上においてフローティングゲートに電子が注入されていないメモリトランジスタQ1がオンとなる。トランジスタQ5はオン駆動されているため、メモリトランジスタQ1がオンしたメモリセル12のビット線(例えばBL0)に充電されていた電荷は、トランジスタQ2、Q1、Q5を介して放電される。
【0032】
その後、カラムデコーダ9に上記読み出し対象のロウアドレスが入力されると、ビット線駆動回路20はビット線BL0に介在するトランジスタQ4をオン駆動する。この時既にビット線BL0に充電されていた電荷は放電されている(つまりビットBL0の選択がほぼ完了している)ため、ノードn1、n2の電位は急速に低下し、センスアンプ11は選択したメモリセル12に書き込まれているデータを短時間のうちに出力することができる。
【0033】
ビット線BL0およびワード線WL0は、それぞれ多数のトランジスタと接続されているため大きな静電容量を有している。このため、ビット線BL0の充電電荷を放電するにはある程度の時間(放電時間)を要する。また、ワード線駆動回路19、ビット線駆動回路20がそれぞれワード線WL0、ビット線BL0を駆動するのにもある程度の時間(駆動時間)を要する。
【0034】
従来構成においては、アドレスデータA0ないしA7の入力が全て完了した時点で、ロウデコーダ8、カラムデコーダ9に対しそれぞれ同時にロウアドレス、カラムアドレスが与えられていた。このため、アクセス時間は、ワード線WL0の駆動時間に放電時間を加えた時間(ワード線選択読み出し時間に相当)とビット線BL0の駆動時間に放電時間を加えた時間(ビット線選択読み出し時間に相当)とのうち何れか長い時間(本実施形態のEEPROM1の場合には前者)となっていた。
【0035】
これに対し、本実施形態では、全アドレスデータA0ないしA7の入力完了を待たずして、ロウアドレスデータA0ないしA3の入力が完了した時点で先行してロウアドレスがロウデコーダ8に与えられる。従って、より長い時間を必要とするワード線WL0の駆動とビット線BL0の充電電荷の放電とが、カラムアドレスデータA4ないしA7の入力と並行して行われる。その結果、カラムアドレスがカラムデコーダ9に与えられてからデータが出力されるまでのアクセス時間が短縮される。
【0036】
EEPROM1は書き込み動作時と消去動作時に高電圧(昇圧電圧Vpp)を用いるため、メモリセル12およびレベルシフト回路22を構成するトランジスタQ1〜Q5およびQ8〜Q11には高耐圧トランジスタが使用される。高耐圧トランジスタは、ロジック回路(例えば図3に示すインバータ24)を構成する通常耐圧トランジスタに比べ、ゲート酸化膜が厚く、ゲート長が長く、素子配置間隔が広く、しきい値電圧が高いという特徴を持っている。こうした構造、特性の違いにより、高耐圧トランジスタは高速動作しにくいという特性を持つ。また、高温、低電圧においてトランジスタQ1ないしQ11の駆動能力が低下する。こうした事情の下では、上述した読み出し方法がアクセス時間を短縮する上でより効果的となる。
【0037】
本実施形態の読み出し方法は、従来構成に比べて消費電流が増大したりリードディスターブが発生し易くなるなどの不都合がなく、トランジスタサイズも従来のままとすることができてコストの上昇がほとんど生じない。従って、従来構成のEEPROMに対し適用が容易となる。
【0038】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
フラッシュメモリ、EPROMなどに対しても同様にして適用できる。
ビット線駆動回路20がビット線BL0、…の駆動を開始してセンスアンプ11がデータを出力するのに要する時間(ビット線選択読み出し時間)が、ワード線駆動回路19がワード線WL0、…の駆動を開始してセンスアンプ11がデータを出力するのに要する時間(ワード線選択読み出し時間)よりも長い場合には、アドレス信号SADの入力に際しA4ないしA7をA0ないしA3よりも先に入力することが好ましい。また、アドレスの入力順を上記実施形態と同じとし、A0ないしA3がカラムアドレスを構成し、A4ないしA7がロウアドレスを構成するようにしても良い。
【図面の簡単な説明】
【図1】本発明の一実施形態であるEEPROMの全体的な電気的構成を示すブロック図
【図2】メモリセルアレイおよびその周辺回路の電気的構成図
【図3】レベルシフト回路の電気的構成図
【図4】アドレス入力時のタイミングチャート
【図5】従来技術を示す図4相当図
【符号の説明】
1はEEPROM(半導体記憶装置)、3はデコード制御回路、4はアドレスバッファ(アドレスバッファ回路)、5はデコード指令回路(デコード開始信号生成回路)、8はロウデコーダ(行デコーダ)、9はカラムデコーダ(列デコーダ)、10はメモリセルアレイ、12はメモリセルである。
Claims (3)
- 複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、シリアルに入力されるアドレス信号に含まれる行アドレスおよび列アドレスに基づいてそれぞれ行デコード信号および列デコード信号を出力する行デコーダおよび列デコーダとを備え、前記行デコード信号および列デコード信号により選択されたメモリセルからデータを読み出す半導体記憶装置において、
前記アドレス信号の入力時に、そのアドレス信号に含まれる行アドレスと列アドレスのうち何れか一方のアドレスの入力が完了した時点でその一方のアドレスを対応する行デコーダまたは列デコーダに与え、その後他方のアドレスの入力が完了した時点でその他方のアドレスを対応する行デコーダまたは列デコーダに与えるように制御するデコード制御回路を備え、
前記デコード制御回路は、
入力されたアドレスをパラレルの状態で保持し、行デコード開始信号が入力されたことに応じて前記行デコーダに対し前記行アドレスを出力し、列デコード開始信号が入力されたことに応じて前記列デコーダに対し前記列アドレスを出力するアドレスバッファ回路と、
前記アドレス信号に同期したクロック信号の入力クロック数に基づいて前記行アドレスおよび前記列アドレスの入力の完了を検出し、前記行アドレスの入力完了を検出した時に前記アドレスバッファ回路に対し前記行デコード開始信号を出力し、前記列アドレスの入力完了を検出した時に前記アドレスバッファ回路に対し前記列デコード開始信号を出力するデコード開始信号生成回路とから構成されていることを特徴とする半導体記憶装置。 - 前記列デコード信号に応じたビット線が選択された状態で前記行デコード信号に応じてワード線を選択しデータを読み出すのに要するワード線選択読み出し時間が、前記行デコード信号に応じたワード線が選択された状態で前記列デコード信号に応じてビット線を選択しデータを読み出すのに要するビット線選択読み出し時間よりも長い場合には、前記アドレス信号の入力に際し行アドレス、列アドレスの順に入力される構成とされており、
前記ビット線選択読み出し時間が前記ワード線選択読み出し時間よりも長い場合には、前記アドレス信号の入力に際し列アドレス、行アドレスの順に入力される構成とされていることを特徴とする請求項1記載の半導体記憶装置。 - 複数のメモリセルがマトリクス状に配置されたメモリセルアレイについてのアドレス信号をシリアルに入力し、そのアドレス信号に含まれる行アドレスおよび列アドレスに対応した行デコード信号および列デコード信号により選択されたメモリセルからデータを読み出す半導体記憶装置のデータ読み出し方法において、
入力されたアドレスをパラレルの状態で保持し、前記アドレス信号に同期したクロック信号の入力クロック数に基づいて、前記行アドレスの入力完了を検出した時に行デコード開始信号を出力し、前記列アドレスの入力完了を検出した時に列デコード開始信号を出力し、前記行デコード開始信号に応じて行デコーダに対し前記行アドレスを出力し、列デコード開始信号に応じて列デコーダに対し前記列アドレスを出力することにより、
前記アドレス信号に含まれる行アドレスと列アドレスのうち何れか一方のアドレスの入力が完了した時点でその一方のアドレスを対応する行デコーダまたは列デコーダに与え、その後他方のアドレスの入力が完了した時点でその他方のアドレスを対応する行デコーダまたは列デコーダに与えることを特徴とする半導体記憶装置のデータ読み出し方法。
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