JPS6177199A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6177199A JPS6177199A JP59197925A JP19792584A JPS6177199A JP S6177199 A JPS6177199 A JP S6177199A JP 59197925 A JP59197925 A JP 59197925A JP 19792584 A JP19792584 A JP 19792584A JP S6177199 A JPS6177199 A JP S6177199A
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- JP
- Japan
- Prior art keywords
- data
- bit lines
- storage means
- semiconductor memory
- input
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、特にＥＥＰＲＯＭ（電気的にデータの消去
が可能なり一ド オンリ メモリ）に係り、ＥＥＰＲＯ
Ｍ特有のページモードライトの仕様を満足するような半
導体記１ｆｉ装置に関する。
が可能なり一ド オンリ メモリ）に係り、ＥＥＰＲＯ
Ｍ特有のページモードライトの仕様を満足するような半
導体記１ｆｉ装置に関する。
［発明の技術的背景とその問題点］
ＥＥＰＲＯＭ（以下、単にメモリと称する）におけるデ
ータの読み出しは、通常１００ｎＳないし２００ｎＳと
非常に高速で行なえることが知られている。他方、デー
タの古き込みについては、そのデバイスの構造により１
ｍｓないし５０ｍ３程度の時間がかかる。しかし、この
データ書き込み時間はメモリのある特定のカラムについ
て並列書き込みをしても所要時間は代わりないので、等
価的にバイト当りのデータ書き込み時間を制限すること
が可能である。例えば、実質的なデータ書き込み時間が
１ｍＳの場合に１６バイト単位でページモードライトを
採用すると、１バイトのデータを一時的にメモリストレ
ージに書き込むのに必要な時間はアクセス時間とほぼ同
等の２００ｎＳ程度なので、メモリストレージに要する
時間を加味した１バイト当りのデータ書き込み時間は（
２００ｎＳｘ１６＋１ｍＳ＞ ÷１６となり、はぼ６３
μｓとなる。このように短時間でデータの書き込みが行
なえるということは、コンピュータのパワーダウン時の
データ待避等、ＥＥＰＲＯＭの応用分野が広がる意味で
極めて有効である。
ータの読み出しは、通常１００ｎＳないし２００ｎＳと
非常に高速で行なえることが知られている。他方、デー
タの古き込みについては、そのデバイスの構造により１
ｍｓないし５０ｍ３程度の時間がかかる。しかし、この
データ書き込み時間はメモリのある特定のカラムについ
て並列書き込みをしても所要時間は代わりないので、等
価的にバイト当りのデータ書き込み時間を制限すること
が可能である。例えば、実質的なデータ書き込み時間が
１ｍＳの場合に１６バイト単位でページモードライトを
採用すると、１バイトのデータを一時的にメモリストレ
ージに書き込むのに必要な時間はアクセス時間とほぼ同
等の２００ｎＳ程度なので、メモリストレージに要する
時間を加味した１バイト当りのデータ書き込み時間は（
２００ｎＳｘ１６＋１ｍＳ＞ ÷１６となり、はぼ６３
μｓとなる。このように短時間でデータの書き込みが行
なえるということは、コンピュータのパワーダウン時の
データ待避等、ＥＥＰＲＯＭの応用分野が広がる意味で
極めて有効である。
ところで、上記のようなメモリストレージ機能を備え、
データの消去および再書込みが可能な従来のメモリでは
、データを書込む際の経路と読み出しの経路とが全く独
立して設けられているのが一般的である。このため、従
来のメモリでは回路構成がａｌｌになるという欠点があ
る。
データの消去および再書込みが可能な従来のメモリでは
、データを書込む際の経路と読み出しの経路とが全く独
立して設けられているのが一般的である。このため、従
来のメモリでは回路構成がａｌｌになるという欠点があ
る。
また、上記のようなメモリではデータの消去ならびにデ
ータプログラムを行なう際に、この動作が終了したかど
うかを外部に対して示す典能が備えられている。このよ
うな機能はデータポーリング機能と称されている。従来
のメモリではこのようなデータポーリング機能を実現す
る場合に特別の制御回路を設けるようにしているので、
この点でも回路構成が複雑になるという欠点がある。
ータプログラムを行なう際に、この動作が終了したかど
うかを外部に対して示す典能が備えられている。このよ
うな機能はデータポーリング機能と称されている。従来
のメモリではこのようなデータポーリング機能を実現す
る場合に特別の制御回路を設けるようにしているので、
この点でも回路構成が複雑になるという欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的はＥＥＰＲＯＩＩ有のページモードライ
トを効率よく行なえる回路構成を有する半導体記憶装置
を提供することにある。
あり、その目的はＥＥＰＲＯＩＩ有のページモードライ
トを効率よく行なえる回路構成を有する半導体記憶装置
を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、不揮発性
トランジスタからなるメモリセルおよびダミーセルがそ
れぞれ接続された第１および第２のビットラインを設け
、上記第１および第２のビットラインそれぞれにはデー
タプログラム時に使用される高電圧を発生する高電圧発
生手段を接続し、フリップフロップ回路からなるデータ
検出記憶手段により、データ読み出しの際に上記第１お
よび第２のビットライン間に生じる電位差を増幅してデ
ータの検出を行ない、データ書き込みの際４には外部か
ら入力される囚き込み用データに応じたデータを一時的
に記憶し、さらに一対のスイッチ用トランジスタを上記
データ検出記憶手段の第１、第２のデータ入出力ノード
と上記第１、第２のビットラインとの間に設け、この一
対のスイッチ用トランジスタを各動作状態に応じてスイ
ッチ制−するようにしている。
トランジスタからなるメモリセルおよびダミーセルがそ
れぞれ接続された第１および第２のビットラインを設け
、上記第１および第２のビットラインそれぞれにはデー
タプログラム時に使用される高電圧を発生する高電圧発
生手段を接続し、フリップフロップ回路からなるデータ
検出記憶手段により、データ読み出しの際に上記第１お
よび第２のビットライン間に生じる電位差を増幅してデ
ータの検出を行ない、データ書き込みの際４には外部か
ら入力される囚き込み用データに応じたデータを一時的
に記憶し、さらに一対のスイッチ用トランジスタを上記
データ検出記憶手段の第１、第２のデータ入出力ノード
と上記第１、第２のビットラインとの間に設け、この一
対のスイッチ用トランジスタを各動作状態に応じてスイ
ッチ制−するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置（メモリ）の一
実施例の構成を示す回路図である。図において１１およ
び１２はビットラインである。上記一方のビットライン
１１には、それぞれフローティングゲートを有するデー
タ記憶用の不揮発性１−ランジスタ１３および選択用ト
ランジスタ１４からなるＥＥ Ｐ ＲＯＭ型のメモリセ
ル１５が？！数個接続されていると共に、上記メモリセ
ル１５内のトランジスタ１３がＩＩ Ｉ ＩＴレベルデ
ータおよび“Ｏ″レベルデータ記憶しているときのそれ
ぞれのコンダクタンスの中間のコンダクタンスに設定さ
れ、フローティングゲートを有するデータ記憶用の不揮
発性トランジスタ１６および選択用トランジスタ１１か
らなる１個のダミーセル１８が接続されている。同様に
、上記他方のビットライン１２にも上記一方のビットラ
イン１１に接続されているものと同様の構成のメモリセ
ル１５が同数接続されていると共に、上記と同様の構成
のダミーセル１８が１個接続されている。
実施例の構成を示す回路図である。図において１１およ
び１２はビットラインである。上記一方のビットライン
１１には、それぞれフローティングゲートを有するデー
タ記憶用の不揮発性１−ランジスタ１３および選択用ト
ランジスタ１４からなるＥＥ Ｐ ＲＯＭ型のメモリセ
ル１５が？！数個接続されていると共に、上記メモリセ
ル１５内のトランジスタ１３がＩＩ Ｉ ＩＴレベルデ
ータおよび“Ｏ″レベルデータ記憶しているときのそれ
ぞれのコンダクタンスの中間のコンダクタンスに設定さ
れ、フローティングゲートを有するデータ記憶用の不揮
発性トランジスタ１６および選択用トランジスタ１１か
らなる１個のダミーセル１８が接続されている。同様に
、上記他方のビットライン１２にも上記一方のビットラ
イン１１に接続されているものと同様の構成のメモリセ
ル１５が同数接続されていると共に、上記と同様の構成
のダミーセル１８が１個接続されている。
また上記ビットライン１１．１２にはそれぞれ、各メモ
リセル１５でデータプログラムを行なう際に使用される
高電圧を発生する高電圧発生回路１９が接続されている
。
リセル１５でデータプログラムを行なう際に使用される
高電圧を発生する高電圧発生回路１９が接続されている
。
上記メモリセル１５およびダミーセル１８は図示しない
デコーダにより選択されるようになっており、一方のビ
ットライン１１に接続されたメモリセル１５が選択され
る場合には他方のビットライン１２に接続されたダミー
セル１８が選択され、これとは逆に他方のビットライン
１２に接続されたメモリセル１５が選択される場合には
一方のビットライン１１に接続されたダミーセル１８が
選択されるようになっている。また、データの消去およ
びプログラムのとき、メモリセル１５内のトランジスタ
１３の制御ゲートおよび選択用トランジスタ１４の各ゲ
ートには、所定の値の電圧が図示しない手段から供給さ
れるようになっている。
デコーダにより選択されるようになっており、一方のビ
ットライン１１に接続されたメモリセル１５が選択され
る場合には他方のビットライン１２に接続されたダミー
セル１８が選択され、これとは逆に他方のビットライン
１２に接続されたメモリセル１５が選択される場合には
一方のビットライン１１に接続されたダミーセル１８が
選択されるようになっている。また、データの消去およ
びプログラムのとき、メモリセル１５内のトランジスタ
１３の制御ゲートおよび選択用トランジスタ１４の各ゲ
ートには、所定の値の電圧が図示しない手段から供給さ
れるようになっている。
２０は上記ピッ１〜ライン１１．１２間に生じる電位差
を増幅してデータを検出すると共に、外部から入力され
る書き込み用データを一時的に記憶するデータ検出記憶
回路である。このデータ検出記憶回路２０は、Ｐチャネ
ルＭＯＳトランジスタ２１．２２それぞれおよびＮチャ
ネルＭＯＳトランジスタ２３゜２４それぞれからなるＣ
Ｍ ＯＳインバータ２５．２６の入出力端子間を交差
接続してなるフリップフロップ２７と、このフリップフ
ロップ２７のアクティブ状態を制御するための、電源Ｖ
ｏｏとこのフリップフロップ２７との間に挿入されたＰ
チャネルＭＯＳトランジスタ２８および電源Ｖｓｓとこ
の７リツプフロツプ２７との間に挿入されたＮチャネル
ＭＯＳトランジスタ２つとて構成されている。上記一方
のＣＭＯＳインバータ２５の出力端子は上記データ検出
記憶回路２０の一方のデータ入出力ノード３１にされ、
このデータ入出力ノード３１はトランジスタ３２を介し
て前記一方のビットライン１１に接続されている。同様
に、上記他方のＣＭＯＳインバータ２６の出力端子が上
記データ検出記憶回路２０の他方のデータ入出力ノード
３３にされ、このデータ入出力ノード３３がトランジス
タ３４を介して前記他方のビットライン１２に接続され
ている。また、上記データ入出力ノード３１．３３それ
ぞれと電源■ＤＤとの間にはプリチャージ用のトランジ
スタ３５．３６が接続され、データ入出力ノード３１．
３３相互間にはエコライズ用のトランジスタ３１が接続
されている。
を増幅してデータを検出すると共に、外部から入力され
る書き込み用データを一時的に記憶するデータ検出記憶
回路である。このデータ検出記憶回路２０は、Ｐチャネ
ルＭＯＳトランジスタ２１．２２それぞれおよびＮチャ
ネルＭＯＳトランジスタ２３゜２４それぞれからなるＣ
Ｍ ＯＳインバータ２５．２６の入出力端子間を交差
接続してなるフリップフロップ２７と、このフリップフ
ロップ２７のアクティブ状態を制御するための、電源Ｖ
ｏｏとこのフリップフロップ２７との間に挿入されたＰ
チャネルＭＯＳトランジスタ２８および電源Ｖｓｓとこ
の７リツプフロツプ２７との間に挿入されたＮチャネル
ＭＯＳトランジスタ２つとて構成されている。上記一方
のＣＭＯＳインバータ２５の出力端子は上記データ検出
記憶回路２０の一方のデータ入出力ノード３１にされ、
このデータ入出力ノード３１はトランジスタ３２を介し
て前記一方のビットライン１１に接続されている。同様
に、上記他方のＣＭＯＳインバータ２６の出力端子が上
記データ検出記憶回路２０の他方のデータ入出力ノード
３３にされ、このデータ入出力ノード３３がトランジス
タ３４を介して前記他方のビットライン１２に接続され
ている。また、上記データ入出力ノード３１．３３それ
ぞれと電源■ＤＤとの間にはプリチャージ用のトランジ
スタ３５．３６が接続され、データ入出力ノード３１．
３３相互間にはエコライズ用のトランジスタ３１が接続
されている。
これらトランジスタ３５．３６．３７のゲートにはプリ
チャージ制御信号が並列に供給されるようになっている
。
チャージ制御信号が並列に供給されるようになっている
。
さらに、上記データ入出力ノード３１．３３それぞれと
電源Ｖｓｓとの間にはデータ書き込み用のトランジスタ
４１．４２が接続されている。また上記一方のデータ入
出力ノード３３にはインバータ４３の入力端子が接続さ
れている。このインバータ４３は前記データ検出記憶回
路２０が前記ビットライン１１゜１２間の電位差を増幅
してデータ検出を行なうデータ読み出し動作の際に、上
記データ入出力ノード３３に得られるデータを反転増幅
するものであり、その出力データは出力データレベル設
定回路４４に供給されている。この出力データレベル設
定回路４４は、データ読み出し動作の際、データ読み出
しが行われたメモリセル１５が上記ビットライン１１゜
１２のうらどららに接続されているかに応じて、上記イ
ンバータ４３の出力データをそのままのレベルで出力す
るか、もしくはレベル反転した状態で出力制御するもの
である。すなわち、上記ビットライン１１．１２には共
にメモリセル１５が接続されているので、データ検出記
憶回路２０で検出されるデータをそのままのレベルで出
力することはできない。
電源Ｖｓｓとの間にはデータ書き込み用のトランジスタ
４１．４２が接続されている。また上記一方のデータ入
出力ノード３３にはインバータ４３の入力端子が接続さ
れている。このインバータ４３は前記データ検出記憶回
路２０が前記ビットライン１１゜１２間の電位差を増幅
してデータ検出を行なうデータ読み出し動作の際に、上
記データ入出力ノード３３に得られるデータを反転増幅
するものであり、その出力データは出力データレベル設
定回路４４に供給されている。この出力データレベル設
定回路４４は、データ読み出し動作の際、データ読み出
しが行われたメモリセル１５が上記ビットライン１１゜
１２のうらどららに接続されているかに応じて、上記イ
ンバータ４３の出力データをそのままのレベルで出力す
るか、もしくはレベル反転した状態で出力制御するもの
である。すなわち、上記ビットライン１１．１２には共
にメモリセル１５が接続されているので、データ検出記
憶回路２０で検出されるデータをそのままのレベルで出
力することはできない。
これは、同じデータが記憶されているメモリセル１５が
異なるビットラインで選択された場合に、データ検出記
憶回路２０の検出データが互いにレベルが異なってしま
うからである。そこで、選択されたメモリセル１５がど
ららのビットラインに接続されているかに応じてデータ
検出２厖回路２０の検出データのレベルを反転する必要
か生じる。そしてこの出力データレベル設定回路は４４
は前記メモリセル１５の選択状態に応じて、例えばデコ
ーダの出力に応じてデータのレベル設定を行なう。ここ
で設定されたデータは出力バッフ１４５を介して外部に
出力される。
異なるビットラインで選択された場合に、データ検出記
憶回路２０の検出データが互いにレベルが異なってしま
うからである。そこで、選択されたメモリセル１５がど
ららのビットラインに接続されているかに応じてデータ
検出２厖回路２０の検出データのレベルを反転する必要
か生じる。そしてこの出力データレベル設定回路は４４
は前記メモリセル１５の選択状態に応じて、例えばデコ
ーダの出力に応じてデータのレベル設定を行なう。ここ
で設定されたデータは出力バッフ１４５を介して外部に
出力される。
また４６は外部からの書き込み用データが入力される入
力バッファである。この人力バッフ１４６の出力データ
は入力データ設定回路４８に供給される。
力バッファである。この人力バッフ１４６の出力データ
は入力データ設定回路４８に供給される。
この入力データ設定回路４８は上記円き込み用データか
ら互いに相補の関係にある一対のデータを発生するもの
であり、この相補のデータは前記トランジスタ４１．４
２それぞれのゲートに供給される。
ら互いに相補の関係にある一対のデータを発生するもの
であり、この相補のデータは前記トランジスタ４１．４
２それぞれのゲートに供給される。
第２図は、前記高電圧発生回路１９の具体的構成を示す
回路図である。この回路１つはトランジスタ５１、５２
．５３およびコンデンサ５４かうなる周知のチャージポ
ンプ型の電圧昇圧回路であり、トランジスタ５１の一端
には例えば２０Ｖの高電圧Ｖｐｐが供給され、トランジ
スタ５３の一端にはパルス信号Ｐが供給される。またこ
の高電圧発生回路１９では、ビットライン１１（もしく
は１２）とｉ＃ｔＶｓｓとの間にトランジスタ５５が挿
入されている。
回路図である。この回路１つはトランジスタ５１、５２
．５３およびコンデンサ５４かうなる周知のチャージポ
ンプ型の電圧昇圧回路であり、トランジスタ５１の一端
には例えば２０Ｖの高電圧Ｖｐｐが供給され、トランジ
スタ５３の一端にはパルス信号Ｐが供給される。またこ
の高電圧発生回路１９では、ビットライン１１（もしく
は１２）とｉ＃ｔＶｓｓとの間にトランジスタ５５が挿
入されている。
この高電圧発生回路１９において、ビットライン１１（
もしくは１２）の初期電位がＯｖの場合、トランジスタ
５１はオフ状態のままにされてビットライン電位はＯＶ
のままにされる。他方、ビットラインの初期電位がＯＶ
でない場合に、この電位はチャージポンプの原理でＶｐ
ｐに近い電位まで昇圧される。
もしくは１２）の初期電位がＯｖの場合、トランジスタ
５１はオフ状態のままにされてビットライン電位はＯＶ
のままにされる。他方、ビットラインの初期電位がＯＶ
でない場合に、この電位はチャージポンプの原理でＶｐ
ｐに近い電位まで昇圧される。
また、この実施例のメモリでは、上記第１図のような構
成の回路が複数回路設けられている。
成の回路が複数回路設けられている。
次に上記のような構成のメモリの動作を説明する。
まず、データ読み出しの場合、予めトランジスタ３２．
３．１は共にオン状態にされる。これにより、ピッ１−
ラインＮ、 １２はデータ検出記憶回路２０に直接に接
続される。次に図示しない手段によりアドレスの変化が
検出されると、トランジスタ３５，３６゜３７が所定閉
門だけオン状態にされる。この結果、ピッ１〜ライン１
１．１２は共に電源Ｖｏｏまでプリチャージされて同電
位に設定される。プリチャージの終了後、上記変化した
アドレスに対応して、ビットライン１４．１２に接続さ
れている１個のメモリセル１５およびダミーセル１８が
選択される。このとき、前記のように一方のビットライ
ン１１に接続されているメモリセル１５が選択された場
合には他方のどットライン１２に接続されているダミー
セル１８が選択され、反対に他方のビットライン１２に
接続されているメモリセル１５が選択された場合には一
方のビットライン１１に接続されているダミーセル１８
が選択される。この後、上記ビットライン１１゜１２の
電位は共゛に低下していくが、選択されたメモリセル１
５とダミーセル１８内のトランジスタ１３と１６のコン
ダクタンスが予め異なっているので、第３ 。
３．１は共にオン状態にされる。これにより、ピッ１−
ラインＮ、 １２はデータ検出記憶回路２０に直接に接
続される。次に図示しない手段によりアドレスの変化が
検出されると、トランジスタ３５，３６゜３７が所定閉
門だけオン状態にされる。この結果、ピッ１〜ライン１
１．１２は共に電源Ｖｏｏまでプリチャージされて同電
位に設定される。プリチャージの終了後、上記変化した
アドレスに対応して、ビットライン１４．１２に接続さ
れている１個のメモリセル１５およびダミーセル１８が
選択される。このとき、前記のように一方のビットライ
ン１１に接続されているメモリセル１５が選択された場
合には他方のどットライン１２に接続されているダミー
セル１８が選択され、反対に他方のビットライン１２に
接続されているメモリセル１５が選択された場合には一
方のビットライン１１に接続されているダミーセル１８
が選択される。この後、上記ビットライン１１゜１２の
電位は共゛に低下していくが、選択されたメモリセル１
５とダミーセル１８内のトランジスタ１３と１６のコン
ダクタンスが予め異なっているので、第３ 。
図の特性図に示すようにその記憶データに応じて、両電
位の下がり方が異なる。そしてビットライン１１、１２
相互間の電位差が十分大きくなった時点でデータ検出記
憶回路２０内のトランジスタ２８．２９が共にオン状態
にされる。上記両トランジスタ２８゜２９がオン状態に
されるとフリップフロップ３１が動作可能状態にされ、
これによりビットライン１１゜１２の電位差が急速に広
げられて上記読み出しデータがフリップ７０ツブ２７に
記憶される。例えばいま、ビットライン１１に接続され
ているメモリセル１５が選択され、このメモリセル１５
内のトランジスタ１３のコンダクタンスがダミーセル１
８内のトランジスタ１６よりも高い状態にあれば、ビッ
トライン１１が” ｏ ”レベル、ビットライン１２が
゛１′ルベルの状態でフリップフロップ２７にデータが
記憶される。もらろんこの反対に、上記選択されたメモ
リセル１５内のトランジスタ１３のコンタクタンスがダ
ミーセル１８内のトランジスタ１６よりも低い状態にあ
れば、ビットライン１１が゛１°°レベル、ピッ１〜ラ
イン１２が゛Ｏ′°レベルの状態でフリップフロップ２
７にデータが記憶される。上記のようにしてフリップフ
ロップ２７に記憶されたデータはインバータ４３で増幅
され、さらに出力データレベル設定回路４４で前記のよ
うなレベル設定が行われた後、出力バッファ４５を介し
て外部に出力される。
位の下がり方が異なる。そしてビットライン１１、１２
相互間の電位差が十分大きくなった時点でデータ検出記
憶回路２０内のトランジスタ２８．２９が共にオン状態
にされる。上記両トランジスタ２８゜２９がオン状態に
されるとフリップフロップ３１が動作可能状態にされ、
これによりビットライン１１゜１２の電位差が急速に広
げられて上記読み出しデータがフリップ７０ツブ２７に
記憶される。例えばいま、ビットライン１１に接続され
ているメモリセル１５が選択され、このメモリセル１５
内のトランジスタ１３のコンダクタンスがダミーセル１
８内のトランジスタ１６よりも高い状態にあれば、ビッ
トライン１１が” ｏ ”レベル、ビットライン１２が
゛１′ルベルの状態でフリップフロップ２７にデータが
記憶される。もらろんこの反対に、上記選択されたメモ
リセル１５内のトランジスタ１３のコンタクタンスがダ
ミーセル１８内のトランジスタ１６よりも低い状態にあ
れば、ビットライン１１が゛１°°レベル、ピッ１〜ラ
イン１２が゛Ｏ′°レベルの状態でフリップフロップ２
７にデータが記憶される。上記のようにしてフリップフ
ロップ２７に記憶されたデータはインバータ４３で増幅
され、さらに出力データレベル設定回路４４で前記のよ
うなレベル設定が行われた後、出力バッファ４５を介し
て外部に出力される。
次にデータ古き込みの動作を説明する。データ古き込み
の場合には第４図のタイミングチｔ−ｌ〜に示すように
、ライトイネーブル信号Ｗ Ｅに同期して外部から書き
込み用データか順次供給される。
の場合には第４図のタイミングチｔ−ｌ〜に示すように
、ライトイネーブル信号Ｗ Ｅに同期して外部から書き
込み用データか順次供給される。
そしてまず、１回めに入力したライトイネーブル信号Ｗ
Ｅに同期して、トランジスタ３２．３４がオフ状態に
される。これによりデータ検出記憶回路２゜がビットラ
インｌｉ、 １２から切り前される。さらにデータ検出
記憶回路２０内のトランジスタ２８．２９が共にオン状
態にされてフリップ７０ツブ３１が動作可能状態にされ
る。この状態で入力バッフ７４Ｇを介して１ビツトのデ
ータが図示しないデータマルチプレクを介して入力デー
タ設定回路４８に供給される。さらに、第１図と同様の
他の回路でも同様にデータマルチプレクを介して各１ビ
ツトのデータが各入力データ設定回路４８に供給される
。入力データ設定回路４８は入力されたデータから互い
に相補の関係にある一対のデータを発生する。従ってこ
の後、この相補データに応じて前記トランジスタ４１．
４２のいずれか一方がオン状態に、他方がオフ状態にそ
れぞれされる。ここでいま、ビットライン１１に接続さ
れているメモリセル１５に“Ｏ′。
Ｅに同期して、トランジスタ３２．３４がオフ状態に
される。これによりデータ検出記憶回路２゜がビットラ
インｌｉ、 １２から切り前される。さらにデータ検出
記憶回路２０内のトランジスタ２８．２９が共にオン状
態にされてフリップ７０ツブ３１が動作可能状態にされ
る。この状態で入力バッフ７４Ｇを介して１ビツトのデ
ータが図示しないデータマルチプレクを介して入力デー
タ設定回路４８に供給される。さらに、第１図と同様の
他の回路でも同様にデータマルチプレクを介して各１ビ
ツトのデータが各入力データ設定回路４８に供給される
。入力データ設定回路４８は入力されたデータから互い
に相補の関係にある一対のデータを発生する。従ってこ
の後、この相補データに応じて前記トランジスタ４１．
４２のいずれか一方がオン状態に、他方がオフ状態にそ
れぞれされる。ここでいま、ビットライン１１に接続さ
れているメモリセル１５に“Ｏ′。
レベルのデータを書き込む場合、入力データ設定回路４
８はトランジスタ４１のゲー１−に゛１ルベル信号を、
トランジスタ４２のゲートに゛°Ｏ°ルベル信号を供給
する。これにより、１〜ランジスタ４１がオン状態に、
トランジスタ４２がオフ状態にされて、フリップフロッ
プ２７には一方のデータ入出力ノード３１が゛Ｏ゛レベ
ル、他方のデータ入出力ノード３３が゛′１′°レベル
となるようなデータが記憶される。これとは逆にとット
ライン１１に接続されているメモリセル１５にパ１°°
レベルのデータを古き込む場合に、入力データ設定回路
４８はトランジスタ４１のゲートに“Ｏ′°レベル信号
を、トランジスタ４２のゲートに“１パレベル信号を供
給する。そしてこれら一連の動作がすべてのフリップフ
ロップ２７に対して行われることによって、各入力デー
タ設定回路４８にはこれからメモリセル１５に店き込む
ためのデータが記憶される。すなわち、各入力データ設
定回路４８はページモードライ１〜におけるデータスト
レージを行なうことになる。
８はトランジスタ４１のゲー１−に゛１ルベル信号を、
トランジスタ４２のゲートに゛°Ｏ°ルベル信号を供給
する。これにより、１〜ランジスタ４１がオン状態に、
トランジスタ４２がオフ状態にされて、フリップフロッ
プ２７には一方のデータ入出力ノード３１が゛Ｏ゛レベ
ル、他方のデータ入出力ノード３３が゛′１′°レベル
となるようなデータが記憶される。これとは逆にとット
ライン１１に接続されているメモリセル１５にパ１°°
レベルのデータを古き込む場合に、入力データ設定回路
４８はトランジスタ４１のゲートに“Ｏ′°レベル信号
を、トランジスタ４２のゲートに“１パレベル信号を供
給する。そしてこれら一連の動作がすべてのフリップフ
ロップ２７に対して行われることによって、各入力デー
タ設定回路４８にはこれからメモリセル１５に店き込む
ためのデータが記憶される。すなわち、各入力データ設
定回路４８はページモードライ１〜におけるデータスト
レージを行なうことになる。
第５図は上記第１図に示されるメモリセル１５に対して
データの消去、プログラムを行なう際に、トランジスタ
の各部に供給される電圧の関係をまとめて示したもので
ある。図においてＤは選択用トランジスタ１４のドレイ
ンすなわちビットラインに供給される電圧、ＳＧはこの
選択用トランジスタ１４のゲートに供給される電圧、Ｃ
Ｇはトランジスタ１３の制御ゲートに供給される電圧、
Ｓはトランジスタ１３のンースに供給される電圧である
。データ消去の際に上記のような電圧がメモリセル１５
に供給されると、不揮発性トランジスタ１３のしきい値
電圧ｖｔｈが＋５Ｖにされる。このときの記憶データの
論理をｉｔ １１！レベルとする。他方、データ消去後
のデータプログラムの際に上記のような電圧がメモリセ
ル１５に供給されると、不揮発性トランジスタ１３のし
きい（直電圧ｖｔｈが一１ｖにされる。このときの記憶
データの論理を“′０゛ルベルとする。なお、この第５
図中の電圧の１直はデバイスの設計１直、プロセスパラ
メータなどによって大きく変動するのでこれらの値は一
応の目安である。
データの消去、プログラムを行なう際に、トランジスタ
の各部に供給される電圧の関係をまとめて示したもので
ある。図においてＤは選択用トランジスタ１４のドレイ
ンすなわちビットラインに供給される電圧、ＳＧはこの
選択用トランジスタ１４のゲートに供給される電圧、Ｃ
Ｇはトランジスタ１３の制御ゲートに供給される電圧、
Ｓはトランジスタ１３のンースに供給される電圧である
。データ消去の際に上記のような電圧がメモリセル１５
に供給されると、不揮発性トランジスタ１３のしきい値
電圧ｖｔｈが＋５Ｖにされる。このときの記憶データの
論理をｉｔ １１！レベルとする。他方、データ消去後
のデータプログラムの際に上記のような電圧がメモリセ
ル１５に供給されると、不揮発性トランジスタ１３のし
きい（直電圧ｖｔｈが一１ｖにされる。このときの記憶
データの論理を“′０゛ルベルとする。なお、この第５
図中の電圧の１直はデバイスの設計１直、プロセスパラ
メータなどによって大きく変動するのでこれらの値は一
応の目安である。
上記のように各データ検出記憶回路２ｏでデータストレ
ージがなされている状態のとき、例えばビットライン１
１に接続されているＩｆｌｌｌｉｌのメモリセル１５に
対して゛０パレベルのデータを祷き込む場合は次のよう
にして行なわれる。まず、トランジスタ３２がオフ状態
にされ、トランジスタ５５が所定期間オン状態にされて
ビットライン１１がＶｓｓに放電される。そしてデータ
を書き込むべきメモリセル１５内の各１〜ランジスタ１
３．１４のゲートに図示しない手段から、例えば２０Ｖ
の電圧がそれぞれ供給される。これにより、上記メモリ
セル１５内のトランジスタ１３のしきい１直電圧ｖｔｈ
が＋５Ｖに設定されてデータの消去がなされる。
ージがなされている状態のとき、例えばビットライン１
１に接続されているＩｆｌｌｌｉｌのメモリセル１５に
対して゛０パレベルのデータを祷き込む場合は次のよう
にして行なわれる。まず、トランジスタ３２がオフ状態
にされ、トランジスタ５５が所定期間オン状態にされて
ビットライン１１がＶｓｓに放電される。そしてデータ
を書き込むべきメモリセル１５内の各１〜ランジスタ１
３．１４のゲートに図示しない手段から、例えば２０Ｖ
の電圧がそれぞれ供給される。これにより、上記メモリ
セル１５内のトランジスタ１３のしきい１直電圧ｖｔｈ
が＋５Ｖに設定されてデータの消去がなされる。
次にトランジスタ３２．３４がオン状態にされ、ビット
ライン１４．１２がデータ検出記憶回路２０に接続され
る。このときデータ検出記憶回路２０では前記のように
、予め一方のデータ入出力ノード３１が″１°゛レベル
、他方のデータ入出力ノード３３がＩＩ ＯＩＴレベル
となるようなデータ記憶がなされている。このため、ト
ランジスタ３２．３４がオン状態にされると、一方のビ
ットライン１１は゛１′°レベルに、他方のビットライ
ン１２は″゛Ｏ′°Ｏ′°レベルれ設定される。ＩＩ
Ｉ ＩＴレベルに設定された方のビットライン１１では
高電圧発生回路１９で前記のような昇圧動作が行なわれ
るので、その電位が２０Ｖ程度の高電位にされる。従っ
て、このメモリセル１５内のトランジスタ１４のゲート
電圧を２０Ｖに、トランジスタ１３の制御ゲート電圧を
Ｏｖにそれぞれ設定すればｉ Ｏｎレベルデータが書き
込まれることになる。
ライン１４．１２がデータ検出記憶回路２０に接続され
る。このときデータ検出記憶回路２０では前記のように
、予め一方のデータ入出力ノード３１が″１°゛レベル
、他方のデータ入出力ノード３３がＩＩ ＯＩＴレベル
となるようなデータ記憶がなされている。このため、ト
ランジスタ３２．３４がオン状態にされると、一方のビ
ットライン１１は゛１′°レベルに、他方のビットライ
ン１２は″゛Ｏ′°Ｏ′°レベルれ設定される。ＩＩ
Ｉ ＩＴレベルに設定された方のビットライン１１では
高電圧発生回路１９で前記のような昇圧動作が行なわれ
るので、その電位が２０Ｖ程度の高電位にされる。従っ
て、このメモリセル１５内のトランジスタ１４のゲート
電圧を２０Ｖに、トランジスタ１３の制御ゲート電圧を
Ｏｖにそれぞれ設定すればｉ Ｏｎレベルデータが書き
込まれることになる。
上記とは逆にデータ検出記憶回路２０で予め一方のデー
タ入出力ノード３１が” ｏ ”レベル、他方のデータ
入出力ノード３３が゛″１°゛１°゛レベルうなデータ
記憶が予めなされている場合、ビットライン１１は゛０
°ルベルに設定されるので、このビットライン１１に接
続されている？３電圧発生回路１９では昇圧動作が行わ
れない。従って、トランジスタ１４のゲート電圧を２０
Ｖに、］・ランジスタ１３の制御ゲート電圧をＯＶに設
定しても、トランジスタ１３のしきいｌａ電圧ｖｔｈは
元の＋５■のままにされ、゛１″レベルデータが記憶さ
れたままの状態となる。このとき、他方のビットライン
１２は１１１ ＩＴレベルに設定されるので、このビッ
トライン１２に接続されている高電圧発生回路１９では
昇圧動作が行われる。ところが、ビットライン１２に接
続されているすべてのメモリセル１５は非選択状態（選
択用トランジスタ１４のゲート電圧がＯＶ）であるので
、高電圧発生回路１９で昇圧動作が行われても記憶デー
タは変化しない。
タ入出力ノード３１が” ｏ ”レベル、他方のデータ
入出力ノード３３が゛″１°゛１°゛レベルうなデータ
記憶が予めなされている場合、ビットライン１１は゛０
°ルベルに設定されるので、このビットライン１１に接
続されている？３電圧発生回路１９では昇圧動作が行わ
れない。従って、トランジスタ１４のゲート電圧を２０
Ｖに、］・ランジスタ１３の制御ゲート電圧をＯＶに設
定しても、トランジスタ１３のしきいｌａ電圧ｖｔｈは
元の＋５■のままにされ、゛１″レベルデータが記憶さ
れたままの状態となる。このとき、他方のビットライン
１２は１１１ ＩＴレベルに設定されるので、このビッ
トライン１２に接続されている高電圧発生回路１９では
昇圧動作が行われる。ところが、ビットライン１２に接
続されているすべてのメモリセル１５は非選択状態（選
択用トランジスタ１４のゲート電圧がＯＶ）であるので
、高電圧発生回路１９で昇圧動作が行われても記憶デー
タは変化しない。
このように、この実施例におけるデータ検出記憶回路２
０は、データ読み出しの際にビットライン１１、１２間
の電位差を増幅してデータを検出するセンスアンプと、
データ書き込みの際のデータストレージの握鮨を兼備え
たものとなっている。このため、データを書き込む際の
経路とデータを読み出す際の経路を一部重復して使用す
ることができ、従来のように両経路が全く独立して設け
られる場合に比較して回路構成が簡単化できる。
０は、データ読み出しの際にビットライン１１、１２間
の電位差を増幅してデータを検出するセンスアンプと、
データ書き込みの際のデータストレージの握鮨を兼備え
たものとなっている。このため、データを書き込む際の
経路とデータを読み出す際の経路を一部重復して使用す
ることができ、従来のように両経路が全く独立して設け
られる場合に比較して回路構成が簡単化できる。
しかもこの実施例回路では次のようにしてデータポーリ
ング橢能が簡単に実現されている。すなわら、メモリセ
ル１５から“Ｏ″レベルデータを読み出す場合にピッ］
〜ラインは″゛ＯＯパレベルれるが、” ｏ ”レベル
のデータをメモリセル１５に記憶させる場合には入力デ
ータ設定回路４８およびトランジスタ４１．４２を介し
てビットラインをパ１”レベルに設定する必要がある。
ング橢能が簡単に実現されている。すなわら、メモリセ
ル１５から“Ｏ″レベルデータを読み出す場合にピッ］
〜ラインは″゛ＯＯパレベルれるが、” ｏ ”レベル
のデータをメモリセル１５に記憶させる場合には入力デ
ータ設定回路４８およびトランジスタ４１．４２を介し
てビットラインをパ１”レベルに設定する必要がある。
すなわち、データの消去およびデータプログラムを行な
っている場合、入力バッフ１４６から入力したデータと
インバータ４３．出力データレベル設定回路４４および
出力バッファ４５を介して出力されるデータとはレベル
が反転している。従って、データ書込み動作の終わりに
データ読み出し動作を追加し、そのときの出力データの
レベルを検出すればデータの消去お□よびデータプログ
ラムの途中か否かを判断することができる。これはとり
もなおさずＥＥＰＲＯＭのデータポーリング機能であり
、この実施例回路によれば何の回路も追加せずにこのぼ
能が実現されている。
っている場合、入力バッフ１４６から入力したデータと
インバータ４３．出力データレベル設定回路４４および
出力バッファ４５を介して出力されるデータとはレベル
が反転している。従って、データ書込み動作の終わりに
データ読み出し動作を追加し、そのときの出力データの
レベルを検出すればデータの消去お□よびデータプログ
ラムの途中か否かを判断することができる。これはとり
もなおさずＥＥＰＲＯＭのデータポーリング機能であり
、この実施例回路によれば何の回路も追加せずにこのぼ
能が実現されている。
第６図はこの発明の変形例の構成を示す回路図である。
一般にＥＥＰＲＯＭなどのメモリに使用されるメモリセ
ルの集積回路上の占有面積は前記データ検出記憶回路２
０に比べて小さく、各一対のビットライン１１．１２毎
にデータ検出記憶回路２０を接続することはチップ面積
を最少にする上で好ましくない。そこでこの変形例のメ
モリでは、複数対のビットラインＩＩＡ、 １２Ａ、Ｉ
ＩＢ、 １２Ｂ、１１Ｃ，１２Ｇ・・・ｉＩＮ、 １２
Ｎに対して１個のデータ検出記憶回路２０を設け、この
データ検出記憶回路２０とＮ対のビットライン１１Ａ、
１２Ａ、１１１３．１２３．１１Ｇ、 １２Ｃ・・・
１１Ｎ、 １２Ｎそれぞれとの間に接続されているトラ
ンジスタ３２Ａ、 ３２８．３２０・・・３２Ｎ 、
３４Ａ 、 ３４Ｂ 。
ルの集積回路上の占有面積は前記データ検出記憶回路２
０に比べて小さく、各一対のビットライン１１．１２毎
にデータ検出記憶回路２０を接続することはチップ面積
を最少にする上で好ましくない。そこでこの変形例のメ
モリでは、複数対のビットラインＩＩＡ、 １２Ａ、Ｉ
ＩＢ、 １２Ｂ、１１Ｃ，１２Ｇ・・・ｉＩＮ、 １２
Ｎに対して１個のデータ検出記憶回路２０を設け、この
データ検出記憶回路２０とＮ対のビットライン１１Ａ、
１２Ａ、１１１３．１２３．１１Ｇ、 １２Ｃ・・・
１１Ｎ、 １２Ｎそれぞれとの間に接続されているトラ
ンジスタ３２Ａ、 ３２８．３２０・・・３２Ｎ 、
３４Ａ 、 ３４Ｂ 。
３４Ｃ・・・３４Ｎを図示しないカラムデコーダのデコ
ード信号ＣＤＡ、ＣＤＢ、ＣＤＣ・・・ＣＤＮで制御す
るようにしたものである。この回路でも、デコード信号
に応じて選択された特定のカラムに対して航記と同様の
動作を行なわせることができる。しかも、チップ面積が
最少にできる。
ード信号ＣＤＡ、ＣＤＢ、ＣＤＣ・・・ＣＤＮで制御す
るようにしたものである。この回路でも、デコード信号
に応じて選択された特定のカラムに対して航記と同様の
動作を行なわせることができる。しかも、チップ面積が
最少にできる。
［発明の効果］
以上説明したようにこの発明によれば、ＥＥＰＲＯＭ特
有のページモードライトを効率よく１牙なえる回路構成
を有する半導体記憶装置を提供することができる。
有のページモードライトを効率よく１牙なえる回路構成
を有する半導体記憶装置を提供することができる。
第１図はこの発明に係る半導体記憶装置の一実施例の構
成を示す回路図、第２図は上記実施例回路の一部を具体
的に示す回路図、第３図は上記実施例回路の動作を説明
するための特性図、第４図は上記実施例回路の動作を説
明するためのタイミングチャート、第５図は上記実施例
回路を動作させる際の各部の電圧の関係をまとめて示し
た図、第６図はこの発明の変形例の構成を示す回路図で
ある。 １１、１２・・・ビットライン、１５・・・メモリセル
、１８・・・ダミーセル、１９・・・高電圧発生回路、
２０・・・データ検出記憶回路、２７・・・フリップフ
ロップ、４４・・・出力データレベル設定回路、４７・
・・入力データ設定回路。 出願人代理人 弁理士 鈴江武彦 第３図 第４図 第５図 第６図
成を示す回路図、第２図は上記実施例回路の一部を具体
的に示す回路図、第３図は上記実施例回路の動作を説明
するための特性図、第４図は上記実施例回路の動作を説
明するためのタイミングチャート、第５図は上記実施例
回路を動作させる際の各部の電圧の関係をまとめて示し
た図、第６図はこの発明の変形例の構成を示す回路図で
ある。 １１、１２・・・ビットライン、１５・・・メモリセル
、１８・・・ダミーセル、１９・・・高電圧発生回路、
２０・・・データ検出記憶回路、２７・・・フリップフ
ロップ、４４・・・出力データレベル設定回路、４７・
・・入力データ設定回路。 出願人代理人 弁理士 鈴江武彦 第３図 第４図 第５図 第６図
Claims (6)
- （１）不揮発性トランジスタからなるメモリセルおよび
ダミーセルがそれぞれ接続された第１および第２のビッ
トラインと、上記第１および第２のビットラインそれぞ
れに接続される高電圧発生手段と、第１および第２のデ
ータ入出力ノードを有するフリップフロップ回路からな
り、データ読み出しの際には上記第１および第２のビッ
トライン間に生じる電位差を増幅してデータの検出を行
ない、データ書き込みの際には外部から入力される書き
込み用データに応じたデータを一時的に記憶するデータ
検出記憶手段と、上記データ検出記憶手段の第１、第２
のデータ入出力ノードと上記第１、第２のビットライン
との間に設けられる一対のスイッチ用トランジスタとを
具備したことを特徴とする半導体記憶装置。 - （２）前記データ書き込みの際に、前記データ検出記憶
手段には外部から入力される前記書き込み用データの反
転データが記憶される特許請求の範囲第１項に記載の半
導体記憶装置。 - （３）前記一対のスイッチ用トランジスタは、前記デー
タ読み出しおよびデータプログラムの際にオン状態に設
定され、データ消去の際にはオフ状態に設定される特許
請求の範囲第１項に記載の半導体記憶装置。 - （４）前記データ検出記憶手段が複数の第１および第２
のビットラインに対して共通に設けられている特許請求
の範囲第１項に記載の半導体記憶装置。 - （５）前記メモリセルが、データを記憶する不揮発性ト
ランジスタおよびこのトランジスタを選択する選択用ト
ランジスタで構成されている特許請求の範囲第１項に記
載の半導体記憶装置。 - （６）不揮発性トランジスタからなるメモリセルおよび
ダミーセルがそれぞれ接続された第１および第２のビッ
トラインと、上記第１および第２のビットラインそれぞ
れに接続される高電圧発生手段と、第１および第２のデ
ータ入出力ノードを有するフリップフロップ回路からな
るデータ検出記憶手段と、上記データ検出記憶手段の第
１、第２のデータ入出力ノードと上記第１、第２のビッ
トラインとの間に設けられる一対のスイッチ用トランジ
スタと、上記データ検出記憶手段の第１、第２のデータ
入出力ノードの少なくとも一方に得られるデータを外部
に出力制御するデータ出力制御手段と、上記データ検出
記憶手段の第１、第２のデータ入出力ノードそれぞれと
所定の電位点との間に挿入される一対のデータ入力用ト
ランジスタと、外部から入力される書き込み用データに
応じて上記一対のデータ入力用トランジスタを制御する
データ入力制御手段とを具備したことを特徴とする半導
体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197925A JPS6177199A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
| US06/759,433 US4694427A (en) | 1984-09-21 | 1985-07-26 | Programmable semiconductor memory device with combined sense amplification and programming capability |
| DE8585109509T DE3583091D1 (de) | 1984-09-21 | 1985-07-29 | Halbleiterspeicheranordnung. |
| EP85109509A EP0175102B1 (en) | 1984-09-21 | 1985-07-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197925A JPS6177199A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177199A true JPS6177199A (ja) | 1986-04-19 |
| JPH0249515B2 JPH0249515B2 (ja) | 1990-10-30 |
Family
ID=16382557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197925A Granted JPS6177199A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4694427A (ja) |
| EP (1) | EP0175102B1 (ja) |
| JP (1) | JPS6177199A (ja) |
| DE (1) | DE3583091D1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101379A (en) * | 1986-05-27 | 1992-03-31 | Seeq Technology, Incorporated | Apparatus for page mode programming of an EEPROM cell array with false loading protection |
| FR2600809B1 (fr) * | 1986-06-24 | 1988-08-19 | Eurotechnique Sa | Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom |
| JPS63251999A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5313420A (en) | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| JPH0682520B2 (ja) * | 1987-07-31 | 1994-10-19 | 株式会社東芝 | 半導体メモリ |
| US5022009A (en) * | 1988-06-02 | 1991-06-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having reading operation of information by differential amplification |
| US5003507A (en) * | 1988-09-06 | 1991-03-26 | Simon Johnson | EPROM emulator for selectively simulating a variety of different paging EPROMs in a test circuit |
| EP0424172B1 (en) * | 1989-10-20 | 1995-01-18 | Fujitsu Limited | Nonvolatile semiconductor memory apparatus |
| IT1249809B (it) * | 1991-05-10 | 1995-03-28 | St Microelectronics Srl | Circuito di lettura a offset di corrente modulata o a sbilanciamento di corrente per celle di memorie programmabili |
| US5461713A (en) * | 1991-05-10 | 1995-10-24 | Sgs-Thomson Microelectronics S.R.L. | Current offset sense amplifier of a modulated current or current unbalance type for programmable memories |
| US5228106A (en) * | 1991-05-30 | 1993-07-13 | Integrated Device Technology, Inc. | Track-and-regenerate amplifiers and memories using such amplifiers |
| US5357462A (en) * | 1991-09-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller |
| JP3397404B2 (ja) * | 1993-08-09 | 2003-04-14 | 株式会社日立製作所 | 半導体記憶装置 |
| GB9423032D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | Bit line sensing in a memory array |
| US6002270A (en) * | 1995-11-09 | 1999-12-14 | Spaceborne, Inc. | Synchronous differential logic system for hyperfrequency operation |
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| US6706402B2 (en) | 2001-07-25 | 2004-03-16 | Nantero, Inc. | Nanotube films and articles |
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| US6924538B2 (en) | 2001-07-25 | 2005-08-02 | Nantero, Inc. | Devices having vertically-disposed nanofabric articles and methods of making the same |
| US6574130B2 (en) | 2001-07-25 | 2003-06-03 | Nantero, Inc. | Hybrid circuit having nanotube electromechanical memory |
| US6919592B2 (en) | 2001-07-25 | 2005-07-19 | Nantero, Inc. | Electromechanical memory array using nanotube ribbons and method for making same |
| US6911682B2 (en) | 2001-12-28 | 2005-06-28 | Nantero, Inc. | Electromechanical three-trace junction devices |
| US7259410B2 (en) | 2001-07-25 | 2007-08-21 | Nantero, Inc. | Devices having horizontally-disposed nanofabric articles and methods of making the same |
| US7566478B2 (en) | 2001-07-25 | 2009-07-28 | Nantero, Inc. | Methods of making carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| US7176505B2 (en) | 2001-12-28 | 2007-02-13 | Nantero, Inc. | Electromechanical three-trace junction devices |
| US6784028B2 (en) | 2001-12-28 | 2004-08-31 | Nantero, Inc. | Methods of making electromechanical three-trace junction devices |
| US7335395B2 (en) | 2002-04-23 | 2008-02-26 | Nantero, Inc. | Methods of using pre-formed nanotubes to make carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| US7560136B2 (en) | 2003-01-13 | 2009-07-14 | Nantero, Inc. | Methods of using thin metal layers to make carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| JP2007200512A (ja) * | 2006-01-30 | 2007-08-09 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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