JPS6014439B2 - リ−ドオンリメモリ回路 - Google Patents
リ−ドオンリメモリ回路Info
- Publication number
- JPS6014439B2 JPS6014439B2 JP55093647A JP9364780A JPS6014439B2 JP S6014439 B2 JPS6014439 B2 JP S6014439B2 JP 55093647 A JP55093647 A JP 55093647A JP 9364780 A JP9364780 A JP 9364780A JP S6014439 B2 JPS6014439 B2 JP S6014439B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- sense
- memory cell
- voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体リードオンリメモリ回路に関するもの
で、メモリセルが誘起する電圧と、ダミーメモリセルが
誘起する電圧をたとえばダイナミック型フリツプフロツ
プ等を用いたセンス回路によって比較増幅することによ
り、高速、低消費電力のリードオンリメモリを得るもの
である。
で、メモリセルが誘起する電圧と、ダミーメモリセルが
誘起する電圧をたとえばダイナミック型フリツプフロツ
プ等を用いたセンス回路によって比較増幅することによ
り、高速、低消費電力のリードオンリメモリを得るもの
である。
従来、半導体リードオンリメモリは、メモリセルのトラ
ンジスタと負荷トランジスタの相互コンダクタンスの比
を利用して出力を得る型式のものが用いられてきた。第
１図にその一例の主要部を示す。１はメモリセルを構成
するＭＯＳトランジスタで、そのドレーンは読み出し母
線３に、そのゲートは選択母線４に接続され、そのソー
スは接地されている。
ンジスタと負荷トランジスタの相互コンダクタンスの比
を利用して出力を得る型式のものが用いられてきた。第
１図にその一例の主要部を示す。１はメモリセルを構成
するＭＯＳトランジスタで、そのドレーンは読み出し母
線３に、そのゲートは選択母線４に接続され、そのソー
スは接地されている。
２は負荷のデプリーション型ＭＯＳトランジスタで、そ
のドレーンは直流電圧源Ｖｏｏに接続さ、ソース並びに
ゲートは読み出し母線３に接続されている。
のドレーンは直流電圧源Ｖｏｏに接続さ、ソース並びに
ゲートは読み出し母線３に接続されている。
選択母線４に供給された電圧により、トランジスタ１が
ターンオンされると、トランジスタ２は常にターンオン
された状態になっているので、読み出し母線３の篭位は
トランジスタ１とトランジスタ２との相互コンダクタン
スの比によって決定される電位へと変化する。しかしこ
の方法によれば、読み出し母線３の浮遊容量などに蓄積
された電荷はメモリセルのトランジスタ１を通って移動
するため、高速化するためにはトランジスタ１の相互コ
ンダクタンスを大きくしなければならない。以上はメモ
リセルに“０”′が書き込まれている場合についてであ
るが、メモリセルに“１”が書き込まれている場合には
、トランジスタ１がないかもしくはあっても閥値電圧が
高く母線４に供給された電圧によってターンオンしない
構成である。この“１”の場合の読み出しの際には負荷
トランジスタ２を通ってのみ電荷が移動する。従って高
速化のためにはトランジスタ２の相互コンダクタンスも
大きくしなければならない。しかし、そうすると過渡状
態での電流が増えるばかりでなく、定常状態での電流も
増加し、消費電力の著しい増加につながる。またメモリ
セルのトランジスタ２の面積が大きくなり、集積度が低
下する。本発明は上記従来の欠点を除去するもので、ダ
ミーメモリセルを設け、メモリセルによって譲超される
電圧をたとえばダイナミック型フリツプフロツプを用い
たセンス回路によってダミーメモリセルによって誘起さ
れる電圧と比較増幅して出力を得ることにより、定常状
態で流れる電流を小さくし、消費電力を著しく増加させ
ることなしに、高集積度の高速リードオンリメモリを得
る方法を提供しようとするものである。
ターンオンされると、トランジスタ２は常にターンオン
された状態になっているので、読み出し母線３の篭位は
トランジスタ１とトランジスタ２との相互コンダクタン
スの比によって決定される電位へと変化する。しかしこ
の方法によれば、読み出し母線３の浮遊容量などに蓄積
された電荷はメモリセルのトランジスタ１を通って移動
するため、高速化するためにはトランジスタ１の相互コ
ンダクタンスを大きくしなければならない。以上はメモ
リセルに“０”′が書き込まれている場合についてであ
るが、メモリセルに“１”が書き込まれている場合には
、トランジスタ１がないかもしくはあっても閥値電圧が
高く母線４に供給された電圧によってターンオンしない
構成である。この“１”の場合の読み出しの際には負荷
トランジスタ２を通ってのみ電荷が移動する。従って高
速化のためにはトランジスタ２の相互コンダクタンスも
大きくしなければならない。しかし、そうすると過渡状
態での電流が増えるばかりでなく、定常状態での電流も
増加し、消費電力の著しい増加につながる。またメモリ
セルのトランジスタ２の面積が大きくなり、集積度が低
下する。本発明は上記従来の欠点を除去するもので、ダ
ミーメモリセルを設け、メモリセルによって譲超される
電圧をたとえばダイナミック型フリツプフロツプを用い
たセンス回路によってダミーメモリセルによって誘起さ
れる電圧と比較増幅して出力を得ることにより、定常状
態で流れる電流を小さくし、消費電力を著しく増加させ
ることなしに、高集積度の高速リードオンリメモリを得
る方法を提供しようとするものである。
以下図面によりその実施例をＮチャンネルプ。
セスの場合について説明する。勿論本発明はＰチャンネ
ルプロセスの場合についても同様にして実施できる。第
２図は“１”が書き込まれたメモリセルで、ＭＯＳトラ
ンジスタ ー ０のドレーンはセンス母線１１にゲート
は選択母線１３に接続され、ソース１２は開放となって
いる。第３図は“０’’が書き込まれたメモリセルで、
ＭＯＳトランジスタ２０のドレーンはセンス母線２１に
、ソースは抵抗２４の一端２２に、ゲートは選択母線２
３にそれぞれ接続され、また抵抗２４の他の一端２５は
接地されている。第４図は上記〆モリセル、ダミーメモ
リセル、センス回路、プリチャージ回路、データ出力回
路等からなるこのリードオンリメモリ回路の構成を示す
もので、図中３０，３１，３２，３３および５７，３５
，５８，５９は第２図の“１”が書き込まれたメモリセ
ルの１０，１１，１２，１３に相当する。また、４７，
３１，４８，４９，５０，５１および５２，３５，５３
，５４，５５，５６は第３図の“０”が書き込まれたメ
モリセルの２０，２１，２２，２３，２４，２５に相当
する。３４，３６，３７，３８，３９および６０，６１
，６２，６３，６４はダミーメモリセルを構成し、ＭＯ
Ｓトランジスタ３４のドレーンはセンス母線３５に、ソ
ースは蓄積コンデンサ３８の一端３６に、ゲートは選択
母線３７に接続され、蓄積コンデンサ３８の他端３９は
接地されている。
ルプロセスの場合についても同様にして実施できる。第
２図は“１”が書き込まれたメモリセルで、ＭＯＳトラ
ンジスタ ー ０のドレーンはセンス母線１１にゲート
は選択母線１３に接続され、ソース１２は開放となって
いる。第３図は“０’’が書き込まれたメモリセルで、
ＭＯＳトランジスタ２０のドレーンはセンス母線２１に
、ソースは抵抗２４の一端２２に、ゲートは選択母線２
３にそれぞれ接続され、また抵抗２４の他の一端２５は
接地されている。第４図は上記〆モリセル、ダミーメモ
リセル、センス回路、プリチャージ回路、データ出力回
路等からなるこのリードオンリメモリ回路の構成を示す
もので、図中３０，３１，３２，３３および５７，３５
，５８，５９は第２図の“１”が書き込まれたメモリセ
ルの１０，１１，１２，１３に相当する。また、４７，
３１，４８，４９，５０，５１および５２，３５，５３
，５４，５５，５６は第３図の“０”が書き込まれたメ
モリセルの２０，２１，２２，２３，２４，２５に相当
する。３４，３６，３７，３８，３９および６０，６１
，６２，６３，６４はダミーメモリセルを構成し、ＭＯ
Ｓトランジスタ３４のドレーンはセンス母線３５に、ソ
ースは蓄積コンデンサ３８の一端３６に、ゲートは選択
母線３７に接続され、蓄積コンデンサ３８の他端３９は
接地されている。
６０，６１，６２，６３，６４からなるダミーメモリセ
ルについても同様である。
ルについても同様である。
４０，４１，４２，６７，６８，６９はデータ出力回路
でＭＯＳトランジスタ４２および６９のドレーンはそれ
ぞれセンス母線３１および３５に接続され、ソースはデ
ータ出力バス４０および６７に接続されている。
でＭＯＳトランジスタ４２および６９のドレーンはそれ
ぞれセンス母線３１および３５に接続され、ソースはデ
ータ出力バス４０および６７に接続されている。
４４はプリチャージ回路でセンス母線３１および３５を
あらかじめ一定の同一レベルの電圧にプリチャージする
。
あらかじめ一定の同一レベルの電圧にプリチャージする
。
このときＭＯＳトランジスタ３０，３４，４ ７，５２
，５７，６０等はオフになっており、蓄積コンデンサ３
８，６３には電荷が蓄積されていない。さて、選択母線
３３が選択された場合について考えると、選択母線３３
およびセンス回路に対し反対側に位置するダミーメモリ
セルの選択母線３７にハイレベルの電圧が印加され、ト
ランジスタ３０および３４がターンオンされると、セン
ス母線３１の電圧は変化しないが、センス母線３５の電
圧は、このセンス母線と基板等との間の容量に蓄積され
た電荷の一部がトランジスタ３４を通ってダミーメモリ
セルの蓄積コンデンサ３８を充電するので、センス母線
３５と基板との容量と蓄積コンデンサ３８の容量との比
によって決まる一定値まで低下する。蓄積コンデンサ３
８の容量が小さければこの電圧の変化はごくわずかであ
り、したがってセンス母線３１とセンス母線３５との電
圧の違いもわずかである。このわずかの電圧の違いをダ
イナミック型センス回路４３で比較増幅し、センス母線
３１および３５にソースを接続したトランジスタ４２お
よび６９のゲート４１および６８にハイレベル電圧を供
聯合し、両トランジスタの各ドレーンに接続された読み
出し母線４０と６７にデ−夕“１”およびその反転デー
タが出力される。以上、“１”が書き込まれたメモリセ
ルが選択された場合について説明したが、４７，４８，
４９，５０，５１からなる“０”が書き込まれたメモリ
セルが選択された場合には選択母線３３には電圧は供給
されず、代わりに選択母線４９に／・ィレベルの電圧が
供給され、トランジスタ４７が夕ーンオンされる。
，５７，６０等はオフになっており、蓄積コンデンサ３
８，６３には電荷が蓄積されていない。さて、選択母線
３３が選択された場合について考えると、選択母線３３
およびセンス回路に対し反対側に位置するダミーメモリ
セルの選択母線３７にハイレベルの電圧が印加され、ト
ランジスタ３０および３４がターンオンされると、セン
ス母線３１の電圧は変化しないが、センス母線３５の電
圧は、このセンス母線と基板等との間の容量に蓄積され
た電荷の一部がトランジスタ３４を通ってダミーメモリ
セルの蓄積コンデンサ３８を充電するので、センス母線
３５と基板との容量と蓄積コンデンサ３８の容量との比
によって決まる一定値まで低下する。蓄積コンデンサ３
８の容量が小さければこの電圧の変化はごくわずかであ
り、したがってセンス母線３１とセンス母線３５との電
圧の違いもわずかである。このわずかの電圧の違いをダ
イナミック型センス回路４３で比較増幅し、センス母線
３１および３５にソースを接続したトランジスタ４２お
よび６９のゲート４１および６８にハイレベル電圧を供
聯合し、両トランジスタの各ドレーンに接続された読み
出し母線４０と６７にデ−夕“１”およびその反転デー
タが出力される。以上、“１”が書き込まれたメモリセ
ルが選択された場合について説明したが、４７，４８，
４９，５０，５１からなる“０”が書き込まれたメモリ
セルが選択された場合には選択母線３３には電圧は供給
されず、代わりに選択母線４９に／・ィレベルの電圧が
供給され、トランジスタ４７が夕ーンオンされる。
この場合はトランジスタ４７のソース４８が抵抗５０を
通して接地されているので、センス母線３１と基板等と
の間の容量に蓄積された電荷がトランジスタ４７を通し
て放電される。そして、センス母線３１の電圧がセンス
母線３５の電圧よりも低くなったときにセンス回路が動
作すれば、“１”が書き込まれたメモリセルが選択され
た場合とは逆にセンス母線３１の電圧がローレベルに、
センス母線３５の電圧がハイレベルに増幅される。そし
てロ−レベルのデ−夕“０”が読み出し母線４０‘こ出
力され、その反転データが読み出し母線６７に出力され
る。なお、データ出力の後、次のサイクルが始まる前に
トランジスタ４５，６５のゲート４６，６６に電圧が供
給されてトランジスタ４５と６５がターンオンし、蓄積
コンデンサ３８，６３に蓄積された電荷を放電させる。
通して接地されているので、センス母線３１と基板等と
の間の容量に蓄積された電荷がトランジスタ４７を通し
て放電される。そして、センス母線３１の電圧がセンス
母線３５の電圧よりも低くなったときにセンス回路が動
作すれば、“１”が書き込まれたメモリセルが選択され
た場合とは逆にセンス母線３１の電圧がローレベルに、
センス母線３５の電圧がハイレベルに増幅される。そし
てロ−レベルのデ−夕“０”が読み出し母線４０‘こ出
力され、その反転データが読み出し母線６７に出力され
る。なお、データ出力の後、次のサイクルが始まる前に
トランジスタ４５，６５のゲート４６，６６に電圧が供
給されてトランジスタ４５と６５がターンオンし、蓄積
コンデンサ３８，６３に蓄積された電荷を放電させる。
なおこの実施例では第２図においてメモリセルのＭＯＳ
トランジスタのソース１２を開放としたが、ソース１２
は正の直流電圧源Ｖ。
トランジスタのソース１２を開放としたが、ソース１２
は正の直流電圧源Ｖ。
。に接続してもよい。また第３図において、ＭＯＳトラ
ンジスタ２０のソースと接地点との間に接続されている
抵抗２４を除去して、ＭＯＳトランジスタ２０のソース
を直接接地して半導体基板に接続してもよく、要するに
ソースは電流供給母線となる端子に接続すればよい。
ンジスタ２０のソースと接地点との間に接続されている
抵抗２４を除去して、ＭＯＳトランジスタ２０のソース
を直接接地して半導体基板に接続してもよく、要するに
ソースは電流供給母線となる端子に接続すればよい。
さらに、ダミーメモリセルの蓄積コンデンサ３８の端子
３９を上記の直流電圧源Ｖｏｏに接続するなど種々の変
形が考えられる。以上説明したように、本発明によれば
ダイナミック回路を利用することにより、消費電力を小
さく保つたまま、またメモリセルのトランジスタを小さ
くして高集積度を保つたまま高速動作が可能である。
３９を上記の直流電圧源Ｖｏｏに接続するなど種々の変
形が考えられる。以上説明したように、本発明によれば
ダイナミック回路を利用することにより、消費電力を小
さく保つたまま、またメモリセルのトランジスタを小さ
くして高集積度を保つたまま高速動作が可能である。
また以上説明した回路はダイナミックランダムアクセス
メモリと共通の部分が多く、ダイナミックランダムアク
セスメモリの設計にわずかな変更を加えるだけで簡単に
リードオンリメモリが得られるという利点もある。
メモリと共通の部分が多く、ダイナミックランダムアク
セスメモリの設計にわずかな変更を加えるだけで簡単に
リードオンリメモリが得られるという利点もある。
第１図は従瑠来のＩＪードオンリメモリ回路の主要部を
示す図、第２図は本発明の実施例で用いるメモリセルで
“１”が書き込まれた場合を示す図、第３図は本発明の
実施例で用いるメモリセルで“０”が書き込まれた場合
を示す図、第４図はこれらのメモリセルとダミーメモリ
セル、センス回路、プリチャージ回路などからなる本発
明のリードオンリメモリ回路を示す図である。 １，２，１０，２０，３０，３４，４２，４５，４７，
５２，５７，６０，６５，６９““”ＭＯＳトランジス
タ、３，４０，６７・・・・・・読み出し母線、４，１
３，２３，３３，３７，４９，５４，５９，６３・・・
・・・選択母線、１１，３１，３５・・・・・・センス
母線、２４，２ ，５５・・・・・・抵抗、３８，６３
・・・・・・蓄積コンデンサ、４３・・・・・・センス
回繁。 第１図 第２図 ・第３図 第４図
示す図、第２図は本発明の実施例で用いるメモリセルで
“１”が書き込まれた場合を示す図、第３図は本発明の
実施例で用いるメモリセルで“０”が書き込まれた場合
を示す図、第４図はこれらのメモリセルとダミーメモリ
セル、センス回路、プリチャージ回路などからなる本発
明のリードオンリメモリ回路を示す図である。 １，２，１０，２０，３０，３４，４２，４５，４７，
５２，５７，６０，６５，６９““”ＭＯＳトランジス
タ、３，４０，６７・・・・・・読み出し母線、４，１
３，２３，３３，３７，４９，５４，５９，６３・・・
・・・選択母線、１１，３１，３５・・・・・・センス
母線、２４，２ ，５５・・・・・・抵抗、３８，６３
・・・・・・蓄積コンデンサ、４３・・・・・・センス
回繁。 第１図 第２図 ・第３図 第４図
Claims (1)
- １ ドレイン、ソースおよびゲート電極を有する第１の
ＭＩＳトランジスタのソース電極を電流供給母線に接続
し、ドレイン電極をセンス母線に接続し、さらにゲート
電極を選択母線に接続した第１のメモリセルと、ドレイ
ン、ソースおよびゲート電極を有する第２のＭＩＳトラ
ンジスタのソース電極を開放もしくは電源端子へ接続し
、ドレイン電極をセンス母線に接続し、さらにゲート電
極を選択母線に接続した第２のメモリセルと、ドレイン
電極をセンス母線に接続し、ゲート電極を選択母線に接
続した第３のＭＩＳトランジスタおよび同第３のＭＩＳ
トランジスタのソース電極に第１端子を接続し、第２端
子を電流供給母線に接続した蓄積コンデンサとからなる
ダミーセルと、センス回路とを備えてなり、前記第１も
しくは第２メモリセルのいずれかによって誘起される電
圧と前記ダミーセルによって他のセンス母線に誘起され
る電圧とを前記センス回路によって比較増幅してデータ
出力線に情報を読み出すことを特徴とするリードオンリ
メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55093647A JPS6014439B2 (ja) | 1980-07-08 | 1980-07-08 | リ−ドオンリメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55093647A JPS6014439B2 (ja) | 1980-07-08 | 1980-07-08 | リ−ドオンリメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718086A JPS5718086A (en) | 1982-01-29 |
| JPS6014439B2 true JPS6014439B2 (ja) | 1985-04-13 |
Family
ID=14088155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55093647A Expired JPS6014439B2 (ja) | 1980-07-08 | 1980-07-08 | リ−ドオンリメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014439B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS6173300A (ja) * | 1984-09-17 | 1986-04-15 | Toshiba Corp | 半導体記憶装置 |
| JPS6177199A (ja) * | 1984-09-21 | 1986-04-19 | Toshiba Corp | 半導体記憶装置 |
| FR2600808A1 (fr) * | 1986-06-26 | 1987-12-31 | Dolphin Integration Sa | Plan memoire a lecture rapide |
-
1980
- 1980-07-08 JP JP55093647A patent/JPS6014439B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718086A (en) | 1982-01-29 |
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