JPH0746501B2 - Ｃ−ｍｉｓ感知増幅器 - Google Patents
Ｃ−ｍｉｓ感知増幅器Info
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- JPH0746501B2 JPH0746501B2 JP59123232A JP12323284A JPH0746501B2 JP H0746501 B2 JPH0746501 B2 JP H0746501B2 JP 59123232 A JP59123232 A JP 59123232A JP 12323284 A JP12323284 A JP 12323284A JP H0746501 B2 JPH0746501 B2 JP H0746501B2
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- transistor
- terminal
- sense amplifier
- digit line
- mos
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積化メモリ、特に、Ｃ−MISによる集積化
メモリなどに用いる感知増幅器に関するものである。
メモリなどに用いる感知増幅器に関するものである。
１トランジスタ型のランダムアクセスメモリ（以下RAM
と呼ぶ）では、メモリセルのストレージ容量に貯わえら
れた電荷を、選択ゲートであるスイツチングトランジス
タを介してデイジツト線に伝え、その信号を高感度の感
知増幅器で増幅し、出力信号として送り出すと同時に、
当該メモリセルに増幅された信号を再書き込みする方式
がとられる。
と呼ぶ）では、メモリセルのストレージ容量に貯わえら
れた電荷を、選択ゲートであるスイツチングトランジス
タを介してデイジツト線に伝え、その信号を高感度の感
知増幅器で増幅し、出力信号として送り出すと同時に、
当該メモリセルに増幅された信号を再書き込みする方式
がとられる。
従来、集積化RAMの感知増幅器としては、ｎ−MOSトラン
ジスタのみで構成されたものが用いられていたが、最
近、回路を簡単化し、動作マージンを大きくとれる利点
から、Ｃ−MOS感知増幅器を用いた集積化RAMが注目され
ている。
ジスタのみで構成されたものが用いられていたが、最
近、回路を簡単化し、動作マージンを大きくとれる利点
から、Ｃ−MOS感知増幅器を用いた集積化RAMが注目され
ている。
Ｃ−MOS感知増幅器の従来例としては、例えば、1984年
２月に開催されたアイ・イー・イー・イー・インターナ
シヨナル・ソリツドステート・サーキツツ・コンフアレ
ンス（1984 IEEE INTER−NATIONAL SOLID−STATE CIRCU
ITS CONFERENCE）のダイジエスト・オブ・テクニカル・
ペーパーズ（ISSCC DIGEST OF TECHNICAL PAPERS）第27
8〜279頁（1984年２月会議時に同時頒布）に掲載された
「CMOS III技術によるサブ100 nsec 256K DRAM（“A Su
b 100 ns 256K DRAM in CMOS III Te−chnology"）」と
題するクン（Roger I.Kung）氏等の論文等に紹介された
ものがある。
２月に開催されたアイ・イー・イー・イー・インターナ
シヨナル・ソリツドステート・サーキツツ・コンフアレ
ンス（1984 IEEE INTER−NATIONAL SOLID−STATE CIRCU
ITS CONFERENCE）のダイジエスト・オブ・テクニカル・
ペーパーズ（ISSCC DIGEST OF TECHNICAL PAPERS）第27
8〜279頁（1984年２月会議時に同時頒布）に掲載された
「CMOS III技術によるサブ100 nsec 256K DRAM（“A Su
b 100 ns 256K DRAM in CMOS III Te−chnology"）」と
題するクン（Roger I.Kung）氏等の論文等に紹介された
ものがある。
上記論文に紹介されたＣ−MOS感知増幅器の構成を第３
図に示す。すなわち、感知増幅器Ａ（図中の破線で囲ん
で示す）はｎ−MOSトランジスタQ1及びQ2と、ｐ−MOSト
ランジスタQ3及びQ4とから成るフリツプフロツプ回路で
構成されており、フリツプフロツプ回路の出力点N1及び
N2は、それぞれメモリ回路のデイジツト線D1及びD2に各
々接続され、この両者の負荷容量は等しくされている。
デイジツト線D1に接続されているメモリセルのうちの一
つのメモリセル５が読み出される時には、他方のデイジ
ツト線D2に接続されたメモリセル６は読み出されず、代
りに、ダミーセル８からメモリセル情報“1"と“0"との
中間の基準電位がデイジツト線D2に供給される。逆にメ
モリセル６が読み出される時には、ダミーセル７からデ
イジツト線D1に基準電位が供給されるトランジスタQ7′
は、メモリセルの情報がデイジツト線に読み出される前
に、両デイジツト線を等しい電位にプリチヤージするた
めのものである。
図に示す。すなわち、感知増幅器Ａ（図中の破線で囲ん
で示す）はｎ−MOSトランジスタQ1及びQ2と、ｐ−MOSト
ランジスタQ3及びQ4とから成るフリツプフロツプ回路で
構成されており、フリツプフロツプ回路の出力点N1及び
N2は、それぞれメモリ回路のデイジツト線D1及びD2に各
々接続され、この両者の負荷容量は等しくされている。
デイジツト線D1に接続されているメモリセルのうちの一
つのメモリセル５が読み出される時には、他方のデイジ
ツト線D2に接続されたメモリセル６は読み出されず、代
りに、ダミーセル８からメモリセル情報“1"と“0"との
中間の基準電位がデイジツト線D2に供給される。逆にメ
モリセル６が読み出される時には、ダミーセル７からデ
イジツト線D1に基準電位が供給されるトランジスタQ7′
は、メモリセルの情報がデイジツト線に読み出される前
に、両デイジツト線を等しい電位にプリチヤージするた
めのものである。
第４図に第３図に示した従来回路の動作波形を示す。
以下、同図の波形を利用して第３図の従来回路の動作を
説明する。
説明する。
デイジツト線D1及びD2は、時刻t1までに、トランジスタ
Q7′を通して、等電位にプリチヤージされる。時刻t
1で、クロツク信号φ３が高レベルから低レベルに落ち
た後、時刻t2で、アドレス信号により例えばアドレス線
９を選択したとして、このアドレス線９が高レベルにな
ると、メモリセル５の情報がデイジツト線D1に読み出さ
れる。他方、デイジツト線D2にはダミーセル８によつて
セル情報“1"と“0"との中間の電位が与えられる。この
結果、時刻t3以前にデイジツト線D1とD2との間に0.1V程
度の電位差が生じる。時刻t3にクロツク信号φ１を高レ
ベルにし、ｎ−MOSトランジスタQ5を導通させて感知増
幅器Ａを活性化すると、トランジスタQ1及びQ2の正帰還
作用により、デイジツト線D1及びD2のうちで、電位の低
い方が早くトランジスタの闘値電圧Vth以下に下がり、
高レベル側のデイジツト線の電位降下をおさえる。次
に、時刻t4でクロツク信号φ２を高レベルから低レベル
に落とし、ｐ−MOSトランジスタQ6を導通させると、高
レベル側のデイジツト線が電源電圧VDDまで持ち上げら
れて、両デイジツト線の電位差が最大になる。この間、
デイジツト線の信号は外部に伝えられるとともに、メモ
リセルに再書き込みされてメモリセルの読み出しが完了
する。
Q7′を通して、等電位にプリチヤージされる。時刻t
1で、クロツク信号φ３が高レベルから低レベルに落ち
た後、時刻t2で、アドレス信号により例えばアドレス線
９を選択したとして、このアドレス線９が高レベルにな
ると、メモリセル５の情報がデイジツト線D1に読み出さ
れる。他方、デイジツト線D2にはダミーセル８によつて
セル情報“1"と“0"との中間の電位が与えられる。この
結果、時刻t3以前にデイジツト線D1とD2との間に0.1V程
度の電位差が生じる。時刻t3にクロツク信号φ１を高レ
ベルにし、ｎ−MOSトランジスタQ5を導通させて感知増
幅器Ａを活性化すると、トランジスタQ1及びQ2の正帰還
作用により、デイジツト線D1及びD2のうちで、電位の低
い方が早くトランジスタの闘値電圧Vth以下に下がり、
高レベル側のデイジツト線の電位降下をおさえる。次
に、時刻t4でクロツク信号φ２を高レベルから低レベル
に落とし、ｐ−MOSトランジスタQ6を導通させると、高
レベル側のデイジツト線が電源電圧VDDまで持ち上げら
れて、両デイジツト線の電位差が最大になる。この間、
デイジツト線の信号は外部に伝えられるとともに、メモ
リセルに再書き込みされてメモリセルの読み出しが完了
する。
ところで、第３図のような従来のＣ−MOS感知増幅器で
は、メモリセル情報の読み出しの前に、トランジスタ
Q7′を導通させて、対となるデイジツト線D1とD2とを等
電位にプリチヤージさせる手法が用いられる。例えば、
トランジスタQ7の導通前のデイジツト線D1及びD2の電圧
が0V及び5Vであると仮定すると、導通後デイジツト線電
圧は約2.5Vとなる。この時、端子N3の電圧は、トランジ
スタQ1の閾値電圧をVth（Q1）とした場合、2.5V−Vth
（Q1）と2.5Vとの間の一定電圧となる。又、端子N4の電
圧は、2.5V−Vth（Q4）と2.5Vとの間の一定電圧となる
（Vth（Q4）はトランジスタQ4の閾値電圧である）。最
悪の場合には、端子N3の電圧は2.5V−Vth（Q1）、端子N
4の電圧は2.5V−Vth（Q4）となり、微小なデイジツト線
電圧の変動によつても、トランジスタQ1,Q2,Q3,Q4から
成るフリツプフロツプ回路が増幅動作を開始する状態と
なる。つまり、メモリセル情報の読み出し時に、メモリ
セルとダミーセルとの読み出し時間にわずかな違いがあ
ると、先に読み出された方が早く増幅されて誤動作をす
る危険があり、又、メモリセル読み出し直前のデイジツ
ト線電圧の変動に対しても誤動作する欠点があつた。更
に、プリチヤージに際して、端子N3はトランジスタQ7′
及びQ1を通して充電される一方、端子N4はトランジスタ
Q7′及びQ4を通して放電さるれため、端子N3,N4安定電
位になるのに長時間を要し、それに応じて、デイジツト
線電圧が安定するにも長時間を要していた。
は、メモリセル情報の読み出しの前に、トランジスタ
Q7′を導通させて、対となるデイジツト線D1とD2とを等
電位にプリチヤージさせる手法が用いられる。例えば、
トランジスタQ7の導通前のデイジツト線D1及びD2の電圧
が0V及び5Vであると仮定すると、導通後デイジツト線電
圧は約2.5Vとなる。この時、端子N3の電圧は、トランジ
スタQ1の閾値電圧をVth（Q1）とした場合、2.5V−Vth
（Q1）と2.5Vとの間の一定電圧となる。又、端子N4の電
圧は、2.5V−Vth（Q4）と2.5Vとの間の一定電圧となる
（Vth（Q4）はトランジスタQ4の閾値電圧である）。最
悪の場合には、端子N3の電圧は2.5V−Vth（Q1）、端子N
4の電圧は2.5V−Vth（Q4）となり、微小なデイジツト線
電圧の変動によつても、トランジスタQ1,Q2,Q3,Q4から
成るフリツプフロツプ回路が増幅動作を開始する状態と
なる。つまり、メモリセル情報の読み出し時に、メモリ
セルとダミーセルとの読み出し時間にわずかな違いがあ
ると、先に読み出された方が早く増幅されて誤動作をす
る危険があり、又、メモリセル読み出し直前のデイジツ
ト線電圧の変動に対しても誤動作する欠点があつた。更
に、プリチヤージに際して、端子N3はトランジスタQ7′
及びQ1を通して充電される一方、端子N4はトランジスタ
Q7′及びQ4を通して放電さるれため、端子N3,N4安定電
位になるのに長時間を要し、それに応じて、デイジツト
線電圧が安定するにも長時間を要していた。
本発明の目的は、メモリセル情報の読み出し直前に、デ
イジツト線をプリチヤージするに際して、対となるデイ
ジツト線を速やかに等電位にプリチヤージすると同時
に、デイジツト線電圧の変動にかかわらず、安定動作す
るＣ−MIS感知増幅器を提供することにある。
イジツト線をプリチヤージするに際して、対となるデイ
ジツト線を速やかに等電位にプリチヤージすると同時
に、デイジツト線電圧の変動にかかわらず、安定動作す
るＣ−MIS感知増幅器を提供することにある。
本発明のＣ−MIS感知増幅器は、MISトランジスタを介し
てそれぞれ第１及び第２の電源に結合する第１及び第２
の端子と、ソースを前記第１の端子に、ドレインを第１
のデイジツト線に、ゲートを第２のデイジツト線にそれ
ぞれ結合する第１のｐ−MISトランジスタと、ソースを
前記第１の端子に、ドレインを前記第２のデイジツト線
に、ゲートを前記第１のデイジツト線にそれぞれ結合す
る第２のｐ−MISトランジスと、ソースを前記第２の端
子に、ドレインを前記第１のデイジツト線に、ゲートを
前記第２のデイジツト線にそれぞれ結合する第１のｎ−
MISトランジスタと、ソースを前記第２の端子に、ドレ
インを前記第２のデイジツト線に、ゲートを前記第１デ
イジツト線にそれぞれ結合する第２のｎ−MISトランジ
スタとを有するＣ−MIS感知増幅器において、前記第１
の端子と前記第１及び第２のデイジツト線をそれぞれ結
合する第１及び第２のMISトランジスタと、前記第２の
端子と前記第１及び第２のデイジツト線をそれぞれ結合
する第３及び第４のMISトランジスタとを備えたことを
特徴とするＣ−MIS感知増幅器である。
てそれぞれ第１及び第２の電源に結合する第１及び第２
の端子と、ソースを前記第１の端子に、ドレインを第１
のデイジツト線に、ゲートを第２のデイジツト線にそれ
ぞれ結合する第１のｐ−MISトランジスタと、ソースを
前記第１の端子に、ドレインを前記第２のデイジツト線
に、ゲートを前記第１のデイジツト線にそれぞれ結合す
る第２のｐ−MISトランジスと、ソースを前記第２の端
子に、ドレインを前記第１のデイジツト線に、ゲートを
前記第２のデイジツト線にそれぞれ結合する第１のｎ−
MISトランジスタと、ソースを前記第２の端子に、ドレ
インを前記第２のデイジツト線に、ゲートを前記第１デ
イジツト線にそれぞれ結合する第２のｎ−MISトランジ
スタとを有するＣ−MIS感知増幅器において、前記第１
の端子と前記第１及び第２のデイジツト線をそれぞれ結
合する第１及び第２のMISトランジスタと、前記第２の
端子と前記第１及び第２のデイジツト線をそれぞれ結合
する第３及び第４のMISトランジスタとを備えたことを
特徴とするＣ−MIS感知増幅器である。
本発明によるＣ−MIS感知増幅器は、メモリセル情報の
読み出し前に、対となるデイジツト線及び交差結合した
ｐ−MISトランジスタの共通ソース及びｎ−MISトランジ
スタの共通ソースを速やかに等電位にすることができる
と同時に、交差結合MISトランジスタの閾値電圧のバラ
ツキや、デイジツト線の電圧変動にも強くなるため、大
容量メモリにとつて非常に好都合である。
読み出し前に、対となるデイジツト線及び交差結合した
ｐ−MISトランジスタの共通ソース及びｎ−MISトランジ
スタの共通ソースを速やかに等電位にすることができる
と同時に、交差結合MISトランジスタの閾値電圧のバラ
ツキや、デイジツト線の電圧変動にも強くなるため、大
容量メモリにとつて非常に好都合である。
以下、本発明をよりよく理解するために、実施例を用い
て説明する。
て説明する。
（実施例１） 第１図は本発明の第１の実施例である。ｎ−MOSトラン
ジスタQ1及びQ2は、そのドレイン及びゲートが互いに交
差結合してそれぞれ端子N1及びN2に接続され、それらの
ソースは端子N3に接続されている。ｐ−MOSトランジス
タQ3及びQ4は、そのドレイン及びゲートが互いに交差結
合してそれぞれ端子N1及びN2に接続され、それらのソー
スは端子N4に接続されている。ｎ−MOSトランジスタQ5
は、そのドレインが端子N3に、ゲートが第１のクロツク
線φ１に、ソースが零電位電源GNDにそれぞれ接続さ
れ、ｐ−MOSトランジスタQ6は、そのドレインが端子N4
に、ゲートが第２のクロツク線φ２に、ソースが高電位
電源VDDにそれぞれ接続されている。ｎ−MOSトランジス
タQ1及びQ2と、ｐ−MOSトランジスタQ3,Q4とは前述のよ
うにフリツプフロツプ回路を構成しており、本発明は上
記フリツプフロツプ回路を構成する第１および第２のｎ
−MOSトランジスタと、第１および第２のｐ−MOSトラン
ジスタに加えて前記端子N4と前記両デイジツト線D1,D2
をそれぞれ結合する第１および第２のMOSトランジスタ
と、端子N3とデイジツト線D1,D2とをそれぞれ結合する
第３および第４のMOSトランジスタとを第１図に示すト
ランジスタQ7に代えて設けたものである。実施例では第
１〜第４のトランジスタにｎ−MOSトランジスタQ7,Q8と
ｐ−MOSトランジスタQ9,Q10との組合せを用いている
が、必ずしもこの例に限るものではない。
ジスタQ1及びQ2は、そのドレイン及びゲートが互いに交
差結合してそれぞれ端子N1及びN2に接続され、それらの
ソースは端子N3に接続されている。ｐ−MOSトランジス
タQ3及びQ4は、そのドレイン及びゲートが互いに交差結
合してそれぞれ端子N1及びN2に接続され、それらのソー
スは端子N4に接続されている。ｎ−MOSトランジスタQ5
は、そのドレインが端子N3に、ゲートが第１のクロツク
線φ１に、ソースが零電位電源GNDにそれぞれ接続さ
れ、ｐ−MOSトランジスタQ6は、そのドレインが端子N4
に、ゲートが第２のクロツク線φ２に、ソースが高電位
電源VDDにそれぞれ接続されている。ｎ−MOSトランジス
タQ1及びQ2と、ｐ−MOSトランジスタQ3,Q4とは前述のよ
うにフリツプフロツプ回路を構成しており、本発明は上
記フリツプフロツプ回路を構成する第１および第２のｎ
−MOSトランジスタと、第１および第２のｐ−MOSトラン
ジスタに加えて前記端子N4と前記両デイジツト線D1,D2
をそれぞれ結合する第１および第２のMOSトランジスタ
と、端子N3とデイジツト線D1,D2とをそれぞれ結合する
第３および第４のMOSトランジスタとを第１図に示すト
ランジスタQ7に代えて設けたものである。実施例では第
１〜第４のトランジスタにｎ−MOSトランジスタQ7,Q8と
ｐ−MOSトランジスタQ9,Q10との組合せを用いている
が、必ずしもこの例に限るものではない。
具体的には、ｎ−MOSトランジスタQ7及びQ8は、そのド
レインを端子N1及びN2に、ゲートを第３のクロツク線φ
３に、ソースを端子N3に、それぞれ接続し、ｐ−MOSト
ランジスタQ9及びQ10は、そのドレインを端子N1及びN2
に、ゲートを第４のクロツク線▲▼に、ソースを端
子N4に、それぞれ接続する。破線で囲まれたトランジス
タQ1からQ10が本発明のＣ−MOS感知増幅器Ａを構成する
ものである。第１図の回路図において、上記の感知増幅
器Ａ以外の回路素子は第３図の従来例と同じものであ
る。同一構成部分には同一番号を付して説明を省略す
る。
レインを端子N1及びN2に、ゲートを第３のクロツク線φ
３に、ソースを端子N3に、それぞれ接続し、ｐ−MOSト
ランジスタQ9及びQ10は、そのドレインを端子N1及びN2
に、ゲートを第４のクロツク線▲▼に、ソースを端
子N4に、それぞれ接続する。破線で囲まれたトランジス
タQ1からQ10が本発明のＣ−MOS感知増幅器Ａを構成する
ものである。第１図の回路図において、上記の感知増幅
器Ａ以外の回路素子は第３図の従来例と同じものであ
る。同一構成部分には同一番号を付して説明を省略す
る。
本実施例の回路動作は、トランジスタQ7,Q8,Q9,Q10が第
３図の従来例のトランジスタQ7′と同じ働らきをする点
を除いて、従来例と同じである。第４図の動作波形を利
用して、本実施例の回路動作を説明する、ここでは、ク
ロツク信号▲▼はクロツク信号φ３の反転信号とし
て説明する。メモリセル情報の読み出しが始まる前の時
刻t1までに、クロツク信号φ３は高レベルに、▲▼
は低レベルにあつて、デイジツト線D1及びD2はｎ−MOS
トランジスタQ7及びQ8を通して、端子N3とともに等電位
にプリチヤージされると同時に、ｐ−MOSトランジスタQ
9及びQ10を通して、端子N4とも等電位にプリチヤージさ
れる。プリチヤージ電圧はほぼVDD/2となる。時刻t
1で、クロツク信号φ３は高レベルから低レベルに落
ち、クロツク信号▲▼は低レベルから高レベルに上
がつて、トランジスタQ7,Q8,Q9,Q10は非導通となる。そ
の後、時刻t2で、アドレス線９又は10が高レベルになつ
て、メモリセル情報の読み出しが始まる。
３図の従来例のトランジスタQ7′と同じ働らきをする点
を除いて、従来例と同じである。第４図の動作波形を利
用して、本実施例の回路動作を説明する、ここでは、ク
ロツク信号▲▼はクロツク信号φ３の反転信号とし
て説明する。メモリセル情報の読み出しが始まる前の時
刻t1までに、クロツク信号φ３は高レベルに、▲▼
は低レベルにあつて、デイジツト線D1及びD2はｎ−MOS
トランジスタQ7及びQ8を通して、端子N3とともに等電位
にプリチヤージされると同時に、ｐ−MOSトランジスタQ
9及びQ10を通して、端子N4とも等電位にプリチヤージさ
れる。プリチヤージ電圧はほぼVDD/2となる。時刻t
1で、クロツク信号φ３は高レベルから低レベルに落
ち、クロツク信号▲▼は低レベルから高レベルに上
がつて、トランジスタQ7,Q8,Q9,Q10は非導通となる。そ
の後、時刻t2で、アドレス線９又は10が高レベルになつ
て、メモリセル情報の読み出しが始まる。
本実施例のＣ−MOS感知増幅器は、メモリセル情報を読
み出す前に、端子N3,N4及びデイジツト線D1,D2を等電位
にプリチヤージする。従つて、メモリセルの読み出し時
に、アドレス線９又は10を高レベルにして、セル情報を
デイジツト線に読み出しても、デイジツト線の電圧変動
が小さいため、トランジスタQ1,Q2,Q3,Q4は導通せず、
クロツク線φ１を高レベルに上げて、端子N3電圧をデイ
ジツト線の電圧より、トランジスタQ1又はQ2の閾値電圧
以下に下げた時に、トランジスタQ1又はQ2が導通を開始
し、増幅動作が始まる。このため、メモリセル情報のの
読み出し時に、メモリセルとダミーセルとの読み出し時
間のわずかな違いによつて生じる誤動作を防止できる。
又、プリチヤージ用ｎ−MOSトランジスタQ7及びQ8とｐ
−MOSトランジスタQ9及びQ10の駆動に用いるφ３と▲
▼信号が互いに逆相であるため、プリチヤージ終了時
にφ3,▲▼信号のレベル切換えによつて生じるデイ
ジツト線D1,D2に対する容量カツプリングは互いに相殺
され、デイジツト線の電圧変動が緩和されるため、動作
マージンが増加する利点もある。更に、デイジツト線
D1,D2のプリチヤージがｎ−MOSトランジスタQ7,Q8とｐ
−MOSトランジスタQ9,Q10の２方向から行なわれる点、
及びプリチヤージ終了間際に、上記トランジスタが３極
管領域で動作する点から、プリチヤージ時間も短縮でき
る。
み出す前に、端子N3,N4及びデイジツト線D1,D2を等電位
にプリチヤージする。従つて、メモリセルの読み出し時
に、アドレス線９又は10を高レベルにして、セル情報を
デイジツト線に読み出しても、デイジツト線の電圧変動
が小さいため、トランジスタQ1,Q2,Q3,Q4は導通せず、
クロツク線φ１を高レベルに上げて、端子N3電圧をデイ
ジツト線の電圧より、トランジスタQ1又はQ2の閾値電圧
以下に下げた時に、トランジスタQ1又はQ2が導通を開始
し、増幅動作が始まる。このため、メモリセル情報のの
読み出し時に、メモリセルとダミーセルとの読み出し時
間のわずかな違いによつて生じる誤動作を防止できる。
又、プリチヤージ用ｎ−MOSトランジスタQ7及びQ8とｐ
−MOSトランジスタQ9及びQ10の駆動に用いるφ３と▲
▼信号が互いに逆相であるため、プリチヤージ終了時
にφ3,▲▼信号のレベル切換えによつて生じるデイ
ジツト線D1,D2に対する容量カツプリングは互いに相殺
され、デイジツト線の電圧変動が緩和されるため、動作
マージンが増加する利点もある。更に、デイジツト線
D1,D2のプリチヤージがｎ−MOSトランジスタQ7,Q8とｐ
−MOSトランジスタQ9,Q10の２方向から行なわれる点、
及びプリチヤージ終了間際に、上記トランジスタが３極
管領域で動作する点から、プリチヤージ時間も短縮でき
る。
（実施例２） 第２図は本発明の第２の実施例である。第２図の実施例
は、本発明のＣ−MOS感知増幅器を折りたたみデイジツ
ト線方式の１トランジスタ型RAMに適用した例である。
第２図の実施例に記述されている回路の記号は、第３図
の実施例とすべて同じてあるが、本発明のＣ−MOS感知
増幅器の回路配置は、ｐ−MOSトランジスタ部Q3,Q4,Q9,
Q10とｎ−MOSトランジスタ部Q1,Q2,Q7,Q8が分かれてお
り、更に、充電用ｐ−MOSトランジスタQ6放電用ｎ−MOS
トランジスタQ5とが、多数の感知増幅器に共通に結合し
ている。本実施例の回路動作は第１の実施例と同じであ
るが、ｐ−MOSトランジスタ部とｎ−MOSトランジスタ部
が分かれて配置されているため、レイアウトが容易とな
り、Ｃ−MOS回路特有の面積の増大を防止できる利点が
ある。その他、本感知増幅器を用いることによつて、動
作マージンが増大する等の利点は、前記第１の実施例と
同じである。
は、本発明のＣ−MOS感知増幅器を折りたたみデイジツ
ト線方式の１トランジスタ型RAMに適用した例である。
第２図の実施例に記述されている回路の記号は、第３図
の実施例とすべて同じてあるが、本発明のＣ−MOS感知
増幅器の回路配置は、ｐ−MOSトランジスタ部Q3,Q4,Q9,
Q10とｎ−MOSトランジスタ部Q1,Q2,Q7,Q8が分かれてお
り、更に、充電用ｐ−MOSトランジスタQ6放電用ｎ−MOS
トランジスタQ5とが、多数の感知増幅器に共通に結合し
ている。本実施例の回路動作は第１の実施例と同じであ
るが、ｐ−MOSトランジスタ部とｎ−MOSトランジスタ部
が分かれて配置されているため、レイアウトが容易とな
り、Ｃ−MOS回路特有の面積の増大を防止できる利点が
ある。その他、本感知増幅器を用いることによつて、動
作マージンが増大する等の利点は、前記第１の実施例と
同じである。
本発明は、第１図及び第２図に示した実施例に何ら拘束
するものではなく、第３図に示した従来例のＣ−MOS感
知増幅器が使われる集積回路すべてに及ぶものである。
尚、第３図及び第４図の実施例で、ｐ−MOSトランジス
タQ9,Q10のゲートへの入力信号として、クロツク信号φ
３の反転信号▲▼を用いたが、この入力信号はメモ
リセル情報の読み出し開始時刻t2の前においてのみ、ｐ
−MOSトランジスタQ9,Q10を導通させるクロツク信号で
ありさえすればよく、何もクロツク信号▲▼の反転
信号である必要はない。
するものではなく、第３図に示した従来例のＣ−MOS感
知増幅器が使われる集積回路すべてに及ぶものである。
尚、第３図及び第４図の実施例で、ｐ−MOSトランジス
タQ9,Q10のゲートへの入力信号として、クロツク信号φ
３の反転信号▲▼を用いたが、この入力信号はメモ
リセル情報の読み出し開始時刻t2の前においてのみ、ｐ
−MOSトランジスタQ9,Q10を導通させるクロツク信号で
ありさえすればよく、何もクロツク信号▲▼の反転
信号である必要はない。
以上MOSトランジスタについて説明したが、一般的にMIS
トランジスタに適用できるのはいうまでもない。
トランジスタに適用できるのはいうまでもない。
以上説明したように、本発明によれば、従来例に比べて
動作マージンの広い感知増幅器が得られ、メモリセル情
報読み出し時の誤動作がなく、デイジツト線の変動にか
かわらず、その動作を安定させることができるなどの効
果を有するものである。
動作マージンの広い感知増幅器が得られ、メモリセル情
報読み出し時の誤動作がなく、デイジツト線の変動にか
かわらず、その動作を安定させることができるなどの効
果を有するものである。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すＣ−MOS感知増幅器の回路図、第３図は従来
のＣ−MOS感知増幅器を説明するための回路図である。
第４図は第３図及び本発明の感知増幅器の動作を説明す
るための波形図である。 図中の記号で、Q1〜Q10はトランジスタを、φ１〜φ３
はクロツク信号を、VDDは高電位電源を、GNDは零電位電
源を、N1〜N4は回路の端子もしくはその電位を、D1,D2
はデイジツト線もしくはその電位をそれぞれ示す。
施例を示すＣ−MOS感知増幅器の回路図、第３図は従来
のＣ−MOS感知増幅器を説明するための回路図である。
第４図は第３図及び本発明の感知増幅器の動作を説明す
るための波形図である。 図中の記号で、Q1〜Q10はトランジスタを、φ１〜φ３
はクロツク信号を、VDDは高電位電源を、GNDは零電位電
源を、N1〜N4は回路の端子もしくはその電位を、D1,D2
はデイジツト線もしくはその電位をそれぞれ示す。
Claims (1)
- 【請求項１】MISトランジスタを介してそれぞれ第１及
び第２の電源に結合する第１及び第２の端子と、ソース
を前記第１の端子に、ドレインを第１のデイジツト線
に、ゲートを第２のデイジツト線にそれぞれ結合する第
１のｐ−MISトランジスタと、ソースを前記第１の端子
に、ドレインを前記第２のデイジツト線に、ゲートを前
記第１のデイジツト線にそれぞれ結合する第２のｐ−MI
Sトランジスタと、ソースを前記第２の端子に、ドレイ
ンを前記第１のデイジツト線に、ゲートを前記第２のデ
イジツト線にそれぞれ結合する第１のｎ−MISトランジ
スタと、ソースを前記第２の端子に、ドレインを前記第
２のデイジツト線に、ゲートを前記第１のデイジツト線
にそれぞれ結合する第２のｎ−MISトランジスタとを有
するＣ−MIS感知増幅器において、前記第１の端子と前
記第１及び第２のデイジツト線をそれぞれ結合する第１
及び第２のMISトランジスタと、前記第２の端子と前記
第１及び第２のデイジツト線をそれぞれ結合する第３及
び第４のMISトランジスタとを備えたことを特徴とする
Ｃ−MIS感知増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123232A JPH0746501B2 (ja) | 1984-06-15 | 1984-06-15 | Ｃ−ｍｉｓ感知増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123232A JPH0746501B2 (ja) | 1984-06-15 | 1984-06-15 | Ｃ−ｍｉｓ感知増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613394A JPS613394A (ja) | 1986-01-09 |
| JPH0746501B2 true JPH0746501B2 (ja) | 1995-05-17 |
Family
ID=14855468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123232A Expired - Lifetime JPH0746501B2 (ja) | 1984-06-15 | 1984-06-15 | Ｃ−ｍｉｓ感知増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746501B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197992A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPS63197093A (ja) * | 1987-02-12 | 1988-08-15 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ |
-
1984
- 1984-06-15 JP JP59123232A patent/JPH0746501B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS613394A (ja) | 1986-01-09 |
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