JPH0570240B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積化メモリ、特に、相補型
MISFET（以下Ｃ−MOSと通称する）による集
積化メモリなどに使用される感知増幅器に関する
ものである。

（従来技術とその問題点） １トランジスタ型のランダムアクセスメモリ
（以下RAMと呼ぶ）では、メモリセルのストレ
ージ容量に貯わえられた電荷を、選択ゲートであ
るスイツチングトランジスタを介してデイジツト
線に伝え、その信号を高感度の感知増幅器で増幅
し、出力信号として送り出すと同時に、当該メモ
リセルに増幅された信号を再書き込みする方式が
とられる。

従来、集積化RAMの感知増幅器としては、ｎ
−MOSトランジスタのみで構成されたものが用
いられていたが、最近、回路を簡単化し、動作マ
ージンを大きくとれる利点から、Ｃ−MOS感知
増幅器を用いた集積化RAMが注目されている。

Ｃ−MOS感知増幅器の従来としては、例えば、
1984年２月に開催されたアイ・イー・イー・イ
ー・インターナシヨナル・ソリツドステート・サ
ーキツツ・コンフアレンス（1984 IEEE
INTERNATIONAL SOLID−STATE
CIRCUITS CONFERENCE）のダイジエツト・
オブ・テクニカル・ペーパーズ（ISSCC
DIGEST OF TECHNICAL PAPERS）第278
〜279頁（1984年２月会議時に同時頒布）に掲載
された「CMOS技術によるサブ100nsec256K
DRAM（“Ａ Sud 100ns256K DRAM in
CMOSTechnology”）」と題するクン（Roger
I.Kung）氏等の論文等に述べられている通りで
ある。

第１図に示したＣ−MOS感知増幅器は、従来
例の一つである。すなわち、感知増幅器Ａ（図中
の破線で囲んで示す。）はｎ−MOSトランジスタ
Ｑ１及びＱ２とｐ−MOSトランジスタＱ３及び
Ｑ４とから成るフリツプフロツプ回路で構成され
ており、フリツプフロツプ回路の出力点Ｎ１及び
Ｎ２はそれぞれメモリ回路のデイジツト線Ｄ１及
びＤ２に各々接続され、この両者の負荷容量は等
しくされている。デイジツト線Ｄ１に接続されて
いるメモリセルのうちの一つのメモリセル５が読
み出される時には、他方のデイジツト線Ｄ２に接
続されたメモリセル６は読み出されず、代りに、
ダミーセル８からメモリセル情報“１”と“０”
との中間の基準電位がデイジツト線Ｄ２に供給さ
れる。逆にメモリセル６が読み出される時には、
ダミーセル７からデイジツト線Ｄ１に基準電位が
供給される、トランジスタＱ７は、メモリセルの
情報がデイジツト線に読み出される前に、両デイ
ジツト線を等しい電位にプリチヤージするための
ものである。

第２図に第１図に示した従来回路の動作波形を
示す。

以下、同図の波形を利用いて第１図の従来回路
の動作を説明し、本発明で改良せんとする要点を
述べる。

デイジツト線Ｄ１及びＤ２は、時刻t₁までに、
トランジスタＱ７を過して、等電位にプリチヤー
ジされる。時刻t₁で、クロツク信号φ３が高レベ
ルから低レベルに落ちた後、時刻t₂で、アドレス
信号により例えばアドレス線９を選択したとし
て、このアドレス線９が高レベルになると、メモ
リセル５の情報がデイジツト線Ｄ１に読み出され
る。他方、デイジツト線Ｄ２にはダミーセル８に
よつてセル情報“１”と“０”との中間の電位が
与えられる。この結果、時刻t₃以前にデイジツト
線Ｄ１とＤ２との間に0.1V程度の電位差が生じ
る。時刻t₃にクロツク信号φ１を高レベルにして
ｎ−MOSトランジスタＱ５を導通させて感知増
幅器Ａを活性化すると、トランジスタＱ１及びＱ
２の正帰還作用により、デイジツト線Ｄ１及びＤ
２のうちで電位の低い方が早くトランジスタの閥
値電圧V_th以下に下がり、高レベル側のデイジツ
ト線の電位降下をおさえる。次に、時刻t₄でクロ
ツク信号φ２を高レベルから低レベルに落とし、
ｐ−MOSトランジスタＱ６を導通させると、高
レベル側のデイジツト線が電源電圧V_DDまで持ち
上げられて両デイジツト線の電位差が最大にな
る。この間、デイジツト線の信号は外部に伝えら
れるとともに、メモリセルに再書き込みされてメ
モリセルの読み出しが完了する。

第１図のような従来のＣ−MOS感知増幅器で
は、メモリセル情報の読み出しの前に、トランジ
スタＱ７を導通させて、対となるデイジツト線Ｄ
１とＤ２を等電位にプリチヤージさせる手法が用
いられる。例えば、トランジスタＱ７の導通前の
デイジツト線Ｄ１及びＤ２の電圧が0V及び5Vと
仮定すると、導通後デイジツト線電圧は約2.5V
となる。この時、端子Ｎ３の電圧は、トランジス
タＱ１の閥値電圧をV_thＱ１とした場合、2.5V−
V_thＱ１と2.5Vの間の一定電圧となる。又、端子
Ｎ４の電圧は、2.5V−V_thＱ４と2.5Vの間の一定
電圧となる。（V_thＱ４はトランジスタＱ４の閥値
電圧である。）最悪の場合には、端子Ｎ３の電圧
は2.5V−V_thＱ１、端子Ｎ４の電圧は2.5V−V_th
Ｑ４となり、メモリセル情報の読み出し時に、メ
モリセルとダミーセルの読み出し時間のわずかな
違いによつて、先に読み出された方が早く増幅さ
れ、誤動作になる欠点があつた。又、端子Ｎ３は
トランジスタＱ７及びＱ１を通して充電される一
方、端子Ｎ４はトランジスタＱ７及びＱ４を通し
て放電されるため、端子Ｎ３，Ｎ４が安定電位に
なるのに長時間を要し、それに応じて、デイジツ
ト線電圧が安定するのにも長時間を要する欠点も
あつた。

（発明の目的） 本発明の目的は、メモリセル情報の読み出し直
前に、デイジツト線をプリチヤージするに際し
て、対となるデイジツト線を速やかに等電圧にプ
リチヤージすると同時に、デイジツト線電圧の変
動にかかわらず安定動作するＣ−MOS感知増幅
器を提供することにある。

（発明の概要） 本発明は、MISトランジスタを介して、それぞ
れ、第１及び第２の電源に結合する第１及び第２
の端子と、ソースを前記第１の端子に、ドレイン
を第１のデイジツト線に、ゲートを第２のデイジ
ツト線にそれぞれ結合する第１のｐ−MISトラン
ジスタと、ソースを前記第１の端子に、ドレイン
を前記第２のデイジツト線に、ゲートを前記第１
のデイジツト線にそれぞれ結合する第２のｐ−
MISトランジスタと、ソースを前記第２の端子
に、ドレインを前記第１のデイジツト線に、ゲー
トを前記第２のデイジツト線にそれぞれ結合する
第１のｎ−MISトランジスタと、ソースを前記第
２の端子に、ドレインを前記第２のデイジツト線
に、ゲートを前記第１のデイジツト線にそれぞれ
結合する第２のｎ−MISトランジスタとを含むＣ
−MIS感知増幅器において、前記第１及び第２の
デイジツト線を結合する第１のMISトランジスタ
と、前記第１の端子と前記第１又は第２のデイジ
ツト線を結合する第２のMISトランジスタと、前
記第２の端子と前記第１又は第２のデイジツト線
を結合する第３のMISトランジスタとを備えたこ
とを特徴とするＣ−MOS感知増幅器である。

本発明によるＣ−MOS感知増幅器は、メモリ
セル情報の読み出し前に、対となるデイジツト
線、及び、交差結合したｐ−MISトランジスタの
共通ソース、及び、ｎ−MISトランジスタの共通
ソースを速やかに等電位にすることができると同
時に、交差結合MISトランジスタの閥値電圧のバ
ラツキや、デイジツト線の電圧変動にも強くなる
ため、大容量メモリにとつて非常に好都合であ
る。

（実施例） 以下、本発明をよりよく理解するために実施例
を用いて説明する。

第３図は本発明の一実施例である。ｎ−MOS
トランジスタＱ１及びＱ２は、ドレイン及びゲー
トが互いに交差結合してそれぞれ端子Ｎ１及びＮ
２に接続し、それらのソースは端子Ｎ３に接続し
ている。ｐ−MOSトランジスタＱ３及びＱ４は、
ドレイン及びゲートが互いに交差結合してそれぞ
れ端子Ｎ１及びＮ２に接続し、それらのソースは
端子Ｎ４に接続している。ｎ−MOSトランジス
タＱ５は、ドレインが端子Ｎ３に、ゲートが第１
のクロツク線φ１に、ソースが零電位電源GND
にそれぞれ接続し、ｐ−MOSトランジスタＱ６
は、ドレインが端子Ｎ４に、ゲートが第２のクロ
ツク線φ２に、ソースが高電位電源V_DDにそれぞ
れ接続し、ｎ−MOSトランジスタＱ７は、ドレ
インが端子Ｎ１に、ゲートが第３のクロツク線φ
３に、ソースが端子Ｎ２にそれぞれ接続してい
る。又、ｎ−MOSトランジスタＱ８は、ドレイ
ンが端子Ｎ２に、ゲートが第４のクロツク線φ４
に、ソースが端子Ｎ３にそれぞれ接続し、ｎ−
MOSトランジスタＱ９は、ソースが端子Ｎ４に、
ゲートが第４のクロツク線φ４に、ドレインが端
子Ｎ４にそれぞれ接続している。第３図の回路図
において、上記した以外の回路素子は第１図の従
来例と同じものである。

本発明のＣ−MOS感知増幅器の主要部分は、
破線で囲まれた部分の回路Ａである。本実施例の
回路動作は、新たに加わつたｎ−MOSトランジ
スタＱ８及びＱ９の動作を除いては従来例と同じ
である。トランジスタＱ８及びＱ９は、アドレス
線が立ち上がる前に、端子Ｎ３とＮ４の電圧をデ
イジツト線Ｄ１とＤ２の電圧に等しくする働きを
する。従つて、メモリセル情報を読み出す前に、
端子Ｎ１，Ｎ２，Ｎ３，Ｎ４及びデイジツト線Ｄ
１，Ｄ２はすべて等電位にプリキヤージされる。
プリチヤージ電圧はほぼV_DD／２となる。クロツ
ク線φ４は、デイジツト線のプリチヤージ時に高
レベルになつて、トランジスタＱ８及びＱ９を導
通させるクロツク線であり、クロツク線φ３と同
じであつてもよい。

本実施例のＣ−MOS感知増幅器は、メモリセ
ル情報を読み出す前に、端子Ｎ３，Ｎ４及びデイ
ジツト線Ｄ１，Ｄ２をお互いに１個のトランジス
タを介して等電位にプリチヤージするため、高速
プリチヤージが可能となる。このため、プリチャ
ージ終了時には、端子Ｎ３，Ｎ４とデイジツト線
Ｄ１，Ｄ２は、ｎ−MOSトランジスタＱ１，Ｑ
２及びｐ−MOSトランジスタＱ３，Ｑ４の導通
路は完全に遮断される。更に、メモリセルの読み
出し時に、アドレス線９又は１０を高レベルにし
て、セル情報をデイジツト線に読み出しても、ト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は導通せず、
クロツク線φ１を高レベルに上げて、端子Ｎ３の
電圧を、デイジツト線の電圧より、トランジスタ
Ｑ１又はＱ２の閥値電圧以下に下げた時に、トラ
ンジスタＱ１又はＱ２が導通を開始し、増幅動作
が始まる。このため、メモリセル情報の読み出し
時に、メモリセルとダミーセルの読み出し時間の
わずかな違いによつて生じる誤動作や、容量カツ
プリング等によるデイジツト線電圧変動によつて
生じる誤動作等が防止できる利点がある。

第３図に示した本発明のＣ−MOS感知増幅器
は一実施例にずぎず、ｎ−MOSトランジスタＱ
８は端子Ｎ３とデイジツト線Ｄ１を結合するもの
であつてもよいし、あるいはｐ−MOSトランジ
スタであつてもよい。同様に、ｎ−MOSトラン
ジスタＱ９は、端子Ｎ４とデイジツト線Ｄ２を結
合するものであつてもよいし、あるいはｐ−
MOSトランジスタであつてもよい。

又、トランジスタＱ８の代りに、端子Ｎ３とデ
イジツト線Ｄ１を結合するトランジスタ及び端子
Ｎ３とデイジツト線Ｄ２を結合するトランジスタ
を２個用いる方法、あるいは、トランジスタＱ９
の代りに、端子Ｎ４とデイジツト線Ｄ１を結合す
るトランジスタ及び端子Ｎ４とデイジツト線Ｄ２
を結合するトランジスタを２個用いる方法も本質
的に本実施例を同様であり、本発明も当然それら
に及ぶものである。また本実施例ではすべて
MOSトランジスタを用いたが、一般にMISトラ
ンジスタを用いることができることは明らかであ
る。

（発明の降下） 以上説明したように、本発明のＣ−MOS感知
増幅器は、従来例に比べてプリチヤージが高速
で、誤動作が少なく動作マージンの広い感知増幅
器を提供し、実用に供して非常に有用である。

【図面の簡単な説明】

第１図は従来のＣ−MOS感知増幅器を説明す
るための回路図であり、第２図は第１図の動作を
説明するための波形図である。第３図は本発明の
典型的な実施例を示すＣ−MOS感知増幅器の回
路図である。 図中の記号で、Ｑはトランジスタを、φはクロ
ツク信号を、V_DDは高電位電源を、GNDは零電位
電源を、Ｎは回路の端子もしくはその電位を、Ｄ
はデイジツト線もしくはその電位を、それぞれ示
す。

Claims (1)

【特許請求の範囲】
1. １ MISトランジスタを介して、それぞれ、第１
   及び第２の電源に結合する第１及び第２の端子
   と、ソースを前記第１の端子に、ドレインを第１
   のデイジツト線に、ゲートを第２のデイジツト線
   にそれぞれ結合する第１のｐ−MISトランジスタ
   と、ソースを前記第１の端子に、ドレインを前記
   第２のデイジツト線に、ゲートを前記第１のデイ
   ジツト線にそれぞれ結合する第２のｐ−MISトラ
   ンジスタと、ソースを前記第２の端子に、ドレイ
   ンを前記第１のデイジツト線に、ゲートを前記第
   ２のデイジツト線にそれぞれ結合する第１のｎ−
   MISトランジスタと、ソースを前記第２の端子
   に、ドレインを前記第２のデイジツト線に、ゲー
   トを前記第１のデイジツト線にそれぞれ結合する
   第２のｎ−MISトランジスタとを含む相補型
   MISFETを用いた感知増幅器において、前記第
   １及び第２のデイジツト線を結合する第１のMIS
   トランジスタと、前記第１の端子と前記第１又は
   第２のデイジツト線を結合する第２のMISトラン
   ジスタと、前記第２の端子と前記第１又は第２の
   デイジツト線を結合する第３のMISトランジスタ
   を備えたことを特徴とする相補型MISFETを用
   いた感知増幅器。