JPS6058558B2

JPS6058558B2 - 半導体記憶装置

Info

Publication number: JPS6058558B2
Application number: JP52158853A
Authority: JP
Inventors: 充坂本; 俊男和田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-12-27
Filing date: 1977-12-27
Publication date: 1985-12-20
Also published as: JPS5489534A

Description

【発明の詳細な説明】本発明は半導体記憶装置に関し、特にＭＯＳ電界効果
トランジスタを使用して形成される相互キカン型小信号
感知増幅回路（以下センス・アンプ回路と呼称する）に
関するものである。

例えばシリコン半導体表面に形成されるＭＯＳ電界効果
トランジスタで形成されたメモリ回路素子は大別して、
スタツテイツク型メモリ素子とダイナミック型メモリ素
子に分けられる。最近の該ＭＯＳ電界効果トランジスタ
で形成されるメモリ回路素子の進歩は顕著であり、メモ
リ容量の増大化と共にその集積度の同上によりもたらさ
れるメモリ素子の縮少化が数多く試みられている。これ
等の多くの試みは、該メモリ集積回路素子を形づくる半
導体基体表面の加工技術の模索と該メモリ回路構成の開
発に於いて行われている。上述したメモリ集積回路の中
ダイナミック型メモリ素子に於いては、上述したメモリ
容量の増加及び、メモリ素子の縮少化のため、１ビット
の情報蓄積部を構成するＭＯＳ電界効果トランジスタ等
の半導体素子の減少化並びに当メモリの作動を可能とす
る回路構成の刷新が計られてきた。そして斯くなるダイ
ナミック型メモリ素子は、１ビットの４Ｍ０Ｓ電界効果
トランジスタ構成、３ＭＯＳ電界効果トランジスタ構成
洲０５電界効果トランジスタ構成と構成半導体素子数の
減少化の道をたどり、今日では１ビット情報をＩＭＯＳ
電界効果トランジスタと１容量部で構成する方法がとら
れるようになつた。これらのダイナミック型情報蓄積方
法には動作の確定性から上述のセンス・アンプが好まし
いものとなる。このフリップフロップ構成のセンス・ア
ンプは米国特許第３５８８８４４号等によつて知られ、
その概略は以下の第１図に示す如きものである、即ち、
第１図の選択入力Ｘａ、Ｘｂを入力としたトランジスタ
４６、４４によつて選択されたメモリセル部１０（又は
１２）の容量部１４（又は１４’）にＹアドレス及び書
き込み信号（φｗ）を通して、トランジスタ３２、４２
を開きデータ信号’’１’’（又は’゛０’’）を書き
込む。このメモリセル部の容量部１４に書き込まれたデ
ータ信号は予めプレチヤージされたビット線１６、１８
へＸアドレス信号を介したトランジスタを通して引き出
される。この時、該センス・アンプを介して相対した他
方のビット線１８，１６は容量２２，２０に蓄えられた
電位に保たれている。次に相対したビット線１６，１８
間に生じる小振幅電位をＭＯＳ電界効果トランジスタ２
８，３０のゲートを通して惑知し、信号φ１よりＭＯＳ
電界効果トランジスタ２４，２６を導通状態にすると共
にφ２電位を接地電位にすることにより上記小振幅電圧
を増巾する。この時、ビット線１６，１８の電位は、ビ
ット線１６の電位が接地電位であればビット線１８の電
位はφ１の電位に近い値を示し、ビット線１８の電位が
接地電位であればビット線１６の電位がφ１の電位に近
い値を示す。これ等のデータ読み出しは、ＭＯＳ電界効
果トランジスタ４６（又は４４）３２，４０を通して行
う。同様にデータの書き込みはＭＯＳ電界効果トランジ
スタ４６（又は４４）、３２，４２を通して行うもので
ある。本発明の目的はメモリ素子の大容量化、高集積度
化をより可能とする改良されたセンス・アンプ回路を提
供せんとするものである。

本発明による半導体集積回路はスース又はドレインとを
交叉接続し、ドレイン又はソースを共通接続した２つの
電界効果トランジスタを含むフリップフロップをセンス
・アンプとして含む半導体記憶装置において、共通接続
されドレイン又はソース電極をスイッチ電界効果トラン
ジスタを介してソース又はドレインにそれぞれ接続され
たビット線の電位の極性と逆極性の電位に接続し、スイ
ッチ電界効果トランジスタを制御することにより、共通
電極に逆極性の電位を印加してソ−スードレイン又はド
レイン−ソース間の電位差を大きくさせて動作させるこ
とを特徴とする。

すなわち、本発明に於いては、第１図に説明し．たφ２
に相当する電位が接地電圧とは異なる値をとるようにす
る。

例えばＭＯＳ電界効果トランジスタの形成される半導体
基板を絶縁分離のため印加される定電圧源、即ち、Ｎチ
ャンネルＭＯＳ電界効果トランジスタの基板に印加され
る負値電一圧、又はＰチャンネルＭＯＳ電界効果トラン
ジスタの基板に印加される正値電圧値をφ２電位にする
。ここで、基板に発生される電位を集積回路に内蔵され
た基板電位発生回路を用いた場合、センスアンプの動作
時に基板電位が変動しないように基板電位発生回路の能
力を大きく形成することが必要である。基板電位発生回
路としては、例えば米国特許第３７９４８６汚明細書に
記載されているものを用いることができる。基板電位発
生回路の出力電流能力は出力部のＭＯＳトランジスタお
よびチャージ結合用のコンデンサを大きくすることによ
り容易に達成できる。又上記逆極性電圧として外部電圧
を用いた場合、この外部電圧がセンスアｊンプの動作に
伴なつて大巾な変動をきたさないようにすることは言う
までもない。このことによりメモリセ，Ｌ／内の６◆０
９９又は６６ｒ９のデ，夕読み取り電圧域が拡がりメモ
リの動作マージンの増加を可能とする。又、このことは
メモリセル部に形成される蓄電容量の縮少をより可能と
する。又、φ２の電位を接地電位以上、又は以下にする
ことにより該ビット線電位との電位差を拡げることで、
該センス・アンプの増巾時間を従来のものに比しより短
くする。本発明は電源電圧が低い場合に有・効であり、
例えば電源電圧が１〜３Ｖのような場合には従来の方法
では有効な増巾動作を行なうことは困難であるが、本発
明ではセンスアンプにかかる実効的な電圧をさらに大き
くしているため、このような低電圧電源でも効果的な増
巾動作を行なわせることができる。このような低電圧電
源の場合、゜“１゛側の入力をドレインに受けるフリッ
プフロップトランジスタが終始導通することはなく、他
方゜“０゛側のビット線は逆極性電位近く迄より速く放
電されるため、゜゜１゛側ビット線の電荷が大巾に放電
されることはない。これは従来の場合（動作開始時はフ
リップフロップの双方のトランジスタは必ず導通してい
る）と本質的に同様である。以下、本発明を実施例て以
つて詳細に説明する。

以下の説明ては簡単のため導電型がＰ型の半導体基体表
面のＮチャンネルＭＯＳ電界効果トランジスタを使用し
た回路構成について説明するが導電型がＮ型の半導体基
体表面のＰチャンネルＭＯＳ電界効果トランジスタで構
成した回路に関してもその電圧値の極性が逆転するだけ
で、その動作効果は全く同様となることに前以つて言及
しておく。第２図は本発明の第１の実施例であり、第３
図はその時の信号のタイミングチャートである。

第２図に示す如く駆動トランジスタ１１０および１１『
ならびに負荷トランジスタ１０６，１０６′によつてフ
リップフロップ型のセンス●アンプを構成し、トランジ
スタ１１０および１１０″の共通接続されたソース又は
ドレイン電極は信号φｃがゲートに入力されたトランジ
スタ１０５を介して基板の電位Ｖｓｕｂに接続される。
フリップフロップの節点１０９，１０９″はそれぞれビ
ット線１０１，１０「に接続される。ビット線１０１に
はメモリセル２０およびトランジスタ１０３、容量１０
４によつて構成されるダミーセルが接続されると共にト
ランジスタ１０２により電位Ｖｐが与えられうるように
されている。初め“１゛のデータの読み出しについて説
明すると、トランジスタ１１０，１１『によつてなるフ
リップフロップの２つの節点１０９，１０９″に接続し
て、互いに相対したビット線１０１，１０１″にＭＯＳ
トランジスタ１０２，１０２″を導通させることにより
電圧Ｖｐにプレチャージする。この時、クロック信号φ
ｄ又はφｄ″を与え、ＭＯＳトランジスタ１０３又は１
０３″を導通させ、容量部１０４又は１０Ｃにも同様に
Ｖｐのプレチャージ電圧を与える。この時クロック信号
φｃ及びφＬ低レベルとしてＭＯＳトランジスタ１０５
、及び１０６、を不導通状態に保つ。次にクロック信号
φＤ，φｄ″を低レベルとして一度ＭＯＳトランジスタ
１０３，１０３″を不導通とした後、ワード線のクロッ
ク信号φＷでＭＯＳトランジスタ１０７を導通しメモリ
セル２０の容量１０８に蓄えたデータ等価の電荷をビッ
ト線１０１に引き出すと同時に、φｄ″のクロック信号
でＭＯＳトランジスタ１０３″を導通としダミーセル部
の容量１０４″に蓄えたプレチャージ電圧等価の電荷を
ビット線１０「に引き出す。この時の接点の電位置０９
，１０９″は第３図のＤＯ，欄のａ部に示される如くで
ある。次にクロック信号φＬ，φｃを高めてＭＯＳトラ
ンジスタ１０６，１０『，１０５を導通状態にする。こ
れにより高い方の電圧を■。，とし、低いソース側の電
圧は負値をもつＶｓｕｂ電圧としてフリップフロップを
作動させる。この作動により接点１１１は■Ｓｕｂに近
負値を示し、ビット線１０１は高い゜“１゛等価の電位
に決まり、セル容量部１０８に再び゜“１゛の値が書き
込まれる。他方ビット線１０１″ぱ゜０゛等価の■Ｓｕ
ｂに近い負値の電位となる。逆にメモリセル部容量１０
８に６４０１等価の負値電圧が書き込まれている場合も
“１゛の読み出しと同様なりロック信号を与えれば、ビ
ット線１０１がＶｓｕｂ値に近に負値の電位となり、１
０１″は逆にＶｄｄ電圧に近い高い電圧に決る。かくの
如く、フリップフロップを構成するＭＯＳトランジスタ
１１０，１１『の共通のソース側電圧を負値の■Ｓｕｂ
電位に保つことにより、゜゜０゛等価電圧がＶｓｕｂ値
に近い負値電圧とでき、データの゜゜１−゜゜０゛信号
電圧差が大きくとれるようになる。これは、メモリ素子
の大容量化高集積度化に伴う電源電圧ＶＤＤ値の減少化
に充分対応できるものである。即ち、ＶＯＯ値の減少に
よるメモリ素子の゜“０゛、“゜１゛の誤動作マージン
の縮小傾向を緩和するものである。又、接点１１１の電
圧を従来回路の接地電位より負に下げることにより接点
１０９′との電位差を拡げ、フリップフロップが決定さ
れる迄のアクセス時間を短縮する。該フリップフロップ
の接点１０９又は１０９″の電圧データ読み出しは、第
１図に示したようなＹアドレスリード信号クロックによ
る一般的方法に依ればよい。又本発明に於けるデータの
書き込みも第１図と同様な方法で行う、但し、この時“
０゛データは負値の等価電圧がメモリ部容量部に蓄積さ
れる。次に本発明の第２の実施例を第４図および第５図
をもとに説明する。

ここて第５図は第４図に於けるタイミングチャートであ
る。ここではトランジスタ２１１および２１「によつて
フリップフロップを構成し、トランジスタ２１１，２１
「の共通接続されたソース又はドレイン電極は節点２０
６から信号φｃをゲートに入力しているトランジスタ２
１０を介して基板電位Ｖｓｕｂに接続すると共に信号φ
ｐがゲートに印加されたトランジスタ２１『を介して電
位■Ｐ２に接続されている。フリップフロップの２つの
節点２０９および２０９″はそれぞれヒット線２０１，
２０「に接続されている。ビット線２０１にはメモリセ
ル３０および容量２０４を蓄積素子とするダミーセルが
接続されている。ビット線２０「も同様にメモリセル３
１および容量素子２０『を含むダミーセルに接続されて
いる。ビット線２０１，２０１″はそれぞれ信号φｐを
制御入力とするトランジスタ２０５，２０５″によつて
電位ＶＰ２が印加しうる如くなされる。初め“１゛のデ
ータ読み出しについて説明する。但し、以下（）内指
定の場合は互いに（）内指定同士で成立する。初めク
ロック信号φＤ２″又はφＤ２を通じＭＯＳトランジス
タ２０２″又は２０２を導通させ、ダミーセル部の容量
部２０Ｃ又は２０４をプレチャージ電圧ＶＰｌに設定し
ておく。又、これと同時にクロック信号φｐ′Ｃ′ＭＯ
Ｓトランジスタ２０５，２０５″，２１『を導通させ、
フリップフロップ部をはさんで対峙したビット線２０１
，２０「と接点２０６を電圧■Ｐ２にプレチャージして
おく。次にクロックφＷ，φＷ″でＭＯＳトランジスタ
２０７，２０７″を導通しメモリセル部の容量２０８，
２０『とビット線２０１，２０「を結絡されると共にク
ロックφｄ／，φｄ１を通しダミーセルのＭＯＳトラン
ジスタ２０３″，２０３を導通させ、ビット線２０「，
２０１と結絡する。かくして接点２０９，２０９″に第
５図ａ″の如き電位差を生じる。次にクロック信号φｃ
を通しＭＯＳトランジスタ２１０を導通状態とし接点２
０６をＶｓｕｂに結絡する。かくして接点２０６の電位
は第５図２０６のａの形でＶｓｕｂ電位に近づく。これ
に対し従来の如く、Ｖｓｕｂを接地電位にした時には、
第５図２０６の形て接点２０６の電位は降下する。斯く
の如く接点２０６の電位降下に伴つて接点２０９，及び
２０９″は第５図のＤＯσ心）の如き姿態を示す。この
時、ビット線２０１，２０「は“１゛値に相当する高い
電位を保つに反し、ビット線２０「，２０１は徐去にそ
．の電位を降下させ、最終では接地電位に近い負の一定
電位となる。但し、斯様の電圧降下速度はＶｓｕｂ値に
近づくにつれ急激に減少する。この現象は、従来の如く
、■Ｓｕｂ電位を接地電位にした時も同じくビット線２
０「，２０１が接地電位！に近づくにつれ、その降下速
度は急激に減少する。即ち該フリップフロップを完全に
決定する迄の時間が長くなる。斯くなる理由からメモリ
セル部の容量部２０８，２０『に“゜０゛相当の電位が
入つている時の読み出し時間が比較的長くなつ・ていた
。第１の実施例ではＶｓｕｂ電位に近い安定してしまつ
た電位を゜“０゛としたが、本実施例の場合斯くなる読
み出し時間の遅滞をφＷ，φＷ″信号電位及びφｃ信号
電位を早めに下げ、メモリセル部のＭＯＳトランジスタ
２０７，２０７″を早めに不導通にする。この結果第５
図２０６″のαの如く、結節点２０６の電位はＶｓｕｂ
電圧より高い接地電位に近い電圧におちつく。斯くなる
タイミングφＷ，φＷ″、クロックφｃの早めの降下に
より結節点２０６電圧の安定時間は第５図の２０『に示
した如く従来のセンス・アンプに比べτ時間短縮される
。この結果第５図（１）（Ｔ５Ｏ）が決定される時間も
τと同程度の時間短縮）される。次に“゜０゛データの
読み出しの場合（本実施例でぱ“０゛等価の電圧は接地
電圧値をとるものとする）でも゜゜１゛の読み出しの場
合と全く同様である。又、斯くなるデータの外部への読
み出し、及びデータの外部からの該センスアンプを通し
てのメモリ・セル部への書き込みは上述の米国特許に示
された方法と同様の方法をとればよい。

【図面の簡単な説明】

第１図は従来のセンス・アンプ回路の１例を示す回路図
、第２図は本発明の１実施例によるセンス・アンプの回
路図、第３図は本発明の第１実施例クロックタイミング
チャートを示す図、第４図は本発明の第２実施例のセン
スアンプを示す回路図、第５図は本発明の第２実施例の
クロックタイミングチャートを示す図である。１０，１２・・・メモリセル、１４，１Ｃ・・・メモリ
セル部の容量、１６，１８・・・ビット線、２０，２２
・・・ダミー用容量部、２４，２６・・・負荷用ＭＯＳ
電界効果トランジスタ、２８，３０・・・Ｓｗｉｔｃｈ
ｉｎｇトランジスタ、３２・・・Ｙアドレス用ＭＯＳト
ランジスタ、４０・・・読み出し用ＭＯＳトランジスタ
、４２・・・書き込み用ＭＯＳトランジスタ、４４，４
６・・・ＭＯＳトランジスタ、φ１・・・負荷用タイミ
ング信号、φ２・・・接地電位、φｒ・・・読み出し用
クロック、φｗ・・・書き込み用クロック、１０１，１
０「・・・ビット線、１０２，１０２″プレチャージ用
ＭＯＳトランジスタ、１０３，１０３″・・・ダミーセ
ル用ＭＯＳトランジスタ、１０４，１０Ｃ・・・ダミー
セル用容器、１０５・・・ＭＯＳトランジスタ、１０６
，１０６″・・・負荷用ＭＯＳトランジスタ、１０７，
１０７″・・・メモリセル用ＭＯＳトランジスタ、１０
８，１０『・・・メモリセル部容量、１０９，１０『・
・・ビット線結節点、１１０，１１『・・・ＳＷｉｔＣ
ｈｉｎｇＭＯＳ・・・トランジスタ、１１１・・・結節
点、■Ｓｕｂ・・・基板電圧、■ｐ・・・プレチャージ
電圧、Ｖｄｄ・・・電圧源、φＷ，φｗ″・・・ワード
線クロック、φＤ，φｄ″・・・ダミーセル用クロック
、φｌ・・・負荷用クロック、φｃ・・・クロック信号
、２０１，２０「・・・ビット線、２０２，２０２″・
・・ダミーセルプレチャージ用ＭＯＳトランジスタ、２
０３，２０３″・・・ダミーセル用ＭＯＳトランジスタ
、２０４，２０４″・・・ダミーセル用容量、２０５，
２０５″・・・ビット線プレチャージ用ＭＯＳトランジ
スタ、２０６・・・結節点、２０７，２０７２・・・メ
モリセル用ＭＯＳトランジスタ、２０８，２０『・・・
メモリセル用容量、２０９，２０９″・・ビット線結節
点、２１０・・・ＭＯＳトランジスタ、２１１，２１「
・・・ＳＷｉｔＣｈｉｎｇＦＢＭＯＳトランジスタ、φ
Ｄｌ，φｄ／・・・ダミーセル用クロック、φＤ２，φ
４″・・・ダミーセルプレチャージ用クロック、φＷ，
φＷ″・・・ワード線クロック、φＰ２・・・プレチャ
ージ用クロック、φｃ・・・クロック信号、■Ｐ１・・
・プレチャージ電圧１、ＶＰ２・・・プレチャージ電圧
２。

Claims

【特許請求の範囲】１ソース又はドレイン電極とゲート電極とを交叉接続
させ、かつそれぞれの接続点に情報線からの信号を供給
し、ドレイン又はソース電極を共通に接続してなるフリ
ップフロップをセンスアンプとして含み、前記共通接続
点をスイッチを介して前記ソース又はドレイン電極の電
位と逆極性の電位の電位源に接続したことを特徴とする
半導体記憶装置。２前記逆極性の電位源として半導体基板に印加され、
かつ接地電位でない電位の電位源を用いることを特徴と
する特許請求の範囲第１項に記載の半導体記憶装置。