JPH0713869B2 - データ伝送回路 - Google Patents
データ伝送回路Info
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- JPH0713869B2 JPH0713869B2 JP4286224A JP28622492A JPH0713869B2 JP H0713869 B2 JPH0713869 B2 JP H0713869B2 JP 4286224 A JP4286224 A JP 4286224A JP 28622492 A JP28622492 A JP 28622492A JP H0713869 B2 JPH0713869 B2 JP H0713869B2
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- input
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭ（Ｄ
ＲＡＭ）のデータ伝送回路に関し、特に高速でデータを
処理する高集積データ伝送回路に関するものである。
ＲＡＭ）のデータ伝送回路に関し、特に高速でデータを
処理する高集積データ伝送回路に関するものである。
【０００２】
【従来の技術】最近における半導体集積回路の開発は、
回路の高集積化及び動作速度の高速化の方向に進められ
ている。ところが、回路を高集積化しようとすると動作
速度は低下し、回路の動作速度を向上させようとすると
高集積化は難しくなるというように、両者は相反する関
係にあり、高集積化と高速化とを同時に実現することは
半導体集積回路の開発における重要な課題となってい
る。特に、半導体集積回路に使用されるデータ伝送回路
は、前述のような回路の高集積化、高速化に大きく影響
するため、このデータ伝送回路の構成、配列、及び構成
素子の適切な選択が半導体集積回路の高集積化及び高速
化の実現にとって重要であるといえる。
回路の高集積化及び動作速度の高速化の方向に進められ
ている。ところが、回路を高集積化しようとすると動作
速度は低下し、回路の動作速度を向上させようとすると
高集積化は難しくなるというように、両者は相反する関
係にあり、高集積化と高速化とを同時に実現することは
半導体集積回路の開発における重要な課題となってい
る。特に、半導体集積回路に使用されるデータ伝送回路
は、前述のような回路の高集積化、高速化に大きく影響
するため、このデータ伝送回路の構成、配列、及び構成
素子の適切な選択が半導体集積回路の高集積化及び高速
化の実現にとって重要であるといえる。
【０００３】図３及び図４Ａ〜Ｄを参照して従来のデー
タ伝送回路の一例を説明する。図３に示すように、従来
のデータ伝送回路は、メモリセル９、１０と、ワードラ
イン１１、１２と、ビットライン１５、１６と、ビット
ライン１５、１６に接続されたセンスアンプ７と、メモ
リセル９、１０をビットライン１５、１６から分離する
ための分離トランジスタ１〜４と、ビットライン１５、
１６にソース−ドレインチャネルの一端がそれぞれ接続
された入出力トランジスタ５、６と、入出力トランジス
タ５、６のソース−ドレインチャネルの他端にそれぞれ
接続された共通入出力ライン１３、１４と、共通入出力
ライン１３、１４に接続された入出力センスアンプ８と
から構成されている。尚、前記の各トランジスタはＮチ
ャネル形である。
タ伝送回路の一例を説明する。図３に示すように、従来
のデータ伝送回路は、メモリセル９、１０と、ワードラ
イン１１、１２と、ビットライン１５、１６と、ビット
ライン１５、１６に接続されたセンスアンプ７と、メモ
リセル９、１０をビットライン１５、１６から分離する
ための分離トランジスタ１〜４と、ビットライン１５、
１６にソース−ドレインチャネルの一端がそれぞれ接続
された入出力トランジスタ５、６と、入出力トランジス
タ５、６のソース−ドレインチャネルの他端にそれぞれ
接続された共通入出力ライン１３、１４と、共通入出力
ライン１３、１４に接続された入出力センスアンプ８と
から構成されている。尚、前記の各トランジスタはＮチ
ャネル形である。
【０００４】図４Ａ〜Ｄを用いて図３のデータ伝送回路
の動作を説明する。メモリセル９に記憶されているデー
タの読出し時、メモリセル９に接続されている分離トラ
ンジスタ１、２がオンとなり、そのほかの分離トランジ
スタ３、４はオフとなる。さらに、メモリセル９に接続
しているワードライン１１が選択されてメモリセル９に
記憶されたデータがビットライン１５に伝送され、そし
てセンスアンプ７がビットライン１５と１６との間の電
位差を増幅する。このとき、カラム選択ライン信号ＣＳ
Ｌが入力されると、ビットライン１５、１６に伝送され
たデータは入出力トランジスタ５、６を介して入出力ラ
イン１３、１４に伝送される。そして、入出力ライン１
３、１４の寄生容量によって小さくなったデータの電位
差を入出力センスアンプ８が再び増幅する。
の動作を説明する。メモリセル９に記憶されているデー
タの読出し時、メモリセル９に接続されている分離トラ
ンジスタ１、２がオンとなり、そのほかの分離トランジ
スタ３、４はオフとなる。さらに、メモリセル９に接続
しているワードライン１１が選択されてメモリセル９に
記憶されたデータがビットライン１５に伝送され、そし
てセンスアンプ７がビットライン１５と１６との間の電
位差を増幅する。このとき、カラム選択ライン信号ＣＳ
Ｌが入力されると、ビットライン１５、１６に伝送され
たデータは入出力トランジスタ５、６を介して入出力ラ
イン１３、１４に伝送される。そして、入出力ライン１
３、１４の寄生容量によって小さくなったデータの電位
差を入出力センスアンプ８が再び増幅する。
【０００５】このデータ伝送回路は、入出力トランジス
タ５、６のソース−ドレインチャネルが、ビットライン
対１５、１６と入出力ライン対１３、１４との間にそれ
ぞれ接続されていることを特徴としている。図４Ｂ、Ｃ
に示すように、ビットライン１５と１６との間の電位差
ΔＶBLが約１Ｖになるとき、カラム選択ライン信号ＣＳ
Ｌは、論理“ハイ”レベルになる。すなわち、カラム選
択ライン信号ＣＳＬはビットライン１５、１６の電位差
が充分に増幅された後にエネーブルされる必要があるた
め、この遅延によって回路の動作速度が低下してしま
う。そのうえ、入出力ライン１３、１４に伝送されるデ
ータは入出力トランジスタ５、６を通過するので、伝送
データの電位は入出力トランジスタ５、６のしきい電圧
程降下してしまう。また、入出力トランジスタ５、６が
オンとなるとき、入出力ライン１３、１４とビットライ
ン１５、１６とが入出力トランジスタ５、６に接続され
るため、寄生容量が増加し、入出力ライン１３、１４に
伝送されるデータの電位差はさらに減少することにな
る。その結果、入出力センスアンプ８の感知能力が低下
することになってしまう。
タ５、６のソース−ドレインチャネルが、ビットライン
対１５、１６と入出力ライン対１３、１４との間にそれ
ぞれ接続されていることを特徴としている。図４Ｂ、Ｃ
に示すように、ビットライン１５と１６との間の電位差
ΔＶBLが約１Ｖになるとき、カラム選択ライン信号ＣＳ
Ｌは、論理“ハイ”レベルになる。すなわち、カラム選
択ライン信号ＣＳＬはビットライン１５、１６の電位差
が充分に増幅された後にエネーブルされる必要があるた
め、この遅延によって回路の動作速度が低下してしま
う。そのうえ、入出力ライン１３、１４に伝送されるデ
ータは入出力トランジスタ５、６を通過するので、伝送
データの電位は入出力トランジスタ５、６のしきい電圧
程降下してしまう。また、入出力トランジスタ５、６が
オンとなるとき、入出力ライン１３、１４とビットライ
ン１５、１６とが入出力トランジスタ５、６に接続され
るため、寄生容量が増加し、入出力ライン１３、１４に
伝送されるデータの電位差はさらに減少することにな
る。その結果、入出力センスアンプ８の感知能力が低下
することになってしまう。
【０００６】図５は、上記のような図３のデータ伝送回
路の短所を改善した他の従来のデータ伝送回路を示した
ものである。このデータ伝送回路は１９９１年７月３１
日付の大韓民国特許出願第９１−１３２８３号に開示さ
れているものである。
路の短所を改善した他の従来のデータ伝送回路を示した
ものである。このデータ伝送回路は１９９１年７月３１
日付の大韓民国特許出願第９１−１３２８３号に開示さ
れているものである。
【０００７】データの入出力を高速処理するために、第
１出力トランジスタ３１及び第２出力トランジスタ３２
の各ゲートがビットライン対２３、２４に直接接続さ
れ、第１入力トランジスタ３３及び第２入力トランジス
タ３４の各ソース−ドレインチャネルが、データ入出力
ライン対３５、３６とビットライン対２３、２４との間
にそれぞれ接続されている。また、入出力ライン３５、
３６を一対の共通入出力ラインとすることにより、使用
されるトランジスタの数を減少させ、回路の高集積化を
実現している。符号３７〜４４で示す構成要素は書込み
回路を構成しており、また、点線で示すブロックＡ、Ｂ
は書込みドライバを示している。前記の各トランジスタ
はＮチャネル形である。
１出力トランジスタ３１及び第２出力トランジスタ３２
の各ゲートがビットライン対２３、２４に直接接続さ
れ、第１入力トランジスタ３３及び第２入力トランジス
タ３４の各ソース−ドレインチャネルが、データ入出力
ライン対３５、３６とビットライン対２３、２４との間
にそれぞれ接続されている。また、入出力ライン３５、
３６を一対の共通入出力ラインとすることにより、使用
されるトランジスタの数を減少させ、回路の高集積化を
実現している。符号３７〜４４で示す構成要素は書込み
回路を構成しており、また、点線で示すブロックＡ、Ｂ
は書込みドライバを示している。前記の各トランジスタ
はＮチャネル形である。
【０００８】図５に示した回路の動作を図６Ａ〜Ｄを参
照して以下に説明する。メモリセル２１からデータが読
み出されるとき、ワードラインＷＬ（Ｌ）が選択され、
メモリセル２１に記憶されたデータはビットライン２３
に伝送される。そして、ビットライン２３、２４の電位
差が、センスアンプ２９によってそれぞれ電源電圧Ｖｃ
ｃレベル及び接地電圧Ｖｓｓレベルになる。その後、読
出し用カラム選択ライン信号ＲＣＳＬが入力されると、
放電トランジスタ３０がオンとなって第１出力トランジ
スタ３１及び第２出力トランジスタ３２が電流センスア
ンプとして作動する。すなわち、入出力ライン３５の電
位は第１出力トランジスタ３１がオフであるときはその
まま維持されることが分かるが、一方、このときには第
２出力トランジスタ３２がオンとなっているので、入出
力ライン３６の電位は放電トランジスタ３０を介して接
地電圧Ｖｓｓ端に放電されるものである。そして、入出
力ライン３５と入出力ライン３６との間の電位差は入出
力ラインセンスアンプ４５によって更に増幅された後、
メモリ装置の外部に出力される。
照して以下に説明する。メモリセル２１からデータが読
み出されるとき、ワードラインＷＬ（Ｌ）が選択され、
メモリセル２１に記憶されたデータはビットライン２３
に伝送される。そして、ビットライン２３、２４の電位
差が、センスアンプ２９によってそれぞれ電源電圧Ｖｃ
ｃレベル及び接地電圧Ｖｓｓレベルになる。その後、読
出し用カラム選択ライン信号ＲＣＳＬが入力されると、
放電トランジスタ３０がオンとなって第１出力トランジ
スタ３１及び第２出力トランジスタ３２が電流センスア
ンプとして作動する。すなわち、入出力ライン３５の電
位は第１出力トランジスタ３１がオフであるときはその
まま維持されることが分かるが、一方、このときには第
２出力トランジスタ３２がオンとなっているので、入出
力ライン３６の電位は放電トランジスタ３０を介して接
地電圧Ｖｓｓ端に放電されるものである。そして、入出
力ライン３５と入出力ライン３６との間の電位差は入出
力ラインセンスアンプ４５によって更に増幅された後、
メモリ装置の外部に出力される。
【０００９】以上ようなデータ読出し動作は、ビットラ
インのデータが入出力トランジスタのソース−ドレイン
チャネルを介して入出力ラインに伝送される図３のデー
タ伝送回路に比べてより高速に行われることになる。
インのデータが入出力トランジスタのソース−ドレイン
チャネルを介して入出力ラインに伝送される図３のデー
タ伝送回路に比べてより高速に行われることになる。
【００１０】次に、データ書込み動作を説明する。所定
の入力データがＮＡＮＤゲート３７とＮＡＮＤゲート３
８とに入力され、書込みエネーブル信号ΦＷＩが論理
“ハイ”になると、書込みドライバＡ及び書込みドライ
バＢはそれぞれ入出力ライン対３５、３６にデータを伝
送する。このとき、入出力ラインセンスアンプ４５はデ
ィスエーブル状態となっている。その後、書込み用カラ
ム選択ライン信号ＷＣＳＬが印加されると、第１入力ト
ランジスタ３３及び第２入力トランジスタ３４を介して
ビットライン２３、２４に入力データは伝送され、メモ
リセル２１又はメモリセル２２に記憶される。
の入力データがＮＡＮＤゲート３７とＮＡＮＤゲート３
８とに入力され、書込みエネーブル信号ΦＷＩが論理
“ハイ”になると、書込みドライバＡ及び書込みドライ
バＢはそれぞれ入出力ライン対３５、３６にデータを伝
送する。このとき、入出力ラインセンスアンプ４５はデ
ィスエーブル状態となっている。その後、書込み用カラ
ム選択ライン信号ＷＣＳＬが印加されると、第１入力ト
ランジスタ３３及び第２入力トランジスタ３４を介して
ビットライン２３、２４に入力データは伝送され、メモ
リセル２１又はメモリセル２２に記憶される。
【００１１】通常、データ入出力ラインの寄生容量はビ
ットラインの寄生容量より１０倍程度大きいので、これ
による電荷配分が適切に行われるようにするために、第
１入力トランジスタ３３及び第２入力トランジスタ３４
のソース−ドレインのチャネルサイズは小さくされなけ
ればならない。このために、ビットライン２３、２４の
電位は迅速に所定の状態に変化せず、中間状態で維持さ
れる期間が生ずる。その結果、図５中の矢示方向に直流
電流が流れてしまい、電流消費が増加する。このため、
読出し−モディファイ−書込み(read-modify-write) 動
作において、読出し後の書込みエネーブル時点が遅延さ
れてしまい、メモリ装置の特性が低下する。この読出し
−モディファイ−書込み動作は、ＤＲＡＭの動作モード
の一つであり、データ入力端子へのデータ入力をデータ
出力端子へのデータ出力に変更する動作である。
ットラインの寄生容量より１０倍程度大きいので、これ
による電荷配分が適切に行われるようにするために、第
１入力トランジスタ３３及び第２入力トランジスタ３４
のソース−ドレインのチャネルサイズは小さくされなけ
ればならない。このために、ビットライン２３、２４の
電位は迅速に所定の状態に変化せず、中間状態で維持さ
れる期間が生ずる。その結果、図５中の矢示方向に直流
電流が流れてしまい、電流消費が増加する。このため、
読出し−モディファイ−書込み(read-modify-write) 動
作において、読出し後の書込みエネーブル時点が遅延さ
れてしまい、メモリ装置の特性が低下する。この読出し
−モディファイ−書込み動作は、ＤＲＡＭの動作モード
の一つであり、データ入力端子へのデータ入力をデータ
出力端子へのデータ出力に変更する動作である。
【００１２】
【発明が解決しようとする課題】以上のような問題点に
鑑み、本発明の目的は、直流電流の発生を抑制でき、そ
して読出し−モディファイ−書込み動作の特性が改良さ
れるようなデータ伝送回路を提供することにある。
鑑み、本発明の目的は、直流電流の発生を抑制でき、そ
して読出し−モディファイ−書込み動作の特性が改良さ
れるようなデータ伝送回路を提供することにある。
【００１３】
【課題を解決するための手段】このような目的のために
本発明によるデータ伝送回路は、データを記憶する多数
のメモリセルを有する第１、第２のメモリアレイブロッ
クと、該メモリアレイブロックに共通に接続されるビッ
トライン対と、該ビットライン対を選択的に第１又は第
２のメモリアレイブロックと分離／接続するための第
１、第２分離トランジスタ回路と、ビットライン対の電
位差を感知して増幅するためのセンスアンプとを備えて
いる半導体メモリ装置において、第１、第２のメモリア
レイブロックのデータを伝送するための共通入出力ライ
ン対と、接地電圧端と共通入出力ライン対との間に設け
られ、ビットライン対の電位差を感知するための感知回
路と、ビットライン対と共通入出力ライン対との間に設
けられ、第１制御信号に応じて共通入出力ライン対とビ
ットライン対とを接続し、共通入出力ライン対上のデー
タをビットライン対に伝送するための入力回路と、感知
回路と共通入出力ライン対との間に設けられ、第２制御
信号に応じてメモリセルに記憶されたデータを共通入出
力ライン対に伝送するための出力回路と、を備えている
ことを特徴としている。
本発明によるデータ伝送回路は、データを記憶する多数
のメモリセルを有する第１、第２のメモリアレイブロッ
クと、該メモリアレイブロックに共通に接続されるビッ
トライン対と、該ビットライン対を選択的に第１又は第
２のメモリアレイブロックと分離／接続するための第
１、第２分離トランジスタ回路と、ビットライン対の電
位差を感知して増幅するためのセンスアンプとを備えて
いる半導体メモリ装置において、第１、第２のメモリア
レイブロックのデータを伝送するための共通入出力ライ
ン対と、接地電圧端と共通入出力ライン対との間に設け
られ、ビットライン対の電位差を感知するための感知回
路と、ビットライン対と共通入出力ライン対との間に設
けられ、第１制御信号に応じて共通入出力ライン対とビ
ットライン対とを接続し、共通入出力ライン対上のデー
タをビットライン対に伝送するための入力回路と、感知
回路と共通入出力ライン対との間に設けられ、第２制御
信号に応じてメモリセルに記憶されたデータを共通入出
力ライン対に伝送するための出力回路と、を備えている
ことを特徴としている。
【００１４】このようなデータ伝送回路では、第１制御
信号及び第２制御信号にそれぞれ書込み用カラム選択ラ
イン信号及び読出し用カラム選択ライン信号を用い、感
知回路は、ビットライン対にそれぞれゲートが接続さ
れ、接地電圧端にソース−ドレインチャネルの各一端が
接続され、共通入出力ライン対にソース−ドレインチャ
ネルの他端がそれぞれ接続されうる第１、第２感知トラ
ンジスタで構成し、また、出力回路は、第２制御信号に
ゲートが接続され、第１、第２感知トランジスタのソー
ス−ドレインチャネルの各他端と共通入出力ライン対と
の間にソース−ドレインチャネルがそれぞれ接続される
第１、第２出力トランジスタで構成し、そして、入力回
路は、第１制御信号にゲートが接続され、ビットライン
対と共通入出力ライン対との間にソース−ドレインチャ
ネルがそれぞれ接続される第１、第２入力トランジスタ
で構成するようにして、書込み動作において、共通入出
力ライン対上のデータと感知回路及び出力回路とが、電
気的に分離されるようにするとよい。
信号及び第２制御信号にそれぞれ書込み用カラム選択ラ
イン信号及び読出し用カラム選択ライン信号を用い、感
知回路は、ビットライン対にそれぞれゲートが接続さ
れ、接地電圧端にソース−ドレインチャネルの各一端が
接続され、共通入出力ライン対にソース−ドレインチャ
ネルの他端がそれぞれ接続されうる第１、第２感知トラ
ンジスタで構成し、また、出力回路は、第２制御信号に
ゲートが接続され、第１、第２感知トランジスタのソー
ス−ドレインチャネルの各他端と共通入出力ライン対と
の間にソース−ドレインチャネルがそれぞれ接続される
第１、第２出力トランジスタで構成し、そして、入力回
路は、第１制御信号にゲートが接続され、ビットライン
対と共通入出力ライン対との間にソース−ドレインチャ
ネルがそれぞれ接続される第１、第２入力トランジスタ
で構成するようにして、書込み動作において、共通入出
力ライン対上のデータと感知回路及び出力回路とが、電
気的に分離されるようにするとよい。
【００１５】
【作用】以上のような構成とすることで、書込み動作時
には、読出し用カラム選択ライン信号により第１、第２
出力トランジスタが非導通となり、これにより共通入出
力ライン対と感知回路及び出力回路とは電気的に分離状
態となるので、前述の従来のデータ伝送回路において問
題となっていた直流電流の経路の発生をなくすことがで
きる。
には、読出し用カラム選択ライン信号により第１、第２
出力トランジスタが非導通となり、これにより共通入出
力ライン対と感知回路及び出力回路とは電気的に分離状
態となるので、前述の従来のデータ伝送回路において問
題となっていた直流電流の経路の発生をなくすことがで
きる。
【００１６】
【実施例】図１を参照して本発明によるデータ伝送回路
の実施例を説明する。点線で示すブロック１００が本発
明の特徴部分であり、そのほかの部分は従来の技術とし
て既に説明したのでその説明は省略する。ブロック１０
０は、ビットライン対５３、５４にゲートがそれぞれ接
続され、接地電圧Ｖｓｓ端にソース−ドレインチャネル
の一端がそれぞれ接続された第１感知トランジスタ５９
及び第２感知トランジスタ６０と、読出し用カラム選択
ライン信号ＲＣＳＬにゲートが接続され、第１感知トラ
ンジスタ５９及び第２感知トランジスタ６０のソース−
ドレインチャネルの各他端と共通入出力ライン６５、６
６との間にソース−ドレインチャネルがそれぞれ接続さ
れた第１出力トランジスタ６１及び第２出力トランジス
タ６２と、書込み用カラム選択ライン信号ＷＣＳＬにゲ
ートが接続され、共通入出力ライン６５、６６とビット
ライン５３、５４との間にソース−ドレインチャネルが
それぞれ接続された第１入力トランジスタ６３及び第２
入力トランジスタ６４と、から構成されている。尚、各
トランジスタはＮチャネル形である。また、メモリセル
５１及びメモリセル５２は異なるメモリアレイブロック
（図示せず）内に存在するメモリセルであり、前述した
のと同様に、一つのデータ伝送回路が二つのメモリアレ
イブロックを共通に制御する。
の実施例を説明する。点線で示すブロック１００が本発
明の特徴部分であり、そのほかの部分は従来の技術とし
て既に説明したのでその説明は省略する。ブロック１０
０は、ビットライン対５３、５４にゲートがそれぞれ接
続され、接地電圧Ｖｓｓ端にソース−ドレインチャネル
の一端がそれぞれ接続された第１感知トランジスタ５９
及び第２感知トランジスタ６０と、読出し用カラム選択
ライン信号ＲＣＳＬにゲートが接続され、第１感知トラ
ンジスタ５９及び第２感知トランジスタ６０のソース−
ドレインチャネルの各他端と共通入出力ライン６５、６
６との間にソース−ドレインチャネルがそれぞれ接続さ
れた第１出力トランジスタ６１及び第２出力トランジス
タ６２と、書込み用カラム選択ライン信号ＷＣＳＬにゲ
ートが接続され、共通入出力ライン６５、６６とビット
ライン５３、５４との間にソース−ドレインチャネルが
それぞれ接続された第１入力トランジスタ６３及び第２
入力トランジスタ６４と、から構成されている。尚、各
トランジスタはＮチャネル形である。また、メモリセル
５１及びメモリセル５２は異なるメモリアレイブロック
（図示せず）内に存在するメモリセルであり、前述した
のと同様に、一つのデータ伝送回路が二つのメモリアレ
イブロックを共通に制御する。
【００１７】図１のデータ伝送回路の動作を図２Ａ〜Ｉ
を参照して説明する。最初に、例えばメモリセル５１に
記憶されたデータを読み出す場合について説明する。前
提条件として、図１のメモリセル５１及びメモリセル５
２がいずれも選択されないとき、すなわちプリチャージ
状態のときには、分離トランジスタ５５、５６のゲート
に印加される分離信号ＩＳＯＬと分離トランジスタ５
７、５８のゲートに印加される分離信号ＩＳＯＲはすべ
て回路の動作電源電圧Ｖｃｃと同一のレベルすなわち論
理“ハイ”を維持し、メモリセル５１が選択された時に
は、分離信号ＩＳＯＬの電位はＶｐｐ＝Ｖｃｃ＋Ｖｔと
なり、分離信号ＩＳＯＲはＶｓｓ＝０Ｖすなわち論理
“ロウ”に維持されるものとする。
を参照して説明する。最初に、例えばメモリセル５１に
記憶されたデータを読み出す場合について説明する。前
提条件として、図１のメモリセル５１及びメモリセル５
２がいずれも選択されないとき、すなわちプリチャージ
状態のときには、分離トランジスタ５５、５６のゲート
に印加される分離信号ＩＳＯＬと分離トランジスタ５
７、５８のゲートに印加される分離信号ＩＳＯＲはすべ
て回路の動作電源電圧Ｖｃｃと同一のレベルすなわち論
理“ハイ”を維持し、メモリセル５１が選択された時に
は、分離信号ＩＳＯＬの電位はＶｐｐ＝Ｖｃｃ＋Ｖｔと
なり、分離信号ＩＳＯＲはＶｓｓ＝０Ｖすなわち論理
“ロウ”に維持されるものとする。
【００１８】したがって、メモリセル５１が選択される
と分離信号ＩＳＯＬは電位Ｖｐｐとなり、同時に分離信
号ＩＳＯＲは０Ｖとなるので、ワードラインＷＬ（Ｌ）
が論理“ハイ”になると、メモリセル５１に記憶された
データを表す電荷とビットライン５３の電荷とは互いに
電荷配分される。センスアンプ６７はビットライン対５
３、５４の電位差を感知してビットライン対５３、５４
の電位をそれぞれ電源電圧Ｖｃｃレベルと接地電圧Ｖｓ
ｓレベルに変化させる。その結果、第１感知トランジス
タ５９がオンとなる。このとき、読出し用カラム選択ラ
イン信号ＲＣＳＬが選択とされると、共通入出力ライン
６５、６６の間に所定の電位差が発生する。ここで、読
出し用カラム選択ライン信号ＲＣＳＬのエネーブル時点
は図２Ｂに示す時点よりも早くすることもできる。
と分離信号ＩＳＯＬは電位Ｖｐｐとなり、同時に分離信
号ＩＳＯＲは０Ｖとなるので、ワードラインＷＬ（Ｌ）
が論理“ハイ”になると、メモリセル５１に記憶された
データを表す電荷とビットライン５３の電荷とは互いに
電荷配分される。センスアンプ６７はビットライン対５
３、５４の電位差を感知してビットライン対５３、５４
の電位をそれぞれ電源電圧Ｖｃｃレベルと接地電圧Ｖｓ
ｓレベルに変化させる。その結果、第１感知トランジス
タ５９がオンとなる。このとき、読出し用カラム選択ラ
イン信号ＲＣＳＬが選択とされると、共通入出力ライン
６５、６６の間に所定の電位差が発生する。ここで、読
出し用カラム選択ライン信号ＲＣＳＬのエネーブル時点
は図２Ｂに示す時点よりも早くすることもできる。
【００１９】この際、例えばメモリセル５１に記憶され
たデータが論理“ハイ”である場合、第１感知トランジ
スタ５９がオンとなり、これにより共通入出力ライン６
５の電位はＶｓｓレベルに下がる。このときの共通入出
力ライン対６５、６６の電位差を示す波形図が図２Ｆに
図示されている。そして共通入出力ライン対６５、６６
上の電位差は入出力センスアンプ６９により更に増幅さ
れる。その後、メモリセル５１から読み出されたデータ
は回路の外部に出力される。
たデータが論理“ハイ”である場合、第１感知トランジ
スタ５９がオンとなり、これにより共通入出力ライン６
５の電位はＶｓｓレベルに下がる。このときの共通入出
力ライン対６５、６６の電位差を示す波形図が図２Ｆに
図示されている。そして共通入出力ライン対６５、６６
上の電位差は入出力センスアンプ６９により更に増幅さ
れる。その後、メモリセル５１から読み出されたデータ
は回路の外部に出力される。
【００２０】次に、メモリセル５１に所定のデータを書
き込む動作を説明する。書込み回路６８に書込みエネー
ブル信号ΦＷＩが印加されると、所定の相補入力データ
ＤＩＯ、ＤＩＯバーが書込み回路６８に入力され、これ
が共通入出力ライン６５、６６に伝送される。そして、
書込み用カラム選択ライン信号ＷＣＳＬが選択とされる
と、第１入力トランジスタ６３及び第２入力トランジス
タ６４を介して共通入出力ライン対６５、６６のデータ
はビットライン対５３、５４にそれぞれ伝送される。こ
のとき、分離信号ＩＳＯＬは電位Ｖｐｐとなって分離ト
ランジスタ５５、５６がオンとなり、ビットライン５３
のデータは分離トランジスタ５５を介してメモリセル５
１に記憶される。
き込む動作を説明する。書込み回路６８に書込みエネー
ブル信号ΦＷＩが印加されると、所定の相補入力データ
ＤＩＯ、ＤＩＯバーが書込み回路６８に入力され、これ
が共通入出力ライン６５、６６に伝送される。そして、
書込み用カラム選択ライン信号ＷＣＳＬが選択とされる
と、第１入力トランジスタ６３及び第２入力トランジス
タ６４を介して共通入出力ライン対６５、６６のデータ
はビットライン対５３、５４にそれぞれ伝送される。こ
のとき、分離信号ＩＳＯＬは電位Ｖｐｐとなって分離ト
ランジスタ５５、５６がオンとなり、ビットライン５３
のデータは分離トランジスタ５５を介してメモリセル５
１に記憶される。
【００２１】この書込み動作では、第１出力トランジス
タ６１及び第２出力トランジスタ６２はすべてオフとな
っているので、図５に示した従来のデータ伝送回路で発
生したような直流電流の経路は発生しえない。したがっ
て、読出し−モディファイ−書込み動作時に問題であっ
た読出し動作後の書込み動作のエネーブル時点の遅延が
解消され、メモリ装置の特性が改善される。
タ６１及び第２出力トランジスタ６２はすべてオフとな
っているので、図５に示した従来のデータ伝送回路で発
生したような直流電流の経路は発生しえない。したがっ
て、読出し−モディファイ−書込み動作時に問題であっ
た読出し動作後の書込み動作のエネーブル時点の遅延が
解消され、メモリ装置の特性が改善される。
【００２２】図１に示したデータ伝送回路では、二つの
メモリアレイブロックが一つのビットライン対を共有す
る場合の例を説明したが、これは本発明の思想を実現す
る最適の実施例であって、これと異なるメモリアレイの
構造に対しても同様に適用できることは明白であり、ま
た本発明の技術的思想の範囲内で構成素子の変更等の異
なる構成を実施することも可能である。
メモリアレイブロックが一つのビットライン対を共有す
る場合の例を説明したが、これは本発明の思想を実現す
る最適の実施例であって、これと異なるメモリアレイの
構造に対しても同様に適用できることは明白であり、ま
た本発明の技術的思想の範囲内で構成素子の変更等の異
なる構成を実施することも可能である。
【００２３】
【発明の効果】以上述べてきたように本発明によるデー
タ伝送回路は、読出し−モディファイ−書込みモード等
におけるような読出し動作後に書込み動作を遂行する場
合に直流電流の経路の発生を防止でき、データ入出力処
理の高速化が可能になる。そのうえ、集積回路の動作安
定性が向上し、回路の高集積化を容易に達成できるとい
う効果がある。
タ伝送回路は、読出し−モディファイ−書込みモード等
におけるような読出し動作後に書込み動作を遂行する場
合に直流電流の経路の発生を防止でき、データ入出力処
理の高速化が可能になる。そのうえ、集積回路の動作安
定性が向上し、回路の高集積化を容易に達成できるとい
う効果がある。
【図１】本発明によるデータ伝送回路の実施例を示す回
路図。
路図。
【図２】図１のデータ伝送回路における読出し動作の動
作タイミング図。
作タイミング図。
【図３】従来のデータ伝送回路の一例を示す回路図。
【図４】図３のデータ伝送回路における読出し動作の動
作タイミング図。
作タイミング図。
【図５】従来のデータ伝送回路の他の例を示す回路図。
【図６】図５のデータ伝送回路の読出し−モディファイ
−書込み動作の動作タイミング図。
−書込み動作の動作タイミング図。
５１、５２ メモリセル ５３、５４ ビットライン ５５、５６、５７、５８ 分離トランジスタ ５９ 第１感知トランジスタ ６０ 第２感知トランジスタ ６１ 第１出力トランジスタ ６２ 第２出力トランジスタ ６３ 第１入力トランジスタ ６４ 第２入力トランジスタ ６５、６６ 共通入出力ライン ６７ センスアンプ ６８ 書込み回路 ６９ 入出力センスアンプ ＲＣＳＬ 読出し用カラム選択ライン信号 ＷＣＳＬ 書込み用カラム選択ライン信号
Claims (9)
- 【請求項１】 データを記憶する多数のメモリセルを有
する第１、第２のメモリアレイブロックと、該メモリア
レイブロックに共通に接続されるビットライン対と、該
ビットライン対を選択的に第１又は第２のメモリアレイ
ブロックと分離／接続するための第１、第２分離トラン
ジスタ回路と、ビットライン対の電位差を感知して増幅
するためのセンスアンプとを備えている半導体メモリ装
置において、 第１、第２のメモリアレイブロックのデータを伝送する
ための共通入出力ライン対と、 接地電圧端と共通入出力ライン対との間に設けられ、ビ
ットライン対の電位差を感知するための感知回路と、 ビットライン対と共通入出力ライン対との間に設けら
れ、第１制御信号に応じて共通入出力ライン対とビット
ライン対とを接続し、共通入出力ライン対上のデータを
ビットライン対に伝送するための入力回路と、 感知回路と共通入出力ライン対との間に設けられ、第２
制御信号に応じてメモリセルに記憶されたデータを共通
入出力ライン対に伝送するための出力回路と、を備えて
いることを特徴とするデータ伝送回路。 - 【請求項２】 第１制御信号及び第２制御信号は、それ
ぞれ書込み用カラム選択ライン信号及び読出し用カラム
選択ライン信号である請求項１記載のデータ伝送回路。 - 【請求項３】 感知回路は、ビットライン対にそれぞれ
ゲートが接続され、接地電圧端にソース−ドレインチャ
ネルの各一端が接続され、共通入出力ライン対にソース
−ドレインチャネルの他端がそれぞれ接続されうる第
１、第２感知トランジスタを備えている請求項１記載の
データ伝送回路。 - 【請求項４】 出力回路は、第２制御信号にゲートが接
続され、第１、第２感知トランジスタのソース−ドレイ
ンチャネルの各他端と共通入出力ライン対との間にソー
ス−ドレインチャネルがそれぞれ接続される第１、第２
出力トランジスタを備えている請求項３記載のデータ伝
送回路。 - 【請求項５】 入力回路は、第１制御信号にゲートが接
続され、ビットライン対と共通入出力ライン対との間に
ソース−ドレインチャネルがそれぞれ接続される第１、
第２入力トランジスタを備えている請求項１記載のデー
タ伝送回路。 - 【請求項６】 書込み動作において、共通入出力ライン
対上のデータと感知回路及び出力回路とは、電気的に分
離されるようになっている請求項１記載のデータ伝送回
路。 - 【請求項７】 データを記憶する多数のメモリセルを有
する第１、第２のメモリアレイブロックと、該メモリア
レイブロックに共通に接続されるビットライン対と、該
ビットライン対を選択的に第１又は第２のメモリアレイ
ブロックと分離／接続するための第１、第２分離トラン
ジスタ回路と、ビットライン対の電位差を感知して増幅
するためのセンスアンプとを備えている半導体メモリ装
置において、 第１、第２のメモリアレイブロックのデータを伝送する
ための共通入出力ライン対と、 ビットライン対にそれぞれゲートが接続され、接地電圧
端にソース−ドレインチャネルの各一端が接続され、共
通入出力ライン対にソース−ドレインチャネルの他端が
それぞれ接続されうる第１、第２感知トランジスタと、 第１制御信号にゲートが接続され、ビットライン対と共
通入出力ライン対との間にソース−ドレインチャネルが
それぞれ接続される第１、第２入力トランジスタと、 第２制御信号にゲートが接続され、第１、第２感知トラ
ンジスタの各ソース−ドレインチャネルと共通入出力ラ
イン対との間にソース−ドレインチャネルがそれぞれ接
続される第１、第２出力トランジスタと、を備えている
ことを特徴とするデータ伝送回路。 - 【請求項８】 第１制御信号及び第２制御信号は、それ
ぞれ書込み用カラム選択ライン信号及び読出し用カラム
選択ライン信号である請求項７記載のデータ伝送回路。 - 【請求項９】 書込み動作において、共通入出力ライン
対上のデータと感知回路及び出力回路とは、電気的に分
離されるようになっている請求項７記載のデータ伝送回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910018833A KR930008857A (ko) | 1991-10-25 | 1991-10-25 | 데이타 전송 회로 |
| KR1991P18833 | 1991-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210968A JPH05210968A (ja) | 1993-08-20 |
| JPH0713869B2 true JPH0713869B2 (ja) | 1995-02-15 |
Family
ID=19321776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4286224A Expired - Lifetime JPH0713869B2 (ja) | 1991-10-25 | 1992-10-23 | データ伝送回路 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH0713869B2 (ja) |
| KR (1) | KR930008857A (ja) |
| CN (1) | CN1072529A (ja) |
| DE (1) | DE4235176A1 (ja) |
| FR (1) | FR2683077A1 (ja) |
| GB (1) | GB2260839A (ja) |
| IT (1) | IT1255903B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597231B1 (en) | 1992-11-12 | 1998-11-25 | United Memories, Inc. | Sense amplifier for an integrated circuit memory |
| JP2004095017A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | センスアンプ |
| US8796863B2 (en) | 2010-02-09 | 2014-08-05 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and semiconductor packages |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246516A (ja) * | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 半導体装置 |
| JPH03283179A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 半導体記憶装置 |
-
1991
- 1991-10-25 KR KR1019910018833A patent/KR930008857A/ko not_active IP Right Cessation
-
1992
- 1992-10-12 FR FR9212155A patent/FR2683077A1/fr active Pending
- 1992-10-19 DE DE4235176A patent/DE4235176A1/de not_active Ceased
- 1992-10-22 IT ITMI922419A patent/IT1255903B/it active IP Right Grant
- 1992-10-23 JP JP4286224A patent/JPH0713869B2/ja not_active Expired - Lifetime
- 1992-10-24 CN CN92112356A patent/CN1072529A/zh active Pending
- 1992-10-26 GB GB9222496A patent/GB2260839A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05210968A (ja) | 1993-08-20 |
| DE4235176A1 (de) | 1993-04-29 |
| GB9222496D0 (en) | 1992-12-09 |
| IT1255903B (it) | 1995-11-17 |
| ITMI922419A0 (it) | 1992-10-22 |
| CN1072529A (zh) | 1993-05-26 |
| FR2683077A1 (fr) | 1993-04-30 |
| ITMI922419A1 (it) | 1994-04-22 |
| GB2260839A (en) | 1993-04-28 |
| KR930008857A (ko) | 1993-05-22 |
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