JPH0713867B2 - 半導体メモリー装置におけるデータ伝送回路 - Google Patents
半導体メモリー装置におけるデータ伝送回路Info
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- JPH0713867B2 JPH0713867B2 JP31625791A JP31625791A JPH0713867B2 JP H0713867 B2 JPH0713867 B2 JP H0713867B2 JP 31625791 A JP31625791 A JP 31625791A JP 31625791 A JP31625791 A JP 31625791A JP H0713867 B2 JPH0713867 B2 JP H0713867B2
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路、中でも
ＤＲＡＭ（ダイナミックランダムアクセスメモリー）の
データ伝送回路に関するもので、特に高速動作と高集積
化を両立したデータ伝送回路に関するものである。
ＤＲＡＭ（ダイナミックランダムアクセスメモリー）の
データ伝送回路に関するもので、特に高速動作と高集積
化を両立したデータ伝送回路に関するものである。
【０００２】
【従来の技術】半導体集積回路には、高集積化のみなら
ずそれによるチップの高速動作が要求されている。しか
し高集積化と高速動作は、高集積化を満足させると高速
動作の実現が難しく、高速動作を満足させると高集積化
が難しくなるという相反するものであり、この両立が半
導体集積回路における課題となっている。特に、高集積
化及び高速動作に直接関係するデータ伝送回路の構成方
法及びその構成素子をどのようにするかが、より改良さ
れた半導体メモリー装置の当面課題であることは、この
分野によく知られている事実である。
ずそれによるチップの高速動作が要求されている。しか
し高集積化と高速動作は、高集積化を満足させると高速
動作の実現が難しく、高速動作を満足させると高集積化
が難しくなるという相反するものであり、この両立が半
導体集積回路における課題となっている。特に、高集積
化及び高速動作に直接関係するデータ伝送回路の構成方
法及びその構成素子をどのようにするかが、より改良さ
れた半導体メモリー装置の当面課題であることは、この
分野によく知られている事実である。
【０００３】従来のデータ伝送回路の例を図３に示し、
これによるデータの読出し動作時のタイミング図を図４
に示した。図３の回路は、メモリーセル９、１０と、ワ
ード線（ＷＬ）１１、１２と、ビット線（ＢＬ）１５、
１６と、ビット線１５、１６のセンスアンプ７と、メモ
リーセル９、１０を分離する分離トランジスタ１、２、
３、４と、ビット線１５、１６にチャネルの一端が各々
接続された入出力トランジスタ５、６と、入出力トラン
ジスタ５、６の各チャネルの他端に各々接続された共通
入出力線１３、１４と、共通入出力線１３、１４のセン
スアンプ８と、から構成されている。
これによるデータの読出し動作時のタイミング図を図４
に示した。図３の回路は、メモリーセル９、１０と、ワ
ード線（ＷＬ）１１、１２と、ビット線（ＢＬ）１５、
１６と、ビット線１５、１６のセンスアンプ７と、メモ
リーセル９、１０を分離する分離トランジスタ１、２、
３、４と、ビット線１５、１６にチャネルの一端が各々
接続された入出力トランジスタ５、６と、入出力トラン
ジスタ５、６の各チャネルの他端に各々接続された共通
入出力線１３、１４と、共通入出力線１３、１４のセン
スアンプ８と、から構成されている。
【０００４】図３の回路の動作を図４を参照して説明す
る。メモリーセル９に記憶されているデータの読出し動
作時、メモリーセル９に接続している分離トランジスタ
１、２はターンオンし、一方、分離トランジスタ３、４
はターンオフしている。そしてメモリーセル９のワード
線１１が選択されてメモリーセル９のデータがビット線
１５に伝送されるとビット線１５、１６の間に電位差が
生じ、これをセンスアンプ７で増幅する。次に、ビット
線１５、１６に伝送されたデータはカラム（column）選
択線ＣＳＬが選択されることによって入出力トランジス
タ５、６を通じて共通入出力線１３、１４に伝送され、
センスアンプ８によって共通入出力線の寄生容量で低く
なったデータの電位差が再び増幅される。
る。メモリーセル９に記憶されているデータの読出し動
作時、メモリーセル９に接続している分離トランジスタ
１、２はターンオンし、一方、分離トランジスタ３、４
はターンオフしている。そしてメモリーセル９のワード
線１１が選択されてメモリーセル９のデータがビット線
１５に伝送されるとビット線１５、１６の間に電位差が
生じ、これをセンスアンプ７で増幅する。次に、ビット
線１５、１６に伝送されたデータはカラム（column）選
択線ＣＳＬが選択されることによって入出力トランジス
タ５、６を通じて共通入出力線１３、１４に伝送され、
センスアンプ８によって共通入出力線の寄生容量で低く
なったデータの電位差が再び増幅される。
【０００５】ところが、このようなデータ伝送回路にお
いては、ビット線１５、１６及び共通入出力線１３、１
４が入出力トランジスタ５、６のソース及びドレイン端
子に接続されているので、カラム選択線ＣＳＬはビット
線１５、１６の電位差が十分に増幅された後に選択され
る必要がある（図４に図示のように、ビット線の電位差
であるΔＶBLが１Ｖ程度に増幅された時に“ハイ”状態
にエネイブルされる）ため、このような遅延時間に因る
動作速度の低下が招来される。また、共通入出力線１
３、１４に伝送されるデータは入出力トランジスタ５、
６を通過するので、入出力トランジスタ５、６のしきい
電圧の分だけ電圧降下が発生する。あるいは、入出力ト
ランジスタ５、６がターンオンしたときの共通入出力線
１３、１４とビット線１５、１６の連結により寄生容量
が増大して、共通入出力線１３、１４に伝送されたデー
タの電位差が減少してしまい、センスアンプ８のセンシ
ング（sensing ）能力が低下する問題点がある。
いては、ビット線１５、１６及び共通入出力線１３、１
４が入出力トランジスタ５、６のソース及びドレイン端
子に接続されているので、カラム選択線ＣＳＬはビット
線１５、１６の電位差が十分に増幅された後に選択され
る必要がある（図４に図示のように、ビット線の電位差
であるΔＶBLが１Ｖ程度に増幅された時に“ハイ”状態
にエネイブルされる）ため、このような遅延時間に因る
動作速度の低下が招来される。また、共通入出力線１
３、１４に伝送されるデータは入出力トランジスタ５、
６を通過するので、入出力トランジスタ５、６のしきい
電圧の分だけ電圧降下が発生する。あるいは、入出力ト
ランジスタ５、６がターンオンしたときの共通入出力線
１３、１４とビット線１５、１６の連結により寄生容量
が増大して、共通入出力線１３、１４に伝送されたデー
タの電位差が減少してしまい、センスアンプ８のセンシ
ング（sensing ）能力が低下する問題点がある。
【０００６】このような図３のデータ伝送回路の短所を
補うために提供されたデータ伝送回路を図５に示した。
このデータ伝送回路は、“１９９１ Symposium on VLS
I Circuit ”に報告されたTexasInstruments 社の６４m
ega ＤＲＡＭの論文を引用したものである。
補うために提供されたデータ伝送回路を図５に示した。
このデータ伝送回路は、“１９９１ Symposium on VLS
I Circuit ”に報告されたTexasInstruments 社の６４m
ega ＤＲＡＭの論文を引用したものである。
【０００７】図５の回路の構成上の特徴は、メモリーセ
ル２０のデータがデータ入出力線３７、３８に直接伝送
されず、出力用のトランジスタ２７、２８のゲートに印
加されるものである。このようにすると、データの伝送
速度が迅速になるばかりでなく、ビット線２１、２２の
負荷に因る電位減少現象が問題にならない。
ル２０のデータがデータ入出力線３７、３８に直接伝送
されず、出力用のトランジスタ２７、２８のゲートに印
加されるものである。このようにすると、データの伝送
速度が迅速になるばかりでなく、ビット線２１、２２の
負荷に因る電位減少現象が問題にならない。
【０００８】図５の回路は、メモリーセル２０と、第１
分離トランジスタ２３、２４と、ビット線２１、２２
と、ビット線センスアンプ２５と、副入出力線３３、３
４と、ビット線２１、２２と副入出力線３３、３４とを
分離又は連結する第２分離トランジスタ３１、３２と、
接地用トランジスタ２６と、出力トランジスタ２７、２
８と、入力トランジスタ２９、３０と、伝送用トランジ
スタ３５、３６と、データ入出力線３７、３８と、デー
タ入出力線３７、３８をセンシングするための入出力線
センスアンプ３９と、から構成される。
分離トランジスタ２３、２４と、ビット線２１、２２
と、ビット線センスアンプ２５と、副入出力線３３、３
４と、ビット線２１、２２と副入出力線３３、３４とを
分離又は連結する第２分離トランジスタ３１、３２と、
接地用トランジスタ２６と、出力トランジスタ２７、２
８と、入力トランジスタ２９、３０と、伝送用トランジ
スタ３５、３６と、データ入出力線３７、３８と、デー
タ入出力線３７、３８をセンシングするための入出力線
センスアンプ３９と、から構成される。
【０００９】図５の構成において点線で囲ったブロック
４０は所定のメモリーセルアレイブロックの一部分を表
している。１個のメモリーセルアレイブロックへの図５
の回路の接続状態を図６に示した。図６の回路を見てみ
ると、図５の第２分離トランジスタ３１、３２を設置し
た理由を明確に理解することができるであろう。すなわ
ち、メモリーセルアレイブロックには多数のメモリーセ
ルが存在し、これらのメモリーセルの各々にビット線が
接続されており、これらのビット線の内の所定のビット
線のみ選択されるように第２分離トランジスタを制御す
るとよい。
４０は所定のメモリーセルアレイブロックの一部分を表
している。１個のメモリーセルアレイブロックへの図５
の回路の接続状態を図６に示した。図６の回路を見てみ
ると、図５の第２分離トランジスタ３１、３２を設置し
た理由を明確に理解することができるであろう。すなわ
ち、メモリーセルアレイブロックには多数のメモリーセ
ルが存在し、これらのメモリーセルの各々にビット線が
接続されており、これらのビット線の内の所定のビット
線のみ選択されるように第２分離トランジスタを制御す
るとよい。
【００１０】図５の回路の動作タイミング図を図７に示
し、これを用いて図５の回路の動作特性を説明する。
尚、図５の回路の場合、出力用（読出し用）トランジス
タ２７、２８及び入力用（書込み用) トランジスタ２
９、３０が別々に用意されており、これらを別々に制御
するため、出力用トランジスタ２７、２８には読出し用
のカラム選択線ＲＣＳＬが、入力用トランジスタ２９、
３０には書込み用のカラム選択線ＷＣＳＬが接続され、
各々信号を印加する。
し、これを用いて図５の回路の動作特性を説明する。
尚、図５の回路の場合、出力用（読出し用）トランジス
タ２７、２８及び入力用（書込み用) トランジスタ２
９、３０が別々に用意されており、これらを別々に制御
するため、出力用トランジスタ２７、２８には読出し用
のカラム選択線ＲＣＳＬが、入力用トランジスタ２９、
３０には書込み用のカラム選択線ＷＣＳＬが接続され、
各々信号を印加する。
【００１１】メモリーセル２０のデータを読出す動作で
ある場合には、メモリーセル２０のデータが、ターンオ
ンした第１分離トランジスタ２３、２４を通じてビット
線２１、２２に伝送されビット線センスアンプ２５で増
幅される。そして、第２分離トランジスタ３１、３２が
ターンオンすると、増幅されたデータは副入出力線３
３、３４に伝送され、出力用トランジスタ２７、２８の
ゲートに印加される。このとき、読出し用のカラム選択
線ＲＣＳＬが選択されると接地用トランジスタ２６がタ
ーンオンして出力用トランジスタ２７、２８はセンスア
ンプの役割をする。例えば、メモリーセル２０のデータ
が“１”の場合は、出力用トランジスタ２７がターンオ
ンし、出力用トランジスタ２８はターンオフして（伝送
用トランジスタ３５、３６がターンオンすると）データ
入出力線３７の電位が接地電圧レベルとなる。メモリー
セル２０のデータが“０”の場合にはこの逆となり、デ
ータ入出力線３８の電位が接地電圧レベルとなることは
容易に理解することができる。その後、このデータは入
出力センスアンプ３９を通じてチップ外部に出力され
る。
ある場合には、メモリーセル２０のデータが、ターンオ
ンした第１分離トランジスタ２３、２４を通じてビット
線２１、２２に伝送されビット線センスアンプ２５で増
幅される。そして、第２分離トランジスタ３１、３２が
ターンオンすると、増幅されたデータは副入出力線３
３、３４に伝送され、出力用トランジスタ２７、２８の
ゲートに印加される。このとき、読出し用のカラム選択
線ＲＣＳＬが選択されると接地用トランジスタ２６がタ
ーンオンして出力用トランジスタ２７、２８はセンスア
ンプの役割をする。例えば、メモリーセル２０のデータ
が“１”の場合は、出力用トランジスタ２７がターンオ
ンし、出力用トランジスタ２８はターンオフして（伝送
用トランジスタ３５、３６がターンオンすると）データ
入出力線３７の電位が接地電圧レベルとなる。メモリー
セル２０のデータが“０”の場合にはこの逆となり、デ
ータ入出力線３８の電位が接地電圧レベルとなることは
容易に理解することができる。その後、このデータは入
出力センスアンプ３９を通じてチップ外部に出力され
る。
【００１２】一方、メモリーセル２０にデータを書込む
場合を観察してみると、所定のデータがデータ入出力線
３７、３８に入力された後に伝送用トランジスタ３５、
３６がターンオンし、書込み用のカラム選択線ＷＣＳＬ
が選択され入力用トランジスタ２９、３０がターンオン
すると、データ入出力線３７、３８のデータが副入出力
線３３、３４に伝送される。そして、第２分離トランジ
スタ３１、３２がターンオンすると、ビット線２１、２
２にデータが伝送され、ビット線センスアンプ２５で電
位が増幅された後に第１分離トランジスタ２３、２４を
通じてメモリーセル２０に記憶される。
場合を観察してみると、所定のデータがデータ入出力線
３７、３８に入力された後に伝送用トランジスタ３５、
３６がターンオンし、書込み用のカラム選択線ＷＣＳＬ
が選択され入力用トランジスタ２９、３０がターンオン
すると、データ入出力線３７、３８のデータが副入出力
線３３、３４に伝送される。そして、第２分離トランジ
スタ３１、３２がターンオンすると、ビット線２１、２
２にデータが伝送され、ビット線センスアンプ２５で電
位が増幅された後に第１分離トランジスタ２３、２４を
通じてメモリーセル２０に記憶される。
【００１３】図５のようなデータ伝送回路は、ビット線
２１、２２の電位をデータ入出力線３７、３８に伝送す
る副入出力線３３、３４が出力用トランジスタ２７、２
８のゲートに直接接続されるような構造としたことで、
データの出力速度は図３の回路より改善されたが、読出
し動作及び書込み動作時に電圧降下が発生する問題が残
っている。すなわち、読出し動作時、ビット線２１、２
２のデータがデータ入出力線３７、３８に伝送されるま
でには２個のＮＭＯＳトランジスタ３１、３５（又は３
２、３６）を通過しなければならないので、これによる
２ＶTH（ＶTHはＮＭＯＳトランジスタのしきい電圧）程
の電圧降下が発生する。
２１、２２の電位をデータ入出力線３７、３８に伝送す
る副入出力線３３、３４が出力用トランジスタ２７、２
８のゲートに直接接続されるような構造としたことで、
データの出力速度は図３の回路より改善されたが、読出
し動作及び書込み動作時に電圧降下が発生する問題が残
っている。すなわち、読出し動作時、ビット線２１、２
２のデータがデータ入出力線３７、３８に伝送されるま
でには２個のＮＭＯＳトランジスタ３１、３５（又は３
２、３６）を通過しなければならないので、これによる
２ＶTH（ＶTHはＮＭＯＳトランジスタのしきい電圧）程
の電圧降下が発生する。
【００１４】これは、出力用トランジスタ２７、２８が
相補的なスイッチング動作をする時のスイッチング時点
の遅延を招来し〔図７に示すように、φＳＡＥ（第１分
離トランジスタ３１、３２の制御信号）が電源電圧ＶCC
レベルにエネイブルされて第１分離トランジスタ３１、
３２がターンオンしても、ビット線センスアンプ２５が
ビット線２１、２２の電位差を十分に増幅した後に副入
出力線３３、３４の電位差は発生されるので、読出し用
のカラム選択線ＲＣＳＬの信号のエネイブル時点はそれ
だけ遅延する〕、その結果、データアクセス時間が長く
なる。
相補的なスイッチング動作をする時のスイッチング時点
の遅延を招来し〔図７に示すように、φＳＡＥ（第１分
離トランジスタ３１、３２の制御信号）が電源電圧ＶCC
レベルにエネイブルされて第１分離トランジスタ３１、
３２がターンオンしても、ビット線センスアンプ２５が
ビット線２１、２２の電位差を十分に増幅した後に副入
出力線３３、３４の電位差は発生されるので、読出し用
のカラム選択線ＲＣＳＬの信号のエネイブル時点はそれ
だけ遅延する〕、その結果、データアクセス時間が長く
なる。
【００１５】また、書込み動作時、所定のデータがデー
タ入出力線３７、３８からビット線２１、２２に伝送さ
れるまでには３個のＮＭＯＳトランジスタ３５、２９、
３１または３６、３０、３２を通過しなければならない
ので、これによる３ＶTH程の電圧降下が発生する。
タ入出力線３７、３８からビット線２１、２２に伝送さ
れるまでには３個のＮＭＯＳトランジスタ３５、２９、
３１または３６、３０、３２を通過しなければならない
ので、これによる３ＶTH程の電圧降下が発生する。
【００１６】上記のような問題点を防止するため、図５
のような回路は第１及び第２分離トランジスタ２３、２
４及び３１、３２と伝送用トランジスタ３５、３６のゲ
ートに印加される電圧が電源電圧ＶCCより高電圧でなけ
ればならない。したがって、このための昇圧回路（図示
されていない）を具備する必要がある。これは集積度の
低下という新たな問題を発生し、今後の超高集積半導体
メモリー素子に適用するのは困難になる。
のような回路は第１及び第２分離トランジスタ２３、２
４及び３１、３２と伝送用トランジスタ３５、３６のゲ
ートに印加される電圧が電源電圧ＶCCより高電圧でなけ
ればならない。したがって、このための昇圧回路（図示
されていない）を具備する必要がある。これは集積度の
低下という新たな問題を発生し、今後の超高集積半導体
メモリー素子に適用するのは困難になる。
【００１７】
【発明が解決しようとする課題】したがって本発明の目
的は、高速動作と高集積化を両立したデータ伝送回路を
提供することにある。
的は、高速動作と高集積化を両立したデータ伝送回路を
提供することにある。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、所定のデータを記憶する多数のメモ
リーセルをもった複数のメモリーセルアレイブロック
と、隣接したメモリーセルアレイブロックに共通に連結
されるビット線と、ビット線に設置されて連結されたメ
モリーセルアレイブロックの何れかを選択するための分
離トランジスタと、ビット線対の電位差を増幅するセン
スアンプと、を具備する半導体メモリー装置におけるデ
ータ伝送回路において、メモリーセルのデータをチップ
外部に入出力するための共通入出力線と、この共通入出
力線とビット線との間にチャネルが連結され、第１制御
信号によって動作して共通入出力線のデータをビット線
に伝送する入力手段と、ビット線に制御端子が接続さ
れ、共通入出力線にチャネルの一端が接続されて、第２
制御信号により感知したビット線の電位状態を共通入出
力線に伝送する出力手段と、から構成されるデータ伝送
回路であることを特徴とする。また、第１制御信号が書
込み用のカラム選択線ＷＣＳＬの信号であり、第２制御
信号が読出し用のカラム選択線ＲＣＳＬの信号であるこ
とを特徴とする。
るために本発明は、所定のデータを記憶する多数のメモ
リーセルをもった複数のメモリーセルアレイブロック
と、隣接したメモリーセルアレイブロックに共通に連結
されるビット線と、ビット線に設置されて連結されたメ
モリーセルアレイブロックの何れかを選択するための分
離トランジスタと、ビット線対の電位差を増幅するセン
スアンプと、を具備する半導体メモリー装置におけるデ
ータ伝送回路において、メモリーセルのデータをチップ
外部に入出力するための共通入出力線と、この共通入出
力線とビット線との間にチャネルが連結され、第１制御
信号によって動作して共通入出力線のデータをビット線
に伝送する入力手段と、ビット線に制御端子が接続さ
れ、共通入出力線にチャネルの一端が接続されて、第２
制御信号により感知したビット線の電位状態を共通入出
力線に伝送する出力手段と、から構成されるデータ伝送
回路であることを特徴とする。また、第１制御信号が書
込み用のカラム選択線ＷＣＳＬの信号であり、第２制御
信号が読出し用のカラム選択線ＲＣＳＬの信号であるこ
とを特徴とする。
【００１９】
【作用】以上のような構成とすることで、センスアンプ
での増幅を待たずにビット線のデータを出力手段を介し
て即座に共通入出力線に伝送可能となり、また、伝送時
に通過するトランジスタを減らすことで電圧降下の防止
にもなる。さらに、共通入出力線からビット線へ入力手
段を介してデータを伝送するようにしたことで、データ
が通過するトランジスタを減らすことができ、より高レ
ベルの電位で伝送可能となる。
での増幅を待たずにビット線のデータを出力手段を介し
て即座に共通入出力線に伝送可能となり、また、伝送時
に通過するトランジスタを減らすことで電圧降下の防止
にもなる。さらに、共通入出力線からビット線へ入力手
段を介してデータを伝送するようにしたことで、データ
が通過するトランジスタを減らすことができ、より高レ
ベルの電位で伝送可能となる。
【００２０】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。本発明によるデータ伝送回路の主な特徴は、
データが伝送されるデータ入出力線を一対の共通入出力
線としており、入力手段と出力手段を別々に具備し、こ
の入力手段と出力手段は各々異なる制御信号によって動
作する。より詳細には、データ入出力の高速動作を実現
するために、従来のようなセンスアンプとの間の分離ト
ランジスタや副入出力線をなくし、出力用トランジスタ
のゲートをビット線に直接接続し、入力用トランジスタ
のチャネルを共通入出力線とビット線との間に直接連結
した。また、高集積化の実現のためにデータ入出力線を
一対の共通入出力線とし、以上によりトランジスタの個
数を減少させた。
説明する。本発明によるデータ伝送回路の主な特徴は、
データが伝送されるデータ入出力線を一対の共通入出力
線としており、入力手段と出力手段を別々に具備し、こ
の入力手段と出力手段は各々異なる制御信号によって動
作する。より詳細には、データ入出力の高速動作を実現
するために、従来のようなセンスアンプとの間の分離ト
ランジスタや副入出力線をなくし、出力用トランジスタ
のゲートをビット線に直接接続し、入力用トランジスタ
のチャネルを共通入出力線とビット線との間に直接連結
した。また、高集積化の実現のためにデータ入出力線を
一対の共通入出力線とし、以上によりトランジスタの個
数を減少させた。
【００２１】本発明によるデータ伝送回路の実施例を図
１に示し、これによる読出し動作のタイミング図を図２
に示した。では、図１の実施例の構成を説明する。
１に示し、これによる読出し動作のタイミング図を図２
に示した。では、図１の実施例の構成を説明する。
【００２２】図１に示した回路は、所定のデータを記憶
するメモリーセル６１、６２と、メモリーセル６１、６
２に連結された一対のビット線６５、６６と、メモリー
セル６１、６２を分離する分離トランジスタ６７、６
８、６９、７０と、ビット線６５、６６の電位差を増幅
するセンスアンプ７３と、データの伝送が相補的に行な
われる一対の入出力線７１、７２と、入出力線７２（又
は７１）とビット線６５との間にチャネルが連結され、
書込み用カラム選択線ＷＣＳＬにゲートが接続された入
力用トランジスタ７７と、入出力線７１（又は７２）と
ビット線６６との間にチャネルが連結され、書込み用カ
ラム選択線ＷＣＳＬにゲートが接続された入力用トラン
ジスタ７８と、接地電圧端にチャネルの一端が接続さ
れ、読出し用カラム選択線ＲＣＳＬにゲートが接続され
た放電用トランジスタ７４と、放電用トランジスタ７４
のチャネルの他端と入出力線７２（又は７１）との間に
チャネルが連結され、ビット線６５にゲートが接続され
た出力用トランジスタ７５と、放電用トランジスタ７４
のチャネルの他端と入出力線７１（又は７２）との間に
チャネルが連結され、ビット線６６にゲートが接続され
た出力用トランジスタ７６と、から構成される。
するメモリーセル６１、６２と、メモリーセル６１、６
２に連結された一対のビット線６５、６６と、メモリー
セル６１、６２を分離する分離トランジスタ６７、６
８、６９、７０と、ビット線６５、６６の電位差を増幅
するセンスアンプ７３と、データの伝送が相補的に行な
われる一対の入出力線７１、７２と、入出力線７２（又
は７１）とビット線６５との間にチャネルが連結され、
書込み用カラム選択線ＷＣＳＬにゲートが接続された入
力用トランジスタ７７と、入出力線７１（又は７２）と
ビット線６６との間にチャネルが連結され、書込み用カ
ラム選択線ＷＣＳＬにゲートが接続された入力用トラン
ジスタ７８と、接地電圧端にチャネルの一端が接続さ
れ、読出し用カラム選択線ＲＣＳＬにゲートが接続され
た放電用トランジスタ７４と、放電用トランジスタ７４
のチャネルの他端と入出力線７２（又は７１）との間に
チャネルが連結され、ビット線６５にゲートが接続され
た出力用トランジスタ７５と、放電用トランジスタ７４
のチャネルの他端と入出力線７１（又は７２）との間に
チャネルが連結され、ビット線６６にゲートが接続され
た出力用トランジスタ７６と、から構成される。
【００２３】このような構成において、図示されていな
いが、メモリーセル６１、６２は各々隣接したメモリー
セルアレイブロックに存在しており、一つのデータ伝送
回路が二つのメモリーセルアレイブロックを担当するよ
うになっている。
いが、メモリーセル６１、６２は各々隣接したメモリー
セルアレイブロックに存在しており、一つのデータ伝送
回路が二つのメモリーセルアレイブロックを担当するよ
うになっている。
【００２４】以下、実施例の動作を図２を参照して説明
する。先ず、読出し動作を説明する。尚、出力用トラン
ジスタ７５、７６は図５の出力用トランジスタ２７、２
８と同様の動作をすることは容易に理解できよう。ワー
ド線６３が選択されてメモリーセル６１のデータがビッ
ト線６５に伝送され、これにより生じたビット線６５、
６６の電位差をセンスアンプ７３が増幅する。同時に読
出し用カラム選択線ＲＣＳＬが選択されると、放電用ト
ランジスタ７４がターンオンして出力用トランジスタ７
５、７６は電流センスアンプのように動作する。すなわ
ち、図２に示すように、入出力線７１の電位は出力用ト
ランジスタ７６がターンオフしているのでそのまま維持
され、入出力線７２の電位は出力用トランジスタ７５が
ターンオンしているので、放電用トランジスタ７４を通
じて接地電圧端に放電される。その後、入出力線７１、
７２の電位差はセンスアンプ７９によりさらに増幅され
てチップ外部に出力される。
する。先ず、読出し動作を説明する。尚、出力用トラン
ジスタ７５、７６は図５の出力用トランジスタ２７、２
８と同様の動作をすることは容易に理解できよう。ワー
ド線６３が選択されてメモリーセル６１のデータがビッ
ト線６５に伝送され、これにより生じたビット線６５、
６６の電位差をセンスアンプ７３が増幅する。同時に読
出し用カラム選択線ＲＣＳＬが選択されると、放電用ト
ランジスタ７４がターンオンして出力用トランジスタ７
５、７６は電流センスアンプのように動作する。すなわ
ち、図２に示すように、入出力線７１の電位は出力用ト
ランジスタ７６がターンオフしているのでそのまま維持
され、入出力線７２の電位は出力用トランジスタ７５が
ターンオンしているので、放電用トランジスタ７４を通
じて接地電圧端に放電される。その後、入出力線７１、
７２の電位差はセンスアンプ７９によりさらに増幅され
てチップ外部に出力される。
【００２５】このような読出し動作は、図３の回路のよ
うにビット線の電位が入出力トランジスタ（５、６）の
チャネルを通じて入出力線に伝送される場合より高速で
行われ、また、図５の回路のように２個のＮＭＯＳトラ
ンジスタ（３１、３５又は３２、３６）を通過するとい
う障害が除去されるばかりでなく、これによる電圧降下
が防止できる。
うにビット線の電位が入出力トランジスタ（５、６）の
チャネルを通じて入出力線に伝送される場合より高速で
行われ、また、図５の回路のように２個のＮＭＯＳトラ
ンジスタ（３１、３５又は３２、３６）を通過するとい
う障害が除去されるばかりでなく、これによる電圧降下
が防止できる。
【００２６】次に書込み動作を説明する。例えば、出力
線７１、７２に相補的なデータが載っていると仮定する
と、これは書込み用カラム選択線ＷＣＳＬが選択された
後に入力用トランジスタ７７、７８を通じてビット線６
５、６６に伝送される。そして、ビット線増幅用のセン
スアンプ７３を通じてレベルアップされてメモリーセル
６１（又は６２）に記憶される。
線７１、７２に相補的なデータが載っていると仮定する
と、これは書込み用カラム選択線ＷＣＳＬが選択された
後に入力用トランジスタ７７、７８を通じてビット線６
５、６６に伝送される。そして、ビット線増幅用のセン
スアンプ７３を通じてレベルアップされてメモリーセル
６１（又は６２）に記憶される。
【００２７】このような書込み動作は、入力用トランジ
スタが一つであり図５の回路に比べてデータが通過する
トランジスタが少ないため、書込み利得が良好になっ
て、より高レベルのデータをビット線に伝送できるばか
りでなく、伝送時間も短くてすむ。
スタが一つであり図５の回路に比べてデータが通過する
トランジスタが少ないため、書込み利得が良好になっ
て、より高レベルのデータをビット線に伝送できるばか
りでなく、伝送時間も短くてすむ。
【００２８】以上のように本発明によるデータ伝送回路
は、データの入出力が高速で行われるばかりでなく、そ
の構成も単純となり高集積化が容易である。特に、デー
タの電圧降下が読出し動作時に発生せず、また、書込み
動作時もデータが１個のＮＭＯＳトランジスタを通過す
るのみであるので問題となる程の電圧降下がなく、図５
の回路で必要とする昇圧回路が必要ない。さらに、図５
の回路では一つのメモリーセルアレイブロックにつき一
つのデータ伝送回路が必要であったが、本発明によれ
ば、二つのメモリーセルアレイブロックが一つのデータ
伝送回路を共有できるようになる。
は、データの入出力が高速で行われるばかりでなく、そ
の構成も単純となり高集積化が容易である。特に、デー
タの電圧降下が読出し動作時に発生せず、また、書込み
動作時もデータが１個のＮＭＯＳトランジスタを通過す
るのみであるので問題となる程の電圧降下がなく、図５
の回路で必要とする昇圧回路が必要ない。さらに、図５
の回路では一つのメモリーセルアレイブロックにつき一
つのデータ伝送回路が必要であったが、本発明によれ
ば、二つのメモリーセルアレイブロックが一つのデータ
伝送回路を共有できるようになる。
【００２９】図１に示した本発明によるデータ伝送回路
は、本発明の思想を実現した最適の実施例であり、場合
によっては本発明の技術的な範疇を外れない限り入力、
出力用トランジスタの制御信号を変更することもでき、
またその構成素子も変更可能である。
は、本発明の思想を実現した最適の実施例であり、場合
によっては本発明の技術的な範疇を外れない限り入力、
出力用トランジスタの制御信号を変更することもでき、
またその構成素子も変更可能である。
【００３０】
【発明の効果】以上述べてきたように本発明によれば、
従来の半導体メモリー装置における課題であったチップ
の高速動作と高集積化の両立を実現することができ、こ
れは今後の半導体メモリー装置のコンパクト化及びデー
タアクセス時間の短縮に多大な貢献をするであろう。
従来の半導体メモリー装置における課題であったチップ
の高速動作と高集積化の両立を実現することができ、こ
れは今後の半導体メモリー装置のコンパクト化及びデー
タアクセス時間の短縮に多大な貢献をするであろう。
【図１】本発明によるデータ伝送回路の実施例を示す回
路図。
路図。
【図２】図１の回路の読出し動作のタイミング図。
【図３】従来のデータ伝送回路の実施例を示す回路図。
【図４】図３の回路の読出し動作のタイミング図。
【図５】従来のデータ伝送回路の別の実施例を示す回路
図。
図。
【図６】図５の回路のメモリーセルアレイブロックへの
接続状態を示す回路図。
接続状態を示す回路図。
【図７】図５の回路の読出し動作のタイミング図。
６１、６２ メモリーセル ６３、６４ ワード線 ６５、６６ ビット線 ６７、６８、６９、７０ 分離トランジスタ ７１、７２ 共通入出力線 ７３ センスアンプ ７４ 放電用トランジスタ ７５、７６ 出力用トランジスタ ７７、７８ 入力用トランジスタ ＲＣＳＬ 読出し用カラム選択線 ＷＣＳＬ 書込み用カラム選択線
Claims (9)
- 【請求項１】 所定のデータを記憶する多数のメモリー
セルをもつ複数のメモリーセルアレイブロックと、隣接
したメモリーセルアレイブロックに共通に連結されたビ
ット線対と、このビット線対に設置されてメモリーセル
アレイブロックの何れかを選択するための分離トランジ
スタと、ビット線対の電位差を増幅するセンスアンプ
と、を具備した半導体メモリー装置におけるデータ伝送
回路であって、 隣接したメモリーセルブロックの各メモリーセルのデー
タを共通して伝送する共通入出力線対と、 共通入出力線とビット線との間にチャネルが連結され、
所定の制御信号によって動作して共通入出力線のデータ
をビット線に伝送する入力手段と、 ビット線に制御端子が接続されると共に共通入出力線に
チャネルの一端が接続され、所定の動作信号に応じてビ
ット線の電位状態を共通入出力線に伝送する出力手段
と、から成るデータ伝送回路。 - 【請求項２】 入力手段が、入出力線とビット線との間
にチャネルが連結され、且つ所定の制御信号がゲートに
印加される２個の入力用トランジスタで構成される請求
項１記載のデータ伝送回路。 - 【請求項３】 所定の制御信号が書込み用カラム選択線
の信号である請求項２記載のデータ伝送回路。 - 【請求項４】 出力手段が、チャネルの一端が接地電圧
端に接続され且つゲートに所定の動作信号が印加される
放電用トランジスタと、チャネルが放電用トランジスタ
のチャネルの他端と入出力線との間に連結され且つゲー
トがビット線に接続された２個の出力用トランジスタ
と、から構成される請求項１記載のデータ伝送回路。 - 【請求項５】 所定の動作信号が読出し用カラム選択線
の信号である請求項４記載のデータ伝送回路。 - 【請求項６】 所定のデータを記憶する多数のメモリー
セルをもった複数のメモリーセルアレイブロックと、隣
接したメモリーセルアレイブロックに共通に連結される
ビット線対と、このビット線対に設置されてメモリーセ
ルアレイブロックの何れかを選択するための分離トラン
ジスタと、ビット線対の電位差を増幅するセンスアンプ
と、を具備する半導体メモリー装置におけるデータ伝送
回路であって、 データの伝送が相補的に行われる第１及び第２入出力線
と、 第１（又は第２）入出力線とビット線対の一方との間に
チャネルが連結され、第１制御信号がゲートに印加され
る入力用第１トランジスタと、 第２（又は第１）入出力線とビット線対の他方との間に
チャネルが連結され、第１制御信号がゲートに印加され
る入力用第２トランジスタと、 接地電圧端にチャネルの一端が接続され、第２制御信号
がゲートに印加される放電用トランジスタと、 放電用トランジスタのチャネルの他端と第１（又は第
２）入出力線との間にチャネルが連結され、ビット線対
の一方にゲートが接続された出力用第１トランジスタ
と、 放電用トランジスタのチャネルの他端と第２（又は第
１）入出力線との間にチャネルが連結され、ビット線対
の他方にゲートが接続された出力用第２トランジスタ
と、から成るデータ伝送回路。 - 【請求項７】 第１制御信号が発生するときには第２制
御信号は発生されず、第２制御信号が発生するときには
第１制御信号は発生されない請求項６記載のデータ伝送
回路。 - 【請求項８】 第１制御信号が書込み用カラム選択線の
信号であり、第２制御信号が読出し用カラム選択線の信
号である請求項６記載のデータ伝送回路。 - 【請求項９】 放電用トランジスタが、第２制御信号の
エネイブル時に、出力用第１トランジスタと出力用第２
トランジスタの相補的な動作を発生させる請求項６記載
のデータ伝送回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910013283A KR940007640B1 (ko) | 1991-07-31 | 1991-07-31 | 공통 입출력선을 가지는 데이타 전송회로 |
| KR13283/1991 | 1991-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536267A JPH0536267A (ja) | 1993-02-12 |
| JPH0713867B2 true JPH0713867B2 (ja) | 1995-02-15 |
Family
ID=19318127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31625791A Expired - Fee Related JPH0713867B2 (ja) | 1991-07-31 | 1991-11-29 | 半導体メモリー装置におけるデータ伝送回路 |
Country Status (7)
| Country | Link |
|---|---|
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| JP (1) | JPH0713867B2 (ja) |
| KR (1) | KR940007640B1 (ja) |
| DE (1) | DE4137721C2 (ja) |
| FR (1) | FR2680025B1 (ja) |
| GB (1) | GB2258328B (ja) |
| IT (1) | IT1252012B (ja) |
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|---|---|---|---|---|
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
| US5754478A (en) * | 1993-04-20 | 1998-05-19 | Micron Technology, Inc. | Fast, low power, write scheme for memory circuits using pulsed off isolation device |
| DE69626469T2 (de) * | 1995-11-29 | 2003-10-30 | Texas Instruments Inc | Leseverstärker für oder in Beziehung auf Halbleiterspeicheranordnungen |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6066869A (en) | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6025225A (en) | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US5963469A (en) | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6043527A (en) * | 1998-04-14 | 2000-03-28 | Micron Technology, Inc. | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device |
| JP2000100172A (ja) | 1998-07-22 | 2000-04-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| JP2000243086A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6115278A (en) | 1999-02-09 | 2000-09-05 | Silicon Graphics, Inc. | Memory system with switching for data isolation |
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| US6754119B2 (en) * | 2001-07-26 | 2004-06-22 | Samsung Electronics Co., Ltd. | Sense amplifier for memory device |
| US7082064B2 (en) * | 2004-01-29 | 2006-07-25 | Micron Technology, Inc. | Individual I/O modulation in memory devices |
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Family Cites Families (8)
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|---|---|---|---|---|
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
| JPS63898A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01158694A (ja) * | 1987-12-15 | 1989-06-21 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
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| JPH02246516A (ja) * | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 半導体装置 |
| JP3101297B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
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-
1991
- 1991-07-31 KR KR1019910013283A patent/KR940007640B1/ko not_active IP Right Cessation
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- 1991-11-15 DE DE4137721A patent/DE4137721C2/de not_active Expired - Fee Related
- 1991-11-20 FR FR9114308A patent/FR2680025B1/fr not_active Expired - Fee Related
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