FR2680025A1 - Circuit de transmission de donnees comportant une ligne d'entree/sortie commune. - Google Patents

Circuit de transmission de donnees comportant une ligne d'entree/sortie commune. Download PDF

Info

Publication number
FR2680025A1
FR2680025A1 FR9114308A FR9114308A FR2680025A1 FR 2680025 A1 FR2680025 A1 FR 2680025A1 FR 9114308 A FR9114308 A FR 9114308A FR 9114308 A FR9114308 A FR 9114308A FR 2680025 A1 FR2680025 A1 FR 2680025A1
Authority
FR
France
Prior art keywords
input
output
lines
channel
bit lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9114308A
Other languages
English (en)
Other versions
FR2680025B1 (fr
Inventor
Jeon Jun-Young
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of FR2680025A1 publication Critical patent/FR2680025A1/fr
Application granted granted Critical
Publication of FR2680025B1 publication Critical patent/FR2680025B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Abstract

Il est divulgué un circuit de transmission de données d'un circuit intégré à semiconducteurs capable de réaliser un degré d'intégration élevé et une vitesse de fonctionnement élevée. Une ligne d'entrée/sortie de données est réalisée sous forme d'une paire de lignes d'entrée/sortie communes (71 et 72), et des transistors d'entrée (77 et 78) sont réalisés sous forme d'une paire. Le potentiel des lignes de bit (65 et 66) ne sont pas transférés aux lignes d'entrée/sortie (71 et 72) par l'intermédiaire de canaux des transistors de sortie (75 et 76), mais transférés à des bornes de commande des transistors de sortie (75 et 76) connectés aux lignes d'entrée/sortie (71 et 72), pour avoir accès ainsi à une donnée prédéterminée au moyen de l'opération de lecture des transistors de sortie (75 et 76). Par conséquent, l'entrée/sortie de données peut être effectuée à vitesse élevée et sa structure est compacte, en améliorant par ce moyen le degré d'intégration d'un circuit intégré à semiconducteurs.

Description

i
CIRCUIT DE TRANSMISSION DE DONNÉES
COMPORTANT UNE LIGNE D'ENTRÉE/SORTIE COMMUNE
La présente invention se rapporte à un circuit de transmission de données d'une mémoire vive dynamique (DRAM) dans un circuit intégré à semiconducteurs, et plus particulièrement à un circuit de transmission de données capable d'un fonctionnement à haute vitesse avec un haut
degré d'intégration.
Récemment, s'est développé un besoin pour à la fois une intégration à grande échelle d'un circuit intégré à semiconducteurs et un fonctionnement à vitesse élevée d'un élément de celui-ci Cependant, si une intégration à grande échelle du circuit intégré à semiconducteurs est obtenue, il est difficile pour l'élément de fonctionner à vitesse élevée, et si le fonctionnement à vitesse élevée de l'élément est obtenu, il est difficile de réaliser le
circuit à semiconducteurs avec un haut degré d'intégration.
Par conséquent l'obtention simultanée du fonctionnement à vitesse élevée et du degré élevé d'intégration est l'un des problèmes à résoudre dans le domaine des circuits intégrés à semiconducteurs En particulier, c'est un fait bien connu que dans un circuit de transmission de données concerné directement par un fonctionnement à vitesse élevée et un degré d'intégration élevé, il reste à inventer un procédé de fabrication amélioré du circuit de transmission et une disposition améliorée de chacun des éléments à l'intérieur, afin de procurer un circuit intégré à semiconducteurs d'un degré d'intégration plus élevé et d'une vitesse de
fonctionnement plus haute qu'actuellement.
La figure 1 représente un schéma d'un circuit de transmission de données classique, et la figure 2 montre un chronogramme représentant l'opération de lecture du circuit de la figure 1 Le circuit de la figure 1 est constitué de cellules de mémoire 9 et 10, de lignes de mot 11 et 12, de lignes de bit 15 et 16, d'un amplificateur de lecture (S/A) 7 pour lire les lignes de bit 15 et 16, de transistors d'isolation 1, 2, 3 et 4 pour isoler respectivement les cellules de mémoire 9 et 10, de transistors d'entrée/sortie (I/O) 5 et 6 comportant un canal, l'une des bornes du canal étant connectée respectivement aux lignes de bit 15 et 16, de lignes d'entrée/sortie communes 13 et 14 connectées à l'autre borne du canal des transistors d'entrée/sortie 5 et 6, respectivement, et un amplificateur de lecture de ligne d'entrée/sortie 8 pour lire les lignes d'entrée/sortie 13
et 14.
Le fonctionnement du circuit de la figure 1 est décrit en relation avec la figure 2 Lors de la lecture de la donnée mémorisée dans la cellule 9, les transistors d'isolation 1 et 2 connectés à la cellule de mémoire 9 sont rendus conducteurs, et les transistors d'isolation 3 et 4 sont bloqués De plus, la ligne de mot 11 de la cellule de mémoire 9 est sélectionnée de sorte que la donnée de la
cellule de mémoire 9 est transférée à la ligne de bit 15.
Ainsi, le potentiel des lignes de bit 15 et 16 est différent, et la différence de potentiel entre les lignes de bit 15 et 16 est amplifiée au moyen de l'amplificateur de lecture 7 Ensuite, chaque donnée des lignes de bit 15 et 16 est transférée aux lignes d'entrée/sortie 13 et 14 par l'intermédiaire des transistors d'entrée/sortie 5 et 6 si un signal de ligne de sélection de colonne CSL de niveau logique "haut" est appliqué aux grilles des transistors d'entrée/sortie 5 et 6 La différence de potentiel de la donnée dans les lignes d'entrée/sortie 13 et 14, qui est réduite par la capacité parasite des lignes d'entrée/sortie 13 et 14, est de nouveau amplifiée au moyen de l'amplificateur de lecture d'entrée/sortie 8 La particularité principale de ce circuit de transmission de données se trouve dans le fait que les lignes de bit 15 et 16 et les lignes d'entrée/sortie 13 et 14 sont connectées à la source et au drain des transistors d'entrée/sortie 5 et 6 Par conséquent, puisque le signal de ligne de sélection de colonne CSL doit être sélectionné après que la différence de potentiel des lignes de bit 15 et 16 ait été suffisamment amplifiée, il se produit une diminution de la vitesse de sortie provoquée par le temps de retard de la ligne de sélection de colonne CSL A savoir, comme cela est représenté à la figure 2, lorsque la différence de potentiel AVBL des lignes de bit BL et BL est approximativement 1 V, le signal de ligne de sélection de colonne CSL est activé à un niveau logique "haut" En outre, puisque la donnée transférée aux lignes d'entrée/sortie 13 et 14 traverse les transistors d'entrée/sortie 5 et 6, la tension chute d'autant que la tension de seuil des transistors d'entrée/sortie 5 et 6, est produite En plus, lorsque les transistors d'entrée/sortie 5 et 6 sont rendus conducteurs, puisque les lignes d'entrée/sortie 13 et 14 et les lignes de bit 15 et 16 sont connectées aux transistors d'entrée/sortie 5 et 6, la capacité parasite est amplifiée, et la différence de potentiel de la donnée transférée aux lignes d'entrée/sortie 13 et 14 est davantage diminuée Ce dont il résulte, que la possibilité de détection de l'amplificateur
de lecture d'entrée/sortie 8 est détériorée.
La figure 3 montre un schéma d'un autre circuit de transmission de données classique Le circuit est divulgué dans "Symposium 1991 sur les circuits VLSI (à très haut degré d'intégration)", Texas Instruments, Inc, une publication sur une DRAM de 64 méga La particularité du circuit de la figure 3 réside dans le fait que la donnée d'une cellule de mémoire 20 n'est pas directement transférée aux lignes d'entrée/sortie 37 et 38 mais est transférée aux grilles des transistors de sortie 27 et 28, ce dont il résulte que la vitesse de transfert de la donnée devient plus rapide, et que la diminution de potentiel provoquée par le chargement des lignes de bit 21 et 22 ne
se produit pas.
Le circuit de transmission de données de la figure 3 comprend une cellule de mémoire 20, des premiers transistors d'isolation 23 et 24, des lignes de bit 21 et 22, un amplificateur de lecture de ligne de bit 25, des lignes secondaires d'entrée/sortie 33 et 34, des seconds transistors d'isolation 31 et 32 pour isoler ou connecter les lignes de bit 21 et 22 et les lignes secondaires d'entrée/sortie 33 et 34, un transistor de masse 26, des transistors de sortie 27 et 28, des transistors d'entrée 29 et 30, des transistors de transfert 35 et 36, des lignes d'entrée/sortie de données 37 et 38, et un amplificateur de lecture de ligne d'entrée/sortie 39 pour lire les lignes
d'entrée/sortie de données 37 et 38.
Une zone de mémoire 40 représentée en ligne tiretée fait partie d'un bloc de zones de mémoire donné, qui est représenté à la figure 4 En se référant à la figure 4, il sera apprécié pourquoi les seconds transistors d'isolation 31 et 32 de la figure 3 sont mis en place A savoir, dans le bloc de zones de mémoire de la figure 4, une pluralité de cellules de mémoire existe et chaque ligne de bit est connectée à chaque cellule de mémoire Par conséquent, il est seulement nécessaire de commander les seconds transistors d'isolation pour sélectionner une ligne de bit
donnée parmi ces lignes de bit.
En se référant à la figure 5 représentant un chronogramme du fonctionnement de la figure 3 pendant l'opération de lecture, les caractéristiques de
fonctionnement de la figure 3 vont être décrites en détail.
Dans ce cas, il doit être noté que, puisque les transistors de sortie 27 et 28 pour la lecture et les transistors d'entrée 29 et 30 pour l'écriture, sont prévus séparés, un signal de ligne de sélection de colonne de lecture RCSL et un signal de ligne de sélection de colonne d'écriture WCSL, pour commander respectivement ces transistors sont appliqués de manière séparée L'opération de lecture de la donnée de lacellule de mémoire 20 est la suivante Les premiers transistors d'isolation 23 et 24 sont rendus conducteurs, et la donnée de la cellule de mémoire 20 est transférée à la ligne de bit 21 Ainsi la différence de potentiel entre les lignes de bit 21 et 22 est amplifiée par l'amplificateur de lecture 25 Si les seconds transistors d'isolation 31 et 32 sont rendus conducteurs, la donnée est transférée aux lignes secondaires d'entrée/sortie 33 et 34, et elle est en outre transférée aux grilles des transistors de sortie 27 et 28 A ce moment, si le signal de ligne de sélection de colonne de lecture RCSL est sélectionné, le transistor de masse 26 est rendu conducteur et les transistors de sortie 27 et 28
viennent à fonctionner comme un amplificateur de lecture.
En d'autres termes, par exemple, si la donnée de la cellule de mémoire 20 est " 1 " logique, le transistor de sortie 27 est rendu conducteur et le transistor de sortie 28 est bloqué Dans ce cas, si les transistors de transfert 35 et 36 sont rendus conducteurs, le potentiel de la ligne d'entrée/sortie de données 37 devient le niveau de tension de la masse D'une manière similaire, il sera facilement apprécié que si la donnée de la cellule de mémoire 20 est " O " logique, le potentiel de la ligne d'entrée/sortie de données 38 devient le niveau de tension de la masse Par conséquent les données des lignes d'entrée/sortie 37 et 38 sont transférées à l'extérieur du circuit intégré par l'intermédiaire de l'amplificateur de lecture d'entrée/sortie 39 C'est- à-dire que la donnée de la
cellule de mémoire 20 est lue.
De la même façon, en ce qui concerne l'écriture de la donnée dans la cellule de mémoire 20 après qu'une donnée déterminée ait été transférée sur les lignes d'entrée/sortie de données 37 et 38, d'abord les transistors de transfert 35 et 36 seront rendus conducteurs Si le signal de ligne de sélection de colonne d'écriture WCSL est sélectionné et si les transistors d'entrée 29 et 30 sont rendus conducteurs, la donnée des lignes d'entrée/sortie 37 et 38 est transférée aux lignes secondaires d'entrée/sortie 33 et 34 Si les seconds transistors d'isolation 31 et 32 sont rendus conducteurs, la donnée est transférée aux lignes de bit 21 et 22, et la différence de potentiel de la donnée est amplifiée dans l'amplificateur de lecture de ligne de bit 25 Ensuite, la donnée est mémorisée dans la cellule de mémoire 20 par l'intermédiaire des premiers transistors d'isolation 23 et 24. Dans le circuit de transmission de données représenté à la figure 3, puisque les lignes secondaires d'entrée/sortie 33 et 34 transférant le potentiel des lignes de bit 21 et 22 aux lignes d'entrée/sortie de données 37 et 38, sont connectées directement aux grilles des transistors de sortie 27 et 28, la vitesse de sortie de la donnée est améliorée par comparaison avec le circuit de la figure 1 Cependant, pendant l'opération de lecture et d'écriture, une chute de tension est produite D'une manière plus détaillée, pendant l'opération de lecture, puisque, afin de transférer la donnée aux lignes d'entrée/sortie de données 37 et 38, la donnée des lignes de bit 21 et 22 doit traverser deux transistors NMOS (semiconducteur à grille isolée par oxyde métallique de type N) 31 et 35, et 32 et 36, respectivement, une chute de tension aussi importante que 2 VTH (o VTH est la tension de seuil d'un transistor NMOS) est produite Ceci entraîne le retard de l'instant de commutation lors de l'opération de commutation complémentaire des transistors de sortie 27 et 28 C'est-à-dire, comme cela est montré à la figure 5, que même si un signal OSAE est activé comme niveau de tension d'alimentation VCC, en rendant conducteur par ce moyen les seconds transistors d'isolation 31 et 32, puisque la différence de potentiel entre les lignes secondaires d'entrée/sortie 33 et 34 est augmentée après que le potentiel des lignes de bit 21 et 22 ait été suffisamment amplifié dans l'amplificateur de lecture de ligne de bit , l'instant d'activation du signal de ligne de sélection de colonne de lecture RCSL vient à être retardé Par conséquent, la vitesse d'accès à la donnée devient plus lente En outre, pendant l'opération d'écriture, puisque, afin de transférer la donnée déterminée des lignes d'entrée/sortie de données 37 et 38 aux lignes de bit 21 et 22, la donnée doit passer à travers trois transistors NMOS , 29 et 31, et 36, 30 et 32, une chute de tension aussi
importante que 3 VTH est produite.
Pour éviter les problèmes ci-dessus, dans le circuit montré à la figure 3, la tension appliquée aux grilles des premiers transistors d'isolation 23 et 24, des seconds transistors d'isolation 31 et 32 et des transistors de transfert 35 et 36, doit être plus élevée que la tension d'alimentation Vcc, et un circuit amplificateur à contre
réaction, prédéterminé (non représenté) est nécessaire.
Cependant, puisque ceci conduit à une détérioration du degré d'intégration, la réalisation d'un dispositif de
mémoire à semiconducteurs VLSI futur est difficile.
C'est par conséquent un objectif de l'invention que de créer un circuit de transmission de données capable de réaliser l'intégration élevée d'un élément en réalisant un fonctionnement à haute vitesse de l'entrée/sortie des données. La présente invention propose à cet effet un circuit de transmission de données d'un dispositif de mémoire à semiconducteurs qui comporte des premier et second blocs de zones de mémoire, des lignes de bit BL et BL, des transistors d'isolation, un amplificateur de lecture de ligne de bit, une ligne d'entrée/sortie commune, des moyens d'entrée et des moyens de sortie Les premier et second blocs de zones de mémoire sont constitués d'une pluralité
de cellules de mémoire mémorisant une donnée déterminée.
Les lignes de bit BL et BL sont chacune connectée en commun aux premier et second blocs de zones de mémoire Les transistors d'isolation sont connectés aux lignes de bit BL et BL et servent à sélectionner le premier ou le second bloc de zones de mémoire L'amplificateur de lecture de ligne de bit sert à amplifier la différence de potentiel des lignes de bit BL et BL En outre, la ligne d'entrée/sortie commune transfère en commun les données du premier et du second blocs de zones de mémoire Les moyens d'entrée, pour transférer la donnée de la ligne d'entrée/sortie commune aux lignes de bit BL et BL possèdent un canal connecté entre la ligne d'entrée/sortie commune et les lignes de bit BL et BL, et ils sont mis en oeuvre par un signal de commande donné Et les moyens de sortie comportent une borne connectée aux lignes de bit BL et BL et un canal, l'une des bornes du canal étant connectée à la ligne d'entrée/sortie commune Les moyens de sortie transfèrent l'état de la différence de potentiel des lignes de bit BL et EL, détecté par un signal de mise en oeuvre donné, à la ligne d'entrée/sortie commune Dans ce qui précède, le signal de commande est un signal de ligne de sélection de colonne d'écriture WCSL et le signal de mise en oeuvre est un signal de ligne de sélection de
colonne de lecture RCSL.
Les caractéristiques et avantages de l'invention
ressortiront d'ailleurs de la description qui va suivre à
titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 représente un schéma d'un circuit de transmission de données classique; la figure 2 représente un chronogramme du fonctionnement de lecture du circuit de la figure 1; la figure 3 représente un schéma d'un autre circuit de transmission de données classique; la figure 4 représente une partie d'avantage détaillée du schéma de circuit de la figure 3; la figure 5 représente un chronogramme de l'opération de lecture du circuit de la figure 3; la figure 6 représente un schéma d'un circuit de transmission de données selon la présente invention; et la figure 7 représente un chronogramme de l'opération
de lecture du circuit de la figure 6.
A la figure 6, une ligne d'entrée/sortie de données effectuant le transfert de données est réalisée avec une paire de lignes d'entrée/sortie communes Des moyens d'entrée et de sortie sont prévus séparément et sont mis en oeuvre, respectivement, par des signaux de commande différents A savoir, afin de mettre en oeuvre l'entrée/sortie de données à vitesse élevée, la grille d'un transistor de sortie des moyens de sortie est connectée directement à une ligne de bit, et le canal d'un transistor d'entrée des moyens d'entrée est connecté entre la ligne d'entrée/sortie commune et la ligne de bit En outre, afin de réaliser une intégration élevée du circuit, la ligne d'entrée/sortie de données est réalisée au moyen d'une paire de lignes d'entrée/sortie communes, pour réduire
ainsi le nombre des transistors.
Comme cela est montré, une paire de lignes de bit 65 et 66 sont connectées à des cellules de mémoire 61 et 62 mémorisant, respectivement des données déterminées Des transistors d'isolation 67, 68, 69 et 70 séparent les différentes cellules de mémoire 61 et 62 Un amplificateur de détection 73 amplifie la différence de potentiel d'une paire de lignes de bit 65 et 66 Des première et seconde lignes d'entrée/sortie 71 et 72 effectuent le transfert de données complémentaire Un premier transistor d'entrée 77 possède un canal connecté entre la seconde (ou première) ligne d'entrée/sortie 72 (ou 71) et la ligne de bit 65, et une borne de commande connectée de manière à recevoir un signal de ligne de sélection de colonne d'écriture WCSL, tandis qu'un second transistor d'entrée 78 possède un canal connecté entre la première (ou la seconde) ligne d'entrée/sortie 71 (ou 72) et la ligne de bit 66, et une borne de commande connectée de manière à recevoir le signal de ligne de sélection de colonne d'écriture WCSL Une borne du canal d'un transistor de décharge 74 est connectée à la tension de la masse, avec une borne de commande connectée de manière à recevoir un signal de ligne de sélection de colonne de lecture RCSL Un premier transistor de sortie 75 possède d'un canal connecté entre l'autre borne du canal du transistor à décharge 74 et la seconde (ou la première) ligne d'entrée/sortie 72 (ou 71), et une borne de commande connectée à la ligne de bit 65 Le canal d'un second transistor de sortie 76 est connecté entre l'autre borne du canal du transistor à décharge 74 et la première (ou la seconde) ligne d'entrée/sortie ( 71) (ou 72), une borne de commande étant connectée à la ligne de bit 66 Bien que cela ne soit pas montré sur le dessin, les cellules de mémoire 61 et 62 se trouvent dans les différents blocs de mémoire, respectivement, et un circuit de transmission de
données prend en charge deux blocs de zones de mémoire.
Le fonctionnement du circuit de transmission de données ci-dessus va maintenant être décrit en se référant à la figure 7 Il doit être noté que les transistors de sortie 74 et 76 sont mis en oeuvre comme des transistors de commutation comme cela est montré à la figure 3 Lors de la lecture de la donnée mémorisée dans la cellule de mémoire 61, une ligne de mot 63 est sélectionnée, et la donnée de la cellule de mémoire 61 est transférée à la ligne de bit 65 Puis la différence de potentiel entre les lignes de bit et 66 est amplifiée au moyen de l'amplificateur de lecture 73 Ensuite, si le signal de ligne de sélection de colonne de lecture RCSL est sélectionné, le transistor de décharge 74 est rendu conducteur, et les premier et second transistors de sortie 75 et 76 sont mis en oeuvre en tant qu'amplificateur de lecture En d'autres termes, comme cela est montré à la figure 7, le potentiel de la première ligne d'entrée/sortie 71 conserve son niveau, puisque le second transistor de sortie 76 est bloqué Le potentiel de la seconde ligne de sortie 72 vient au niveau de tension de la masse par l'intermédiaire du transistor de décharge 74,
puisque le premier transistor de sortie 75 est bloqué.
Puis, la différence de potentiel entre les première et seconde lignes d'entrée/sortie 71 et 72 est plus largement amplifiée au moyen de l'amplificateur de lecture 79, et la sortie de l'amplificateur de lecture 79 et transférée à l'extérieur du circuit intégré L'opération de lecture ci-dessus est effectuée à vitesse élevée, plus élevée que lorsque les potentiels des lignes de bit sont transférés à la ligne d'entrée/sortie par l'intermédiaire du canal du transistor d'entrée/sortie, comme cela est montré à la figure 1 De plus, puisqu'il n'y a pas besoin que la donnée il traverse deux transistors NMOS 31 et 35 ou 32 et 36, comme cela est montré à la figure 3, la chute de tension ne se
produit pas.
L'opération d'écriture de données va maintenant être décrite Par exemple, supposons qu'une donnée complémentaire est transmise sur les première et seconde lignes d'entrée/sortie 71 et 72 Puis, si le signal de ligne de sélection de colonne d'écriture WCSL est sélectionné, la donnée des première et seconde lignes d'entrée/sortie 71 et 72 est transférée aux lignes de bit et 66 par l'intermédiaire des premier et second transistors d'entrée 77 et 78 Ensuite, la donnée des lignes de bit 65 et 66 est mémorisée dans la cellule de mémoire 61 (ou 62) comme une donnée de niveau haut, par l'intermédiaire de l'amplificateur de lecture 73 pour amplifier la tension d'une ligne de bit Dans l'opération d'écriture décrite ci-dessus, puisque la donnée traverse seulement un transistor d'entrée, le gain d'écriture est amélioré, une donnée d'un niveau plus élevé que celle de la figure 3 est transférée à la ligne de bit, et le temps de transfert devient plus court par comparaison avec celui du circuit de la figure 3 Ainsi, l'entrée/sortie de données est réalisée à vitesse élevée En outre l'élément de structure du circuit de transmission de données de la présente invention, est simple, en résultat de quoi, une intégration élevée peut être aisément obtenue En particulier, la chute de tension ne se produit pas pendant l'opération de lecture En outre, pendant l'opération d'écriture, la chute de tension est produite à travers seulement un transistor NMOS Par conséquent, il n'y a aucune nécessité pour mettre en place un circuit amplificateur à contre réaction comme cela était nécessaire pour le circuit de la figure 3 De plus, dans le cas du circuit de la figure 3, une paire de lignes d'entrée/sortie de données devait être prévue avec le bloc de zones de mémoire Cependant, dans la présente invention, puisque deux blocs de zones de mémoire se partagent une paire de lignes d'entrée/sortie de données, un circuit de transmission de données prend en charge deux blocs de zones
de mémoire.
Comme cela a été décrit ci-dessus, le circuit de transmission de données selon la présente invention peut simultanément réaliser un fonctionnement à vitesse élevée d'un circuit intégré et un niveau d'intégration élevé dans un circuit intégré à semiconducteurs De plus, ceci apporte une importante contribution à un dessin compact d'un circuit intégré à semiconducteurs futur et au
raccourcissement des temps d'accès aux données.
Bien que l'invention ait été particulièrement montrée et décrite en se référant à des modes de réalisation préférés de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention.

Claims (8)

REVENDICATIONS
1 Circuit de transmission de données pour utilisation dans un dispositif de mémoire à semiconducteurs comportant un premier et un second blocs de zones de mémoire ayant une pluralité de cellules de mémoire ( 61, 62) chacune mémorisant une donnée déterminée, une pluralité de lignes de bit ( 65, 66) chacune connectée en commun auxdits premier et second blocs de zones de mémoire, une pluralité de transistors d'isolation ( 67, 68; 69, 70) connectés auxdites lignes de bit ( 65, 66), pour sélectionner ledit premier ou ledit second bloc de zones de mémoire, et un amplificateur de lecture de lignes de bit ( 73) pour amplifier une différence de potentiel entre l'une desdites lignes de bit et l'autre desdites lignes de bit, caractérisé en ce que ledit circuit comprend: une pluralité de lignes d'entrée/sortie communes ( 71, 72) pour transférer en commun les données desdits premier et second blocs de zones de mémoire; des moyens d'entrée ( 77, 78) comportant un canal connecté entre lesdites lignes d'entrée/sortie communes ( 71, 72) et lesdites lignes de bit ( 65, 66), et pouvant être mis en oeuvre par un signal de commande donné (WCSL), pour transférer les données transportées sur lesdites lignes d'entrée/sortie ( 71, 72) auxdites lignes de bit ( 65, 66); et des moyens de sortie ( 75, 76) comportant une borne de commande connectée auxdites lignes de bit ( 65, 66) et ayant un canal, une borne dudit canal étant connectée auxdites lignes d'entrée/sortie communes ( 71, 72), pour transférer un état de différence de potentiel entre une ligne de bit et l'autre ligne de bit desdites lignes de bit ( 65, 66), auxdites lignes d'entrée/sortie communes ( 71, 72), ledit état pouvant être lu par un signal de mise en oeuvre donné
(RCSL).
2 Circuit selon la revendication 1, caractérisé en ce que ledits moyens d'entrée sont composés de: un premier transistor d'entrée ( 77) comportant un canal connecté entre l'une des lignes d'entrée/sortie desdites lignes d'entrée/sortie communes ( 71, 72) et l'une des lignes de bit, et ayant une borne de commande connectée de manière à recevoir ledit signal de commande (WCSL); et un second transistor d'entrée ( 78) ayant un canal connecté entre l'autre ligne d'entrée/sortie desdites lignes d'entrée/sortie communes ( 71, 72) et l'autre ligne de bit, et ayant une borne de commande connectée de manière
à recevoir ledit signal de commande.
3 Circuit selon la revendication 2, caractérisé en ce que ledit signal de commande est un signal de ligne de
sélection de colonne d'écriture (WCSL).
4 Circuit selon la revendication 1, caractérisé en ce que lesdits moyens de sortie sont constitués de: un transistor de décharge ( 74) ayant un canal, l'une des bornes dudit canal étant connectée à la tension de la masse, et ayant une borne de commande connectée de manière à recevoir ledit signal de mise en oeuvre (RCSL); un premier transistor de sortie ( 75) ayant un canal connecté entre l'autre borne dudit canal dudit transistor de décharge ( 74) et l'une des lignes d'entrée/sortie, et ayant une borne de commande connectée à l'une des lignes de bit; et un second transistor de sortie ( 76) ayant un canal connecté entre l'autre borne dudit canal dudit transistor de décharge ( 74) et l'autre ligne d'entrée/sortie, et ayant
une borne de commande connectée à l'autre ligne de bit.
Circuit selon la revendication 4, caractérisé en ce que ledit signal de mise en oeuvre est un signal de ligne
de sélection de colonne de lecture (RCSL).
6 Circuit de transmission de données pour utilisation dans un dispositif de mémoire à semiconducteurs comportant un premier et un second blocs de zones de mémoire constitué d'une pluralité de cellules de mémoire ( 61, 62) chacune mémorisant une donnée déterminée, une pluralité de lignes de bit ( 65, 66) chacune connectée en commun auxdits premier et second blocs de zones de mémoire, une pluralité de transistors d'isolation ( 67, 68, 69, 70) connectés auxdites lignes de bit ( 65, 66), pour sélectionner ledit premier ou ledit second bloc de zones de mémoire, et un amplificateur de lecture de ligne de bit ( 73) pour amplifier une différence de potentiel entre l'une desdites lignes de bit ( 65, 66) et l'autre desdites lignes de bit ( 65, 66), caractérisé en ce que ledit circuit comprend: une pluralité de lignes d'entrée/sortie ( 71, 72) pour de manière complémentaire transférer lesdites données; un premier transistor d'entrée ( 77) ayant un canal connecté entre l'une des lignes d'entrée/sortie desdites lignes d'entrée / sortie ( 71, 72) et l'une des lignes de bit, et ayant une borne de commande connectée de manière à recevoir un premier signal de commande donné (WCSL); un second transistor d'entrée ( 78) ayant un canal connecté entre l'autre desdites lignes d'entrée/sortie ( 71, 72) et l'autre ligne de bit, et ayant une borne de commande connectée pour recevoir ledit premier signal de commande
(WCSL);
un transistor de décharge ( 74) ayant un canal, une borne dudit canal étant connectée à la tension de la masse et ayant une borne de commande connectée de manière à recevoir un second signal de commande donné (RCSL); un premier transistor de sortie ( 75) ayant un canal connecté entre l'autre borne dudit canal dudit transistor de décharge ( 74) et l'une des lignes d'entrée/sortie, et ayant une borne de commande connectée à l'une des lignes de bit; et un second transistor de sortie ayant un canal connecté entre l'autre borne dudit canal dudit transistor de décharge ( 74) et l'autre ligne d'entrée/sortie, et ayant
une borne de commande connectée à l'autre ligne de bit.
7 Circuit selon la revendication 6, caractérisé en ce qu'un instant de mise en oeuvre dudit second signal de commande (RCSL) est différent de l'instant de mise en
oeuvre dudit premier signal de commande (WCSL).
8 Circuit selon la revendication 6, caractérisé en ce que ledit premier signal de commande est un signal de ligne de sélection de colonne d'écriture (WCSL) et ledit second signal de commande est un signal de ligne de sélection de
colonne de lecture (RCSL).
9 Circuit selon la revendication 6, caractérisé en ce que ledit transistor de décharge engendre une opération de commutation complémentaire desdits premier et second transistors de sortie ( 75, 76), lorsque ledit second signal
de commande (RCSL) est activé.
FR9114308A 1991-07-31 1991-11-20 Circuit de transmission de donnees comportant une ligne d'entree/sortie commune. Expired - Fee Related FR2680025B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910013283A KR940007640B1 (ko) 1991-07-31 1991-07-31 공통 입출력선을 가지는 데이타 전송회로

Publications (2)

Publication Number Publication Date
FR2680025A1 true FR2680025A1 (fr) 1993-02-05
FR2680025B1 FR2680025B1 (fr) 1995-11-03

Family

ID=19318127

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9114308A Expired - Fee Related FR2680025B1 (fr) 1991-07-31 1991-11-20 Circuit de transmission de donnees comportant une ligne d'entree/sortie commune.

Country Status (7)

Country Link
US (1) US5341331A (fr)
JP (1) JPH0713867B2 (fr)
KR (1) KR940007640B1 (fr)
DE (1) DE4137721C2 (fr)
FR (1) FR2680025B1 (fr)
GB (1) GB2258328B (fr)
IT (1) IT1252012B (fr)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009234B1 (ko) * 1992-02-19 1995-08-18 삼성전자주식회사 반도체 메모리장치의 비트라인 분리클럭 발생장치
US5754478A (en) * 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
DE69626469T2 (de) * 1995-11-29 2003-10-30 Texas Instruments Inc Leseverstärker für oder in Beziehung auf Halbleiterspeicheranordnungen
US6150687A (en) * 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6528837B2 (en) * 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6025225A (en) 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6043527A (en) 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
JP2000100172A (ja) * 1998-07-22 2000-04-07 Mitsubishi Electric Corp 半導体記憶装置
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
JP2000243086A (ja) * 1998-12-24 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
US6115278A (en) 1999-02-09 2000-09-05 Silicon Graphics, Inc. Memory system with switching for data isolation
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6754119B2 (en) * 2001-07-26 2004-06-22 Samsung Electronics Co., Ltd. Sense amplifier for memory device
US7082064B2 (en) * 2004-01-29 2006-07-25 Micron Technology, Inc. Individual I/O modulation in memory devices
WO2007004553A1 (fr) 2005-06-30 2007-01-11 Showa Denko K. K. Procédé de production d’un condensateur à électrolyte solide

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57150190A (en) * 1981-02-27 1982-09-16 Hitachi Ltd Monolithic storage device
JPS63898A (ja) * 1986-06-19 1988-01-05 Fujitsu Ltd 半導体記憶装置
JPH01158694A (ja) * 1987-12-15 1989-06-21 Mitsubishi Electric Corp 半導体ダイナミックｒａｍ
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
JPH02246516A (ja) * 1989-03-20 1990-10-02 Hitachi Ltd 半導体装置
JP3101297B2 (ja) * 1990-03-30 2000-10-23 株式会社東芝 半導体メモリ装置
KR940007639B1 (ko) * 1991-07-23 1994-08-22 삼성전자 주식회사 분할된 입출력 라인을 갖는 데이타 전송회로
US5283760A (en) * 1991-08-14 1994-02-01 Samsung Electronics Co., Ltd. Data transmission circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
M. TAGUCHI ET AL.: "A 40ns 64Mb DRAM with current-sensing data-bus amplifier", IEEE INTERNATIONAL SOLID STATE CIRCUITS CONFERENCE, vol. 34, February 1991 (1991-02-01), NEW YORK US, pages 112 - 113 *

Also Published As

Publication number Publication date
KR940007640B1 (ko) 1994-08-22
US5341331A (en) 1994-08-23
ITMI913180A0 (it) 1991-11-28
JPH0713867B2 (ja) 1995-02-15
GB2258328B (en) 1995-07-26
GB2258328A (en) 1993-02-03
DE4137721C2 (de) 1995-10-26
FR2680025B1 (fr) 1995-11-03
IT1252012B (it) 1995-05-27
JPH0536267A (ja) 1993-02-12
GB9125341D0 (en) 1992-01-29
DE4137721A1 (de) 1993-02-04
ITMI913180A1 (it) 1993-05-28
KR930003149A (ko) 1993-02-24

Similar Documents

Publication Publication Date Title
FR2680025A1 (fr) Circuit de transmission de donnees comportant une ligne d'entree/sortie commune.
FR2666436A1 (fr) Memoire a semi-conducteurs a acces rapide.
EP0506906A1 (fr) Systeme pour appliquer des signaux de luminosite a un dispositif.
FR2519177A1 (fr) Dispositif a circuits integres de memoire ram dynamique
EP1727147B1 (fr) Amplificateur de lecture pour mémoire dynamique
FR2687488A1 (fr) Dispositif pour memoire a semi-conducteurs avec un circuit de generation d'un signal d'horloge pour des lignes de bit separees.
FR2716999A1 (fr) Dispositif de mémoire synchrome à semi-conducteur ayant une fonction de précharge automatique.
EP0268513B1 (fr) Dispositif de commande de bus constitué par plusieurs segments isolables
EP1630814A1 (fr) Procédé de lecture de cellules mémoire programmables et effacables électriquement, à précharge anticipée de lignes de bit
FR2693587A1 (fr) Dispositif de mémoire à semi-conducteur avec une structure à puits triple.
FR2488006A1 (fr) Circuit de report perfectionne pour un additionneur binaire
FR3050307A1 (fr) Circuit amplificateur de lecture perfectionne pour un dispositif de memoire, en particulier un dispositif de memoire non volatile
FR2679672A1 (fr) Circuit de transmission de donnees avec des lignes d'entree/sortie segmentees.
FR2687003A1 (fr) Circuit de sortie de donnees pour un dispositif de memoire a semi-conducteur.
EP0262013A1 (fr) Amplificateur de lecture
FR2680429A1 (fr) Circuit de transmission de donnees pour une memoire dynamique a acces aleatoire d'un dispositif de memoire a semi-conducteurs.
FR2475269A1 (fr) Procede de synchronisation d'elevation de tension dans une memoire dynamique a semi-conducteur
EP0156675B1 (fr) Circuit de précharge de bus de transfert de données logiques
FR2647581A1 (fr) Circuit pour l'ajustement d'un niveau de tension de sortie de donnees dans un dispositif de memoire a semiconducteurs
EP3382709B1 (fr) Cellule mémoire sram
FR2676854A1 (fr) Procede pour precharger des lignes d'entree/sortie d'un dispositif de memoire.
FR2824176A1 (fr) Procede et dispositif de lecture de cellules de memoire dynamique
FR2787212A1 (fr) Circuit pour remettre a l'etat initial une paire de bus de donnees d'un dispositif de memoire a semiconducteur
FR2956516A1 (fr) Cellule de memoire vive sram a dix transistors
FR2683077A1 (fr) Circuit de transmission de donnees, et plus particulierement pour circuit de transmission de donnees hautement integre pour traiter des donnees a grande vitesse.

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20090731