FR2693587A1 - Dispositif de mémoire à semi-conducteur avec une structure à puits triple. - Google Patents
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Abstract
Dispositif semi-conducteur avec une région du réseau des cellules de mémoire et une région des circuits périphériques intégrées dans un substrat d'un premier type de conductivité comporte un premier groupe de bornes d'alimentation pour alimenter seulement la région du réseau des cellules de mémoire, un second groupe de bornes d'alimentation pour alimenter seulement la région des circuits périphériques, un troisième groupe de bornes d'alimentation pour alimenter seulement une pluralité de lignes de mot et des tampons d'entrée TTL, un quatrième groupe de bornes d'alimentation pour alimenter seulement les contrôleurs de sortie de donnée, des premiers puits d'un second type de conductivité avec au moins des premiers puits d'un premier type de conductivité formés dans la région du réseau des cellules de mémoire et connectés au premier groupe de bornes d'alimentation, des seconds puits d'un second type de conductivité avec au moins des premiers puits du premier type de conductivité formés dans la région des circuits périphériques et connectés au second groupe de bornes d'alimentation, une première pluralité de transistors MOS du second type de conductivité formés dans les premiers puits du premier type de conductivité et connectés au troisième groupe de bornes d'alimentation, et une seconde pluralité de transistors MOS du second type de conductivité formés dans les seconds puits du premier type de conductivité et connectés avec le quatrième groupe de bornes d'alimentation.
Description
i "Dispositif de mémoire à semi-conducteur avec une structure à puits
tripler
La présente invention a pour objet un dispo-
sitif semi-conducteur, et plus particulièrement un dispositif de mémoire à semi-conducteur avec une
structure à puits triple.
Du fait que la capacité et la densité des
dispositifs de mémoire à semi-conducteur sont grande-
ment accrues, il est nécessaire de changer la structu-
re et la technique du procédé de fabrication d'un dis-
positif de mémoire à semi-conducteur En pratique, une structure tridimensionnelle a été utilisée dans un dispositif de mémoire à semiconducteur ayant une capacité supérieure à 4 Méga bits pour obtenir une haute complexité dans une surface limitée De plus, du fait que la dimension des transistors MOS utilisés dans une mémoire à semi- conducteur a été réduite, une
tension de source interne inférieure a été employée.
En outre, des problèmes de bruit se produisent du fait de la haute complexité Naturellement, il est demandé que le dispositif de mémoire fonctionne avec un temps
d'accès aux données minimum pour réduire la consomma-
tion de courant.
La figure IA montre une DRAM (mémoire dyna-
nique à adressage direct) de l'ordre de 64 Méga bits, laquelle comporte quatre blocs du réseau des cellules de mémoire de 16 Méga bits 100, 110, 120, 130, des blocs de contrôle de ligne de mot et de décodage de rangée 300, 310, quatre blocs de décodage de colonne 200, 210, 220, 230 respectivement connectés avec les quatre réseaux des cellules de mémoire 100, 110, 120, , une région des circuits périphériques 400 et des
régions de bornes 500, 510 Le bloc du réseau des cel-
lules de mémoire 100 est prévu avec une pluralité de cellules de mémoire, de lignes de mot, de lignes de
bit et d'amplificateurs de détection, alors que la ré-
gion des circuits périphériques 400 est prévue avec
des tampons d'entrée TTL (transistor-transistor-
logique), des tampons de sortie de donnée et des con-
trôleurs de sortie Les régions de contrôleur de ligne de mot et de décodeurs de rangée 300, 310 sont prévues avec un générateur d'impulsion d'horloge pour générer
des impulsions d'horloge de contrôle de ligne de mot.
Ces derniers sont des circuits CMOS constitués d'une pluralité de transistors NMOS et PMOS, lesquels sont formés par une pluralité de puits et de régions de
diffusion disposés sur un unique substrat ou wafer.
Les figures l B, 1 C, 1 D et l E représentent des circuits typiques disposés respectivement dans une région du réseau des cellules de mémoire 100 et dans une région
des circuits périphériques 400 La figure 1 B représen-
te un circuit pour des lignes de bit, lequel inclut les circuits d'égalisation de ligne de bit 50 et 60, les cellules de mémoire 51 et 61, les amplificateurs
de détection de type N et de type P 52 et 62, les por-
tes de séparation 53 et 63, la porte de colonne 55, les lignes de mot WL 1 et WL 2, les lignes de bit BL et /BL Similairement, un générateur d'impulsion d'horloge de la figure 1 C pour générer des impulsions
d'horloge pour contrôler une ligne de mot et un déco-
deur de rangée inclut le tampon d'entrée TTL de la figure ID pour RAS (raw adress strobe pour impulsion d'adresse de rangée), le contrôleur et le tampon de sortie de données de la figure l E, etc, tous ces éléments étant bien connus de l'homme du métier. Toutefois, on notera que les transistors 86, 87, 88 représentés dans les dessins et auxquels est appliquée une tension de grille de retour VBB sont en relation
avec la présente invention.
Lors de la fabrication d'un dispositif de mémoire à semi-conducteur tel que représenté sur la figure l A utilisant un substrat de type P, un puits de
type N avec un transistor PMOS est formé dans le sub-
strat et un transistor NMOS est formé dans le sub-
strat Dans ce cas on applique au substrat une tension
de polarisation de substrat d'un niveau donné, usuel-
lement une tension de terre, et le puits de type N avec une tension de grille de retour, quelquefois
dénommée tension de polarisation de puits, pour éta-
blir la tension de seuil du transistor Au contraire, si le substrat est un substrat de type N avec un puits de type P, on applique au puits de type P une tension de grille de retour pour ajuster la tension de seuil d'un transistor NMOS formé dans le puits de type P. Une technique en relation avec la tension de grille de retour est, ainsi que révélé dans la demande de brevet Coréen No 86-6557, appliquée au puits de type P avec un transistor de cellule dans le but d'empêcher une perte de donnée due aux différences entre les tensions de seuil du transistor de contrôle de la ligne de mot
et du transistor de cellule En pratique, un disposi-
tif de mémoire à haute complexité d'au moins 16 Méga bits comporte des millions de puits formés dans le
substrat, à ces puits est appliquée une tension de po-
larisation de puits ou une tension de grille de retour dont les valeurs sont déterminées par l'utilisation
des éléments.
La figure 2 montre l'application d'une ten-
sion de polarisation de puits dans la région du ré-
seau des cellules de mémoire et dans la région des circuits périphériques Une structure à puits triple constituée des types N+/P/N représentés sur la figure 2 est révélée dans IEEE JSSC ("A 45 ns 16 Mbits DRAM with Triple-Well Structure, IEEE JSSC, Vol 24, No. 5, Oct 1989, pp 1170-1174) La région du réseau des cellules de mémoire 100 comporte un puits de type N 22 avec un puits de type P 23 On voit immédiatement qu'un transistor NMOS 31 formé dans le puits de type P 23 et un transistor PMOS 32 formé dans le puits de
type N 22 constituent respectivement des amplifica-
teurs de détection de type N et de type P dans la ré-
gion du réseau des cellules de mémoire 100 Similai-
rement, dans la région des circuits périphériques 400, un transistor NMOS 33 formé dans le puits de type P 24 et un transistor PMOS 34 formé dans le puits de type N sont respectivement prévus pour un tampon d'entrée
TTL et un contrôleur de sortie de donnée Dans la ré-
gion du réseau des cellules de mémoire 100, une élec-
trode de polarisation de puits 26 du puits de type P 23 (ou électrode de grille de retour du transistor NMOS 31) est alimentée avec une tension de terre Vss
ou une tension négative VBB, et une électrode de pola-
risation de puits 27 du puits de type P 22 (ou élec-
trode de grille de retour du transistor PMOS 32) est
alimentée avec une tension de source Vcc Dans la ré-
gion des circuits périphériques 400, une électrode de polarisation de puits 28 du puits de type P 24 (ou une électrode de grille de retour du transistor NMOS 33) est alimentée avec une tension de terre Vss ou une tension de grille de retour VBB, et une électrode de polarisation de puits 29 du puits de type N 25 (ou électrode de grille de retour du transistor PMOS 34) est alimentée avec une tension de source Vcc Une électrode 30 du substrat de type P 21 est connectée à la terre Le puits de type N 22 formé dans la région
du réseau des cellules de mémoire 100 sépare électri-
quement le puits de type P 23 et le substrat de type P 21 et il empêche les interférences entre les tensions de polarisation de puits de ces puits Ceci est un avantage du puits triple employé dans un dispositif de
mémoire de haute complexité.
Toutefois, si on applique une tension de terre Vss ou une tension de grille de retour VBB aux électrodes de polarisation de puits 26 et 28 des puits
de type P 23 et 24, les problèmes suivants se produi-
sent Premièrement avec la tension de terre Vss, du fait que la plupart des lignes de bit sont formées dans la région de puits de type P dans la région du
réseau des cellules de mémoire, leur capacité élec-
trostatique est tellement accrue que le rapport CB/CS de la capacité CB de la ligne de bit sur la capacité de mémorisation Cs de la cellule de mémoire est aussi accru défavorablement Une ligne de bit est connectée avec une région de diffusion N+ c'est-à-dire un drain du transistor NMOS 31 constituant un amplificateur de détection de type N d'un type miroir usuel formé dans le puits de type P 23 du réseau de mémoire, tel que représenté par l'amplificateur de détection de type N 52 de la figure 1 B Si la capacité de la ligne de bit est supérieure à la capacité de mémorisation, le temps
d'accès aux données des cellules de mémoire est retar-
dé Ceci est bien connu de l'homme du métier En outre, du fait que les puits de type P de la région du réseau des cellules de mémoire et de la région des circuits périphériques sont usuellement alimentés avec la tension de terre, le bruit provoqué par la tension de terre dans la région des circuits périphériques
interfère avec la tension de terre de la région du ré-
seau des cellules de mémoire Ceci peut affecter de manière défavorable les caractéristiques de fonction-
nement du réseau des cellules de mémoire.
Deuxièmement, si les électrodes de polarisa-
tion de puits 26 et 28 sont alimentées avec une ten-
sion négative VBB et si des transistors avec un canal
court sont utilisés dans la région des circuits péri-
phériques, le canal court provoque une chute de la
tension de seuil avant que la tension négative VBB gé-
nérée par le générateur de tension négative n'atteigne le niveau de tension normal souhaité, de sorte qu'un phénomène de blocage peut se produire La tension négative n'est pas maintenue à un niveau fixe comme le sont les tensions de source et de terre, ceci requiert une compensation spécifique pour maintenir le niveau
de tension normal au moyen d'un contrôle d'alimenta-
tion en retour continuel Un oscillateur, un pompage de charge, et analogue, sont utilisés pour maintenir
la tension négative au niveau de tension normal sou-
haité Le phénomène de blocage provoqué par la dévia-
tion de la tension négative influe sur les éléments parasites formés par les jonctions parasites dont le substrat, il en résulte des erreurs de fonctionnement
du dispositif de mémoire à semi-conducteur.
Un but de la présente invention est de pro-
curer un dispositif pour empêcher un fonctionnement erroné d'un dispositif de mémoire à semi-conducteur provoqué par un bruit de source de tension entre la région du réseau des cellules de mémoire et la région
des circuits périphériques.
Un autre but de la présente invention est de
procurer un dispositif qui assure une isolation élec-
trique stable entre le substrat et les puits d'un dis-
positif à semi-conducteur à haute convexité.
Selon la présente invention, il est prévu un dispositif semi-conducteur avec une région du réseau des cellules de mémoire et une région des circuits pé- riphériques intégré dans un substrat d'un premier type de conductivité, dans lequel la région du réseau des cellules de mémoire a une pluralité de lignes de mot,
de lignes de bit, de cellules de mémoire, d'amplifica-
teurs de détection, de décodeurs de rangée et de con-
trôleurs de lignes de mot, et une région des circuits périphériques a une pluralité de tampons d'entrée TTL et de contrôleurs de sortie de donnée Le dispositif comporte un premier groupe de bornes d'alimentation
pour alimenter seulement la région du réseau des cel-
lules de mémoire, un second groupe de bornes d'alimen-
tation pour alimenter seulement la région des circuits
périphériques, un troisième groupe de bornes d'alimen-
tation pour alimenter seulement la pluralité de lignes
de mot et les tampons d'entrée TTL, un quatrième grou-
pe de bornes d'alimentation pour alimenter seulement les contrôleurs de sortie de donnée, des premiers puits d'un second type de conductivité avec au moins
des puits d'un premier type de conductivité étant for-
éms dans la région du réseau des cellules de mémoire
et connectés avec le premier groupe de bornes d'ali-
mentation, des seconds puits du second type de conduc-
tivité avec au moins les premiers puits du premier
type de conductivité formés dans la région des cir-
cuits périphériques et connectés avec le second groupe de bornes d'alimentation, une première pluralité de transistors MOS du second type de conductivité étant
formés dans les premiers puits du premier type de con-
ductivité et connectés avec le troisième groupe de bornes d'alimentation, et une seconde pluralité de transistor MOS du second type de conductivité étant
formés dans les seconds puits du premier type de con-
ductivité et connectés avec le quatrième groupe de
bornes d'alimentation.
La présente invention sera maintenant décri- te avec référence aux dessins ci-joints à titre
d'exemple non limitatif.
La figure l A représente la structure d'une DRAM de l'ordre de 64 Méga bits, les figures 1 B et 1 C
représentent des circuits de ligne de bit et un géné-
rateur d'impulsion d'horloge de décodeur de rangée et de contrôle de ligne de mot formés respectivement dans une région du réseau des cellules de mémoire, et les figures 1 D et l E représentent un tampon d'entrée TTL et un contrôleur et tampon de sortie de donnée formés
respectivement dans la région des circuits périphéri-
ques; La figure 2 est un diagramme schématique pour illustrer une méthode connue d'application d'une
tension de polarisation de puits à une région du ré-
seau des cellules de mémoire et à une région des cir-
cuits périphériques selon la figure 1; Les figures 3 A, 3 B et 3 C illustrent un mode de réalisation de la présente invention; Les figures 4 A et 4 B illustrent un autre
mode de réalisation de la présente invention respecti-
vement appliqué à une région du réseau des cellules de mémoire et à une région des circuits périphériques;
La figure 5 représente des bornes d'alimen-
tation appliquées au mode de réalisation des figures 3 A, 3 B et 3 C et des figures 4 A et 4 B selon la présente invention;
La figure 6 est un mode de réalisation pré-
féré de la présente invention conforme aux figures 3 A, 3 B et 3 C et aux figures 4 A et 4 B et à la figure 5;
La figure 7 illustre la construction de ca-
pacités MOS selon la présente invention; La figure 8 illustre les étapes du procédé pour former un puits triple employé dans la présente invention; et
Les figures 9, 10 et 11 illustrent respecti-
vement les caractéristiques de sortie d'un générateur
de tension négative, d'un circuit de pompage de ten-
sion et d'un générateur de tension interne.
La figure 3 montre comment une tension de polarisation de puits (ou tension de grille de retour) est appliquée au dispositif de la figure 2 selon la présente invention En se référant à la figure 3 A, la tension de polarisation de puits appliquée au puits de type P 23 de la région du réseau de mémoire 100 est une tension négative VBB En outre, une tension de terre Vss est appliquée au puits de type P 24 de la région des circuits périphériques 400 La tension de polarisation de puits appliquée aux puits de type N 22 et 25 formé dans les régions du réseau de mémoire et des circuits périphériques est une tension de source Vcc Dans la région du réseau de mémoire il est prévu
que le puits de type P 23 est alimenté avec une ten-
sion négative de sorte qu'il est polarisé à l'inverse de la jonction entre le puits de type P et une région de diffusion de type N+ qui constitue le drain du transistor NMOS 31, réduisant ainsi la capacité de la ligne de bit Ceci réduit également le rapport CB/CS de la capacité de la ligne de bit CB sur la capacité de mémorisation de la cellule de mémoire Cs De plus, les tensions de polarisation de puits appliquées au puits de type P des régions du réseau des cellules de
mémoire et des circuits périphériques sont respective-
ment les tensions négatives et de terre pour éviter les bruits d'interférence En outre, la région des circuits périphériques amène la tension de terre au
puits de type P 24, de sorte que le phénomène de blo-
cage du au canal court est considérablement réduit en
comparaison avec l'art antérieur.
En se référant à la figure 3 B, au puits de type N 25 dans la région des circuits périphérique 400 est appliquée une tension de source Vcc et au puits de type p 24 est appliquée une tension de terre Vss ou une tension de grille de retour VBB, alors que au
puits de type N 22 dans la région du réseau des cellu-
les de mémoire 100 est appliquée une tension supérieu-
re Vpp, ci-après dénommée la tension de pompage, laquelle est supérieure à la tension de source, et le puits de type P 23 est alimenté avec une tension de
terre ou négative La tension de pompage Vpp est géné-
rée par un générateur de tension élevée disposé dans un dispositif de mémoire à semi-conducteur Dans ce cas il est nécessaire que le bruit provoqué par la
tension de source de la région des circuits périphéri-
ques n'affecte pas de manière défavorable la région du
réseau des cellules de mémoire.
En se référant à la figure 3 C, au puits de type N 25 dans la région des circuits périphériques 400 est appliquée une tension de source Vcc ou une
tension inférieure VINT, ci-après dénommée tension in-
terne, laquelle est inférieure à la tension de source
Vcc, et au puits de type P 24 est appliquée une ten-
sion de terre ou une tension négative, alors qu'au
puits de type N 22 dans la région du réseau des cellu-
les de mémoire est appliquée une tension interne VINT et au puits de type P 23 est appliquée une tension de terre Vss ou une tension négative VBB Ceci produit le même effet que la figure 3 B.
En se référant à la figure 4 A, dans un sub-
strat de type P 70 il est formé deux puits de type N il isolés 71 et 72 Le puits de type N 71 a un puits de type P 73 avec un transistor NMOS 74 constituant un amplificateur de détection de type N dans la région du réseau des cellules de mémoire On a remarqué dans la
description ci-dessus qu'un transistor PMOS 75 formé
dans le puits de type N 72 constitue un amplificateur de détection de type P dans la région du réseau des
cellules de mémoire Au puits de type P 73 est appli-
quée une tension négative VBB ainsi qu'une tension de
polarisation de puits (ou tension de grille de re-
tour), au puits de type N 71 entourant le puits de type P 73 est appliquée une tension de pompage Vpp ou une tension interne VINT, et au puits de type N 72 isolé du puits du type N 71 est appliquée une tension de source Vcc Ainsi le bruit induit par la tension de source n'interfère pas avec la tension de polarisation
du puits de type P 73, ce qui stabilise le fonctionne-
ment du dispositif de mémoire à semi-conducteur.
En se référant à la figure 4 B pour une uti-
lisation à la région des circuits périphériques, un puits de type N 81 entoure un puits de type P 83 avec un transistor NMOS 86, alors qu'un puits de type N 81 entoure un puits de type P 84 avec des transistors
NMOS 87 et 88 séparés d'un puits de type N 81 On re-
marque que le transistor 86 est un transistor NMOS d'un tampon d'entrée TTL, et les transistors 87 et 88 sont formés dans un contrôleur de sortie/tampon de sortie de donnée (voir la figure 1 E) Les tensions de grille de retour (ou tension de polarisation des puits de type P) des transistors NMOS sont tous de tension
négative VBB Les puits de type P 83 et 84 sont sépa-
rés du substrat 70 via respectivement les puits de type N 81 et 82 auxquels est appliquée la tension de
source Vcc fournie par des bornes d'alimentation sépa-
rées. De manière conventionnelle, du fait que les bornes d'alimentation d'un dispositif de mémoire à
semi-conducteur consistent d'une unique borne de ten-
sion de source et d'une unique borne de tension de terre, le bruit induit dans la source de tension uti-
lisée dans la région des circuits périphériques affec-
te la région du réseau de mémoire Dans le but de résoudre ce problème, la présente invention utilise,
tel que montré sur la figure 5, une pluralité de bor-
nes d'alimentation Vcc LA, Vc RA, Vss LA Vss^ pour le
réseau de mémoire et une pluralité de bornes d'alimen-
tation VCCLP, VCCR, VSSLP, Vssp pour les circuits périphériques Dans ce cas les bornes d'alimentation VCC>A, VCCLP, VSSA, VSSLP sont utilisées pour le côté gauche et les bornes d'alimentation V^RA, VC^^^, Vss A, Vss R pour le côté droit De plus les bornes de tension de terre gauche et droite VSSLQ et VSSRQ sont prévues pour une ligne de mot et un tampon d'entrée
TTL En outre une borne de tension de source addition-
nelle Vss R et une borne de tension de terre Vss R
sont prévues pour un contrôleur de sortie de donnée.
Ainsi le bruit induit dans l'une des bornes n'est pas
transféré dans une autre.
Le mode de fonctionnement du circuit selon l'invention sera maintenant décrit avec référence à la figure 6 Sur un substrat semi- conducteur de type P 70 une région du réseau des cellules de mémoire 100 a des premier et second puits de type N séparés 22 et 91, et
une région des circuits périphériques 400 a des troi-
sième, quatrième et cinquième puits de type N séparés , 81 et 82 et un premier puits de type P 24 Le premier puits de type N 22 est pourvu d'un second
puits de type P 23 et d'un premier transistor PMOS 32.
Le second puits de type P 23 est pourvu d'un premier
transistor NMOS 31 utilisé dans une cellule de mémoi-
re, d'un amplificateur de détection de type N, de por-
tes d'entrée/sortie, d'un décodeur de rangée, d'un
contrôleur de ligne de mot et d'un circuit d'égalisa-
tion Une tension de grille de retour du premier transistor NMOS 31 (ou tension de polarisation du second puits de type P 23) est une tension négative VBB Le premier transistor PMOS 32 est utilisé pour un amplificateur de détection à canal de type P et sa tension de grille de retour est une tension de source du réseau V Cc A (VCCLA ou VCCRA) Un second transistor PMOS 92 formé dans le second puits de type N 91 est utilisé pour un générateur d'impulsion d'horloge de contrôle de ligne de mot (figure 1 C) et sa tension de grille de retour (ou tension de polarisation de puits du second puits de type N) est une tension de pompage Vpp Le troisième puits de type N 25 de la région des circuits périphériques 400 est pourvu d'un transistor PMOS 34 dont la tension de grille de retour est une
source de tension périphérique Vccp (VCCLP ou VCCRP)-
Dans le premier puits de type P 24 est formé un trans-
istor NMOS 33 dont la tension de grille de retour (ou tension de polarisation du premier puits de type P) est une tension de terre périphérique Vssp (VSSLP OU VSSRP) Dans le troisième puits de type N 81 est formé un troisième puits de type P 83 avec un transistor NMOS 86 dont la tension de grille de retour est la tension négative VBB Une tension de terre appliquée à la source du transistor 86 est une tension de terre
VSSQ (VSSLQ OU VSSRQ) pour une ligne de mot et un tam-
pon d'entrée TTL Dans le cinquième puits de type N 82 est formé le quatrième puits de type P 84 avec des transistors NMOS 87 et 88 pour la sortie de la figure l E La source du transistor 88 est alimentée avec un contrôleur de tension de terre VSSD, et le drain du transistor 87 avec un contrôleur de tension de source VCCD Une tension de grille de retour des transistors 87 et 88 (ou la tension de polarisation du quatrième
puits de type P) est une tension négative VBB Le cin-
quième puits de type N 82 est alimenté avec une ten-
sion de source périphérique Vccp (VCCLP OU VCCRP)- L'homme du métier remarquera immédiatement que les tensions de polarisation (ou les tensions de grille de retour des transistors) appliquées aux puits peuvent être positionnées différemment Evidemment, le mode de réalisation de la figure 6 peut s'appliqué à un substrat de type N. En se référant à la figure 7, la structure de puits triple selon l'invention peut être employée pour construire une capacité MOS Comme représentée
sur la figure 7 A, une première électrode commune ali-
mentée avec la tension de source Vcc est obtenue en connectant la grille 111 d'un transistor NMOS, les régions de diffusion P+ 107 et 108 et la région de
diffusion N+ 109 formées dans un puits de type N 102.
En outre une seconde électrode commune alimentée avec la tension de terre Vss est obtenue en connectant des régions de diffusion N+ 104 et 105 formées dans le puits de type P 103, la région de diffusion P+ 106
pour fournir une tension de grille de retour, la ré-
gion de diffusion P+ 110 formée dans le substrat 101 et une grille 112 d'un transistor PMOS Ainsi il a été produit la structure de capacité des capacités NMOS et
PMOS connectées en parallèle En se référant à la fi-
gure 7 B, les capacités PMOS et NMOS sont connectées en série, leur grille étant alimentée avec des impulsions
d'horloge Dans ce cas, toutes les régions de diffu-
sion formées dans un puits de type P sont connectées
en commun à la terre, et toutes les régions de diffu-
sion formées dans un puits de type N sont connectées à la tension de source A côté de ceci, d'autres modes
de réalisation peuvent être réalisés.
La figure 8 illustre les étapes de fabrica-
tion pour la réalisation d'un puits triple de l'inven-
tion On voit immédiatement qu'un substrat de type P mono cristallin en silicium 1 est utilisé pour le sub- strat Le substrat 1 est recouvert séquentiellement avec une couche d'oxyde 2 et une couche de nitrure 3
comme représenté sur la figure 8 A Un gabarit photoré-
sistant 4 est formé sur la couche de nitrure 3 pour graver sélectivement les couches de nitrure et d'oxyde
3 et 2 et ainsi constituer la fenêtre 5, à travers la-
quelle sont implantés des ions d'impureté du cinquième groupe d'éléments tel que de l'arsenic ou du phosphore pour former un puits de type N comme représenté sur la figure 8 B En se référant à la figure 8 C, la surface exposée du substrat est soumise à une oxydation humide et les ions d'impureté implantés sont diffusés pour former un puits de type N 7 La surface exposée du
substrat est couverte avec une couche d'oxyde épais 6.
Dans l'étape de la figure 8 D, après enlèvement de la couche d'oxyde épais 6, et du restant des couches d'oxyde et de nitrure 2 et 3, une fine couche d'oxyde de connexion 8 est déposée sur le substrat Un second gabarit photorésistant 9 est formé sur la fine couche
d'oxyde de connexion 8 et des ions d'impureté du troi-
sième groupe d'éléments tel que du bore sont implan-
tés Alors, comme représenté sur la figure 8 E, sont formés des puits de type P 10 et 11 dedans et en dehors du puits de type N 7 Ensuite sont formés les transistors désirés pour les puits, et les régions de diffusionde contact correspondant pour la tension de grille de retour (ou la tension de polarisation de puits).
Les figures 9, 10 et 11 montrent respective-
ment les caractéristiques de sortie du générateur de tension négative (VBB), du générateur de tension de pompage (Vpp) et du générateur de tension interne
(VINT) de la présente invention Le générateur de ten-
sion négative et le générateur de tension interne sont généralement utilisés pour les DRA Ms Les carac- téristiques du générateur de tension de pompage sont
bien décrites dans IEEE JSSC, Aug 1991, ppl 171.
Bien que les modes de réalisation ci-dessus
soient utilisés pour un substrat de type P, ils peu-
vent aussi être utilisés pour un substrat de type N. En outre, la présente invention peut être utilisée dans tous les dispositifs fabriqués selon le procédé
CMOS et avec des DRA Ms.
Claims (18)
1) dispositif semi-conducteur caractérisé en ce qu'il comporte: un premier puits d'un second type de conductivité formé sur un substrat semi-conducteur d'un premier type de conductivité et auquel est appliquée une première tension de polarisation, un puits d'un premier type de conductivité formé
dans le premier puits d'un second type de conducti-
vité et auquel est appliquée une seconde tension de polarisation, et un second puits d'un second type de conductivité formé dans le puits du premier type de conductivité
et connecté à la seconde tension de polarisation.
2) Dispositif semi-conducteur selon la re-
vendication 1, caractérisé en ce que le substrat semi-
conducteur du premier type de conductivité est alimen-
té avec une troisième tension de polarisation.
3) Dispositif semi-conducteur selon la re-
vendication 2, caractérisé en ce que le puits d'un
premier type de conductivité comporte une région acti-
ve de transistor MOS d'un second type de conductivité.
4) Dispositif semi-conducteur selon la re-
vendication 3, caractérisé en ce qu'au moins un puits du second type de conductivité comporte un transistor
MOS du premier type de conductivité.
) Dispositif semi-conducteur selon la re- vendication 1, caractérisé en ce qu'il comporte un autre puits du second type de conductivité avec un transistor MOS du premier type de conductivité isolé du puits du second type de conductivité et auquel est
appliquée une quatrième tension de polarisation.
6) Dispositif semi-conducteur selon la re-
vendication 5, caractérisé en ce que la première ten-
sion de polarisation est supérieure d'une quantité donnée à la tension de source, la seconde tension de polarisation ayant une valeur négative, la troisième tension de polarisation étant la tension de terre, et la quatrième tension de polarisation étant la tension de source.
7) Dispositif semi-conducteur selon la re-
vendication 5, caractérisé en ce que la première ten-
sion de polarisation est inférieure d'une quantité donnée à la tension de source, la seconde tension de polarisation ayant une valeur négative, la troisième tension de polarisation étant la tension de terre, et la quatrième tension de polarisation étant la tension
de source.
8) Dispositif semi-conducteur avec une ré-
gion du réseau des cellules de mémoire et une région des circuits périphériques intégrées dans un substrat du premier type de conductivité caractérisé en ce qu'il comporte: un premier puits du deuxième type de conductivité
avec un transistor MOS du premier type de conducti-
vité formé dans la région du réseau des cellules de mémoire et auquel est appliquée une première tension de polarisation, un premier puits du premier type de conductivité
avec un transistor MOS du second type de conductivi-
té formé dans le premier puits du second type de conductivité et auquel est appliquée une seconde tension de polarisation, un second puits du premier type de conductivité avec un transistor MOS du second type de conductivité formé dans la région des circuits périphériques et
auquel est appliquée une troisième tension de pola-
risation, et un second puits du second type de conductivité avec un transistor MOS du premier type de conductivité
formé dans la région des circuits périphériques sé-
parément du second puits du premier type de conduc-
tivité et auquel est appliquée la première tension
de polarisation.
9) Dispositif semi-conducteur selon la re- vendication 8, caractérisé en ce que le substrat du premier type de conductivité comporte une région de diffusion du premier type de conductivité hautement
concentrée connectée à une troisième tension de pola-
risation.
) Dispositif semi-conducteur selon la re-
vendication 9, caractérisé en ce que la première ten-
sion de polarisation est la tension de source, la
seconde tension de polarisation est une tension néga-
tive, et la troisième tension de polarisation est la
tension de terre.
11) Dispositif semi-conducteur selon la re-
vendication 10, caractérisé en ce qu'il comporte un générateur de tension négative pour générer la tension
négative.
12) Dispositif semi-conducteur avec une ré-
gion du réseau des cellules de mémoire et une région des circuits périphériques intégrées dans un substrat du premier type de conductivité, caractérisé en ce qu'il comporte: un premier puits du second type de conductivité avec un transistor MOS du premier type de conductivité
formé dans la région du réseau des cellules de mé-
moire et auquel est appliquée une première tension de polarisation, un premier puits du premier type de conductivité
avec un transistor MOS du second type de conductivi-
té formé dans le premier puits du second type de conductivité et auquel est appliquée une seconde tension de polarisation, un second puits du premier type de conductivité avec un transistor MOS du second type de conductivité formé dans la région des circuits périphériques et
auquel est appliquée une seconde tension de polari-
sation, et un second puits du second type de conductivité avec un transistor MOS du premier type de conductivité
formé dans la région des circuits périphériques sé-
parément du second puits du premier type de conduc-
tivité et auquel est appliquée une troisième tension
de polarisation.
13) Dispositif semi-conducteur selon la re-
vendication 12, caractérisé en ce que le substrat du premier type de conductivité comporte une région de diffusion du premier type de conductivité hautement concentrée isolée des puits et connectée à la seconde
tension de polarisation.
14) Dispositif semi-conducteur selon la re-
vendication 13, caractérisé en ce que la première ten-
sion de polarisation est supérieure d'une quantité donnée à la tension de source, la seconde tension de polarisation étant la tension de terre et la troisième
tension de polarisation étant la tension de source.
) Dispositif semi-conducteur selon la re-
vendication 13, caractérisé en ce que la première tension de polarisation est supérieure d'une quantité donnée à la tension de source, la seconde tension de
polarisation étant une tension négative, et la troi-
sième tension de polarisation étant la tension de
source.
16) Dispositif semi-conducteur selon la re-
vendication 15, dans lequel le substrat du premier type de conductivité comporte une région de diffusion du premier type de conductivité hautement concentrée
et connectée à la tension de terre.
17) Dispositif semi-conducteur selon la re-
vendication 14 ou 15, caractérisé en ce qu'il comporte
un circuit de pompage de tension pour générer la ten-
sion supérieure d'une quantité donnée à la tension de source.
18) Dispositif semi-conducteur selon la re-
vendication 12, caractérisé en ce que la première ten-
sion de polarisation est inférieure d'une quantité donnée à la tension de source, la seconde tension de
polarisation étant une tension négative et la troisiè-
me tension de polarisation étant la tension de source.
19) Dispositif semi-conducteur selon la re-
vendication 18, caractérisé en ce que la première ten-
sion de polarisation est inférieure d'une quantité donnée à la tension de source, la seconde tension de
polarisation étant une tension négative et la troisiè-
me tension de polarisation étant inférieure d'une
quantité donnée à la tension de source.
) Dispositif semi-conducteur selon la re-
vendication 15, caractérisé en ce qu'il comporte un générateur de tension interne pour générer une tension
inférieure d'une quantité donnée à la tension de sour-
ce.
21) Dispositif semi-conducteur avec une ré-
gion du réseau des cellules de mémoire et une région des circuits périphériques intégrées dans un substrat du premier type de conductivité, la région du réseau des cellules de mémoire ayant une pluralité de lignes de mot, de lignes de bit, de cellules de mémoire, d'amplificateurs de détection, de décodeurs de rangée,
et de contrôleurs de ligne de mot, la région des cir-
cuits périphériques ayant une pluralité de tampons d'entrée TTL et de contrôleurs de sortie de donnée, caractérisé en ce qu'il comporte:
un premier groupe de bornes d'alimentation pour ali-
menter seulement la région du réseau des cellules de mémoire,
un second groupe de bornes d'alimentation pour ali-
menter seulement la région des circuits périphéri-
ques, un troisième groupe de bornes d'alimentation pour alimenter seulement la pluralité de lignes de mot et les tampons d'entrée TTL, un quatrième groupe de bornes d'alimentation pour alimenter seulement les contrôleurs de sortie de donnée, des premiers puits du second type de conductivité avec au moins des premiers puits du premier type de conductivité formés dans la région du réseau des cellules de mémoire et connectés avec le premier groupe de bornes d'alimentation, des seconds puits du second type de conductivité avec au moins des premiers puits du premier type de
conductivité formés dans la région des circuits pé-
riphériques et connectés avec le second groupe de bornes d'alimentation, une première pluralité de transistors MOS du second type de conductivité formés dans les premiers puits du premier type de conductivité et connectés au troisième groupe de bornes d'alimentation, et une seconde pluralité de transistors MOS du second type de conductivité formés dans les seconds puits
du premier type de conductivité et connectés au qua-
trième groupe de bornes d'alimentation.
22) Dispositif semi-conducteur caractérisé en ce qu'il comporte: un substrat du premier type de conductivité, un puits du second type de conductivité formé dans le substrat,
un premier transistor MOS du second type de conduc-
tivité et une première région de diffusion du pre-
mier type de conductivité hautement concentrée for-
mée dans le puits du premier type de conductivité,
un second transistor MOS du premier type de conduc-
tivité et une seconde région de diffusion du second type de conductivité hautement concentrée, une troisième région de diffusion du premier type de conductivité hautement concentrée formée dans le substrat du premier type de conductivité,
et en ce que la source et le drain du premier transis-
tor MOS, la première région de diffusion hautement concentrée, la grille du second transistor MOS, et la troisième région de diffusion hautement concentrée sont connectés en commun, et en ce que la grille du premier transistor MOS, le
drain et la source du second transistor MOS, et la se-
conde région de diffusion hautement concentrée sont
connectés en commun.
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| ST | Notification of lapse |