FR2808921A1 - Dispositif a semiconducteur ayant une structure a triple caisson et procede de fabrication - Google Patents
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Abstract
Le dispositif à semiconducteur conforme à l'invention a une structure à triple caisson. Le triple caisson (31, 35, 43) et d'autres caissons (34, 42) ont des distributions de concentrations en impureté dans la direction de la profondeur qui sont déterminées conformément à une fonction exigée. Les performances exigées, comme la réduction d'un courant de fuite dans une région de cellules de mémoire, peuvent ainsi être obtenues même dans une structure miniaturisée.
Description
1 2808921
DISPOSITIF A SEMICONDUCTEUR AYANT UNE STRUCTURE
A TRIPLE CAISSON ET PROCEDE DE FABRICATION
La présente invention concerne un dispositif à semiconducteur MOS (MétalOxyde-Silicium) et un procédé de fabrication de celui-ci, et
elle concerne plus particulièrement un dispositif à semiconducteur com-
portant des caissons ayant des profondeurs différentes, ainsi qu'un pro-
cédé de fabrication de celui-ci. Conformément à des progrès dans la technologie de conception
et la technologie de fabrication, il devient maintenant possible de fabri-
quer sur une seule puce un circuit intégré à haute densité comportant une multiplicité de circuits intégrés, qui sont les mêmes que ceux fabriqués
indépendamment les uns des autres dans l'art antérieur. Il devient main-
tenant possible de produire une structure dans laquelle un dispositif à semiconducteur, tel qu'une mémoire vive dynamique (ou DRAM pour "Dynamic Random Access Memory"), ainsi qu'un circuit intégré logique à
haute densité, tel qu'un microprocesseur, sont formés sur une seule puce.
Pour fabriquer de tels circuits intégrés, il est nécessaire d'incorporer dans une seule puce une multiplicité d'éléments à effet de champ MOS ayant
différentes structures conformément aux buts visés.
Un dispositif à semiconducteur dans lequel des cellules de mé-
moire et un circuit périphériques sont formés sur un substrat commun est décrit par exemple dans les publications de brevets japonais n 4-212453 et 5-367606. Ces publications décrivent des dispositifs à semiconducteur
dans lesquels une région de caisson p contenant des transistors de cel-
lules de mémoire est entourée par une région n.
La figure 50 est une coupe montrant des éléments d'un disposi-
tif à semiconducteur dans l'art antérieur. Sur la figure 50, la référence
101 désigne un substrat semiconducteur de type p, la référence 102 dési-
2 2808921
gne une pellicule de séparation et d'isolation, la référence 103 désigne un caisson n et la référence 104 désigne un caisson p. Conformément à cette
structure, dans laquelle le caisson p 104 d'une partie de cellule de mé-
moire est entouré par des caissons n 103 et est ainsi électriquement isolé de la partie de circuit périphérique, le potentiel du caisson p 104 peut être déterminé indépendamment, et des caissons n 103 entourant le caisson p 104 interceptent des électrons provenant du substrat semiconducteur de
type p 101, de façon qu'une erreur fugitive puisse être évitée.
Cependant, pour former un caisson plus profond, il est néces-
saire de former à l'extrémité du caisson une région plus large, qui ne
contient pas un transistor. Par conséquent, pour miniaturiser encore da-
vantage le circuit intégré à semiconducteur, on réduit une largeur de sé-
paration et une largeur du caisson, et on réduit la profondeur du caisson.
De ce fait, la concentration en impureté du caisson augmente, et la con-
centration en impureté à la surface du substrat semiconducteur augmente,
ce qui entraîne un problème de dégradation de caractéristiques d'élé-
ments, comme une augmentation du courant de fuite de jonction. Pour réduire le courant de fuite de jonction, on peut réduire la concentration en
impureté du caisson. Cependant, ceci conduit à un problème d'augmenta-
tion de la résistance du caisson. En particulier dans la région de cellule de mémoire, le courant de fuite de jonction dégrade des caractéristiques
de régénération.
L'invention a été faite pour résoudre les problèmes ci-dessus, et
un but est de procurer un dispositif à semiconducteur dans lequel un cir-
cuit intégré à semiconducteur puisse être miniaturisé, tout en procurant une région de cellule de mémoire ayant de meilleures caractéristiques de régénération, ainsi qu'un circuit logique ayant des caissons peu profonds,
et contenant donc des circuits miniaturisés capables d'atteindre des per-
formances exigées, et puisse atteindre des performances respectives pré-
vues. L'invention a également pour but de procurer un procédé de fabri-
cation d'un tel dispositif à semiconducteur.
Un but de l'invention est de procurer un dispositif à semicon-
ducteur dans lequel des caractéristiques de régénération sont améliorées dans une région de cellules de mémoire, des caissons relativement peu
profonds sont employés dans une région de circuit logique pour miniaturi-
3 2808921
ser une structure de circuit, et des performances exigées dans les régions
respectives peuvent ainsi être atteintes dans le circuit intégré à semicon-
ducteur miniaturisé ayant la région de cellules de mémoire et la région de
circuit logique, ainsi qu'un procédé de fabrication du dispositif à semicon-
ducteur. Pour atteindre le but ci-dessus, un dispositif à semiconducteur
conforme à un aspect de l'invention comprend une couche de semicon-
ducteur d'un premier type de conductivité; une première région d'impureté d'un second type de conductivité formée à une surface principale de la couche de semiconducteur et ayant un premier pic de concentration en impureté; une seconde région d'impureté du premier type de conductivité formée à la surface principale de la couche de semiconducteur, placée à l'intérieur d'une région plane contenant la première région d'impureté, et
ayant un second pic de concentration en impureté à une profondeur infé-
rieure à celle du premier pic de concentration en impureté; une troisième région d'impureté du second type de conductivité formée à la surface
principale de la couche de semiconducteur, placée à l'intérieur de la ré-
gion plane comportant la première région d'impureté, entourant la se-
conde région d'impureté, et ayant un troisième pic de concentration en
impureté à une profondeur inférieure à celle du premier pic de concentra-
tion en impureté; une quatrième région d'impureté du second type de con-
ductivité formée à la surface principale de la couche de semiconducteur, placée dans une région plane espacée de la première région d'impureté, et ayant un quatrième pic de concentration en impureté; une cinquième région d'impureté du premier type de conductivité formée à la surface
principale de la couche de semiconducteur, placée à l'intérieur d'une ré-
gion plane contenant la quatrième région d'impureté, et ayant un cin-
quième pic de concentration en impureté à une profondeur inférieure à celle des second et quatrième pics de concentration en impureté; une sixième région d'impureté du second type de conductivité formée à la surface principale de la couche de semiconducteur, placée à l'intérieur d'une région plane contenant la quatrième région d'impureté, entourant la cinquième région d'impureté et ayant un sixième pic de concentration en
impureté à une profondeur inférieure à celle du quatrième pic de concen-
tration en impureté; un premier élément à effet de champ du second type
4 2808921
de conductivité formé à la surface principale de la seconde région d'impu-
reté; et un second élément à effet de champ du second type de conducti-
vité formé à la surface principale de la cinquième région d'impureté.
Grâce à la structure ci-dessus, on peut employer une structure à triple caisson pour permettre de fixer le potentiel de substrat de l'élément
indépendamment du substrat semiconducteur, tout en réduisant un cou-
rant de fuite de jonction par la seconde région d'impureté, et en permet-
tant la miniaturisation par la cinquième région d'impureté.
Dans le dispositif à semiconducteur de l'aspect ci-dessus, le
premier pic de concentration en impureté et le quatrième pic de concen-
tration en impureté peuvent être formés respectivement à des profondeurs
pratiquement égales à partir de la surface principale de la couche de se-
miconducteur. Par conséquent, les première et quatrième régions d'impu-
reté peuvent avoir pratiquement les mêmes distributions de concentration en impureté dans la direction de la profondeur du substrat, grâce à quoi
le dispositif à semiconducteur ayant la structure à triple caisson conve-
nant pour la configuration multifonction peut être réalisé par des étapes simples.
Dans ce cas, les première et troisième régions d'impureté peu-
vent être espacées l'une de l'autre d'une distance prédéterminée dans une direction de profondeur déterminée à partir de la surface principale de la couche de semiconducteur, et les quatrième et sixième régions
d'impureté peuvent être espacées l'une de l'autre d'une distance prédé-
terminée dans la direction de la profondeur déterminée à partir de la sur-
face principale de la couche de semiconducteur. Conformément à la structure ci-dessus, le dispositif à semiconducteur ayant la structure à
triple caisson convenant pour la configuration multifonction peut être ob-
tenu tout en réduisant l'augmentation du nombre d'étapes.
Conformément à un mode de réalisation de l'aspect ci-dessus, le dispositif à semiconducteur comprend en outre une septième région d'impureté du second type de conductivité formée à la surface principale de la couche de semiconducteur, placée à l'intérieur d'une région plane comportant la première région d'impureté, entourant la seconde région d'impureté, et ayant un septième pic de concentration en impureté se
trouvant à une profondeur inférieure à celle du premier pic de concentra-
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tion en impureté et supérieure à celle du troisième pic de concentration
en impureté, et ayant une concentration inférieure aux premier et troi-
sième pics de concentration en impureté; et une huitième région d'impu-
reté du second type de conductivité formée à la surface principale de la couche de semiconducteur, placée dans une région comportant la qua- trième région d'impureté, entourant la cinquième région d'impureté, et ayant un huitième pic de concentration en impureté se trouvant à une
profondeur inférieure à celle du quatrième pic de concentration en impu-
reté et supérieure à celle du sixième pic de concentration en impureté, et ayant une concentration inférieure à celle des quatrième et sixième pics
de concentration en impureté.
Conformément à cette structure, du fait que les première et
quatrième régions d'impureté ont les mêmes distributions de concentra-
tion en impureté dans la direction de la profondeur du substrat, la se-
conde ou la cinquième région d'impureté peut être isolée électriquement
du substrat semiconducteur de façon fiable. On peut donc obtenir le dis-
positif à semiconducteur ayant la structure à trois caissons convenant
pour la configuration multifonction.
Selon encore un autre mode de réalisation de l'aspect ci-
dessus, le dispositif à semiconducteur comprend en outre une septième région d'impureté du second type de conductivité formée à la surface
principale de la couche de semiconducteur, placée à l'intérieur d'une ré-
gion plane comportant la première région d'impureté, entourant la se-
conde région d'impureté avec une distance prédéterminée entre elles, et ayant un septième pic de concentration en impureté se trouvant à une profondeur inférieure à celle du premier pic de concentration en impureté et supérieure à celle du troisième pic de concentration en impureté; et un troisième élément à effet de champ du premier type de conductivité formé
dans la troisième région d'impureté.
Conformément à cette structure, la région d'impureté du type de conductivité opposé à celui du substrat entoure les seconde et cinquième régions d'impureté pour les isoler électriquement du substrat, et en outre les septième et seconde régions d'impureté sont respectivement formées dans les positions espacées. Par conséquent, le troisième élément peut
être formé même à l'extrémité de la troisième région d'impureté.
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Le quatrième pic de concentration en impureté peut être moins profond que le premier pic de concentration en impureté. Conformément à
cette structure, les profondeurs des seconde et cinquième régions d'impu-
reté sont utilisées pour changer les profondeurs des régions d'impureté qui ont le type de conductivité opposé à celui du substrat et entourent les
seconde et cinquième régions d'impureté, respectivement. De cette ma-
nière, il est possible de parvenir à une miniaturisation supplémentaire.
Selon encore un autre mode de réalisation, le dispositif à semi-
conducteur de l'aspect ci-dessus comprend en outre une neuvième région d'impureté du premier type de conductivité formée à la surface principale de la couche de semiconducteur, placée dans d'une région différente des première et quatrième régions d'impureté, et ayant un neuvième pic de
concentration en impureté pratiquement à la même profondeur que le se-
cond pic de concentration en impureté; une dixième région d'impureté du premier type de conductivité formée à la surface principale de la couche de semiconducteur, placée dans d'une région différente des première, quatrième et neuvième régions d'impureté, et ayant un dixième pic de
concentration en impureté pratiquement à la même profondeur que le cin-
quième pic de concentration en impureté; une onzième région d'impureté
du second type de conductivité formée à la surface principale de la cou-
che de semiconducteur, placée dans d'une région différente des première, quatrième, neuvième et dixième régions d'impureté, et ayant un onzième pic de concentration en impureté pratiquement à la même profondeur que
le cinquième pic de concentration en impureté; une douzième région d'im-
pureté du second type de conductivité formée à la surface principale de la
couche de semiconducteur, placée dans d'une région différente des pre-
mière, quatrième, neuvième, dixième et onzième régions d'impureté, et ayant un douzième pic de concentration en impureté pratiquement à la même profondeur que le second pic de concentration en impureté; un troisième élément à effet de champ du second type de conductivité formé à la surface principale de la neuvième région d'impureté; un quatrième
élément à effet de champ du second type de conductivité formé à la sur-
face principale de la dixième région d'impureté; un cinquième élément à
effet de champ du premier type de conductivité formé à la surface princi-
pale de la onzième région d'impureté; et un sixième élément à effet de
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champ du premier type de conductivité formé à la surface principale de la
douzième région d'impureté.
Conformément à la structure ci-dessus, la distribution de con-
centration du caisson qui ne doit pas obligatoirement porter un potentiel fixe est changée de façon similaire aux autres caissons, si nécessaire. Il est donc possible de former des éléments correspondant aux fonctions exigées. Selon un autre mode de réalisation supplémentaire, le dispositif à semiconducteur de l'aspect ci-dessus comprend en outre une neuvième région d'impureté du premier type de conductivité formée à la surface
principale de la couche de semiconducteur, placée dans d'une région dif-
férente des première et quatrième régions d'impureté, et ayant un neu-
vième pic de concentration en impureté pratiquement à la même profon-
deur que le second pic de concentration en impureté; une dixième région d'impureté du premier type de conductivité formée à la surface principale de la couche de semiconducteur, placée dans d'une région différente des première, quatrième et neuvième régions d'impureté, et ayant un dixième pic de concentration en impureté pratiquement à la même profondeur que
le cinquième pic de concentration en impureté; une onzième région d'im-
pureté du second type de conductivité formée à la surface principale de la
couche de semiconducteur, placée dans d'une région différente des pre-
mière, quatrième, neuvième et dixième régions d'impureté, et ayant un onzième pic de concentration en impureté; un troisième élément à effet de champ du second type de conductivité formé à la surface principale de la neuvième région d'impureté; un quatrième élément à effet de champ du second type de conductivité formé à la surface principale de la onzième région d'impureté; et un cinquième élément à effet de champ du premier type de conductivité formé à la surface principale de la onzième région d'impureté, les troisième, sixième et onzième pics de concentration en
impureté étant placés pratiquement à la même profondeur que le cin-
quième pic de concentration en impureté.
Conformément à la structure ci-dessus, du fait que les troi-
sième, sixième et onzième pics de concentration en impureté sont pré-
sents pratiquement à la même profondeur, les troisième, sixième et on-
zième régions d'impureté peuvent être formées en même temps.
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Dans le dispositif à semiconducteur de l'aspect ci-dessus les troisième et sixième pics de concentration en impureté peuvent être moins profonds que le second pic de concentration en impureté et plus profonds
que le cinquième pic de concentration en impureté. Dans ce cas, les dis-
tributions de concentration sont commandées de façon que le dispositif à semiconducteur ayant une structure miniaturisée et de multiples fonctions
puisse être réalisé par des étapes simples.
Dans un mode de réalisation, le dispositif à semiconducteur comprend en outre une région d'impureté du second type de conductivité formée à la surface principale de la couche de semiconducteur, placée dans une région différente des première et quatrième régions, et ayant un pic de concentration en impureté pratiquement à la même profondeur que les troisième et sixième pics de concentration en impureté; et un élément
du premier type de conductivité formé dans cette région d'impureté.
Conformément à cette structure, les régions d'impureté du type de conductivité opposé à celui du substrat ont les mêmes distributions de concentration dans la région de la structure à triple caisson et dans la
région autre que la structure à triple caisson, et ces distributions de con-
centration sont commandées de façon que ces régions puissent être for-
mées simultanément.
Selon un mode de réalisation supplémentaire, le dispositif à se-
miconducteur de l'aspect ci-dessus comprend en outre une région d'impu-
reté du premier type de conductivité formée à la surface principale de la
couche de semiconducteur, placée dans une région située entre les se-
conde et troisième régions d'impureté, et ayant un pic de concentration en impureté moins profond que le second pic de concentration en impureté; et un élément du second type de conductivité formé dans cette région
d'impureté. Conformément à cette structure, du fait que les régions d'im-
pureté devant être fixées au même potentiel sont formées avec la plus
faible profondeur possible, il est possible de parvenir à une miniaturisa-
tion supplémentaire.
Selon un mode de réalisation supplémentaire, le dispositif à se-
miconducteur de l'aspect ci-dessus comprend en outre une autre couche de semiconducteur disposée sur une autre surface principale de la couche de semiconducteur, et ayant une concentration en impureté supérieure à
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celle de la couche de semiconducteur. Conformément à cette structure, du fait que les éléments ayant de multiples fonctions sont disposés sur le substrat à concentration élevée, un déclenchement parasite dans la partie
profonde de la structure de caisson est réduit.
Un dispositif à semiconducteur conforme à un autre aspect de l'invention comprend une couche de semiconducteur d'un premier type de
conducteur; une première région d'impureté d'un second type de conduc-
tivité formée à une surface principale de la couche de semiconducteur et ayant un premier pic de concentration en impureté; une seconde région d'impureté du premier type de conductivité formée à la surface principale
de la couche de semiconducteur comportant la première région d'impure-
té, entourée entièrement par la première région d'impureté et ayant un second pic de concentration en impureté à une profondeur inférieure à celle du premier pic de concentration en impureté; une troisième région d'impureté du premier type de conductivité formée à la surface principale de la couche de semiconducteur, placée dans une région située entre les première et seconde régions d'impureté, entourant la seconde région d'impureté, et ayant un troisième pic de concentration en impureté à une profondeur inférieure à celle du second pic de concentration en impureté; et un premier élément à effet de champ du second type de conductivité
formé à la surface principale de la seconde région d'impureté.
Grâce à la structure ci-dessus, la troisième région d'impureté peut réduire un champ électrique entre les première et seconde régions d'impureté. Dans le dispositif à semiconducteur de l'aspect ci-dessus, la
région d'impureté du second type de conductivité peut ne pas être pré-
sente entre les seconde et troisième régions d'impureté. Grâce à cette structure, la troisième région d'impureté peut réduire le champ électrique
entre les première et seconde régions d'impureté.
Conformément à un mode de réalisation, le dispositif à semi-
conducteur de l'aspect ci-dessus comprend en outre une quatrième région d'impureté du premier type de conductivité formée à la surface principale de la couche de semiconducteur, placée dans une région différente de la première région d'impureté, et. ayant un quatrième pic de concentration en
impureté pratiquement à la même profondeur que le second pic de con-
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centration en impureté; une cinquième région d'impureté du premier type
de conductivité formée à la surface principale de la couche de semicon-
ducteur, placée dans une région différente des première et quatrième ré-
gions d'impureté, et ayant un cinquième pic de concentration en impureté à une profondeur inférieure à celle des second et quatrième pics de concentration en impureté; une sixième région d'impureté du second type de
conductivité formée à la surface principale de la couche de semiconduc-
teur, placée dans une région différente des première, quatrième, et cin-
quième régions d'impureté, et ayant un sixième pic de concentration en impureté pratiquement à la même profondeur que le cinquième pic de concentration en impureté; une septième région d'impureté du second
type de conductivité formée à la surface principale de la couche de semi-
conducteur, placée dans une région différente des première, quatrième et sixième régions d'impureté, et ayant un septième pic de concentration en impureté pratiquement à la même profondeur que le quatrième pic de
concentration en impureté; un second élément à effet de champ du se-
cond type de conductivité formé à la surface principale de la quatrième région d'impureté; un troisième élément à effet de champ du second type
de conductivité formé à la surface principale de la cinquième région d'im-
pureté; un quatrième élément à effet de champ du premier type de con-
ductivité formé à la surface principale de la sixième région d'impureté; un
cinquième élément à effet de champ du premier type de conductivité for-
mé à la surface principale de la septième région d'impureté; et un con-
densateur connecté à l'une des régions de source/drain du premier élé-
ment.
Conformément à la structure ci-dessus, du fait qu'un transistor de cellule de mémoire est formé dans la seconde région d'impureté, le
courant de fuite de jonction peut être réduit.
Conformément à un mode de réalisation, le dispositif à semi-
conducteur de l'aspect ci-dessus comprend en outre une autre couche de semiconducteur disposée sur une autre surface principale de la couche de semiconducteur, et ayant une concentration en impureté supérieure à celle de la couche de semiconducteur. Conformément à cette structure, du fait que des éléments ayant des fonctions multiples sont disposés sur le substrat à concentration élevée, un déclenchement parasite dans une
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partie profonde de la structure de caisson peut être réduit.
Un procédé de fabrication d'un dispositif à semiconducteur conforme à l'invention comprend les étapes suivantes: on forme une première région d'impureté d'un second type de conductivité ayant un premier pic de concentration en impureté à une surface principale d'une couche de semiconducteur d'un premier type de conductivité; on forme une seconde région d'impureté du second type de conductivité disposée à la surface principale de la couche de semiconducteur, placée dans une région différente de la première région d'impureté et ayant un second pic de concentration en impureté; on forme une troisième région d'impureté
du premier type de conductivité disposée la surface principale de la cou-
che de semiconducteur comportant la première région d'impureté, et ayant un troisième pic de concentration en impureté à une profondeur inférieure
à celle du premier pic de concentration en impureté; on forme une qua-
trième région d'impureté du premier type de conductivité, disposée à la
surface principale de la couche de semiconducteur comportant la se-
conde région d'impureté, et ayant un quatrième pic de concentration en
impureté à une profondeur inférieure à celle du second pic de concentra-
tion en impureté; on forme une cinquième région d'impureté du second
type de conductivité disposée à la surface principale de la couche de se-
miconducteur comportant la première région d'impureté, et ayant un cin-
quième pic de concentration en impureté à une profondeur inférieure à celle des premier et troisième pics de concentration en impureté, et une sixième région d'impureté du second type de conductivité disposée à la surface principale de la couche de semiconducteur comportant la seconde région d'impureté, entourant la quatrième région d'impureté et ayant le cinquième pic de concentration en impureté; on forme un premier élément
du second type de conductivité à la surface principale de la troisième ré-
gion d'impureté; et on forme un second élément du second type de con-
ductivité à la surface principale de la quatrième région d'impureté.
Grâce aux étapes ci-dessus, on peut employer une structure à
triple caisson pour permettre la fixation du potentiel de substrat de l'élé- ment indépendamment du substrat semiconducteur, auquel cas la se-
conde région d'impureté peut être profonde et la cinquième région d'impu-
reté peut être peu profonde. En outre, les profondeurs des troisième et
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quatrième régions d'impureté sont utilisées pour changer les profondeurs des régions d'impureté ayant le type de conductivité opposé à celui du
substrat et entourant les troisième et quatrième régions d'impureté, res-
pectivement. Conformément à un mode de réalisation, le procédé de fabrication du dispositif à semiconducteur de l'invention comprend également les étapes consistant à former une septième région d'impureté du second
type de conductivité disposée à la surface principale de la couche de se-
miconducteur, placée dans une région plane contenant la première région d'impureté, entourant la troisième région d'impureté et ayant un septième pic de concentration en impureté placé à une plus faible profondeur que
* le premier pic de concentration en impureté et à une plus grande profon-
deur que le quatrième pic de concentration en impureté, et ayant une
concentration inférieure à celle des premier et sixième pics de concentra-
tion en impureté; et une huitième région d'impureté du second type de
conductivité disposée à la surface principale de la couche de semicon-
ducteur, placée dans une région contenant la seconde région d'impureté,
entourant la quatrième région d'impureté et ayant le septième pic de con-
centration en impureté.
Conformément aux étapes ci-dessus, du fait que les première et
quatrième régions d'impureté ont les mêmes distributions de concentra-
tion en impureté dans la direction de la profondeur du substrat, la se-
conde ou la cinquième région d'impureté peut être isolée électriquement du substrat semiconducteur de façon fiable, par des étapes simples. On peut donc obtenir le dispositif à semiconducteur ayant la structure à triple
caisson convenant pour la configuration multifonction.
Conformément à un autre mode de réalisation du procédé de
fabrication du dispositif à semiconducteur de l'invention, I'étape de for-
mation de la troisième région d'impureté comprend l'étape consistant à former une neuvième région d'impureté du premier type de conductivité disposée à la surface principale de la couche de semiconducteur, placée dans une région différente des première et seconde régions d'impureté, et ayant un neuvième pic de concentration en impureté; I'étape de formation de la quatrième région d'impureté comprend l'étape consistant à former une dixième région d'impureté du premier type de conductivité disposée à
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la surface principale de la couche de semiconducteur, placée dans une région différente des première, seconde et neuvième régions d'impureté,
et ayant un dixième pic de concentration en impureté; et l'étape de for-
mation des cinquième et sixième régions d'impureté comprend l'étape consistant à former une onzième région d'impureté du second type de
conductivité disposée à la surface principale de la couche de semicon-
ducteur, placée dans une région différente des première, seconde, neu-
vième et dixième régions d'impureté, et ayant un onzième pic de concen-
tration en impureté.
Conformément aux étapes ci-dessus, la distribution de concen-
tration du caisson qui ne doit pas obligatoirement porter un potentiel fixe
peut être changée de façon similaire aux autres caissons, si nécessaire.
Dans le procédé de fabrication décrit ci-dessus, les cinquième,
sixième et onzième pics de concentration en impureté peuvent être dispo-
ses à une plus faible profondeur que le troisième pic de concentration en
impureté et une plus grande profondeur que le quatrième pic de concen-
tration en impureté.
L'invention décrite ci-dessus permet d'obtenir les caractéristi-
ques distinctives suivantes.
Conformément à l'invention, la structure à triple caisson est em-
ployée pour fixer le potentiel de substrat de l'élément indépendamment du substrat semiconducteur. Dans ce cas, le caisson contenant l'élément qui peut souffrir d'un courant de fuite de jonction est formé à une grande profondeur pour procurer la fonction de l'élément, et le caisson contenant I'élément qui ne souffre pas du courant de fuite de jonction est formé à une faible profondeur pour la miniaturisation. De ce fait, on peut obtenir
les fonctions multiples et la miniaturisation de la structure. Indépendam-
ment des profondeurs des caissons contenant les éléments, les régions
d'impureté pour isoler électriquement les caissons contenant les élé-
ments, vis-à-vis des substrats semiconducteurs, ont les mêmes distribu-
tions de concentration en impureté dans la direction de profondeur du
substrat. Par conséquent, le dispositif à semiconducteur ayant les fonc-
tions multiples et la structure miniaturisée peut être réalisé par des éta-
pes simples.
La région d'impureté du type de conductivité opposé à celui du
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substrat entoure le caisson pour isoler électriquement le caisson du substrat, et la distribution de concentration en impureté de cette région d'impureté du type de conductivité opposé à celui du substrat est changée pour procurer le caisson ayant le pic de concentration en impureté à faible profondeur. Par conséquent, l'élément peut être formé même à l'extrémité
du caisson, ce qui permet d'obtenir une miniaturisation supplémentaire.
Dans le dispositif à semiconducteur ayant la structure à triple caisson, la région d'impureté du type de conductivité opposé entourant le
caisson peu profond est formée à une faible profondeur, et la région d'im-
pureté du type de conductivité opposé entourant le caisson profond est
formée à une grande profondeur. Par conséquent, on peut obtenir le dis-
positif à semiconducteur ayant les fonctions multiples et la structure mi-
niaturisée davantage.
Le caisson qui ne doit pas obligatoirement porter un potentiel
fixe est configuré de façon à avoir une distribution de concentration va-
riable, si nécessaire. Par conséquent, à la fois les fonctions multiples et la structure miniaturisée peuvent être obtenues simultanément dans le
dispositif à semiconducteur.
Une partie de la région d'impureté entourant le caisson du
même type de conductivité que le substrat dans la structure à triple cais-
son a la même distribution de concentration que la région d'impureté qui est formée dans une autre partie et contient l'élément. Par conséquent,
ces régions d'impureté peuvent être formées en même temps, et le dispo-
sitif à semiconducteur ayant la structure multifonction et la structure mi-
niaturisée peut être réalisé par des étapes simples.
Les régions d'impureté qui ont le type de conductivité opposé à celui du substrat, et sont formées dans la région de la structure à triple
caisson et dans l'autre région, ont les mêmes distributions de concentra-
tion en impureté, qui sont maîtrisées. Par conséquent, le dispositif à se-
miconducteur ayant la structure multifonction et la structure miniaturisée
peut être réalisé par des étapes simples.
Dans le dispositif à semiconducteur ayant la structure à triple caisson, des caissons de profondeurs différentes sont formés dans la partie entourée par la région d'impureté du type de conductivité opposé à
celui du substrat, et ces caissons sont formés avec la plus faible profon-
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deur possible, même dans le cas o le même potentiel doit être placé sur
ces caissons. On peut donc parvenir à une miniaturisation supplémentaire.
Dans le dispositif à semiconducteur ayant la structure à triple
caisson, le transistor de mémoire est formé dans le caisson qui est pro-
fond et a le même type de conductivité que le substrat. Par conséquent, le courant de fuite de jonction est réduit, et le dispositif a semiconducteur
peut avoir de meilleures caractéristiques de régénération.
Dans le dispositif à semiconducteur ayant la structure à triple caisson, la région d'impureté qui a le même type de conductivité que le substrat et a le pic de concentration en impureté de faible profondeur est disposée entre le caisson du même type de conductivité que le substrat et
la région d'impureté du type de conductivité opposé entourant ce caisson.
Par conséquent, le champ électrique entre le caisson et la région d'impu-
reté du type de conductivité opposé peut être réduit, et le courant de fuite
de jonction peut être réduit.
Dans le dispositif à semiconducteur ayant la structure à triple caisson, le transistor de cellule de mémoire est formé dans le caisson profond du même type de conductivité que le substrat. Il est donc possible d'obtenir le dispositif à semiconducteur dans lequel le courant de fuite de
jonction est réduit, et les caractéristiques de régénération sont améliorées.
Du fait que les éléments ayant des fonctions multiples sont dis-
posés dans le substrat à concentration élevé, il est possible de réduire le
déclenchement parasite dans une partie profonde de la structure de cais-
son et il est possible d'obtenir le dispositif à semiconducteur ayant une
meilleure fiabilité.
La structure à triple caisson est employée pour fixer le potentiel
de substrat de l'élément indépendamment du substrat semiconducteur.
Dans ce cas, le caisson comportant l'élément qui peut souffrir d'un cou-
rant de fuite de jonction est formé à une grande profondeur pour obtenir la fonction exigée de l'élément, et le caisson comportant l'élément qui ne souffre pas du courant de fuite de jonction est formé dans le caisson de
faible profondeur pour parvenir à la miniaturisation. En outre, indépen-
damment des profondeurs des caissons comportant les éléments, les ré-
gions d'impureté pour isoler électriquement vis-à-vis du substrat semicon-
ducteur les caissons respectifs comportant les éléments, ont les mêmes
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distributions de concentration en impureté dans la direction de la profon-
deur du substrat. Par conséquent, on peut obtenir par des étapes simples
le dispositif à semiconducteur dans lequel la structure à fonctions multi-
ples et la structure miniaturisée sont obtenues simultanément.
En outre, la région d'impureté du type de conductivité opposé à celui du substrat entoure le caisson pour isoler électriquement le substrat
vis-à-vis du caisson, et la partie de la région d'impureté comportant l'élé-
ment a le pic de concentration en impureté de faible profondeur. Par con-
séquent, l'élément peut être formé même à l'extrémité de la partie ci-
dessus, ce qui permet d'obtenir une miniaturisation encore plus importante.
Dans le dispositif à semiconducteur ayant la structure à triple caisson, la région d'impureté du type de conductivité opposé entourant le caisson de faible profondeur peut être formée à une faible profondeur, et la région d'impureté du type de conductivité opposé entourant le caisson profond peut être formée à une grande profondeur. Par conséquent, le
dispositif à semiconducteur peut avoir les fonctions multiples et la struc-
ture encore plus miniaturisée.
Dans la structure à triple caisson, une partie de la région d'im-
pureté du second type de conductivité entourant le caisson du même type de conductivité que le substrat a les mêmes distributions de concentration que la région d'impureté du second type de conductivité qui est formée dans l'autre partie et comporte l'élément. Par conséquent, elles peuvent être formées simultanément. Le dispositif à semiconducteur ayant les fonctions multiples et la structure miniaturisée peut donc être réalisé par
des étapes simples.
Dans le dispositif a semiconducteur ayant la structure à triple
caisson, les caissons de différentes profondeurs sont formés dans la par-
tie entourée par la région d'impureté du type de conductivité opposé à
celui du substrat, et ces caissons sont formés avec la plus faible profon-
deur possible, même dans le cas o ils doivent être placés au même poten-
tiel. Le dispositif à semiconducteur peut donc être miniaturisé davantage.
Dans le dispositif à semiconducteur ayant la structure à triple caisson, le transistor de cellule de mémoire est formé dans le caisson profond du même type de conductivité que le substrat. Il est donc possible d'obtenir le dispositif à semiconducteur dans lequel le courant de fuite de
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jonction est réduit, et les caractéristiques de régénération sont améliorées.
Dans le dispositif à semiconducteur ayant la structure à triple caisson, la région d'impureté ayant le même type de conductivité que le substrat et ayant le pic de concentration en impureté de faible profondeur est formée entre le caisson du même type de conductivité que le substrat
et la région d'impureté du type de conductivité opposé entourant ce cais-
son. Par conséquent, il est possible de réduire le champ électrique entre le caisson et la région d'impureté du type de conductivité opposé, et il est possible d'obtenir le dispositif à semiconducteur dans lequel le courant de
fuite de jonction est réduit.
Dans le dispositif à semiconducteur ayant la structure à triple caisson, le transistor de cellule de mémoire est formé dans le caisson profond du même type de conductivité que le substrat. Il est donc possible d'obtenir le dispositif à semiconducteur dans lequel le courant de fuite de
jonction est réduit, et les caractéristiques de régénération sont améliorées.
Du fait qu'une croissance épitaxiale est effectuée sur la surface du substrat à concentration élevée, les éléments à fonctions multiples
sont également formés sur la couche épitaxiale ainsi formée. Par consé-
quent, le déclenchement parasite est réduit de façon similaire dans une partie profonde de la structure de caisson et on peut obtenir un dispositif
à semiconducteur ayant une meilleure fiabilité.
D'autres caractéristiques et avantages de l'invention seront
mieux compris à la lecture de la description qui va suivre de modes de
réalisation, donnés à titre d'exemples non limitatifs. La suite de la des-
cription se réfère aux dessins annexés dans lesquels:
La figure 1 est une coupe montrant un dispositif à semiconduc-
teur conforme à un premier mode de réalisation de l'invention;
La figure 2 est une vue de dessus montrant un dispositif à semi-
conducteur conforme au premier mode de réalisation; Les figures 3 sont des représentations graphiques montrant
des distributions de concentrations en impureté dans des coupes du dis-
positif à semiconducteur correspondant respectivement aux lignes B-B, C-
C, D-D, E-E, F-F, G-G, H-H et I-I sur la figure 1, conformément au pre-
mier mode de réalisation de l'invention; Les figures 11 - 13 sont des coupes montrant respectivement le
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dispositif à semiconducteur conforme au premier mode de réalisation de l'invention; Les figures 14 - 20 sont des coupes montrant respectivement des étapes dans un procédé de fabrication du dispositif à semiconducteur conforme au premier mode de réalisation de l'invention;
La figure 21 est une coupe montrant un dispositif à semicon-
ducteur conforme à un second mode de réalisation de l'invention;
La figure 22 est une vue de dessus montrant le dispositif à se-
miconducteur conforme au second mode de réalisation;
Les figures 23 - 25 sont des représentations graphiques mon-
trant des distributions de concentrations en impureté dans des coupes du dispositif à semiconducteur correspondant respectivement aux lignes K-K, L-L et M-M sur la figure 22 conformément au second mode de réalisation de l'invention; Les figures 26 et 27 sont des coupes montrant respectivement des étapes dans un procédé de fabrication du dispositif à semiconducteur conforme au second mode de réalisation de l'invention;
La figure 28 est une coupe montrant un dispositif à semicon-
ducteur conforme à un troisième mode de réalisation de l'invention;
Les figures 29 - 31 sont des représentations graphiques mon-
trant respectivement des distributions de concentrations en impureté contenues dans le dispositif à semiconducteur conforme au troisième mode de réalisation de l'invention; La figure 32 est une coupe montrant une étape dans un procédé de fabrication du dispositif à semiconducteur conforme au troisième mode de réalisation de l'invention;
La figure 33 est une coupe montrant un dispositif à semicon-
ducteur conforme à un quatrième mode de réalisation de l'invention;
Les figures 34 et 35 sont des représentations graphiques mon-
trant des distributions de concentrations en impureté dans des coupes du dispositif à semiconducteur correspondant respectivement aux lignes Q-Q et R-R de la figure 33, conformément au quatrième mode de réalisation de l'invention;
La figure 36 est une coupe montrant un dispositif à semicon-
ducteur conforme à un cinquième mode de réalisation de l'invention;
19 2808921
Les figures 37 et 38 sont des représentations graphiques mon-
trant des distributions de concentrations en impureté dans des coupes du dispositif à semiconducteur correspondant respectivement aux lignes S-S et T-T de la figure 36, conformément au cinquième mode de réalisation de lI'invention; La figure 39 est une coupe montrant une étape dans un procédé de fabrication du dispositif à semiconducteur conforme au cinquième mode de réalisation de l'invention;
La figure 40 est une coupe montrant un dispositif à semicon-
ducteur conforme à un sixième mode de réalisation de l'invention;
La figure 41 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans une coupe du dispositif à
semiconducteur correspondant à la ligne U-U sur la figure 40, conformé-
ment au sixième mode de réalisation de l'invention; La figure 42 est une représentation graphique montrant une
distribution de concentration en impureté d'une tranche épitaxiale confor-
mément au sixième mode de réalisation de l'invention;
La figure 43 est une coupe montrant un dispositif à semicon-
ducteur conforme à un septième mode de réalisation de l'invention;
La figure 44 est une vue de dessus montrant le dispositif à se-
miconducteur conforme au septième mode de réalisation de l'invention; La figure 45 est une coupe montrant une étape dans un procédé de fabrication du dispositif à semiconducteur conforme au septième mode de réalisation de l'invention;
La figure 46 est une coupe montrant un dispositif à semicon-
ducteur conforme à un huitième mode de réalisation de l'invention;
Les figures 47 - 49 sont des vues de dessus montrant respecti-
vement le dispositif à semiconducteur conforme au huitième mode de réa-
lisation de l'invention; et
La figure 50 est une coupe montrant un dispositif à semicon-
ducteur de l'art antérieur.
En se référant à la figure 1, on note qu'un substrat semicon-
ducteur 1 contient une impureté de type p ou de type n présentant une résistivité d'environ 10 Q.cm qui équivaut à une concentration d'environ 1 x 1015/cm3, et il comporte dans une région de séparation une pellicule
2808921
de séparation et d'isolation 2 consistant en une pellicule d'oxyde de sili-
cium, une pellicule de nitrure de silicium ou une pellicule d'oxynitrure de silicium. Des parties de surface du substrat semiconducteur 1, qui sont isolées par la pellicule de séparation et d'isolation 2, sont dopées avec des impuretés pour former des caissons n 31 - 36 et des caissons p 41 44.
La figure 1 montre à titre d'exemple un dispositif à semicon-
ducteur qui comporte un circuit logique, des cellules de mémoire et un circuit périphérique. Bien qu'ils ne soient pas représentés, des transistors MOS à canal p conformes à des utilisations prévues sont formés dans les
caissons n 33 - 36, et des transistors MOS à canal n conformes aux utili-
sations prévues sont formés dans les caissons p 41 - 44. Cependant, les caissons n 33 et 35 peuvent ne pas comporter un transistor, et former respectivement des structures à triple caisson dans lesquelles le caisson n 33 coopère avec le caisson n 32 (caisson n de fond) pour entourer le caisson p 41, et le caisson n 35 coopère avec le caisson n 31 (caisson de fond) pour entourer le caisson p 43, de façon que les caissons p 41 et 43
soient électriquement isolés des autres parties.
Si nécessaire, chacun des transistors est muni d'une couche telle qu'une couche d'arrêt de perçage, contenant une impureté du même type de conductivité que le substrat semiconducteur (caisson), ou une couche dopée de canal contenant une impureté (type à canal enterré) du type de conductivité opposé à celui du substrat semiconducteur (caisson), ou une impureté (type à canal de surface) du même type de conductivité que le substrat semiconducteur (caisson). Ces couches sont formées par exemple par implantation ionique, mais ne sont pas représentées dans les figures.
La figure 2 est une vue de dessus du dispositif à semiconduc-
teur conforme au premier mode de réalisation de l'invention. La coupe re-
présentée sur la figure 1 est faite selon la ligne A-A sur la figure 2. Sur la figure 2, le caisson n 32 est formé à une position plus profonde que le caisson p 41 et le caisson n 33, à l'intérieur d'une partie entourée par une
ligne en pointillés a, et le caisson n 31 est formé à une position plus pro-
fonde que le caisson p 43 et le caisson n 35 dans une partie entourée par une ligne en pointillés b, de façon que les caissons p 41 et 43 soient
électriquement isolés du substrat semiconducteur 1.
21 2808921
La figure 3 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au premier mode de réalisation de l'invention, et elle mon-
tre plus particulièrement les distributions de concentrations en impureté dans les caissons n 32 et 33 ainsi que dans le substrat semiconducteur 1, sur une coupe selon la ligne B-B sur la figure 1. En se référant à la figure
3, on note que le caisson n 32 contient une impureté telle que du phos-
phore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 1 - 1,5 pm à partir de la
surface du substrat semiconducteur. Le caisson n 33 contient une impu-
reté telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3 et le pic de
sa concentration en impureté est placé à une profondeur d'environ 0,5 -
0,8 pm à partir de la surface du substrat semiconducteur.
La figure 4 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au premier mode de réalisation de l'invention, et elle mon-
tre plus particulièrement les distributions de concentrations en impureté dans le caisson n 32, le caisson p 41 et le substrat semiconducteur 1, sur une coupe selon la ligne C-C sur la figure 1. En se référant à la figure 4, on note que le caisson n 32 contient une impureté telle que du phosphore
à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impu-
reté est placé à une profondeur d'environ 1 - 1,5 pm à partir de la surface du substrat semiconducteur. Le caisson p 41 contient une impureté telle
que du bore à environ 1 x 1017 - 1 x 1019/cm3 et le pic de sa concentra-
tion en impureté est placé à une profondeur d'environ 0,5 - 0,8 pm à partir de la surface du substrat semiconducteur. En outre, la figure 4 montre la
distribution de concentration en impureté dans une couche d'arrêt de ca-
nal (non représentée sur la figure 1), qui contient une impureté telle que du bore à environ 1 x 1017 - 1 x 1019/cm3 et a son pic de concentration en impureté à une profondeur d'environ 0,2 - 0,5 pm à partir de la surface
du substrat semiconducteur.
La figure 5 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au premier mode de réalisation de l'invention, et elle mon-
tre plus particulièrement les distributions de concentrations en impureté
22;2808921
dans le caisson p 42 et le substrat semiconducteur 1, sur une coupe se-
lon la ligne D-D sur la figure 1. Les distributions de concentrations en im-
pureté dans cette partie sont les mêmes que celles représentées sur la
figure 4, à l'exception du fait que le caisson n 32 n'est pas formé.
La figure 6 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au premier mode de réalisation de l'invention, et elle mon-
tre plus particulièrement les distributions de concentrations en impureté
dans le caisson n 34 et le substrat semiconducteur 1, sur une coupe se-
Ion la ligne E-E sur la figure 1. En se référant à la figure 6, on note que les distributions de concentrations en impureté dans cette partie sont les mêmes que celles représentées sur la figure 3, à l'exception du fait que le
caisson n 32 n'est pas formé.
La figure 7 est une représentation graphique montrant des
distributions de concentrations en impureté dans le dispositif à semicon-
ducteur conforme au premier mode de réalisation de l'invention, et montre plus particulièrement les distributions de concentrations en impureté dans les caissons n 35 et 31 et le substrat semiconducteur 1, sur une coupe selon la ligne F-F sur la figure 1. En se référant à la figure 7, on note que le caisson n 31 contient une impureté telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3 et le pic de sa concentration en impureté est placé à une profondeur d'environ 2 - 2,5 pm à partir de la surface du substrat
semiconducteur. Le caisson n 35 contient une impureté telle que du phos-
phore à environ 1 x 1017 - 1 x 1019/cm3 et les pics de la concentration en
impureté sont placés à une profondeur d'environ 1 - 1,5 pm et une pro-
* fondeur d'environ 0,5 - 0,8 pm à partir de la surface du substrat semicon-
ducteur. La figure 8 est une représentation graphique montrant des
distributions de concentrations en impureté dans le dispositif à semicon-
ducteur conforme au premier mode de réalisation de l'invention, et elle
montre plus particulièrement les distributions de concentrations en impu-
reté dans le caisson n 31, le caisson p 43 et le substrat semiconducteur 1, sur une coupe selon la ligne G-G sur la figure 1. En se référant à la figure 8, on note que le caisson n 31 contient une impureté telle que duphosphore à environ 1 x 1017 - 1 x 1019/cm3 et le pic de sa concentration
23 2808921
23 UY
en impureté est placé à une profondeur d'environ 2 - 2,5 pm à partir de la
surface du substrat semiconducteur. Le caisson p 43 contient une impu-
reté telle que du bore à environ 1 x 1017 - 1 x 1019/cm3 et le pic de sa concentration en impureté est placé à une profondeur d'environ 1 - 1,5 pm à partir de la surface du substrat semiconducteur. En outre, la figure 8
montre la distribution de concentration en impureté dans une couche d'ar-
rêt de canal (non représentée sur la figure 1), qui contient une impureté
telle que du bore à environ 1 x 1017 - 1 x 1019/cm3 et dont le pic de con-
centration en impureté est à une profondeur d'environ 0,2 - 0,5 pm à par-
tir de la surface du substrat semiconducteur.
La figure 9 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au premier mode de réalisation de l'invention, et elle mon-
tre plus particulièrement les distributions de concentrations en impureté
dans le caisson p 44 et le substrat semiconducteur 1, sur une coupe se-
lon la ligne H-H sur la figure 1. En se référant à la figure 9, on note que les distributions de concentrations en impureté dans cette partie sont les mêmes que celles représentées sur la figure 8, à l'exception du fait que le
caisson n 31 n'est pas formé.
La figure 10 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au premier mode de réalisation de l'invention, et elle mon-
tre plus particulièrement les distributions de concentrations en impureté
dans le caisson n 36 et le substrat semiconducteur 1, sur une coupe se-
Ion la ligne I-I sur la figure 1. En se référant à la figure 10, on note que les distributions de concentrations en impureté dans cette partie sont les mêmes que celles représentées sur la figure 7, à l'exception du fait que le
caisson n 31 n'est pas formé.
Bien que les distributions de concentrations en impureté aient
été décrites à titre d'exemple, il est naturel que la concentration en impu-
reté et la profondeur de la position du pic de concentration en impureté varient conformément à des conditions exigées dans les transistors et à
des règles de conception de séparation de caissons.
La figure 11 est une coupe du dispositif à semiconducteur con-
forme au premier mode de réalisation de l'invention, et montre, à plus
24 2808921
grande échelle, la région de cellules de mémoire dans la coupe du dispo-
sitif à semiconducteur représentée sur la figure 1.
En se référant à la figure 11, on note qu'un transistor d'une cellule de mémoire DRAM remplissant la fonction d'un premier élément à effet de champ a une longueur de grille L1 d'environ 200 nm. Dans ce cas, la pellicule de séparation et d'isolation 2 a une largeur qui est variable en
fonction de la position, et plus précisément elle a une largeur de sépara-
tion minimale de 100 nm - 200 nm et une largeur d'environ 200 nm - 400 nm dans les autres positions. La pellicule de séparation et d'isolation 2 a
une épaisseur d'environ 150 - 500 nm.
Une pellicule d'oxyde de grille 5 ayant une épaisseur d'environ - 10 nm est formée sur la surface du substrat semiconducteur 1 com- portant le caisson p 43, et une couche de silicium polycristallin et une
électrode de grille 6 sont formées sur la pellicule d'oxyde de grille 5.
Cette couche de silicium polycristallin a une épaisseur d'environ 150 250
nm et contient une impureté de type n telle que du phosphore ou de l'ar-
senic, à une concentration d'environ 2 - 15 x 1020/cm3. L'électrode de grille 6 a une épaisseur d'environ 40 - 60 nm, et elle est constituée par
une couche de métal (siliciure) tel que du siliciure de tungstène.
Des régions de source/drain 81 et 82 contiennent une impureté
telle que du phosphore ou de l'arsenic à environ 1 x 1015/cm3. Une inter-
connexion 18 est connectée à la région de source/drain 82 à travers un trou de contact 16 formé dans une pellicule d'isolation intercouche 121,
qui consiste par exemple en une pellicule d'oxyde TEOS (tétraéthyl-
orthosilicate). En outre, un condensateur est connecté à la région de source/drain 81 à travers un trou de contact 17 formé dans une pellicule d'isolation intercouche 122, consistant par exemple en une pellicule de TEOS. Le condensateur est formé par un noeud de stockage 13 constitué par du silicium polycristallin qui contient du phosphore à environ 1 - 5 x
1020/cm3, une pellicule d'isolation de condensateur 14 qui a une épais-
seur d'environ 5 - 10 nm et qui est constituée par une pellicule d'oxyde-
nitrure de silicium, et une armature de cellule 15 consistant en silicium polycristallin qui contient du phosphore à environ 1 - 5 x 1020/cm3. Le noeud de stockage 13 est connecté à la région de source/drain 81 par I'intermédiaire du trou de contact 17. Bien que le condensateur représenté
;2808921
sur la figure soit d'un type empilé, il peut être d'un autre type, comme un
type à tranchée.
La pellicule d'oxyde de grille 5 ayant une épaisseur d'environ - 10 nm est formée sur la surface du substrat semiconducteur 1 com- portant le caisson n 35. Une couche de silicium polycristallin et une élec- trode de grille 6 sont formées sur la pellicule d'oxyde de grille 5. Cette couche de silicium polycristallin a une épaisseur d'environ 150 - 250 nm et contient une impureté de type p telle que du bore à environ 2 - 15 x 1020/cm3. L'électrode de grille 6 a une épaisseur d'environ 40 - 60 nm, et
elle est constituée par une couche de métal (siliciure) telle que du sili-
ciure de tungstène. La couche de silicium polycristallin peut contenir une impureté de type n telle que du phosphore ou de l'arsenic, auquel cas la région de canal est dopée avec une impureté pour optimiser la tension de seuil. L'électrode de grille 6 peut ne pas inclure la couche de métal
(siliciure) et peut être formée seulement par la couche de silicium poly-
cristallin. Dans certains cas, la couche de silicium polycristallin dans le transistor MOS à canal n contient une impureté de type n, et la couche de
silicium polycristallin dans le transistor MOS à canal p contient une impu-
reté de type p, de façon à employer une structure à deux grilles.
Des régions de source/drain 91 et 92 contiennent une impureté
telle que du bore à 1 x 1018/cm3.
Dans les figures montrant la structure précédente, un seul cais-
son p 43 est formé dans la région entourée par les caissons n 35 et 31.
Cependant, des transistors des cellules de mémoire comportant de tels
condensateurs sont formés de façon générale en une configuration de ré-
seau. Sur la figure, un seul transistor MOS à canal p est formé dans chaque caisson n 35. Cependant, une multiplicité de transistors MOS à
canal p peuvent être formés dans le caisson n 35, ou bien aucun transis-
tor peut n'être formé dans le caisson n 35. Dans le cas de la formation de
la multiplicité de transistors MOS à canal p, chaque transistor est de fa-
çon générale séparé des autres par une pellicule de séparation et d'isola-
tion, mais les multiples transistors peuvent être formés dans une seule
région active.
Les transistors dans la région périphérique ont pratiquement les
mêmes structures que les transistors dans la région de cellules de mé-
moire, à l'exception du fait que le caisson n 31 n'est pas formé.
La figure 12 est une coupe d'un dispositif à semiconducteur conforme à un premier mode de réalisation de l'invention, et montre à plus grande échelle la région de cellules de mémoire du dispositif à se- miconducteur de la coupe de la figure 1. Sur la figure 12, les références 811 et 911 désignent respectivement des régions de source/drain. En plus des transistors de la cellule de mémoire, un transistor ayant les régions de source/drain 811 et 911 pour un autre but peut être formé dans le
caisson p 43, comme représenté sur la figure 12.
La figure 13 est une coupe d'un dispositif à semiconducteur conforme au premier mode de réalisation de l'invention, et elle montre
plus particulièrement à plus grande échelle une partie comportant le cais-
son p 32 à l'intérieur de la région de circuit logique du dispositif à semi-
conducteur représenté sur la coupe de la figure 1.
Le transistor constituant un second élément à effet de champ dans la région de circuit logique a une longueur de grille L2 d'environ 200 nm. Dans ce cas, la pellicule de séparation et d'isolation 2 dans la région de circuit logique a une largeur d'environ 200 - 500 nm et une épaisseur
d'environ 150 - 500 nm. Cependant; la pellicule de séparation et d'isola-
tion 2 peut avoir localement une largeur d'environ 5000 nm. Dans ce cas, la largeur de la pellicule de séparation et d'isolation 2 est ajustée, par exemple en laissant le substrat semiconducteur 1 (un motif fictif) dans une partie qui ne doit pas être utilisée pour la formation de l'élément, de
façon que des irrégularités (c'est-à-dire des parties concaves et con-
vexes) puissent être réduites sur les surfaces du substrat semiconducteur
1 et de la pellicule de séparation et d'isolation 2.
Des régions de source/drain 83 et 84 contiennent une impureté
telle que du phosphore ou de l'arsenic à environ 1 x 1020/cm3, et coopè-
rent avec les régions de source/drain 81 et 82, qui contiennent une impu-
reté telle que du phosphore ou de l'arsenic à 1 x 1018/cm3, pour former
des structures à drain faiblement dopé, ou LDD (Lightly Doped Drain).
Des régions de source/drain 93 et 94 contiennent une impureté telle que du bore ou du fluorure de bore à environ 1 x 1020/cm3, et coopèrent avec des régions de source/drain 91 et 92, qui contiennent une impureté telle
27 2808921
que du bore ou du fluorure de bore à 1 x 1020/cm3, pour former des structures LDD (Lightly Doped Drain). La structure LDD est employée lorsque c'est nécessaire, et les régions de source/drain 81, 82, 91 et 92
ne sont pas formées dans certains cas.
La pellicule d'oxyde de grille 5 dans la région de circuit logique peut avoir une épaisseur similaire à celle de la pellicule d'oxyde de grille dans la cellule de mémoire DRAM, mais elle est de préférence dans une plage d'environ 4 - 7 nm, du fait que l'épaisseur inférieure peut procurer un transistor plus rapide, dans lequel peut circuler un courant à l'état
conducteur de valeur suffisante, et une capacité d'attaque est élevée.
L'électrode de grille 6 et une pellicule isolante de paroi latérale 7 dans la région de circuit logique ont des structures similaires à celles de la cellule
de mémoire DRAM.
Bien que ceci ne soit pas représenté, la structure comporte également des interconnexions connectées à la région de source/drain 91 ou 92 à travers un trou de contact formé dans des pellicules d'isolation
intercouche 121 et 122.
Bien que le mode de réalisation utilise les interconnexions qui
ont été décrites à titre d'exemple, le nombre et la disposition des pellicu-
les d'isolation intercouche formées entre les transistors sont changés en
fonction de la structure de circuit.
Dans la description précédente, un seul caisson p 41 est formé
dans la région entourée par les caissons n 32 et 33, comme représenté
sur la figure. Cependant, deux caissons p 41, ou plus, peuvent être for-
mes dans la région ci-dessus, et deux caissons n 33, ou plus, peuvent être formés de façon similaire. Bien qu'un seul transistor soit formé dans chacun des caissons comprenant le caisson n 41 et le caisson p 33, deux transistors, ou plus, peuvent être formés dans chacun d'eux. Un transistor peut ne pas être formé dans le caisson p 33. Dans la structure comportant
la multiplicité de transistors, chaque transistor est de façon générale sé-
paré des autres par la pellicule de séparation et d'isolation, mais les mul-
tiples transistors peuvent être formés dans une seule région active.
Les transistors (non représentés) formés dans les caissons n et p 34 et 42 dans la région de circuit logique ont des structures similaires à
celle du transistor dans la région comportant le caisson n 32, et la dispo-
sition et le nombre de caissons p et n 42 et 34, le nombre de transistors
formés dans le caisson, et autres, changent en fonction de la configura-
tion de circuit.
La configuration de la région de circuit logique, de la région de cellules de mémoire et de la région de circuit périphérique a été décrite à
titre d'exemple et n'est pas restreinte à la configuration précédente.
L'électrode de grille 6 peut consister seulement en un métal tel que du cuivre, peut être formée seulement par du silicium polycristallin
contenant une impureté, et peut avoir sélectivement diverses structures.
Dans la région de circuit logique, la région de cellules de mé-
moire et la région de circuit périphérique, des régions d'impureté (non re-
présentées), ou autres, sont formées pour empêcher un perçage entre les
éléments, si nécessaire.
On va maintenant décrire le fonctionnement. Dans la cellule de
mémoire DRAM, de l'information est stockée au moyen de charges élec-
triques accumulées dans un condensateur, et une régénération (lecture/ écriture) est effectuée à intervalles constants. Lorsqu'un courant de fuite
de jonction circule à travers l'élément connecté au condensateur, I'infor-
mation stockée dans le condensateur est perdue de façon excessive, et les caractéristiques de régénération (caractéristiques de conservation de données) sont dégradées. Par conséquent, en comparaison avec des transistors dans les autres parties, il est davantage important de réduire
le courant de fuite.
Pour écrire des données dans le condensateur, une tension VG
de 3,6 V et une tension VB de -1,0 V sont appliquées aux électrodes res-
pectives de la cellule de mémoire, une tension de 0 V est appliquée à l'interconnexion 18 (ligne de bit) connectée à la région de source/drain 82, et une tension de 1,0 V est appliquée à l'armature de cellule 15. Pour effacer des données, une tension VG de 3,6 V et une tension VB de -1, 0 V sont appliquées, une tension de 2,0 V est appliquée à l'interconnexion 18 connectée à la région de source/drain 82, et une tension d'environ 1,0
V est appliquée à l'armature de cellule 15. Pour lire les données, la ten-
sion appliquée à la ligne de bit est fixée à environ 1,0 V. Ces valeurs de
tensions sont simplement des exemples, et varient en fonction de l'épais-
seur de la pellicule d'oxyde de grille et de la longueur de grille.
Dans le circuit logique, des tensions sont appliquées à l'élec-
trode de grille 6, aux régions de source/drain 81 - 84 et 91 - 94, et au substrat semiconducteur 1 (caissons n 32 - 34 et caissons p 41 et 42), grâce à quoi un canal est formé à la surface du substrat semiconducteur 1 sous l'électrode de grille 6. De cette manière, I'une des régions appariées
81 et 83 (91 et 93) et l'une des régions appariées 82 et 84 (92 et 94) for-
ment respectivement les sources, et les autres forment respectivement les
drains, de façon que la structure fonctionne comme un circuit. Par exem-
ple, dans le cas d'un transistor MOS à canal n, des tensions VG d'environ
2,5 V, VD d'environ 2,5 V, VS d'environ 0 V et VB d'environ 0 V sont ap-
pliquées aux électrodes respectives dans le circuit logique. Dans le cas
d'un transistor MOS à canal p, des tensions VG d'environ 0 V, VD d'envi-
ron 0 V, VS d'environ 2,5 V et VB d'environ 2,5 V sont appliquées aux électrodes respectives dans le circuit logique. Ces valeurs de tensions
sont simplement des exemples, et sont variables en fonction de l'épais-
seur de la pellicule d'oxyde de grille et de la longueur de grille.
Comme décrit ci-dessus, les transistors formés dans la région
de circuit logique sont connectés aux transistors dans la région de cellu-
les de mémoire et dans la région périphérique pour commander les opé-
rations de circuit.
Dans le dispositif à semiconducteur du premier mode de réali-
sation, même dans le cas o la profondeur du caisson est réduite confor-
mément à une réduction de la largeur de séparation et de la largeur du caisson, à cause de la miniaturisation du circuit intégré à semiconducteur, il est possible de réduire une dégradation de caractéristiques d'élément, comme une augmentation du courant de fuite à la jonction pn entre le substrat semiconducteur (caisson) et la région de source/drain, dans une partie qui comporte le condensateur à l'intérieur de la région de cellules de
mémoire, et les caractéristiques de régénération peuvent être améliorées.
Le transistor dans la région de cellules de mémoire DRAM est
formé dans le caisson p profond qui est entouré par le caisson n de fond.
De ce fait, le potentiel peut être fixé indépendamment du substrat, et une
possibilité d'erreur fugitive est réduite.
Dans la région de circuit logique, du fait que le caisson est for-
mé dans une position peu profonde, le circuit peut être miniaturisé, et le potentiel sur le triple caisson peut être fixé indépendamment, de façon que même le circuit logique comportant les transistors ayant diverses fonctions puisse atteindre diverses performances exigées, et puisse avoir
de multiples fonctions.
On va maintenant décrire ci-dessous un procédé de fabrication du dispositif à semiconducteur conforme au premier mode de réalisation
de l'invention.
Les figures 14 - 20 sont des coupes montrant respectivement des étapes dans le procédé de fabrication du dispositif à semiconducteur conforme au premier mode de réalisation. Sur la figure 14, la référence 21 désigne une pellicule d'oxyde de silicium, la référence 22 désigne une pellicule de nitrure de silicium et la référence 23 désigne un sillon. En se référant à la figure 14, on note que la pellicule d'oxyde de silicium 21 ayant une épaisseur d'environ 5 - 30 nm, ainsi que la pellicule de nitrure de silicium 22 ayant une épaisseur d'environ 100 - 300 nm sont formées sur la surface du substrat semiconducteur 1, et une attaque anisotrope est effectuée sur la pellicule de nitrure de silicium 22 et la pellicule d'oxyde de silicium 21, qui sont placées sur la région de séparation, pour les enlever sélectivement, en utilisant un masque de résine photosensible (non représenté). Après avoir enlevé le masque de résine photosensible,
on effectue une attaque anisotrope sur le substrat semiconducteur 1 mas-
qué par la pellicule de nitrure de silicium 22, de façon que des sillons 23
ayant chacun une largeur d'environ 200 - 500 nm et une profondeur d'en-
viron 150 - 500 nm soient formés à la surface du substrat semiconducteur 1. La figure 14 montre une structure en coupe des éléments du dispositif
à semiconducteur après l'achèvement de l'étape précédente.
Ensuite, on exécute un procédé de dépôt chimique en phase va-
peur (ou CVD) à basse pression pour former sur la totalité de la surface une pellicule isolante, qui consiste par exemple en une pellicule d'oxyde de silicium d'environ 300 - 800 nm d'épaisseur et n'est pas représentée, et ensuite on exécute un procédé de polissage chimio-mécanique (ou CMP) en utilisant la pellicule de nitrure de silicium 22 à titre d'élément d'arrêt, pour enlever la pellicule d'oxyde de silicium sur la surface de la pellicule de nitrure de silicium 22, de façon que la pellicule d'oxyde de silicium soit laissée seulement à l'intérieur des sillons 23 et d'ouvertures
dans la pellicule de nitrure de silicium 22. Ensuite, on effectue une atta-
que par voie humide avec de l'acide phosphorique chaud pour enlever la pellicule de nitrure de silicium 22, et ensuite on enlève la pellicule d'oxyde de silicium 21 de façon à former la pellicule de séparation et d'isolation 2. La figure 15 montre une structure en coupe des éléments du
dispositif à semiconducteur après l'achèvement de l'étape précédente.
En se référant à la figure 16, on note qu'une oxydation thermi-
que est effectuée sur la surface du substrat semiconducteur 1 pour former
une pellicule d'oxyde de silicium 24 ayant une épaisseur d'environ 10 nm.
On forme un masque de résine photosensible 301 ayant une ouverture placée au-dessus de la surface de la région de cellules de mémoire, et on effectue une implantation à haute énergie de l'impureté de type n telle que du phosphore, sur la totalité de la surface, pour former un caisson n 31 dans les conditions d'environ 2 - 10 MeV et 1 x 1012 - 1 x 1014/cm2. La
figure 16 montre une structure en coupe des éléments du dispositif à se-
miconducteur après l'achèvement de l'étape précédente. Ensuite, on en-
lève le masque de résine photosensible 301.
Sur la figure 17, un masque de résine photosensible 302 est
formé. Le masque de résine photosensible 302 a une ouverture placée au-
dessus des surfaces des parties qui formeront les structures à trois cais-
sons de la région de formation de caisson n dans la région de cellules de mémoire, la région de formation de caisson n dans la région périphérique
et la région de circuit logique. On effectue une implantation à haute éner-
gie de l'impureté de type n telle que du phosphore, sur la totalité de la surface masquée avec le masque de résine photosensible 302, dans les
conditions d'environ 500 keV - 3 MeV et environ 1 x 1012 - 1 x 1014/cm2.
De cette manière, les caissons n 35 et 36 sont partiellement formés, et le caisson n 32 est formé. La figure 17 montre une structure en coupe des
éléments du dispositif à semiconducteur après l'achèvement de l'étape ci-
dessus. Ensuite, on enlève le masque de résine photosensible 302.
En se référant à la figure 18, on note qu'un masque de résine photosensible 303 est formé. Le masque de résine photosensible 303 a une ouverture placée au-dessus des surfaces de la région de formation de
caisson p dans la région de cellules de mémoire et de la région de forma-
tion de caisson p dans la région périphérique. On effectue une implanta-
tion à haute énergie d'une impureté telle que du bore sur la totalité de la surface masquée avec le masque de résine photosensible 303, dans les conditions d'environ 300 keV - 1,5 MeV et environ 1 x 1012 - 1 x 1014/cm2. Les caissons 43 et 44 sont ainsi formés. La figure 18 montre une structure en coupe des éléments du dispositif à semiconducteur après
l'achèvement de l'étape ci-dessus. Ensuite, on enlève le masque de ré-
sine photosensible 303.
En se référant à la figure 19, on note qu'un masque de résine photosensible 304 est formé. Le masque de résine photosensible 304 a une ouverture placée au-dessus des surface des régions de formation de caisson n de l'ensemble de la région de cellules de mémoire, de la région
périphérique et de la région de circuit logique. On effectue une implanta-
tion à haute énergie de l'impureté de type n telle que du phosphore, sur la totalité de la surface masquée avec le masque de résine photosensible 304, dans les conditions d'environ 200 keV - 2 MeV et environ 1 x 1012 - 1 x 1014/cm2. De cette manière, les caissons n 35 et 36 sont partiellement formés, et les caissons n 33 et 34 sont formés. La figure 19 montre une structure en coupe des éléments du dispositif à semiconducteur après
l'achèvement de l'étape ci-dessus. Ensuite, on enlève le masque de ré-
sine photosensible 304.
En se référant à la figure 20, on note qu'un masque de résine photosensible 305 est formé. Le masque de résine photosensible 305 a une ouverture placée au-dessus des surfaces de toutes les régions de formation de caisson p dans la région de circuit logique. On effectue une implantation à haute énergie d'une impureté de type p telle que du bore
sur la totalité de la surface masquée avec le masque de résine photosen-
sible 305, dans les conditions d'environ 150 keV - 1 MeV et environ 1 x 1012 - 1 x 1014/cm2. On forme ainsi les caissons p 41 et 42. La figure 20
montre une structure en coupe des éléments du dispositif à semiconduc-
teur après l'achèvement de l'étape ci-dessus. Ensuite, on enlève le mas-
que de résine photosensible 305.
On forme des masques de résine photosensible, si nécessaire, et on effectue une implantation ionique pour former la couche d'arrêt de
perçage et la couche d'implantation de canal. Même si ces couches d'im-
pureté sont employées pour les transistors dans différentes régions parmi la région de circuit logique, la région de cellules de mémoire et la région
périphérique, ces couches d'impureté peuvent être formées simultané-
ment si des conditions telles que les distributions de concentration en im-
pureté sont les mêmes. Les caissons respectifs peuvent être formés dans n'importe quel ordre.
Ensuite, on enlève la pellicule d'oxyde de silicium 24. La pelli-
cule d'oxyde de silicium 24 est prévue pour protéger la surface du subs-
trat semiconducteur 1 contre des dommages par diverses sortes d'im-
plantation ionique pour la formation de caisson et autres, ainsi que contre
la contamination par la résine photosensible.
On forme ensuite à titre de pellicule d'isolation de grille 5 une pellicule d'oxyde de silicium, ou de type similaire, d'environ 5 - 10 nm d'épaisseur, par oxydation thermique, sur la totalité de la surface du substrat semiconducteur 1. Dans le cas o l'épaisseur de la pellicule d'oxyde de grille 5 dans la région de circuit logique doit être inférieure à celles dans les autres régions, on enlève la pellicule d'oxyde de silicium de la région de circuit logique après la formation de la pellicule d'oxyde de silicium d'environ 4 - 7 nm d'épaisseur sur la totalité de la surface par l'oxydation thermique, et ensuite on forme une pellicule d'oxyde de silicium
d'environ 3 - 7 nm d'épaisseur pour établir la pellicule d'isolation de grille 5.
On forme sur la totalité de la surface, par un procédé de dépôt chimique en phase vapeur à basse pression, ou LPCVD, une couche de silicium polycristallin qui contient une impureté de type n telle que du phosphore à environ 1 x 1020 - 5 x 1020/cm3 et a une épaisseur d'environ
150 - 250 nm, et on définit ensuite un motif dans cette couche pour for-
mer l'électrode de grille 6. Pour former l'électrode de grille d'une structure à double couche comprenant une couche de silicium polycristallin et une couche de métal (siliciure), on emploie une méthode dans laquelle une couche de métal (siliciure), telle qu'une couche de siliciure de tungstène
d'environ 40 - 60 nm d'épaisseur, est formée après formation d'une cou-
che de silicium polycristallin qui a une épaisseur d'environ 150 - 250 nmet contient une impureté de type n telle que du phosphore à environ 2 x 1020/cm3, et on définit un motif dans ces couches. L'impureté contenue dans l'électrode de grille peut être une impureté de type p telle
que du bore.
L'électrode de grille d'un transistor MOS à canal n peut contenir
une impureté de type n, et l'électrode de grille d'un transistor MOS à ca-
nal p peut contenir une impureté de type p. Pour préparer cette structure
à double grille, on forme sur la totalité de la surface une couche de sili-
cium polycristallin ne contenant pas une impureté, après la formation de la pellicule d'isolation de grille 5, et ensuite on effectue une implantation ionique d'impuretés de types n et p respectivement dans les régions
* nMOS et pMOS, qui sont masquées de façon appropriée.
Ensuite, on forme un masque de résine photosensible (non re-
présenté) recouvrant la région nMOS, et on implante une impureté de type p telle que du bore dans la totalité de la surface avec environ 40 keV et environ 1 x 1014/cm2, de façon à former les régions de source/drain 91 et 92. On forme un masque de résine photosensible (non représenté) recouvrant la région pMOS, et on effectue une implantation ionique d'une impureté de type n telle que du phosphore ou de l'arsenic dans la totalité de la surface, avec environ 40 keV et 1 x 1014/cm2, de façon à former les
régions de source/drain 81 et 82.
Dans le procédé ci-dessus, le traitement pour former les régions de source/drain dans la région pMOS est effectué indépendamment du traitement pour la région nMOS. Ce traitement indépendant est effectué non seulement dans le cas ci-dessus, dans lequel la différence de type de conductivité est présente, mais également dans le cas dans lequel il
existe une différence dans la concentration, la distribution de concentra-
tion, ou autres, en utilisant les masques pour obtenir les conditions exi-
gées. Les conditions d'implantation varient selon que la région de drain a la structure LDD ou non, et l'implantation ionique pour la région nMOS et celle pour la région pMOS peuvent être effectuées dans l'ordre opposé à
ce qui précède.
Le procédé CVD est ensuite exécuté pour former une pellicule d'isolation telle qu'une pellicule d'oxyde de silicium d'environ 30 - 100 nm d'épaisseur sur la totalité de la surface, et une attaque de réduction
d'épaisseur est effectuée pour former la pellicule d'isolation de paroi laté-
rale 7. Pour préparer les régions de source/drain ayant la structure LDD, on implante une impureté de type p telle que du bore et une impureté de
type n telle que du phosphore ou de l'arsenic, respectivement dans la ré-
gion pMOS et la région nMOS, avec environ 100 keV et environ 1 x
1015/cm2, de façon à former les régions de source/drain 83, 84, 93 et 94.
Une paroi latérale 10 peut être une pellicule stratifiée formée par une pellicule d'oxyde de silicium et une pellicule de nitrure de sili- cium. Dans ce cas, la pellicule de nitrure de silicium est déposée par le
procédé CVD après formation de la pellicule d'oxyde de silicium par oxy-
dation thermique rapide, ou RTO ("Rapid Thermal Oxidation"), et ensuite une attaque de réduction d'épaisseur est effectuée pour achever la paroi
latérale 10.
L'implantation ionique peut être effectuée sur les régions nMOS
et pMOS dans l'ordre opposé.
Dans le cas ou une couche de siliciure de métal doit être formée sur les surfaces de l'électrode de grille 6 et sur les régions de source/drain 81 - 84 et 91 - 94 dans la région de circuit logique, du cobalt peut être déposé sur la structure qui est dans la phase ci-dessus, et un traitement de recuit thermique rapide ou RTA ("Rapid Thermal Anneal") est effectué de façon qu'une réaction se produise pour former une couche
de siliciure de métal dans la partie dans laquelle le silicium est à nu. En-
suite, le cobalt qui reste sans donner lieu à réaction est enlevé, bien que
ceci ne soit pas représenté.
La pellicule d'oxyde de silicium qui forme la pellicule isolante intercouche 121 d'environ 200 - 600 nm d'épaisseur est déposée par le procédé de dépôt chimique en phase vapeur à basse pression, et ensuite
un trou de contact 16, qui a un diamètre d'environ 0,1 pm - 0,5 pm et at-
teint la région de source/drain 82 dans la région de cellule de mémoire, est formé par le procédé d'attaque par voie sèche. Après remplissage du trou de contact 16 avec un matériau d'interconnexion, par le procédé de dépôt chimique en phase vapeur, on effectue une opération de définition de motif pour former l'interconnexion 18. De façon similaire, on forme la
pellicule d'isolation intercouche 122, on forme le trou de contact 17 attei-
gnant la région de source/drain 81 dans la région de cellules de mémoire, et on forme un condensateur connecté à travers le trou de contact 17. De plus, on forme d'une manière similaire des interconnexions connectées à des régions de source/drain dans des régions autres que la région de
cellules de mémoire.
La structure de connexion entre les trous de contact et les in-
terconnexions peut être changée conformément à la configuration de cir-
cuit, et l'ordre dans lequel ces parties sont formées peut également être changé. En outre, une interconnexion peut être formée à un niveau supérieur de la structure, avec interposition d'une autre pellicule d'isolation
intercouche, de façon à permettre l'emploi des interconnexions multicou-
ches. Le matériau de l'interconnexion peut être du silicium polycristallin dopé avec une impureté, ou un métal. Dans le cas o on utilise le métal,
un métal de barrière tel que TiN est formé sur la paroi intérieure de cha-
que trou de contact pour empêcher la diffusion du métal à l'intérieur des
régions de source/drain.
De cette manière, le dispositif à semiconducteur incluant les transistors dans la région de cellule de mémoire représentée sur la figure 11, ainsi que les transistors dans la région de circuit logique représentée
sur la figure 13 est formé.
Conformément au procédé de fabrication du dispositif à semi-
conducteur du premier mode de réalisation de l'invention, même dans le cas o la profondeur de caisson est réduite conformément à la réduction
de la largeur de séparation et de la largeur de caisson, à cause de la mi-
niaturisation du circuit intégré à semiconducteur, le caisson dans la ré-
gion de cellules de mémoire peut être formé avec une grande profondeur.
Ainsi, il est possible de réduire la dégradation de caractéristiques d'élé-
ment, telle qu'une augmentation du courant de fuite à la jonction pn entre le substrat semiconducteur (caisson) et la région de source/drain, et il est
possible d'améliorer les caractéristiques de régénération.
Du fait que le caisson p comportant le transistor à l'intérieur de la région de cellules de mémoire est entouré par le caisson n de fond, le potentiel peut être fixé indépendamment du substrat, et le risque d'erreur
fugitive est réduit dans le dispositif à semiconducteur fabriqué par le pro-
cédé précédent.
Dans la région de circuit logique, du fait que le caisson est for-
mé dans une position peu profonde, le circuit peut être miniaturisé, et le potentiel sur le triple caisson peut être fixé indépendamment, de façon que même le circuit logique comportant les transistors ayant diverses fonctions puisse atteindre diverses performances exigées, et puisse avoir
de multiples fonctions. Le dispositif à semiconducteur ayant ces avanta-
ges peut être fabriqué par des étapes simples.
Le caisson n de fond qui est formé au fond du caisson p dans le triple caisson de la région de circuit logique, est formé simultanément au caisson n qui est formé du côté du caisson p dans le triple caisson de la région de cellules de mémoire. Par conséquent, le nombre de masques
exigés ainsi que le nombre d'étapes de masquage peuvent être réduits.
Dans la région de cellules de mémoire et la région de circuit lo-
gique, les caissons p entourés par les caissons n des structures à triple
caisson peuvent être formés à des étapes différentes pour établir respec-
tivement des distributions de concentrations différentes. Par conséquent, il est possible de former les transistors MOS à canal n ayant différentes
caractéristiques, et il est possible de réaliser le dispositif ayant de multi-
pies fonctions.
Second mode de réalisation La figure 21 montre un dispositif à semiconducteur conforme à un second mode de réalisation de l'invention, qui comporte par exemple un circuit logique, des cellules de mémoire et un circuit périphérique. Bien que ceci ne soit pas représenté, des transistors MOS à canal p pour les buts respectifs sont formés dans les caissons n 33, 34, 351 et 36, et des transistors MOS à canal n pour les buts respectifs sont formés dans les caissons p 41 - 44. Dans certains cas, un transistor n'est pas formé dans les caissons n 33 et 351. Les caissons n 33 et 331 entourent le caisson p 41 conjointement au caisson n 321 (caisson n de fond), et les caissons n 351 et 352 entourent le caisson p 43 conjointement au caisson n 31
(caisson n de fond). De cette manière, les caissons p 41 et 43 sont élec-
triquement isolés des autres parties, et la structure à triple caisson est réalisée comme décrit ci-dessus. Le caisson n 352 a une largeur d'environ
0,5 - 2,0 pm.
La figure 22 est une vue de dessus du dispositif à semiconduc-
teur conforme au second mode de réalisation de l'invention. La coupe re-
présentée sur la figure 21 est faite selon la ligne J-J sur la figure 22. Sur la figure 22, le caisson n 331 représenté avec des hachures est formé dans une position plus profonde que celle du caisson n 33. Une partie entourée par une ligne en pointillés c comporte le caisson n 321, qui est placé à une plus grande profondeur que le caisson p 41 et les caissons n 33 et 331, ce qui fait que le caisson p 41 est électriquement isolé du substrat semiconducteur 1. Le caisson n 353 représenté par des hachures est formé à une plus grande profondeur que le caisson n 351. Une partie entourée par une ligne en pointillés d comporte le caisson n 31, qui est placé à une plus grande profondeur que le caisson p 43 et les caissons n 351 et 352, ce qui fait que le caisson p 43 est électriquement isolé du
substrat semiconducteur 1.
Le dispositif à semiconducteur conforme au second mode de
réalisation diffère du dispositif à semiconducteur du premier mode de réa-
lisation par le fait que le caisson n 352 est formé dans une partie qui est placée entre le caisson n 351 formé dans une position peu profonde et le
caisson n 31, et a une concentration en impureté qui diminue dans la di-
rection de la profondeur du substrat, à l'intérieur de la région de cellules de mémoire, pour compenser la concentration en impureté, et par le fait que le caisson n 351 est formé dans une partie qui est placée entre le caisson n (caisson n de fond) 321 formé à une position profonde et le
caisson n 33, et a une concentration en impureté qui diminue dans la di-
rection de la profondeur du substrat, à l'intérieur de la région de circuit logique, pour compenser la concentration en impureté. Des structures
autres que celles indiquées ci-dessus sont les mêmes que celles du dis-
positif à semiconducteur du premier mode de réalisation. La structure à triple caisson dans la région de circuit logique ou la région de cellules de mémoire du second mode de réalisation peut être remplacée par la
structure à triple caisson du premier mode de réalisation.
La figure 23 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au second mode de réalisation, et elle montre plus particu-
lièrement les distributions de concentrations en impureté dans les cais-
sons n 33, 331 et 321 ainsi que dans le substrat semiconducteur 1, sur une coupe selon la ligne K-K sur la figure 22. En se référant à la figure
23, on note que le caisson n 33 contient une impureté telle que du phos-
phore à environ 1 x>< 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 0,5 - 0,8 pm à partir de la
surface du substrat semiconducteur. Le caisson n 331 contient une impu-
reté telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3 et le pic de sa concentration en impureté est placé à une profondeur d'environ 1 - 1,5 pm à partir de la surface du substrat semiconducteur. Le caisson n 321 contient une impureté telle que du phosphore à environ 1 x 1017 - 1 x
1019/cm3, et le pic de sa concentration en impureté est placé à une pro-
fondeur d'environ 2 - 2,5 pm à partir de la surface du substrat semicon-
ducteur.
La figure 24 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au second mode de réalisation de l'invention, et elle montre plus particulièrement les distributions de concentrations en impureté dans les caissons n 33 et 321 ainsi que dans le substrat semiconducteur 1, sur une coupe selon la ligne L-L sur la figure 22. En se référant à la figure
24, on note que le caisson n 33 contient une impureté telle que du phos-
phore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 0,5 - 0,8 pm à partir de la
surface du substrat semiconducteur. Le caisson n 321 contient une impu-
reté telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 2 2,5
pm à partir de la surface du substrat semiconducteur.
La figure 25 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au second mode de réalisation de l'invention, et elle montre plus particulièrement les distributions de concentrations en impureté dans le caisson p 41, le caisson n 321 et le substrat semiconducteur 1, sur une coupe selon la ligne M-M sur la figure 22. En se référant à la figure , on note que le caisson p 41 contient une impureté telle que du bore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 0,5 - 0,8 pm à partir de la surface du substrat semiconducteur. En outre, la figure 25 montre la distribution
de concentration en impureté dans une couche d'arrêt de canal (non re-
présentée sur la figure 21), qui contient une impureté telle que du bore à
environ 1 x 1017 - 1 x 1019/cm3, et dont le pic de concentration en impu-
reté se trouve à une profondeur d'environ 0,2 - 0,5 pm à partir de la sur-
face du substrat semiconducteur.
Dans le dispositif à semiconducteur du second mode de réalisa-
tion, même dans le cas o la profondeur de caisson est réduite confor-
mément à la réduction de la largeur d'isolation et de la largeur de caisson à cause de la miniaturisation du circuit intégré à semiconducteur, il est possible de réduire la dégradation de caractéristiques d'élément telle que
l'augmentation du courant de fuite à la jonction pn entre le substrat semi-
conducteur (caisson) et la région de source/drain, dans une partie com-
portant le condensateur à l'intérieur de la région de cellules de mémoire,
et il est possible d'améliorer les caractéristiques de régénération.
Le transistor dans la région de cellules de mémoire DRAM est
formé dans le caisson p profond, qui est entouré par le caisson n de fond.
De ce fait, le potentiel peut être fixé indépendamment du substrat, et le
risque d'erreur fugitive est réduit.
Dans la région de circuit logique, du fait que le caisson est for-
mé dans une position peu profonde, le circuit peut être miniaturisé, et le potentiel sur le triple caisson peut être fixé indépendamment, de façon que même le circuit logique comportant les transistors ayant diverses fonctions puisse atteindre diverses performances exigées et puisse avoir
de multiples fonctions.
De façon générale, un transistor formé dans un caisson qui a un pic de concentration en impureté à une grande profondeur à partir de la
surface du substrat semiconducteur, doit être espacé d'une certaine dis-
tance par rapport à l'extrémité du caisson, pour réduire la dégradation
des caractéristiques du transistor. Cependant, dans un dispositif à semi-
conducteur conforme au second mode de réalisation, les caissons n 331
et 352 sont respectivement espacés des caissons p 41 et 43, ce qui per-
met d'atteindre un degré de miniaturisation plus élevé.
On va maintenant décrire un procédé de fabrication du dispositif
à semiconducteur conforme au second mode de réalisation de l'invention.
Les figures 26 et 27 sont des coupes montrant respectivement des étapes dans un procédé de fabrication du dispositif à semiconducteur
conforme au second mode de réalisation.
Premièrement, on forme la pellicule de séparation et d'isolation
2 et la pellicule d'oxyde de silicium 24 à la surface du substrat semicon-
ducteur 1, de façon similaire au premier mode de réalisation. Ensuite, on forme un masque de résine photosensible 306 ayant une ouverture placée audessus de la surface de la région dans laquelle la structure à triple caisson sera formée, et on effectue une implantation à haute énergie de lI'impureté de type n, telle que du phosphore, sur la totalité de la surface
masquée avec le masque de résine photosensible 306, dans les condi-
tions d'environ 2 - 10 MeV et environ 1 x 1012 - 1 x 1014/cm2. On forme ainsi les caissons n 31 et 32. La figure 26 montre une structure en coupe des éléments du dispositif à semiconducteur après l'achèvement de l'étape
ci-dessus. Ensuite, on enlève le masque de résine photosensible 306.
Sur la figure 27, la référence 307 désigne un masque de résine
photosensible. Le masque de résine photosensible 307 comporte une ou-
verture placée au-dessus de la surface de la région dans laquelle les caissons n 31 et 321 sont en contact avec le substrat semiconducteur 1,
c'est-à-dire les extrémités des caissons n 31 et 321, et la région de for-
mation de caisson n de la région périphérique. On effectue une implanta-
tion à haute énergie de l'impureté de type n telle que du phosphore, sur la totalité de la surface masquée avec le masque de résine photosensible
307, dans les conditions d'environ 500 keV - 3 MeV et environ 1 x 1012 -
1 x 1014/cm2. Les caissons n 331, 352 et 36 sont ainsi formés. La figure
27 montre une structure en coupe des éléments du dispositif à semicon-
ducteur après l'achèvement de l'étape ci-dessus. Ensuite, on enlève le
masque de résine photosensible 307.
De façon similaire au premier mode de réalisation, on forme les caissons p 41 - 44 ainsi que les caissons n 34 et 351. Le caisson n 351 a la même distribution de concentration en impureté que les caissons n 33
et 34, et il est formé simultanément à eux dans le processus de fabrica-
tion. Ensuite, on forme des éléments exigés dans les caissons respectifs,
de façon similaire à ceux dans le premier mode de réalisation.
Le caisson n 36 peut être formé dans l'étape de formation des caissons n 33, 34 et 351, et par conséquent en même temps qu'eux. Dans ce cas, le caisson n 36 a la même distribution de concentration que les caissons n 33, 34 et 351. Si la formation dans la même étape est permise, comme décrit ci-dessus, on peut obtenir un effet consistant en ce que le
masque pour former le caisson n 36 ainsi que l'étape d'implantation utili-
sant ce masque peuvent être éliminés. Dans le procédé de fabrication du dispositif à semiconducteur du second mode de réalisation, les caissons n 321, 331, 351 et 352 sont formés d'une manière différente de celle dans le procédé de fabrication du dispositif à semiconducteur du premier mode de réalisation. Les structures autres que celles indiquées ci-dessus sont
formées de la même manière que dans le premier mode de réalisation.
L'ordre de formation des caissons respectifs et de la structure d'intercon-
nexion peut être changé de façon similaire au premier mode de réalisa-
tion, et la structure à triple caisson dans la région de circuit logique ou la région de cellules de mémoire du second mode de réalisation peut être
remplacée par la structure triple dans le premier mode de réalisation.
Le dispositif à semiconducteur ayant la structure de caisson re-
présentée sur la figure 21 est formé de la manière décrite ci-dessus.
Dans le procédé de fabrication du dispositif à semiconducteur du second mode de réalisation, même dans le cas o la profondeur de
caisson est réduite conformément à la réduction de la largeur de sépara-
tion et de la largeur de caisson, à cause de la miniaturisation du circuit intégré à semiconducteur, le caisson dans la région de cellule de mémoire peut être formé à une grande profondeur. Par conséquent, il est possible de réduire une dégradation de caractéristiques d'élément, telle qu'une
augmentation du courant de fuite à la jonction pn entre le substrat semi-
conducteur (caisson) et la région de source/drain, et les caractéristiques
de régénération peuvent être améliorées.
Du fait que le caisson p comportant le transistor à l'intérieur de la région de cellules de mémoire est entouré par le caisson n de fond, le potentiel peut être fixé indépendamment du substrat, et le risque d'erreur
fugitive est réduit dans le dispositif à semiconducteur fabriqué par le pro-
cédé précédent.
Dans la région de circuit logique, du fait que le caisson est for-
me dans une position peu profonde, le circuit peut être miniaturisé, et le potentiel sur le triple caisson peut être fixé indépendamment, de façon que même le circuit logique comportant les transistors ayant diverses fonctions puisse atteindre diverses performances exigées, et puisse avoir
de multiples fonctions. Le dispositif à semiconducteur ayant ces avanta-
ges peut être fabriqué par des étapes simples.
Du fait que la région de circuit logique et le triple caisson dans
la région de cellules de mémoire sont formés simultanément, il est possi-
ble de réduire le nombre de masques exigés ainsi que le nombre d'étapes
de masquage.
Dans la région de cellules de mémoire et la région de circuit lo- gique, les caissons p entourés par les caissons n des structures à triple
caisson peuvent être formés à différentes étapes pour procurer respecti-
vement différentes distributions de concentrations. Par conséquent, il est
possible de former les transistors MOS ayant des caractéristiques diffé-
rentes, et il est possible de réaliser le dispositif ayant de multiples fonc-
tions. De façon générale, un transistor formé dans un caisson qui a un pic de concentration en impureté à une grande profondeur à partir de la
surface du substrat semiconducteur doit être espacé d'une certaine dis-
tance de l'extrémité du caisson, pour réduire la dégradation des caracté-
ristiques du transistor. Cependant, dans le dispositif à semiconducteur conforme au second mode de réalisation, les caissons n 331 et 352 sont
respectivement espacés des caissons p 41 et 43, ce qui fait que le dispo-
sitif à semiconducteur peut être miniaturisé davantage.
Troisième mode de réalisation La figure 28 montre un dispositif à semiconducteur conforme à un troisième mode de réalisation de l'invention, qui comporte par exemple un circuit logique, des cellules de mémoire et un circuit périphérique. Bien que ceci ne soit pas représenté, des transistors MOS à canal p pour les buts respectifs sont formés dans des caissons n 33, 34, 351 et 36, et des transistors MOS à canal n pour les buts respectifs sont formés dans des caissons p 41 - 44. Dans certains cas, un transistor n'est pas formé dans les caissons n 33 et 351. Les caissons n 33 et 332 entourent le caisson p 41 conjointement au caisson n 321 (caisson n de fond), et les caissons n 351 et 311 entourent le caisson p 43 conjointement au caisson n 31
(caisson n de fond). De cette manière, les caissons p 41 et 43 sont élec-
triquement isolés des autres parties, et la structure à triple caisson est
obtenue, comme décrit ci-dessus.
La figure 29 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au troisième mode de réalisation, et elle montre plus parti-
culièrement les distributions de concentrations en impureté dans les cais-
sons n 33 (351) 332 et 321 ainsi que dans le substrat semiconducteur 1,
sur une coupe selon la ligne N-N sur la figure 28. En se référant à la fi-
gure 29, on note que le caisson n 33 (ou 351) contient une impureté telle
que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa con-
centration en impureté est placé à une profondeur d'environ 0,5 - 0,8 prm
à partir de la surface du substrat semiconducteur. Le caisson n 332 con-
tient une impureté telle que du phosphore à environ 1 x 1016 - 1 x
1018/cm3 et le pic de sa concentration en impureté est placé à une pro-
fondeur d'environ 1 - 1,5 pm à partir de la surface du substrat semicon-
ducteur. Le caisson n 321 contient une impureté telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 2 - 2,5 pm à partir de la surface du
substrat semiconducteur.
La figure 30 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au troisième mode de réalisation de l'invention, et elle
montre plus particulièrement les distributions de concentrations en impu-
reté dans les caissons n 321 et 332, le caisson p 41 et le substrat semi-
conducteur 1, sur une coupe selon la ligne O-C sur la figure 28. En se référant à la figure 30, on note que le caisson n 321 contient l'impureté de type n telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic
de sa concentration en impureté est placé à une profondeur d'environ 2 -
2,5 pm à partir de la surface du substrat semiconducteur. Le caisson n 322 contient une impureté telle que du phosphore à environ 1 x 1016 - 1 x
1018/cm3, et le pic de sa concentration en impureté est placé à une pro-
fondeur d'environ 1 - 1,5 pm à partir de la surface du substrat semicon-
ducteur. Le caisson p 41 contient une impureté telle du bore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 0,5 - 0,8 pm à partir de la surface du substrat
semiconducteur. En outre, la figure 30 montre la distribution de concen- tration en impureté dans une couche d'arrêt de canal (non représentée sur
la figure 28) qui contient une impureté t.elle que du bore à environ 1 x 1017 - 1 x 1019/cm3, et dont le pic de concentration en impureté est à une
profondeur d'environ 0,2 - 0,5 pm à partir de la surface du substrat semi-
conducteur.
La figure 31 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au troisième mode de réalisation de l'invention, et elle
montre plus particulièrement les distributions de concentrations en impu-
reté dans le caisson n 31, le caisson p 43 et le substrat semiconducteur 1, sur une coupe selon la ligne P-P sur la figure 28. En se référant à la figure 31, on note que le caisson n 31 contient une impureté telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 2 - 2,5 pm à partir de la
surface du substrat semiconducteur. Le caisson p 43 contient une impu-
reté telle que du bore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 1 - 1,5 pm à partir de la surface du substrat semiconducteur. Du fait de l'implantation de l'impureté dans le caisson p 43 pour former le caisson n 311, le pic de
concentration de l'impureté telle que du phosphore est formé pratique-
ment à la même profondeur que le pic de concentration en impureté du caisson p 43. Cependant, dans cette partie, la concentration de l'impureté de type p est suffisamment supérieure à celle de l'impureté de type n. Par
conséquent, il n'y a pas de possibilité d'apparition du courant de fuite.
Le dispositif à semiconducteur conforme au troisième mode de
réalisation diffère du dispositif à semiconducteur du premier mode de réa-
lisation par le fait que le caisson n 311 est formé dans une partie qui est placée entre le caisson n 351 formé à une position peu profonde et le
caisson n 31, et a une concentration en impureté qui diminue dans la di-
rection de la profondeur du substrat à l'intérieur de la région de cellules de mémoire, pour compenser la concentration en impureté, et par le fait que le caisson n 332 est formé dans une partie qui est placée entre le caisson n (caisson n de fond) 321 formé à une position profonde et le
caisson n 33, et a une concentration en impureté qui diminue dans la di-
rection de la profondeur du substrat dans la région de circuit logique, pour compenser la concentration en impureté. Des structures autres que
celles décrites ci-dessus sont les mêmes que celles du dispositif à semi-
* conducteur du premier mode de réalisation. La structure à triple caisson dans la région de circuit logique ou dans la région de cellule de mémoire du troisième mode de réalisation peut être remplacée par la structure à
triple caisson du premier ou du second mode de réalisation.
Dans le dispositif à semiconducteur du troisième mode de réali-
sation, même dans le cas o la profondeur de caisson est réduite confor-
mément à une réduction de la largeur d'isolation et de la largeur de cais-
son à cause de la miniaturisation du circuit intégré à semiconducteur, il est possible de réduire la dégradation de caractéristiques d'élément,
comme l'augmentation du courant de fuite à la jonction pn entre le subs-
trat semiconducteur (caisson) et la région de source/drain dans une partie qui comporte le condensateur dans la région de cellules de mémoire, et
les caractéristiques de régénération peuvent être améliorées.
Le transistor dans la région de cellules de mémoire DRAM est formé dans le caisson p profond, qui est entouré par le caisson n. De ce fait, le potentiel peut être fixé indépendamment du substrat, et le risque
d'erreur fugitive est réduit.
Dans la région de circuit logique, du fait que le caisson est for-
mé dans une position peu profonde, le circuit peut être miniaturisé, et le potentiel sur le triple caisson peut être fixé indépendamment, de façon que même le circuit logique comportant les transistors ayant diverses fonctions puisse atteindre diverses performances exigées et puisse avoir
de multiples fonctions.
On va maintenant décrire un procédé de fabrication du dispositif
à semiconducteur conforme au troisième mode de réalisation de l'invention.
Premièrement, on forme la pellicule de séparation et d'isolation
2 et la pellicule d'oxyde de silicium 24 à la surface du substrat semicon-
ducteur 1, de façon similaire au premier mode de réalisation. Ensuite, on
forme un masque de résine photosensible 308, ayant une ouverture pla-
cée au-dessus de la surface de la région dans laquelle la structure à tri-
ple caisson sera formée, et on effectue une implantation à haute énergie de l'impureté de type n telle que du phosphore sur la totalité de la surface
masquée avec le masque de résine photosensible 308, dans les condi-
tions d'environ 2 - 10 MeV et environ 1 x 1012 - 1 x 1014/cm2. Les cais-
sons n 31 et 321 sont ainsi formés. En outre, on effectue une implantation à haute énergie de l'impureté de type n telle que du phosphore dans les
conditions d'environ 500 keV - 3 MeV et environ 1 x 1011 - 1 x 1013/cm2.
Les caissons n 311 et 332 sont ainsi formés. La figure 32 montre une structure en coupe des éléments du dispositif à semiconducteur après achèvement de l'étape ci-dessus. Ensuite, on enlève le masque de résine photosensible 308. De façon similaire aux premier et second modes de réalisation, on forme les caissons p 41 - 44 ainsi que les caissons n 33, 34, 351 et 36. Ensuite, on forme des éléments exigés, de façon similaire au premier
mode de réalisation.
Le caisson n 36 peut être formé dans l'étape de formation des caissons n 33, 34 et 351, et donc en même temps qu'eux. Dans ce cas, le caisson n 36 a la même distribution de concentration que les caissons n 33, 34 et 351. Si la formation dans la même étape est permise, comme décrit ci-dessus, on peut obtenir un effet consistant en ce que le masque
pour former le caisson n 36 ainsi que l'étape d'implantation ionique utili-
sant ce masque peuvent être éliminés.
Dans le procédé de fabrication du dispositif à semiconducteur du troisième mode de réalisation, les caissons n 321, 332 et 311 sont formés d'une manière différente de celle dans le procédé de fabrication du dispositif à semiconducteur du premier mode de réalisation. Des structures autres que celles décrites ci-dessus sont formées de la même manière que dans le premier mode de réalisation. L'ordre de formation des caissons respectifs et la structure d'interconnexion peuvent être changés de façon similaire au premier mode de réalisation, et la structure à triple caisson dans la région de circuit logique ou dans la région de cellules de mémoire du troisième mode de réalisation peut être remplacée
par la structure triple du premier ou du second mode de réalisation.
Le dispositif à semiconducteur ayant la structure de caisson re-
présentée sur la figure 28 est formé de la manière décrite ci-dessus.
Dans le procédé de fabrication du dispositif à semiconducteur du troisième mode de réalisation, même dans le cas o la profondeur de caisson est réduite conformément à une réduction de la largeur d'isolation et de la largeur de caisson, à cause de la miniaturisation du circuit intégré à semiconducteur, le caisson dans la région de cellules de mémoire peut être formé à une grande profondeur. Par conséquent, il est possible de
réduire une dégradation de caractéristiques d'élément, comme une aug-
mentation du courant de fuite à la jonction pn entre le substrat semicon-
ducteur (caisson) et la région de source/drain, et les caractéristiques de
régénération peuvent être améliorées.
Du fait que le caisson p comportant le transistor à l'intérieur de la région de cellules de mémoire est entouré par le caisson n de fond, le potentiel peut être fixé indépendamment du substrat, et le risque d'erreur
fugitive est réduit dans le dispositif à semiconducteur fabriqué par le pro-
cédé précédent.
Dans la région de circuit logique, du fait que le caisson est for-
mé dans une position peu profonde, le circuit peut être miniaturisé, et le potentiel sur le triple caisson peut être fixé indépendamment, de façon que même le circuit logique comportant les transistors ayant diverses fonctions puisse atteindre diverses performances exigées, et puisse avoir
de multiples fonctions. Le dispositif à semiconducteur ayant ces avanta-
ges peut être fabriqué par des étapes simples.
Dans la région de cellules de mémoire et la région de circuit lo-
gique, les caissons p entourés par les caissons n des structures à triple
caisson peuvent être formés à différentes étapes, pour procurer respecti-
vement des distributions de concentrations différentes. Par conséquent, il
est possible de former les transistors MOS à canal n ayant des caracté-
ristiques différentes, et il est possible d'obtenir le dispositif ayant de mul-
tiples fonctions.
Le caisson n de fond qui est formé au fond du caisson p dans le triple caisson de la région de circuit logique est formé simultanément au caisson n qui est formé du côté du caisson p dans le triple caisson de la région de cellules de mémoire. En outre, les concentrations des caissons n 332 et 311 sont maîtrisées. De ce fait, les caissons n 31 et 321 peuvent
être formés simultanément aux caissons n 311 et 332 avec un seul mas-
que de résine photosensible, ce qui permet de réduire le nombre de mas-
ques exigés ainsi que le nombre d'étapes de masquage.
Quatrième mode de réalisation
La figure 33 est une coupe montrant un dispositif à semicon-
ducteur conforme à un quatrième mode de réalisation.
La figure 33 montre à titre d'exemple le dispositif à semicon-
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ducteur comportant le circuit logique, les cellules de mémoire et le circuit périphérique. Bien que ceci ne soit pas représenté, les transistors MOS à canal p pour les buts respectifs sont formés dans les caissons n 33, 34, 351 et 36, et les transistors MOS à canal n pour les buts respectifs sont formés dans les caissons p 41 - 44. Dans certains cas, un transistor n'est pas formé dans les caissons n 33 et 351. Le caisson p 43 a un fond placé à une profondeur à laquelle la concentration en impureté du caisson n 312 est supérieure à celle du substrat semiconducteur 1. Entre les caisson n
351 et 312, ainsi qu'entre les caissons n 33 et 322, se trouvent des ré-
gions dans lesquelles la concentration d'une impureté telle que du phos-
phore contenue dans le caisson n est supérieure à la concentration d'une impureté telle que du bore contenue dans le substrat semiconducteur 1, et par conséquent des semiconducteurs de type p sont formés. Cependant, chaque région formant le semiconducteur de type p a une faible largeur, s'élevant jusqu'à environ 0,2 pm, dans la direction de la profondeur, et elle a également une faible concentration en impureté, ce qui fait que les caissons n 33 et 322 sont connectés électriquement ensemble pour former
la structure triple.
La figure 34 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au quatrième mode de réalisation, et elle montre plus parti-
culièrement les distributions de concentrations en impureté dans le cais-
son n 33 (ou 351), le caisson n 332 et le substrat semiconducteur 1, sur une coupe selon la ligne Q-Q sur la figure 33. En se référant à la figure 34, on note que le caisson n 33 (ou 351) contient une impureté telle que
du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concen-
tration en impureté est placé à une profondeur d'environ 0,5 - 0,8 pm à partir de la surface du substrat semiconducteur. Les caissons n 31 et 331 contiennent l'impureté de type n telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à
une profondeur d'environ 2 - 2,5 pm à partir de la surface du substrat se-
miconducteur.
La figure 35 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au quatrième mode de réalisation de l'invention, et elle
montre plus particulièrement les distributions de concentrations en impu-
reté dans le caisson n 312, le caisson p 43 et le substrat semiconducteur 1, sur une coupe selon la ligne R-R sur la figure 33. En se référant à la figure 35, on note que le caisson n 312 contient l'impureté de type n telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa con- centration en impureté est placé à une profondeur d'environ 2 - 2,5 pm à partir de la surface du substrat semiconducteur. Le caisson p 41 contient une impureté telle que du bore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 0,5 - 0,8 pm à partir de la surface du substrat semiconducteur. En outre, la figure 35 montre la distribution de concentration en impureté dans une couche d'arrêt de canal (non représentée sur la figure 33) qui contient une impureté telle que du bore à environ 1 x 1017 - 1 x 1019/cm3, et dont
le pic de concentration en impureté est à une profondeur d'environ 0,2 -
0,5 pm à partir de la surface du substrat semiconducteur.
Le dispositif à semiconducteur conforme au quatrième mode de
réalisation diffère du dispositif à semiconducteur du second mode de réa-
lisation par le fait que le caisson n 352 dans le second mode de réalisa-
tion n'est pas employé dans le quatrième mode de réalisation. Des struc-
tures autres que celles décrites ci-dessus sont les mêmes que celles du dispositif à semiconducteur du second mode de réalisation. La structure à triple caisson dans la région de circuit logique ou la région de cellules de mémoire du quatrième mode de réalisation peut être remplacée par la
structure à triple caisson de l'un quelconque des premier, second et troi-
sième modes de réalisation.
Dans le dispositif à semiconducteur du quatrième mode de réa-
lisation, même dans le cas o la profondeur de caisson est réduite con-
formément à une réduction de la largeur de séparation et de la largeur de caisson à cause de la miniaturisation du circuit intégré à semiconducteur, il est possible de réduire la dégradation de caractéristiques d'élément, comme une augmentation du courant de fuite à la jonction pn entre le substrat semiconducteur (caisson) et la région de source/drain dans une partie qui comporte le condensateur à l'intérieur de la région de cellules de
mémoire, et les caractéristiques de régénération peuvent être améliorées.
Le transistor dans la région de cellules de mémoire DRAM est
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formé dans le caisson p profond, qui est entouré par le caisson n de fond.
Par conséquent, le potentiel peut être fixé indépendamment du substrat,
et le risque d'erreur fugitive est réduit.
Dans la région de circuit logique, du fait que le caisson est for-
me dans une position peu profonde, le circuit peut être miniaturisé, et le potentiel sur le triple caisson peut être fixé indépendamment, de façon que même le circuit logique comportant les transistors ayant diverses fonctions puisse atteindre diverses performances exigées et puisse avoir
de multiples fonctions.
On va maintenant décrire un procédé de fabrication du dispositif à
semiconducteur conforme au quatrième mode de réalisation de l'invention.
Premièrement, on forme la pellicule de séparation et d'isolation
2 et la pellicule d'oxyde de silicium 24 sur la surface du substrat semi-
conducteur 1, de façon similaire au premier mode de réalisation. Ensuite, on forme un masque de résine photosensible ayant une ouverture placée audessus de la surface de la région dans laquelle la structure à triple caisson sera formée, et on effectue une implantation à haute énergie de l'impureté de type n telle que du phosphore sur la totalité de la surface masquée avec le masque de résine photosensible, dans les conditions d'environ 2 - 10 MeV et environ 1 x 1012 - 1 x 1014/cm2. Les caissons n
311 et 332 sont ainsi formés. De façon similaire au second mode de réali-
sation, on forme les caissons p 41 - 44 ainsi que les caissons n 33, 34, 351 et 36. Ensuite, des éléments exigés sont formés de façon similaire au
premier mode de réalisation.
Le caisson n 36 peut être formé à l'étape de formation des cais-
sons n 33, 34 et 351, et donc en même temps qu'eux. Dans ce cas, le caisson n 36 a la même distribution de concentration que les caissons n 33, 34 et 351. Si la formation à la même étape est permise, comme décrit ci-dessus, on peut obtenir un effet consistant en ce qu'il est possible
d'éliminer le masque pour former le caisson n 36, ainsi que l'étape d'im-
plantation ionique utilisant ce masque.
Dans le procédé de fabrication du dispositif à semiconducteur du quatrième mode de réalisation, même dans le cas o la profondeur de
caisson est réduite conformément à la réduction de la largeur de sépara-
tion et de la largeur de caisson à cause de la miniaturisation du circuit
52 2808921
intégré à semiconducteur, le caisson dans la région de cellules de mé-
moire peut être formé à une grande profondeur. Par conséquent, il est possible de réduire la dégradation de caractéristiques d'élément, comme
l'augmentation du courant de fuite à la jonction pn entre le substrat semi-
conducteur (caisson) et la région de source/drain, et les caractéristiques
de régénération peuvent être améliorées.
Du fait que le caisson p comportant le transistor à l'intérieur de la région de cellules de mémoire est entouré par le caisson n de fond, le potentiel peut être fixé indépendamment du substrat, et le risque d'erreur
fugitive est réduit dans le dispositif à semiconducteur fabriqué par le pro-
cédé précédent.
Dans la région de circuit logique, du fait que le caisson peut
être formé dans une position peu profonde, le circuit peut être miniaturi-
sé, et le potentiel sur le triple caisson peut être fixé indépendamment, de
façon que même le circuit logique comportant les transistors ayant diver-
ses fonctions puisse atteindre diverses performances exigées, et puisse avoir de multiples fonctions. Le dispositif à semiconducteur ayant ces
avantages peut être fabriqué par des étapes simples.
Le caisson n de fond qui est formé au fond du caisson p dans le triple caisson de la région de circuit logique est formé simultanément au caisson n qui est formé du côté du caisson p dans le triple caisson de la
région de cellules de mémoire, en effectuant l'implantation une seule fois.
Par conséquent, il est possible de réduire le nombre de masques exigés
ainsi que le nombre d'étapes de masquage.
Dans la région de cellules de mémoire et la région de circuit lo-
gique, les caissons p entourés par les caissons n des structures à triple
caisson peuvent être formés à différentes étapes pour procurer respecti-
vement différentes distributions de concentrations. Par conséquent, il est
possible de former les transistors MOS à canal n ayant des caractéristi-
ques différentes, et il est possible d'obtenir le dispositif ayant de multi-
ples fonctions.
Cinquième mode de réalisation
La figure 36 est une coupe montrant un dispositif à semicon-
ducteur conforme à un cinquième mode de réalisation.
La figure 36 montre à titre d'exemple le dispositif à semicon-
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ducteur comportant le circuit logique, les cellules de mémoire et le circuit périphérique. Bien que ceci ne soit pas représenté, les transistors MOS à canal p pour les buts respectifs sont formés dans le caisson n 37, et les transistors MOS à canal n pour les buts respectifs sont formés dans les caissons p 41 - 44. Cependant, un ou plusieurs de ces caissons ne con- tiennent pas un transistor, et sont employés seulement dans le but de
coopérer avec le caisson n de fond 31 (ou 321), pour isoler électrique-
ment le caisson p 41 (ou 43) par rapport au substrat semiconducteur 1. Le caisson p 43 a un fond placé à une profondeur à laquelle le caisson n 312
a une concentration en impureté supérieure à celle du substrat semicon-
ducteur 1.
La figure 37 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au cinquième mode de réalisation, et elle montre plus par-
ticulièrement les distributions de concentrations en impureté dans le cais-
son n 31 (ou 321), le caisson n 37 et le substrat semiconducteur 1, sur une coupe selon la ligne S-S sur la figure 36. En se référant à la figure 37, on note que les caissons n 31 et 321 contiennent l'impureté de type n telle que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 2 - 2,5 pm
à partir de la surface du substrat semiconducteur. Le caisson n 37 con-
tient une impureté telle que du phosphore à environ 1 x 1017 - 1 x
1019/cm3, et le pic de sa concentration en impureté est placé à une pro-
fondeur d'environ 0,5 - 1,2 pm à partir de la surface du substrat semicon-
ducteur.
La figure 38 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au cinquième mode de réalisation de l'invention, et elle
montre plus particulièrement les distributions de concentrations en impu-
reté dans le caisson n 37 et le substrat semiconducteur 1, sur une coupe selon la ligne T-T sur la figure 36. En se référant à la figure 38, on note
que le caisson n 37 contient une impureté telle que du phosphore à envi-
ron 1 x 1017- 1 x 1019/cm3, et le pic de sa concentration en impureté est placé à une profondeur d'environ 0,7 - 1,2 pm à partir de la surface du
substrat semiconducteur.
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Le dispositif à semiconducteur conforme au cinquième mode de
réalisation diffère du dispositif à semiconducteur du second mode de réa-
lisation par le fait que les caissons n 352 et 331 dans le second mode de réalisation ne sont pas employés dans le cinquième mode de réalisation, et le caisson n 37, ayant le pic de concentration en impureté à une position plus profonde que le caisson p 41 et moins profonde que le caisson p 43, est formé. Des structures autres que celles décrites ci-dessus sont les
mêmes que celles du dispositif à semiconducteur du second mode de réa-
lisation.
Dans le dispositif à semiconducteur du cinquième mode de réa-
lisation, même dans le cas o la profondeur de caisson est réduite con-
formément à une réduction de la largeur de séparation et de la largeur de caisson à cause de la miniaturisation du circuit intégré à semiconducteur, il est possible de réduire la dégradation de caractéristiques d'élément, comme une augmentation du courant de fuite à la jonction pn entre le substrat semiconducteur (caisson) et la région de source/drain dans une partie qui comporte le condensateur à l'intérieur de la région de cellules de
mémoire, et les caractéristiques de régénération peuvent être améliorées.
Le transistor dans la région de cellules de mémoire DRAM est
formé dans le caisson p profond, qui est entouré par le caisson n de fond.
De ce fait, le potentiel peut être fixé indépendamment du substrat, et le
risque d'erreur fugitive est réduit.
Dans la région de circuit logique, du fait que le caisson est for-
mé dans une position peu profonde, le circuit peut être miniaturisé, et le potentiel sur le triple caisson peut être fixé indépendamment, de façon que même le circuit logique comportant les transistors ayant diverses fonctions puisse atteindre diverses performances exigées, et puisse avoir
de multiples fonctions.
Grâce à l'existence du caisson n qui a le pic de concentration à une plus grande profondeur que le caisson p comportant le transistor de cellule de mémoire, et à une plus faible profondeur que le caisson p dans
la région de circuit logique, il est possible d'obtenir le dispositif à semi-
conducteur qui est miniaturisé et peut réduire le courant de fuite.
On va maintenant décrire un procédé de fabrication du dispositif à
semiconducteur conforme au cinquième mode de réalisation de l'invention.
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La figure 39 est une coupe montrant une étape dans le procédé de fabrication du dispositif à semiconducteur conforme au cinquième
mode de réalisation.
Premièrement, on forme la pellicule de séparation et d'isolation 2 et la pellicule d'oxyde de silicium 24 à la surface du substrat semicon- ducteur 1, de façon similaire au premier mode de réalisation. Ensuite, on
forme un masque de résine photosensible ayant une ouverture placée au-
dessus de la surface de la région dans laquelle la structure à triple cais-
son sera formée, de façon similaire au second mode de réalisation, et on effectue une implantation à haute énergie de l'impureté de type n telle que du phosphore sur la totalité de la surface masquée avec le masque
de résine photosensible, dans les conditions d'environ 2 - 10 MeV et envi-
ron 1 x 1012 - 1 x 1014/cm2. On forme ainsi les caissons n 31 et 321.
Ensuite, on forme un masque de résine photosensible 307 ayant une ouverture placée au-dessus des surfaces des régions de formation de canal n dans la région de circuit logique, la région de cellules de mémoire
et la région périphérique, comme représenté sur la figure 39, et on effec-
tue une implantation à haute énergie de l'impureté de type n telle que du phosphore sur la totalité de la surface masquée avec le masque de résine photosensible, dans les conditions d'environ 300 keV - 2 MeV et environ 1 x 1012 - 1 x 1014/cm2. Le caisson n 37 est ainsi formé. La figure 39 est une coupe montrant les éléments du dispositif à semiconducteur après
l'achèvement de l'étape ci-dessus.
De façon similaire au second mode de réalisation, on forme les caissons p 41 - 44 ainsi que des éléments exigés en procédant de façon
similaire au second mode de réalisation. L'ordre de formation des cais-
sons p et n n'est cependant pas limité.
Dans le procédé de fabrication du dispositif à semiconducteur du cinquième mode de réalisation, même dans le cas o la profondeur de
caisson est réduite conformément à la réduction de la largeur de sépara-
tion et de la largeur de caisson à cause de la miniaturisation du circuit
intégré à semiconducteur, le caisson dans la région de cellules de mé-
moire peut être formé à une grande profondeur. Il est donc possible de réduire la dégradation de caractéristiques d'élément, comme une aug-
mentation du courant de fuite à la jonction pn entre le substrat semicon-
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ducteur (caisson) et la région de sourceldrain, et les caractéristiques de
régénération peuvent être améliorées.
Du fait que le caisson p comportant le transistor à l'intérieur de la région de cellules de mémoire est entouré par le caisson n de fond, le potentiel peut être fixé indépendamment du substrat, et le risque d'erreur fugitive est réduit dans le dispositif à semiconducteur fabriqué avec le
procédé précédent.
Dans la région de circuit logique, du fait que le caisson p peut
être formé dans une position peu profonde, le circuit peut être miniaturi-
sé, et le potentiel sur le triple caisson peut être fixé indépendamment, de
façon que même le circuit logique comportant les transistors ayant diver-
ses fonctions puisse atteindre diverses performances exigées, et puisse avoir de multiples fonctions. Le dispositif à semiconducteur ayant ces
avantages peut être fabriqué par des étapes simples.
Le caisson n qui est formé au fond du caisson p dans le triple
caisson de la région de circuit logique est formé simultanément au cais-
son n qui est formé du côté du caisson p dans le triple caisson de la ré-
gion de cellules de mémoire, en effectuant l'implantation une seule fois.
Par conséquent, il est possible de réduire le nombre de masques exigés
ainsi que le nombre d'étapes de masquage.
Dans la région de cell.ules de mémoire et la région de circuit lo-
gique, les caissons p entourés par les caissons n des structures à triple
caisson peuvent être formés à différentes étapes pour procurer respecti-
vement différentes distributions de concentrations. Par conséquent, il est
possible de former les transistors MOS à canal n ayant des caractéristi-
ques différentes, et il est possible d'obtenir le dispositif ayant de multi-
ples fonctions.
Grâce à l'existence du caisson n qui a le pic de concentration à une plus grande profondeur que le caisson p comportant le transistor de cellule de mémoire, et à une plus petite profondeur que le caisson p dans
la région de circuit logique, il est possible d'obtenir le dispositif à semi-
conducteur qui est miniaturisé et qui peut réduire le courant de fuite.
Sixième mode de réalisation
La figure 40 est une coupe montrant un dispositif à semicon-
* ducteur conforme à un sixième mode de réalisation.
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En se référant à la figure 40, on note qu'un substrat semicon-
ducteur 111 contient une impureté de type p telle que du bore à environ 1 x 1019/cm3, et est muni à sa surface d'une couche épitaxiale 112 d'une épaisseur d'environ 2,5 - 8,0 pm. Le dispositif à semiconducteur 111 a pratiquement la même structure que le dispositif à semiconducteur du cinquième mode de réalisation, à l'exception du fait que les caissons n 37
et 321 ainsi que les caissons p 41 - 44 sont formés dans la couche épi-
taxiale 112.
La figure 41 est une représentation graphique montrant des dis-
tributions de concentrations en impureté dans le dispositif à semiconduc-
teur conforme au sixième mode de réalisation, et elle montre plus particu-
lièrement les distributions de concentrations en impureté dans le caisson
n 31, le caisson p 43, la couche épitaxiale 112 et le substrat semicon-
ducteur 111, sur une coupe selon la ligne U-U sur la figure 40. En se réfé-
rant à la figure 41, on note que le caisson n 31 contient une impureté telle
que du phosphore à environ 1 x 1017 - 1 x 1019/cm3, et le pic de sa con-
centration en impureté est placé à une profondeur d'environ 2 - 2,5 pm à partir de la surface du substrat semiconducteur. Le caisson p 43 contient une impureté telle que du bore à environ 1 x 1017 - 1 x 1019/cm3, et le pic
de sa concentration en impureté est placé à une profondeur d'environ 1 -
1,5 pm à partir de la surface du substrat semiconducteur. Il est préférable
de minimiser l'épaisseur de la couche épitaxiale 112, mais il est néces-
saire de maintenir une distance d'environ 0,5 pm ou plus à partir de la frontière entre la couche épitaxiale 112 et le substrat semiconducteur
111, jusqu'au pic de concentration en impureté du caisson n 31.
On a décrit la structure dans laquelle le dispositif à semicon-
ducteur dans le cinquième mode de réalisation est formé sur la surface de
la couche épitaxiale 112 formée sur le substrat semiconducteur 111 for-
tement dopé. On peut cependant obtenir des effets similaires avec la structure comprenant le dispositif à semiconducteur de l'un quelconque des premier à quatrième modes de réalisation formé de la manière décrite ci-dessus, à condition que les relations entre les distributions d'impuretés
soient respectées entre le substrat semiconducteur 111, la couche épi-
taxiale 112 et le caisson n 31.
Dans le dispositif à semiconducteur du sixième mode de réali-
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sation, le substrat semiconducteur a une concentration en impureté éle-
vée, et il peut réduire le déclenchement parasite. Il est donc possible de réduire une distance entre les régions de source/drain des transistors MOS à canal p et MOS à canal n voisins, et par conséquent le dispositif à semiconducteur peut être miniaturisé encore davantage. Du fait que les transistors sont formés à la surface de la couche
épitaxiale, la pellicule d'isolation de grille peut avoir une meilleure fiabilité.
On va maintenant décrire un procédé de fabrication du dispositif
à semiconducteur conforme au sixième mode de réalisation de l'invention.
La figure 42 est une représentation graphique montrant des dis-
tributions de concentrations en impureté d'une tranche épitaxiale (c'està-
dire une tranche comprenant la couche épitaxiale 112 formée sur la sur-
face du substrat semiconducteur 111), avant la formation des caissons et des éléments conformes au sixième mode de réalisation. Les caissons et
les éléments sont formés à la surface de la couche épitaxiale 112 de ma-
nières similaires à celles du cinquième mode de réalisation, de façon à former entièrement le dispositif à semiconducteur représenté sur la figure 40. Cependant, divers traitements thermiques, qui sont effectués pour former les pellicules de séparation et d'isolation, et autres, provoquent une diffusion de l'impureté contenue dans le substrat semiconducteur
111. De ce fait, la structure dans l'état de la couche épitaxiale est diffé-
rente du substrat semiconducteur représenté sur la figure 40, en ce qui
concerne la distribution d'impuretés contenues dans le substrat semicon-
ducteur 111 et la couche épitaxiale 112. Les traitements thermiques de-
vant être effectués dans les étapes de fabrication dépendent des élé-
ments à former. Si le traitement thermique est effectué un grand nombre
de fois, une grande quantité d'impureté contenue dans le substrat semi-
conducteur 111 tend à diffuser vers la couche épitaxiale 112, ce qui fait
que l'épaisseur de la couche épitaxiale 112 doit être définie conformé-
ment au traitement thermique.
Dans le procédé de fabrication du dispositif à semiconducteur du
sixième mode de réalisation, le substrat semiconducteur a une concentra-
tion en impureté élevée, et peut réduire le déclenchement parasite. Il est donc possible de réduire une distance entre des régions de source/drain des transistors MOS à canal p et MOS à canal p voisins, et par conséquent
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le dispositif à semiconducteur peut être miniaturisé encore davantage.
Du fait que les transistors sont formés à la surface de la couche
épitaxiale, la pellicule d'isolation de grille peut avoir une meilleure fiabilité.
Septième mode de réalisation La figure 43 est une coupe montrant un dispositif à semicon-
ducteur conforme au septième mode de réalisation.
La figure 43 montre à titre d'exemple un dispositif à semicon-
ducteur comportant le circuit logique, les cellules de mémoire et le circuit périphérique. La région de cellules de mémoire comporte le caisson p 431 ayant la même concentration en impureté que les caissons p 41 et 42
dans le circuit logique. Dans la région de cellules de mémoire, des tran-
sistors de cellule de mémoire sont formés dans le caisson p 43, et les
autres transistors sont formés dans le caisson p 431. Des structures au-
tres que celles décrites ci-dessus sont les mêmes que celles du premier
mode de réalisation.
La figure 44 est une vue de dessus du dispositif à semiconduc-
teur conforme au septième mode de réalisation de l'invention. La figure 43 montre une coupe selon la ligne V-V sur la figure 44. Sur la figure 44, une partie entourée par une ligne en pointillés a comporte le caisson n 32 à une plus grande profondeur que le caisson p 41 et le caisson n 33. Une partie entourée par une ligne en pointillés b comporte le caisson n 31 à une plus grande profondeur que les caissons p 43 et 431 et le caisson n
35. Les caissons p 43 et 431 sont isolés électriquement du substrat semi-
conducteur 1.
Bien que la description ait été faite en comparaison avec le
premier mode de réalisation, on peut obtenir des effets similaires même avec la structure dans laquelle est formé le dispositif à semiconducteur de
l'un quelconque des premier à sixième modes de réalisation.
Dans le dispositif à semiconducteur du septième mode de réali-
sation, les transistors MOS à canal n autres que les transistors de cellule de mémoire peuvent être formés dans la région de cellules de mémoire tout en réduisant le courant de fuite, par la formation du transistor de cellule de mémoire dans le caisson p ayant un pic de concentration en
impureté à une profondeur suffisamment grande. De plus, les caractéristi-
ques de régénération sont améliorées. Le caisson p comportant les tran-
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sistors autres que les transistors de cellule de mémoire a le pic de con-
centration en impureté à une beaucoup plus faible profondeur, grâce à
quoi le transistor peut être formé même dans la partie proche de l'extré-
mité de caisson, ce qui permet de parvenir à une miniaturisation supplé-
mentaire de la structure, tout en réduisant la dégradation des caractéris-
tiques de transistors.
Conformément au caisson p 44 formé dans la région de circuit périphérique, tous les caissons p autres que le caisson p 43 peuvent avoir des distributions de concentrations en impureté peu profondes, grâce à quoi les transistors dans les régions autres que la région de cellules de mémoire peuvent, de façon similaire, être formés même dans la partie
proche des extrémités de caisson, ce qui permet de parvenir à une mi-
niaturisation supplémentaire de la structure, tout en réduisant la dégrada-
tion des caractéristiques de transistors.
On va maintenant décrire un procédé de fabrication du dispositif à
semiconducteur conforme au septième mode de réalisation de l'invention.
La figure 45 est une coupe montrant une étape dans un procédé de fabrication du dispositif à semiconducteur conforme au septième mode de réalisation. Sur la figure 45, la référence 310 désigne un masque de
résine photosensible.
De façon similaire au premier mode de réalisation, on forme la pellicule de séparation et d'isolation 2 et la pellicule d'oxyde de silicium
24 à la surface du substrat semiconducteur 1. Ensuite, on forme les cais-
sons n 31, 32, 35 et 36, et on forme les caissons p 43 et 44.
Ensuite, on forme un masque de résine photosensible 310, comme représenté sur la figure 45. Le masque de résine photosensible
310 a une ouverture placée au-dessus des surfaces des régions de for-
mation de caisson p dans la région de circuit logique et la région périphé-
rique, ainsi que des surfaces des régions de caisson p dans lesquelles sont formés des transistors MOS à canal n autres que les transistors de cellule de mémoire, dans la région de cellules de mémoire. On effectue une implantation à haute énergie d'une impureté de type p telle que du
bore sur la totalité de la surface masquée avec le masque de résine pho-
tosensible 310, dans les conditions d'environ 150 keV - 1 MeV et environ
1 x 1012 - 1 x 1014/cm2. Les caissons p 41, 42 et 431 sont ainsi formés.
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La figure 44 est une coupe montrant les éléments du dispositif à semi-
conducteur après l'achèvement de l'étape ci-dessus. Le caisson p 44 peut être formé simultanément dans la structure ci-dessus, grâce à quoi le
caisson p 44 peut être formé à une plus faible profondeur, et une miniatu-
risation peut être obtenue. Ensuite, on enlève le masque de résine photo-
sensible 310.
En outre, on forme des éléments de façon similaire au premier mode de réalisation. L'ordre de formation de caissons p et de caissons n
n'est pas limité.
Dans le procédé de fabrication du dispositif à semiconducteur du septième mode de réalisation, les transistors MOS à canal n autres
que les transistors de cellule de mémoire peuvent être formés dans la ré-
gion de cellules de mémoire, tout en obtenant les avantages suivants. Du fait que le caisson p comportant le transistor MOS à canal n ci-dessus, autre que le transistor de cellule de mémoire, est formé simultanément au
caisson p dans la région de circuit logique, le pic de concentration en im-
pureté du caisson p dans la région de cellules de mémoire peut être changé par des étapes simples, et la réduction du courant de fuite ainsi
que la miniaturisation peuvent être obtenues en même temps.
Huitième mode de réalisation
La figure 46 est une coupe montrant un dispositif à semicon-
ducteur conforme à un huitième mode de réalisation de l'invention.
La figure 46 montre à titre d'exemple le dispositif à semicon-
ducteur comportant le circuit logique, les cellules de mémoire et le circuit périphérique. Même dans la région de cellules de mémoire, le transistor de cellule de mémoire est formé dans le caisson p 43, et les transistors
autres que le transistor de cellule de mémoire sont formés dans un cais-
son p 432. Le caisson p 432 a la même distribution de concentration en impureté que les caissons p 41 et 42 dans la région de circuit logique, et tous les caissons p autres que les caissons p 43 et 44 ont les mêmes
distributions de concentrations en impureté.
La figure 47 est une vue de dessus d'un dispositif à semicon-
ducteur conforme à un huitième mode de réalisation de l'invention. La
coupe représentée sur la figure 46 est faite selon la ligne W-W sur la fi-
gure 47. Dans un but de simplicité, la figure 47 ne montre pas la pellicule
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de séparation et d'isolation 2. En se référant à la figure 47, on note qu'une partie entourée par une ligne en pointillés a comporte le caisson n
32 à une plus grande profondeur que le caisson p 41 et le caisson n 33.
Une partie entourée par une ligne en pointillés b comporte le caisson n 31 à une plus grande profondeur que le caisson p 43 et le caisson n 35. Les
caissons p 41 et 43 sont électriquement isolés du substrat semiconduc-
teur 1. Le caisson p 432 entoure le caisson p 43, de façon que le caisson
p 43 ne soit pas adjacent au caisson n 35. Des structures autres que cel-
les décrites ci-dessus sont les mêmes que celles dans le septième mode
de réalisation.
Dans les figures, le caisson p 44 dans la région de circuit péri-
phérique a la même distribution d'impureté que le caisson p 43, mais il peut avoir la même distribution d'impureté que le caisson p dans la région
de circuit logique.
Bien que la description ait été faite en comparaison avec le
septième mode de réalisation, on peut obtenir des effets similaires même avec la structure dans laquelle le caisson p 432 précédent est employé
dans l'un quelconque des premier à sixième modes de réalisation.
La figure 48 est une vue de dessus du dispositif à semiconduc-
teur conforme au huitième mode de réalisation de l'invention, et ne montre pas la pellicule de séparation et d'isolation 2 qui apparaît dans la vue de
dessus du dispositif à semiconducteur conforme au septième mode de réa-
lisation, représentée sur la figure 44. Dans le septième mode de réalisa-
tion, les caissons p 43 et 432 ayant des distributions de concentrations en
impureté différentes sont soumis à l'implantation ionique en utilisant res-
pectivement des masques de résine photosensible différents. Par consé-
quent, un décalage du masque ou autre peut occasionner une situation dans laquelle l'impureté de type p est implantée deux fois dans la partie frontière entre les caissons p 43 et 432, et la concentration en impureté devient particulièrement élevée dans la partie frontière. Dans des parties à l'intérieur de cercles désignés par "e", la situation ci-dessus occasionne la formation de la jonction pn à concentration élevée avec l'impureté de type n, qui est contenue dans le caisson n 35. Par conséquent, un courant de fuite circule, et les caractéristiques du transistor de cellule de mémoire formé dans le caisson p 43 se dégradent. Cependant, dans le dispositif à
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semiconducteur conforme au huitième mode de réalisation, le caisson p 43 comportant le transistor de cellule de mémoire est entouré par le caisson p 432 qui a une distribution de concentration en impureté similaire à celles des caissons p 41 et 42, et est formé dans la région de circuit logique et autres, c'est-à-dire les régions autres que-la région de cellules de mémoire.
Par conséquent, il n'y a aucune possibilité que le courant de fuite appa-
raisse à cause d'un contact direct du caisson n 35 avec la partie ayant une concentration élevée, à cause du chevauchement de l'implantation ionique dans les caissons p 43 et 432. Les caractéristiques du transistor de cellule
de mémoire formé dans le caisson p 43 sont donc améliorées.
On va maintenant décrire un procédé de fabrication du dispositif
à semiconducteur conforme au huitième mode de réalisation de l'invention.
Le dispositif à semiconducteur conforme au huitième mode de
réalisation peut être formé de façon similaire au dispositif à semiconduc-
teur du septième mode de réalisation, à l'exception du fait que l'implanta-
tion ionique est effectuée en supplément sur la région de caisson p 432
représentée sur la figure 47, au moment o on effectue l'implantation io-
nique pour former les caissons p 41 et 42.
Dans le procédé de fabrication du dispositif à semiconducteur du huitième mode de réalisation, il est possible d'obtenir le dispositif à semiconducteur dans lequel le caisson p 43 comportant le transistor de cellule de mémoire est entouré par le caisson p 432 ayant la distribution de concentration en impureté similaire aux caissons p 41 et 42 dans la région de circuit logique et autres, c'est-à-dire les régions autres que la
région de cellules de mémoire. Par conséquent, même si la partie à con-
centration élevée est formée à cause du chevauchement de l'implantation
ionique dans les caissons p 43 et 432, il n'y a pas de possibilité de con-
tact direct avec le caisson n et donc d'apparition d'un courant de fuite. Le procédé peut donc procurer le dispositif à semiconducteur dans lequel le
transistor de cellule de mémoire formé dans le caisson p 43 a de meilleu-
res caractéristiques.
La figure 49 est une vue de dessus d'un autre dispositif à semi-
conducteur conforme au huitième mode de réalisation. Sur la figure 49, la pellicule de séparation et d'isolation 2 n'est pas représentée, dans un but de simplicité. Comme le montre la figure 49, I'implantation d'impureté
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pour former le caisson p 432 et l'implantation d'impureté pour former le caisson p 43 peuvent être effectuées toutes deux sur une partie hachurée
f, ce qui fait que la partie hachurée peut avoir une concentration élevée.
Si l'implantation ionique est effectuée d'une manière qui peut éviter un chevauchement des caissons p 43 et 432, un décalage d'un masque peut
donner lieu à une situation qui fait que l'impureté de type p n'est pas im-
plantée dans une certaine partie de la partie hachurée f, et une jonction pnp est formée à cause de l'impureté de type n du caisson n 31 implantée dans la partie indiquée par une ligne en pointillés b, et de l'impureté de type p dans les caissons p 43 et 432. Cependant, la présence de la partie
hachurée f élimine la possibilité de formation de la jonction pnp, et amé-
liore les caractéristiques du transistor de cellule de mémoire formé dans
le caisson p 43.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au dispositif et au procédé décrits et représentés, sans sortir du
cadre de l'invention.
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Claims (10)
1. Dispositif à semiconducteur, caractérisé en ce qu'il com-
prend: une couche de semiconducteur (1) d'un premier type de conducti-
vité; une première région d'impureté (31, 312) d'un second type de con-
ductivité formée à une surface principale de la couche de semiconducteur et ayant un premier pic de concentration en impureté; une seconde région
d'impureté (43) du premier type de conductivité formée à la surface prin-
cipale de la couche de semiconducteur, placée à l'intérieur d'une région plane comportant la première région d'impureté, et ayant un second pic de concentration en impureté à une plus faible profondeur que le premier pic de concentration en impureté; une troisième région d'impureté (35) du second type de conductivité formée à la surface principale de la couche de semiconducteur, placée à l'intérieur de la région plane comportant la première région d'impureté, entourant la seconde région d'impureté, et ayant un troisième pic de concentration en impureté à une plus faible
profondeur que le premier pic de concentration en impureté; une qua-
trième région d'impureté (32, 322) du second type de conductivité, formée à la surface principale de la couche de semiconducteur, placée dans une région espacée de la première région d'impureté, et ayant un quatrième pic de concentration en impureté; une cinquième région d'impureté (41)
du premier type de conductivité formée à la surface principale de la cou-
che de semiconducteur, placée à l'intérieur d'une région plane comportant
la quatrième région d'impureté, et ayant un cinquième pic de concentra-
tion en impureté à une plus faible profondeur que les second et quatrième pics de concentration en impureté; une sixième région d'impureté (33) du second type de conductivité formée à la surface principale de la couche de semiconducteur, placée à l'intérieur d'une région plane comportant la quatrième région d'impureté, entourant la cinquième région d'impureté et ayant un sixième pic de concentration en impureté à une plus faible que le
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quatrième pic de concentration en impureté; un premier élément à effet de champ du second type de conductivité formé à la surface principale de la
seconde région d'impureté; et un second élément à effet de champ du se-
cond type de conductivité formé à la surface principale de la cinquième région d'impureté.
2. Dispositif à semiconducteur selon la revendication 1, caracté-
risé en ce que le premier pic de concentration en impureté et le quatrième
pic de concentration en impureté sont respectivement formés à des pro-
fondeurs pratiquement égales à partir de la surface principale de la cou-
che de semiconducteur (1, 111).
3. Dispositif à semiconducteur selon la revendication 1, caracté-
risé en ce que le quatrième pic de concentration en impureté est moins
profond que le premier pic de concentration en impureté.
4. Dispositif à semiconducteur selon la revendication 1, caracté-
risé en ce qu'il comprend en outre: une neuvième région d'impureté (44)
du premier type de conductivité formée à la surface principale de la cou-
che de semiconducteur, placée dans d'une région différente des première
et quatrième régions d'impureté, et ayant un neuvième pic de concentra-
tion en impureté pratiquement à la même profondeur que le second pic de concentration en impureté; une dixième région d'impureté (42) du premier
type de conductivité formée à la surface principale de la couche de semi-
conducteur, placée dans d'une région différente des première, quatrième et neuvième régions d'impureté, et ayant un dixième pic de concentration en impureté pratiquement à la même profondeur que le cinquième pic de concentration en impureté; une onzième région d'impureté (34) du second
type de conductivité, formée à la surface principale de la couche de semi-
conducteur, placée dans une région différente des première, quatrième, neuvième et dixième régions d'impureté, et ayant un neuvième pic de
concentration en impureté pratiquement à la même profondeur que le cin-
quième pic de concentration en impureté; une douzième région d'impureté
du second type de conductivité formée à la surface principale de la cou-
che de semiconducteur, placée dans d'une région différente des première, quatrième, neuvième, dixième et onzième régions d'impureté, et ayant un
douzième pic de concentration en impureté pratiquement à la même pro-
fondeur que le second pic de concentration en impureté; un troisième
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élément à effet de champ du second type de conductivité formé à la sur-
face principale de la neuvième région d'impureté; un quatrième élément à
effet de champ du second type de conductivité formé à la surface princi-
pale de la dixième région d'impureté; un cinquième élément à effet de champ du premier type de conductivité formé à la surface principale de la onzième région d'impureté; et un sixième élément à effet de champ du premier type de conductivité formé à la surface principale de la douzième
région d'impureté.
5. Dispositif à semiconducteur selon la revendication 1, caracté-
risé en ce qu'il comprend en outre: une neuvième région d'impureté (44)
du premier type de conductivité formée à la surface principale de la cou-
che de semiconducteur, placée dans d'une région différente des première
et quatrième régions d'impureté, et ayant un neuvième pic de concentra-
tion en impureté pratiquement à la même profondeur que le second pic de concentration en impureté; une dixième région d'impureté (42) du premier
type de conductivité formée à la surface principale de la couche de semi-
conducteur, placée dans d'une région différente des première, quatrième et neuvième régions d'impureté, et ayant un dixième pic de concentration en impureté pratiquement à la même profondeur que le cinquième pic de concentration en impureté; une onzième région d'impureté (34) du second
type de conductivité formée à la surface principale de la couche de semi-
conducteur, placée dans d'une région différente des première, quatrième,
neuvième et dixième régions d'impureté, et ayant un onzième pic de con-
centration en impureté; un troisième élément à effet de champ du second type de conductivité formé à la surface principale de la neuvième région d'impureté; un quatrième élément à effet de champ du second type de conductivité formé à la surface principale de la dixième région d'impureté; et un cinquième élément à effet de champ du premier type de conductivité
formé à la surface principale de la onzième région d'impureté, et dans le-
quel les troisième, sixième et onzième pics de concentration en impureté sont placés pratiquement à la même profondeur que le cinquième pic de
concentration en impureté.
6. Dispositif à semiconducteur, caractérisé en ce qu'il com-
prend: une couche de semiconducteur (1) du premier type de conductivité; une première région d'impureté (31) d'un second type de conductivité formée à une surface principale de la couche de semiconducteur et ayant
un premier pic de concentration en impureté; une seconde région d'impu-
reté (43) du premier type de conductivité formée à la surface principale de la couche de semiconducteur comportant la première région d'impureté, entourée entièrement par la première région d'impureté et ayant un second pic de concentration en impureté à une plus faible profondeur que le premier pic de concentration en impureté; une troisième région d'impureté (432) du premier type de conductivité formée à la surface principale de la couche de semiconducteur, placée dans une région comprise entre les première et seconde régions d'impureté, entourant la seconde région d'impureté, et ayant un troisième pic de concentration en impureté à une plus faible profondeur que le second pic de concentration en impureté; et
un premier élément à effet de champ du second type de conductivité for-
mé à la surface principale de la seconde région d'impureté.
7. Dispositif à semiconducteur selon la revendication 6, carac-
térisé en ce qu'une région d'impureté du second type de conductivité n'est
pas présente entre la seconde région d'impureté (43) et la troisième ré-
gion d'impureté (432).
8. Dispositif à semiconducteur selon la revendication 6, carac-
térisé en ce qu'il comprend en outre: une quatrième région d'impureté (44) du premier type de conductivité formée à la surface principale de la couche de semiconducteur (1), placée dans une région différente de la première région d'impureté, et ayant un quatrième pic de concentration en
impureté pratiquement à la même profondeur que le second pic de con-
centration en impureté; une cinquième région d'impureté (41, 42) du pre-
mier type de conductivité formée à la surface principale de la couche de
semiconducteur, placée dans une région différente des première et qua-
trième régions d'impureté, et ayant un cinquième pic de concentration en impureté à une plus faible profondeur que les second et quatrième pics de
concentration en impureté; une sixième région d'impureté (33, 34) du se-
cond type de conductivité formée à la surface principale de la couche de
semiconducteur, placée dans une région différente des première, qua-
trième, et cinquième régions d'impureté, et ayant un sixième pic de con-
centration en impureté pratiquement à la même profondeur que le cin-
quième pic de concentration en impureté; une septième région d'impureté
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(36) du second type de conductivité formée à la surface principale de la
couche de semiconducteur, placée dans une région différente des pre-
mière, quatrième et sixième régions d'impureté, et ayant un septième pic de concentration en impureté pratiquement à la même profondeur que le quatrième pic de concentration en impureté; un second élément à effet de champ du second type de conductivité formé à la surface principale de la quatrième région d'impureté; un troisième élément à effet de champ du second type de conductivité formé à la surface principale de la cinquième région d'impureté; un quatrième élément à effet de champ du premier type
de conductivité formé à la surface principale de la sixième région d'impu-
reté; un cinquième élément à effet de champ du premier type de conducti-
vité formé à la surface principale de la septième région d'impureté; et un condensateur connecté à l'une de régions de source/drain du premier élément.
9. Dispositif à semiconducteur selon la revendication 6, carac-
térisé en ce qu'il comprend en outre une autre couche de semiconducteur
disposée sur une autre surface principale de ladite couche de semicon-
ducteur, et ayant une concentration en impureté plus élevée que celle de
ladite couche de semiconducteur.
10. Procédé de fabrication d'un dispositif à semiconducteur, ca-
ractérisé en ce qu'il comprend les étapes suivantes: on forme sur une surface principale d'une couche de semiconducteur d'un premier type de conductivité une première région d'impureté (31) d'un second type de conductivité ayant un premier pic de concentration en impureté; on forme
une seconde région d'impureté (32) du second type de conductivité, dis-
posée à la surface principale de la couche de semiconducteur, placée dans une région différente de la première région d'impureté et ayant un second pic de concentration en impureté; on forme une troisième région
d'impureté (43) du premier type de conductivité, disposée la surface prin-
cipale de la couche de semiconducteur comportant la première région d'impureté, et ayant un troisième pic de concentration en impureté à une plus faible profondeur que le premier pic de concentration en impureté; on
forme une quatrième région d'impureté (41) du premier type de conducti-
vité, formée à la surface principale de la couche de semiconducteur com-
portant la seconde région d'impureté, et ayant un quatrième pic de con-
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centration en impureté à une plus faible profondeur que le second pic de concentration en impureté; on forme une cinquième région d'impureté (351) du second type de conductivité disposée à la surface principale de la couche de semiconducteur comportant la première région d'impureté, et ayant un cinquième pic de concentration en impureté à une plus faible
profondeur que les premier et troisième pics de concentration en impure-
té, et une sixième région d'impureté (33) du second type de conductivité
disposée à la surface principale de la couche de semiconducteur com-
portant la seconde région d'impureté, entourant la quatrième région d'im-
pureté et ayant le cinquième pic de concentration en impureté; on forme un premier élément du second type de conductivité à la surface principale
de la troisième région d'impureté; et on forme un second élément du se-
cond type de conductivité à la surface principale de la quatrième région d'impureté.
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