JP4890838B2

JP4890838B2 - 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール

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Publication number: JP4890838B2
Application number: JP2005332885A
Authority: JP
Inventors: 健一依田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-11-17
Filing date: 2005-11-17
Publication date: 2012-03-07
Anticipated expiration: 2025-11-17
Also published as: CN1976031A; US20110113391A1; US7884426B2; JP2007142096A; US8384163B2; US20070111426A1

Description

本発明は、半導体集積回路の設計方法に関し、特に基板バイアス電圧と異なるバイアス電圧が与えられるウェルを有する半導体集積回路のレイアウト設計方法、及びレイアウト設計ツールに関する。

近年、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いたＬＳＩ（Large Scale Integration）等の半導体集積回路は、高度なデータ処理を実現するため、高性能化、小型化、且つ低消費電力化が求められている。しかし、高性能化、及び小型化の実現のため、半導体集積回路のプロセスが微細化し、駆動バイアスが低電圧化している。よって、トランジスタのスレッショルド電圧が低下し、オフ状態におけるリーク電流が増大する。その結果、半導体集積回路の低消費電力化が困難になるという問題が生じている。

このような問題を解決するため、半導体基板と電気的に分離したウェル領域を形成し、ウェル電位を基板電位と異なる電位に設定することで、スレッショルド電圧を見かけ上高くする等の方法が取られている。しかし、このような方法でウェル電位を分離する場合、以下のような必要が生じる。例えば、Ｐ型の半導体基板中に基板と異なる電位が与えられるＰウェルを形成する場合、Ｐ型基板中にＮウェルを形成し、さらにそのＮウェル中にＰウェルを形成する必要がある。そのため、半導体基板上には、基板上に素子が形成される領域と、基板とは電気的に分離されたウェル内に素子が形成される分離ウェル領域が形成される。

ここで、このような分離ウェル領域を形成する方法として、特許文献１が開示されている。図１０は、基板電位を分離した半導体集積回路の断面図であり、特許文献１に示されたものの簡略図である。図１０に示すように、Ｐウェル３０２ａ、及びＮウェル３０４ａは、Ｎ型ウェル分離部３０８ａ／３０８ｂによって、Ｐ型基板と電気的に分離されている。従って、Ｐウェル３０２ａ、及びＮウェル３０４ａは、Ｐ型基板や、Ｐ型基板上に作成されるＰウェル３０２ｂ、及びＮウェル３０４ｂと、異なる電位を供給することで分離領域として扱うことが可能となる。特許文献１では、このような半導体集積回路のマスクパターンデータを自動的に生成し、設計時間の短縮、且つ設計品質を向上させる手法を示している。

図１１は、特許文献１に係る半導体集積回路のレイアウト設計のフローチャートである。始めに、レイアウト設計ツールに入力されたウェハのプロセス情報１、ＩＣの論理情報２、及びセル／コア情報３を用いて、基本セルの配置領域を指定する（ＳＴ１）。セルとは、ＭＯＳトランジスタによって構成されるものであり、半導体集積回路を形成する基本要素である。基本セルとは、基板電位と同電位領域に配置するセルのことを示す。次に、ＳＴ２にて基本セルを自動配置し、ＳＴ３にて基本セル同志を自動配線し、回路を作成する。その後、ＳＴ４にて、分離ウェル領域のセル周囲にウェル分離部を配置し、電源供給用の配線接続を自動生成する。最後にＳＴ５にてレイアウト検証を実施する構成となっている。
特開平１１−１９１５９３号公報

しかしながら、図１０に示すフローを用いて分離ウェル領域のある設計の場合、分離ウェル領域の生成／電源接続（ＳＴ４）は、基本セルの基板電位領域への配置／配線（ＳＴ１からＳＴ３）と別工程で実施している。従って、分離ウェル領域の生成／電源接続のための工程が増加することになる。

また、後から挿入した分離ウェル領域と基板電位領域に配置される基本セルとの間隔が設計基準を満足せず、再設計になる場合が生じる。それにより、更に工程が増え、設計時間がかかることになる。その上、分離ウェル領域を後から挿入する場合、半導体集積回路の設計が複雑化するため、熟練した設計者が必要となるばかりでなく、設計ミス等により設計品質が低下する場合もある。

また、図１０に示すフローを用いて分離ウェル領域のない設計を行う場合、ＳＴ４は必要のないフローであるため、必要以上の設計時間がかかるという問題も発生する。

本発明は、第１導電型の半導体基板上に配置される第１のセルパターン、及び第２導電型のディープウェルを有する第２のセルパターンを準備し、前記第１のセルパターンを第１の回路配置領域に配置し、前記第２のセルパターンを前記第１の回路配置領域とは異なる基板電位が与えられる第２の回路配置領域に配置することを特徴とする半導体集積回路のレイアウト設計方法である。

第２のセルパターンを用いることにより、基板電位と分離した領域のレイアウト設計を、同じ工程で実施できるため、チップ設計時におけるＴＡＴ（Turn Around Time）を短縮することができる。

また、第１導電型の半導体基板上に配置される第１のセルパターン、及び第２導電型のディープウェルを有する第２のセルパターンを記憶するパターン記憶部と、前記第１のセルパターンを第１の回路配置領域に配置し、前記第２のセルパターンを前記第１の回路配置領域とは異なる基板電位が与えられる第２の回路配置領域に配置するパターン配置部を備えることを特徴とする半導体集積回路のレイアウト設計ツールである。

予め記憶された第２のセルパターンを配置するのみで基板電位と分離した領域を形成することが可能となるため、チップ設計が容易となり、設計品質が向上する効果が得られる。

以上のような構成により、高性能化、小型化、及び低消費電力化を実現した半導体集積回路において、レイアウト設計時間の短縮、及びレイアウト設計品質の向上が可能となる。

発明の実施の形態１．
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載、及び図面は、適宜、省略、及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。

図面を参照して本発明の実施の形態１について詳細に説明する。図１は、本実施形態に係る半導体集積回路１のレイアウトを簡略化した平面図である。図１に示すように、半導体集積回路１上には、基板電位を分離する領域（以後、分離ウェル領域と称す）１１と、基板電位を分離しない領域（以後、基板電位領域と称す）２１が、複数配置されている。

図２（ａ）は、分離ウェル領域１１と基板電位領域２１の概略平面図を示す。また、図２（ｂ）は、図２（ａ）に示すＸ−Ｙ方向の断面図である。図２（ｂ）に示すように、分離ウェル領域１１は、例えばＰ型の半導体基板（以下、Ｐ型基板と称す）３１において、Ｐ型のウェル領域（以下、Ｐウェルと称す）１１０、１３０、及びＮ型のウェル領域（以下、Ｎウェルと称す）１２０が連続して隙間なく配置されている。

分離ウェル領域１１の表面に形成されたＰウェル１１０、１３０の表面上には、接地線１１１、１３１が電気的に接続され、接地電位が与えられる。また、Ｎウェル１２０の表面上には、電源線１２１が電気的に接続され、電源電位が与えられる。分離ウェル領域１１において、ＰウェルとＮウェルは規則正しく並置され、その配置数は、図２に図示した数に限らず、半導体集積回路の機能により異なるものである。図２は、分離ウェル領域１１の位置関係を理解するために簡易的に示したものである。

また、図２（ａ）に示すように、分離ウェル領域１１に配置されるＰウェル１１０、１３０、及びＮウェル１２０の下全域に亘り、Ｎ型のウェル領域（以後、ディープＮウェル１４０と称す）が配置されている。更に、図２（ｂ）に示すように、前記Ｐウェル１１０、１３０、及びＮウェル１２０が配置される領域外側にあり、且つＰ型基板３１の表面からディープＮウェル１４０の表面に到達するように、Ｎ型のウェル領域（以後、Ｎウェル壁１５０と称す）が配置されている。

Ｎウェル壁１５０の表面には、電源線１５１が電気的に接続され、複数に配置されたコンタクト１５２により電源電位が与えられる。例えば、Ｎウェル壁１５０の電源線１５１に電源電位が印加され、Ｐ型基板３１に接地電位が印加された場合、ディープＮウェル１４０、及びＮウェル壁１５０と、Ｐ型基板３１とのＰＮ接合は逆バイアスとなる。従って、ディープＮウェル１４０、及びＮウェル壁１５０は、Ｐ型基板３１に対し電気的な分離領域の機能を果たす。その結果、Ｐ型基板１１と、分離ウェル領域１１に設けられたＰウェル１１０、１３０は、電気的に分離されたことになる。

一方、基板電位領域２１は、Ｐ型基板３１において、Ｐウェル２１０、及びＮウェル２２０が連続して隙間なく配置されている。基板電位領域２１の表面に形成されたＰウェル２１０の表面上には、接地線２１１が電気的に接続され、接地電位が与えられる。また、Ｎウェル２２０の表面上には、電源線２２１が電気的に接続され、電源電位が与えられる。基板電位領域２１において、ＰウェルとＮウェルは規則正しく並置され、その配置数は、図２に図示した数に限らず、半導体集積回路の機能により異なるものである。図２は、基板電位領域２１の位置関係を理解するために簡易的に示したものである。

基板電位領域２１においては、Ｐ型基板３１の基板電位と、Ｐウェル２１０は電気的に接続されている。従って、Ｐウェル２１０に電位を供給すると、基板電位領域２１全面のＰウェルがＰ型基板３１と同電位となる。それに対し、分離ウェル領域１１において、Ｐ型基板３１の基板電位と、Ｐウェル１１０、１３０は、ディープＮウェル１４０、及びＮウェル壁１５０によって分離されている。従って、分離ウェル領域１１のＰウェルにＰ型基板３１の基板電位と異なる電位を供給する構造となっている。

ここで、図３に、本実施形態に係る半導体集積回路のセルパターンの平面図を示す。図３（ａ）は、基板電位領域２１に配置するセルパターン（以後、基本セル２３０と称す）であり、例えば、図２（ｂ）の２３０部をセル化したものである。基本セル２３０は、Ｐウェル２１０のＮ型拡散領域２１２に形成されたＮＭＯＳトランジスタと、Ｎウェル２２０のＰ型拡散領域２２２に形成されたＰＭＯＳトランジスタからなるＣＭＯＳトランジスタにより構成される。

このような基本セル２３０は、半導体集積回路１の構造を形成する基本要素の一つであり、これらが複数組み合わされて基板電位領域２１が形成される。なお、基本セル２３０は、従来のレイアウト設計ツールに用いられている構造であり、当業者において周知のものである。

一方、図３（ｂ）は、分離ウェル領域１１に配置するセルパターン（以後、分離領域配置用セル１７０と称す）であり、例えば、図２（ｂ）の１７０部をセル化したものである。分離領域配置用セル１７０は、基本セル２３０の下領域全面に、ディープＮウェル１４０を追加した構成となっている。ディープＮウェル１４０の上方には、Ｐウェル１１０のＮ型拡散領域１１２に形成されたＮＭＯＳトランジスタと、Ｎウェル１２０のＰ型拡散領域１２２に形成されたＰＭＯＳトランジスタにより構成されるＣＭＯＳトランジスタが配置されている。

また、図４は、分離ウェル領域１１の周囲に配置するセルパターン（以後、周辺部配置用セル１８０と称す）の平面図を示している。また、図５は、半導体集積回路１における分離ウェル領域１１を示したものであり、周辺部配置用セルの配置例を示す平面図である。図４、及び図５を参照して、周辺部配置用セル１８０について説明する。

周辺部配置用セル１８０には、ディープＮウェル１４０、Ｎウェル壁１５０、及び基板電位を供給する電源線１５１が設けられている。これは、図２に示すウェル分離部１６０をセル化したものであり、分離ウェル領域１１に隣接して配置することで、Ｐ型基板３１とＰウェル１１０、１３０とを分離することができる。

図５に示すように、周辺部配置用セル１８０は、分離ウェル領域１１の周囲に配置され、半導体集積回路１における基板電位領域２１から分離ウェル領域１１を分離する。周辺部配置用セル１８０のパターンとしては、例えば、分離ウェル領域１１周囲の直線部分に配置するセルが長短２種類１８０ａ、１８０ｂと、コーナー部に用いる２種類のセル１８０ｃ、１８０ｄ（図５において不図示）を用いることが好適である。

次に、図６は、周辺部配置用セル１８０と、隣接するウェル領域との間隔の制限を示したものである。図６に示すように、分離ウェル領域１１と基板電位領域２１が隣接する場合、Ｎウェル壁１５０と隣接する基板電位領域２１側に配置されたＮウェルとの間に所定の間隔２２が設けられる。即ち、Ｎウェル壁１５０の電位とＮウェルの電位が異なる場合、ショートする恐れがあるためである。従って、周辺部配置用セルを１８０作成する場合、このような間隔の基準を満足するように、予めセルのサイズが決定される。

同様に、２つの分離ウェル領域１１が隣接する場合、２つの分離ウェル領域１１に形成されるディープＮウェル１４０の間にも所定の間隔２３が設けられる。即ち、隣接する分離ウェル領域の電位が異なる場合があるからである。従って、周辺部配置用セル１８０を作成する場合、このような間隔の基準をも満足するように、予めセルのサイズが決定される。

本実施形態では、前述したような分離領域配置用セル１７０、及び複数種の周辺部配置用セル１８０を用意し、分離ウェル領域１１を有した半導体集積回路１のレイアウト設計に利用される。このレイアウト設計には、自動配線装置等のレイアウト設計ツール２を利用することが可能である。

図７は、本実施形態に係るレイアウト設計ツール、及びレイアウト設計フローチャートを示した図である。このレイアウト設計ツール２は、パターン記憶部４１、領域指定部４２、パターン配置部４３、配線部４４、及び検証部４５によって構成され、入力部（不図示）から半導体集積回路の設計情報をインプットし、出力部（不図示）からレイアウトデータが出力されるものである。

パターン記憶部４１には、予め、セルパターンやコア・モジュールの情報、半導体集積回路の論理情報１３、及びユーザによって指定されるウェハのプロセス情報１４等が登録されている。コア・モジュールとは、多くの回路で使用可能な、汎用ＣＰＵ(Central Processing Unit)、インターフェイス部、ＲＯＭ（Read Only Memory）／ＲＡＭ（Random Access Memory）、及び演算器等のことである。

通常、一般的なレイアウト設計ツールのパターン記憶部には、分離領域の無い基本セル２３０のセル情報と、コア・モジュールの情報（分離領域無のセル情報／コア情報１１）が登録されている。しかし、本実施形態に係るレイアウト設計ツール２のパターン記憶部４１には、分離領域無のセル情報／コア情報１１に加え、分離領域無のセル情報／コア情報１１にディープＮウェル１４０、及びＮウェル壁１５０の情報を挿入したセル情報／コア情報１２が登録されている。このセル情報１２は、基本セル２３０にディープＮウェル１４０を挿入したものや、Ｎウェル壁１５０を有するセル情報である。また、コア情報１２は、一般的なコア・モジュール情報に、ディープＮウェル１４０を挿入したコア情報である。

本実施形態は、上述した情報に基づいてレイアウト設計するものである。図７を参照して、レイアウト設計に関するフローを説明する。なお、図８は、図７のＳＴ１２を詳述したフローである。

始めに、ＳＴ１１にて、分離ウェル領域１１と基板電位領域２１の配置を決定する。これは、レイアウト設計ツール２の領域指定部４２にて実施される。この工程は、半導体集積回路１の機能を階層化し、機能毎のグループのレイアウトを人手により入力する工程である。この工程により、図１で示したような半導体チップ上でのフロアプランが決定される。

次に、ＳＴ１２にて、ＳＴ１１で決定した領域毎に、セル、及びコア・モジュールを配置する。即ち、予めレイアウト設計ツールに与えられているセル／コア情報１１、１２のパターン情報が、半導体集積回路の論理情報１３やウェハのプロセス情報１４に基づいて自動配置される。これは、レイアウト設計ツール２のパターン配置部４３にて実施される。この工程では、分離ウェル領域１１、及び基板電位領域２１に関係なく、両方の領域にセル、及びコア・モジュールが配置される。更に、図８を用いてＳＴ１２におけるフロー例を詳述する。

図８に示すように、ＳＴ１２では、始めにＳＴ１２１にて、基本セル２３０が配置される。次に、ＳＴ１２２にて、分離領域配置用セル１７０が配置される。ここで、基本セル２３０が配置された領域は、基板電位領域２１を形成し、分離領域配置用セル１７０が配置された領域は、分離ウェル領域１１を形成する。但し、周辺部配置用セル１８０が配置されていないため、この時点では、図９のような状態となっている。図９では、Ｎウェル壁１５０が存在しないため、分離ウェル領域１１に配置されたＰウェル１１０、１３０とＰ型基板３１が、ショートしている状態となっている。

次に、ＳＴ１２３にて、分離ウェル領域１１の周囲に、周辺部配置用セル１８０を配置する。これにより、図２（ｂ）に示すように、ウェル分離部１６０によってＰ型基板３１から基板電位が分離された領域が形成される。更にこの工程を詳述すると、始めに、分離ウェル領域１１の外周における直線部、及びコーナー部を識別する（ＳＴ１２４）。そして、レイアウト設計ツール２のパターン記憶部４１に登録してある周辺部配置用セル１８０ａ、１８０ｂ、１８０ｃ、１８０ｄを各部に合わせて配置する（ＳＴ１２５）。これにより、分離ウェル領域１１が形成される。

なお、ＳＴ１２において、基本セル２３０の配置（ＳＴ１２１）、分離領域配置用セル１７０の配置（ＳＴ１２２）、及び周辺部配置用セル１８０の配置（ＳＴ１２３）の実施順序は、特に定められたものではない。

次に、ＳＴ１３にて、配置されたセル、及びコア・モジュールの間を、自動的に配線接続する。これは、レイアウト設計ツール２の配線部４４にて実施される。ここで、基本セル２３０、分離領域配置用セル１７０、周辺部配置用セル１８０、及びその他のコア・モジュールの配線接続が同時に行われる。なお、上記説明にて省略したが、レイアウト設計ツール２には、配置位置によって形状の異なる複数種類の配線接続セルが登録されており、この配線接続セルを用いて、自動配線されてもよい。

最後に、ＳＴ１４にて、レイアウト設計ツール２によってレイアウトされた半導体集積回路１のデータを設計基準に基づいて検証し、レイアウトデータが得られる。これは、レイアウト設計ツール２の検証部４５にて実施される。得られたレイアウトデータは、出力部から出力される。

なお、図７のフローにおいて、ＳＴ１１までは、レイアウト設計ツール２の入力部から手作業によってインプットされる。そして、ＳＴ１２、及びＳＴ１３は、レイアウト設計ツール２によって自動設計される。そして、ＳＴ１４は、レイアウト設計ツールによって自動検証される。

以上のように、分離領域配置用セル１７０、及び周辺部配置用セル１８０をレイアウト設計ツール２のパターン記憶部４１に登録することによって、セルのレイアウトと同時に基板電位を分離した領域を形成することができる。つまり、分離ウェル領域１１と基板電位領域２１の形成が同じ工程で実施されることになるため、チップ設計時におけるＴＡＴを短縮することができる。

また、レイアウト設計ツールに登録された周辺部配置用セル１８０は、隣接するウェルとの間隔を満足するよう設計されているため、周辺部配置用セル１８０を配置した後に、隣接するウェルとの間隔を検証する必要がない。即ち、分離ウェル領域１１と基板電位領域２１との間隔が設計基準を満足せず、再設計となることがなくなる。その結果、半導体集積回路１のレイアウト設計にかかる時間や、設計の後戻りにかかる時間がなくなるため、更にＴＡＴを短縮することができる。

更に、分離ウェル領域１１に配置されるセルと、その他の領域に配置するセルとの設計基準を考慮することなくレイアウト設計できるため、マスクパターンの作成が容易となる。従って、パターン作成者が限定されないため、設計が標準化され、設計品質が向上する。このように、設計ミス等がなくなることにより、実機製造後の不具合も低減し、製造コストも低減する。

なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。

本実施形態に係る半導体集積回路を簡略化した平面図である。本実施形態に係る分離ウェル領域と基板電位領域の概略平面図、及び断面図である。本実施形態に係る半導体集積回路のセルパターンの平面図である。分離ウェル領域の周囲に配置するセルパターンの平面図である。分離ウェル領域の周囲に配置するセルパターンの使用例を示す平面図である。分離ウェル領域の周囲に配置するセルを配置する場合の間隔の制約を示した平面図である。本実施形態に係るレイアウト設計ツール、及びレイアウト設計のフローチャートである。図７のフローにおけるＳＴ１２を詳述したフローチャートである。本実施形態に係るレイアウト設計フローにおけるＳＴ１２の状態を示した断面図である。特許文献１に係る基板電位領域を分離した半導体集積回路の断面図である。特許文献１に係る半導体集積回路のレイアウト設計のフローチャートである。

符号の説明

１半導体集積回路、２レイアウト設計ツール
１１分離ウェル領域、２１基板電位領域、３１Ｐ型基板
２２、２３間隔
４１パターン記憶部、４２領域指定部、４３パターン配置部
４４配線部、４５検証部、
１１０、１３０Ｐウェル、１２０Ｎウェル、
１１１、１３１接地線、１２１電源線
１１２、１３２Ｎ型拡散領域、１２２、１２３Ｐ型拡散領域、
１４０ディープＮウェル、
１５０Ｎウェル壁、１５１電源線１５２コンタクト、
１６０ウェル分離部、１７０分離領域配置用セル、
１７１、１７２ゲート線、
１８０、１８０ａ、１８０ｂ、１８０ｃ、１８０ｄ周辺部配置用セル、
２１０Ｐウェル、２２０Ｎウェル、
２１１接地線、２２１電源線、
２１２Ｎ型拡散領域、２２２Ｐ型拡散領域、
２３０基本セル
２３１、２３２ゲート線

Claims

第１導電型の半導体基板上に配置される第１のセルパターン、及び第２導電型のディープウェルを有する第２のセルパターンを準備し、
前記第１のセルパターンを第１の回路配置領域に配置し、
前記第２のセルパターンを前記第１の回路配置領域とは異なる基板電位が与えられる第２の回路配置領域に配置し、
前記半導体基板表面から前記ディープウェルに達する第２導電型のウェル壁を有する第３のセルパターンを準備し、
前記第３のセルパターンを前記第２の回路配置領域近傍に配置し、
前記第１の回路配置領域と前記第３のセルパターンとの間に所定の間隔を設けることを特徴とする半導体集積回路のレイアウト設計方法。
第１導電型の半導体基板上に配置される第１のセルパターン、及び第２導電型のディープウェルを有する第２のセルパターンを準備し、
前記第１のセルパターンを第１の回路配置領域に配置し、
前記複数の第２のセルパターンを前記第１の回路配置領域とは異なる基板電位が与えられる複数の第２の回路配置領域にそれぞれ配置し、
前記半導体基板表面から前記ディープウェルに達する第２導電型のウェル壁を有する第３のセルパターンを準備し、
前記複数の第３のセルパターンを前記複数の第２の回路配置領域近傍にそれぞれ配置し、
前記複数の第３のセルパターンのディープウェル間に所定の間隔を設けることを特徴とする半導体集積回路のレイアウト設計方法。
前記所定の間隔は、設計基準に基づいて配設されることを特徴とする請求項１又は２に記載の半導体集積回路のレイアウト設計方法。
前記第３のセルパターンは、前記第２の回路配置領域に与える基板電位が印加されることを特徴とする請求項２〜３のうち１項に記載の半導体集積回路のレイアウト設計方法。
前記第１のセルパターン、前記第２のセルパターンは、それぞれｎ型トランジスタとｐ型トランジスタを有することを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路のレイアウト設計方法。
第１導電型の半導体基板上に配置される第１のセルパターン、及び第２導電型のディープウェルを有する第２のセルパターン、前記半導体基板表面から前記ディープウェルに達する第２導電型のウェル壁を有する第３のセルパターンを記憶するパターン記憶部と、
前記第１のセルパターンを第１の回路配置領域に配置し、前記第２のセルパターンを前記第１の回路配置領域とは異なる基板電位が与えられる第２の回路配置領域に配置し、前記第３のセルパターンを前記第２の回路配置領域近傍に配置し、前記第１の回路配置領域と前記第３のセルパターンとの間に所定の間隔を設けるパターン配置部を備えることを特徴とする半導体集積回路のレイアウト設計ツール。
第１導電型の半導体基板上に配置される第１のセルパターン、及び第２導電型のディープウェルを有する第２のセルパターン、前記半導体基板表面から前記ディープウェルに達する第２導電型のウェル壁を有する第３のセルパターンを記憶するパターン記憶部と、
前記第１のセルパターンを第１の回路配置領域に配置し、前記複数の第２のセルパターンを前記第１の回路配置領域とは異なる基板電位が与えられる複数の第２の回路配置領域にそれぞれ配置し、前記複数の第３のセルパターンを前記複数の第２の回路配置領域近傍にそれぞれ配置し、前記複数の第３のセルパターンのディープウェル間に所定の間隔を設けるパターン配置部を備えることを特徴とする半導体集積回路のレイアウト設計ツール。
前記所定の間隔は、設計基準に基づいて配設されることを特徴とする請求項６又は７に記載の半導体集積回路のレイアウト設計ツール。
前記第３のセルパターンは、前記第２の回路配置領域に与える基板電位が印加されることを特徴とする請求項６〜８のいずれか１項に記載の半導体集積回路のレイアウト設計ツール。
前記第１のセルパターン、前記第２のセルパターンは、それぞれｎ型トランジスタとｐ型トランジスタを有することを特徴とする６〜９のいずれか１項に記載の半導体集積回路のレイアウト設計ツール。