JP2002170930A - 半導体装置、その製造方法および記憶媒体 - Google Patents
半導体装置、その製造方法および記憶媒体Info
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Abstract
セル外配線をマクロセルMC3の信号用の端子Tsより
も上層の配線層で構成し、この端子Tsをセル外配線の
複数のチャネル分を確保するように、Y方向(X方向に
交差する方向)に延在させて構成する。マクロセルMC
3と、セル外配線との接続をこの信号用の端子Tsを介
して行う。
Description
製造方法および記憶媒体技術に関し、特に、半導体装置
のレイアウト設計技術に適用して有効な技術に関するも
のである。
体装置の種類等に応じて種々のレイアウト設計方式があ
る。本発明者らが検討したレイアウト設計方式は、例え
ばマクロセル(メガセル)方式である。この方式は、例
えばマイクロプロセッサ、メモリ、I/O(Input/Out
put)およびカスタム回路等のようなシステムを1チッ
プ化するときに有効な方式であり、大小様々な回路ブロ
ックをチップ領域に配置し、それらの間を配線する方式
である。
者らが検討した技術においては、以下の課題があること
を本発明者は見出した。
に必要とする配線領域が半導体チップ上の無駄な領域と
なり、チップサイズが増大する問題がある。図20は、
その様子の一例を示している。ここでは、信号端子50
および電源端子51が、回路ブロック52のセル枠上に
配置されている。この回路ブロック52を図20の左右
横方向(X方向)に複数並べると、回路ブロック52間
の信号接続のために隣接回路ブロック52間に第2層配
線53aや第3層配線53bを配置するための配線領域
54を設ける必要がある。これが、チップサイズの増加
を招く。
ことのできる技術を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
用の端子を、複数の回路ブロックが配置される第1方向
に交差する第2方向に複数のチャネル分を確保可能な構
造とし、前記信号用の端子の引き出しを、前記信号用の
端子よりも上層の配線であって、前記第1方向に延在す
る第1配線で行うものである。
記第2方向に延在させたものである。
記第1方向にも配置し、その第1方向に互いに隣接する
信号用の端子を、前記第2方向にずらして配置したもの
である。
記第2方向に延在する電源用の端子を配置したものであ
る。
端子を、複数の回路ブロックが配置される第1方向に交
差する第2方向に延在させ、前記電源用の端子の引き出
しを、前記電源用の端子よりも上層の配線であって、前
記第1方向に延在する第1配線で行うものである。
リ回路が形成されているものである。
本願における用語の意味を説明すると次の通りである。
というときは、シリコンウエハやサファイア基板等の半
導体または絶縁体基板上に作られるものだけでなく、特
に、そうでない旨明示された場合を除き、TFT(Thin
-Film-Transistor)およびSTN(Super-Twisted-Nema
tic)液晶等のようなガラス等の他の絶縁基板上に作ら
れるもの等も含むものとする。
ルよりも高機能で、大規模な回路ブロックまたは機能ブ
ロックを言う。マスクパターンが確定しているハードマ
クロと、ライブラリ情報はネットリスト表現までで、設
計のたびにマスクパターンを生成するソフトマクロに分
類される。マクロセルには、小規模な論理ゲートを表し
高さ一定の標準セル(ポリセル)、規則的なレイアウト
構造を持ちモジュールジェネレータにより入力パラメー
タに応じて自動生成されるRAM(Random Access Memo
ry)、ROM(Read Only Memory),PLA(Programma
ble Logic Array)、乗算器、加算機またはデータパスな
どのようなモジュールセル、CPU(Central Processi
ng Unit)やアナログセル、I/O(Input/Output)セル
等がある。マクロセルは、マスクパターン情報以外に、
自動配置配線のためのセル枠および端子情報、シミュレ
ーションのための機能モデル、論理モデルおよび遅延パ
ラメータ等のような情報がセルライブラリとして設計シ
ステム(コンピュータ等)に登録されており、シミュレ
ーションのとき等、セルライブラリから簡単に呼び出し
て使用できる。RAMおよびROMはメモリ回路(メモ
リモジュール)であり、RAMの例としては、DRAM
(Dynamic RAM)、SRAM(Static RAM)またはFR
AM(Ferroelectric RAM)等がある。また、ROMの
例としては、マスクROM(MROM)、フラッシュメ
モリ(EEPROM;Electric Erasable Programmable
ROM)等がある。
望の回路(機能)を構成するための信号用および電源用
の配線を言う。
1配線)とは、主として複数のセル間を接続して全体的
な回路を構成するための信号用および電源用の配線を言
う。
枠内に配置された端子を言う。
は、既に設計され、動作が確認されている回路機能ブロ
ックを、設計資産として再利用が可能な回路ブロックの
ことを言う。
関係を表した設計データのことを言う。ネットリスト
は、コンピュータが処理できる形式になっている。一般
的には、データをコンパクトにするために、接続関係を
階層的に記述している。
(配線チャネル)を示す線であって、互いに直交する複
数の配線格子線によって構成されている。なお、配線格
子とマクロセルの境界とが一致するタイプと、一致しな
いタイプがある。前者は、マクロセルの境界に配線を配
置できるので、配線容易性を向上できる。後者は、セル
サイズを小さくできるので、半導体チップのサイズ縮小
が可能となる。
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
数等(個数、数値、量、範囲等を含む)に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
構成要素(要素ステップ等も含む)は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
トランジスタを代表するMIS・FET(Metal Insula
tor Semiconductor Field Effect Transistor)をMI
Sと略し、pチャネル型のMIS・FETをpMISと
略し、nチャネル型のMIS・FETをnMISと略
す。
て詳細に説明する。
の形態である半導体装置を構成する回路ブロックである
マクロセルMC1の平面図を示している。また、図2
は、その図1に、配線格子(破線)およびセル外配線L
を付加したレイアウト平面図を示している。なお、半導
体装置上において、互いに隣接する配線格子線の間隔
は、例えば0.5μm程度である。
内に配置された複数の集積回路素子を、セル内配線によ
って電気的に接続することで所定の回路機能が構成され
ている。セル内配線は、例えば第1、第2層配線で構成
されている。図1には、マクロセルMC1の入力回路A
と出力回路Bとが例示されている。入力回路Aは、例え
ばCMIS(Complementary MIS)インバータ回路から
なり、pMISQp1およびnMISQn1を有してい
る。また、出力回路Bは、pMISQp2およびnMI
SQn2を有している。なお、図2には、マクロセルM
C1のセル枠が配線格子の線上に配置される方式が例示
されている。セル枠の配置の仕方は、これに限定される
ものではなく、例えばセル枠を、隣接配線格子線間の半
ピッチ分だけずらして配置する方式としても良い。
Tsを有している。この端子Tsは、マクロセルMC1
内に形成された回路と、そのマクロセルMC1外の回路
との信号の授受を行うための導体部であり、マクロセル
MC1内における最上配線層の配線で形成されている。
ここでは、端子Tsが、例えば第2層配線で構成されて
いる。また、ここには、端子Tsに、マクロセルMC1
内の入力回路Aの入力および出力回路Bの出力が電気的
に接続された状態が例示されている。入力回路AのpM
ISQp1およびnMISQn1のゲート電極は、端子
Tsに電気的に接続され、出力回路BのpMISQp2
およびnMISQn2のドレイン領域は、端子Tsに電
気的に接続される。pMISQp1,pMISQp2の
ソース領域には、電源電圧Vddが供給され、nMIS
Qn1,nMISQn2のソース領域には電源電圧Vd
dよりも低い電位の電源電圧Vssが供給される。な
お、これらの電源電圧Vdd,Vssについては後述す
る。また、端子Tsは、第2層配線、第2層配線よりも
下層の配線層である第1層配線またはその両方の配線を
用いて入力回路A、出力回路Bに電気的に接続される。
ル枠内において、図1および図2の上下縦方向(Y方向
(第2方向))に沿う辺の近傍に、その辺に沿って一列
に並んで配置されている。Y方向に隣接する端子Tsの
間には、例えば図1および図2の左右横方向(X方向
(第1方向))に延在する配線格子線が1本分だけ配置
可能な間隔が置かれている。このように端子Tsをセル
枠内に配置することにより(すなわち、インナー端子と
することにより)、マクロセルMC1の面積を縮小でき
る。また、マクロセルMC1の面積を大きくすることな
く、複数の端子Tsを配置することができる。ただし、
本発明は、これに限定されるものではなく、例えば端子
Tsがセル枠上に配置される構造のものにも適用でき
る。また、ここでは、この端子(インナー端子)Tsが
一列に並んで配置されている場合が例示されているが、
複数列にしても良い。これについては後述する。
(インナー端子)Tsが、上記Y方向に延びる配線格子
線に沿ってその線上に、図2に示すように、上記Y方向
に長い平面長方形状のパターンで形成されている。すな
わち、端子Tsは、X方向に延在する配線格子線が複数
本通過可能なように、Y方向に延びて形成されている。
ここでは、端子TsのY方向寸法が、例えばX方向の配
線格子線を2本以上通過させることが可能なように設定
されている。マクロセルMC1の外部からの端子Tsへ
の直接的な接続は、マクロセルMC1の上空配線となる
セル外配線Lで行われる。このセル外配線Lは、端子
(インナー端子)Tsよりも上層の配線層の配線、例え
ば第3層配線で構成されており、上記X方向に延びる配
線格子線に沿ってその線上に配置されている。セル外配
線Lは、スルーホールTH(図2参照)を通じて端子T
sと電気的に接続されている。なお、スルーホールTH
は、主に、X方向に延びる配線格子線とY方向に延びる
配線格子線との交点に配置される。このようなマクロセ
ルMC1の構造とすることにより、複数のマクロセルM
C1を隙間無く(セル間に配線領域を設けないでも)配
置できる。また、端子Tsを長方形状としたことによ
り、配置配線工程時における配線チャネル効率を向上さ
せることができ、配線の自由度を向上させることができ
る。これらにより、半導体チップのサイズ(チップサイ
ズ)を縮小することが可能となる。
をX方向にm個、Y方向にn個配置することで構成した
RAMまたはROM等のようなメモリ回路(モジュー
ル)の一例を示している。図3は、データ入力を共通と
したケース(アドレス空間の拡張)を例示し、図4は、
アドレスを共通としたケース(ビット幅の拡張)を例示
している。なお、図3および図4中の符号のLCはクロ
ック信号用のセル外配線、LAはアドレス信号用のセル
外配線、LDINはデータ入力信号用のセル外配線および
LDOUTはデータ出力信号用のセル外配線を示してい
る。いずれもセル外配線Lを例示するものである。
C1の構成は同一となっている。各マクロセルMC1に
は、例えば所定のメモリ容量のRAMが形成されてい
る。図3においては、データ入力を共通とするマクロセ
ルMC1が、セル外配線LCの延在方向(X方向)に沿
って隙間無く配置されている。また、図4においては、
アドレスを共通とするマクロセルMC1が、セル外配線
LAの延在方向(X方向)に沿って隙間無く配置されて
いる。アドレス信号用のセル外配線LA、データ入力信
号用のセル外配線LDINおよびデータ出力用のセル外
配線LDOUTは、各マクロセルMC上をX方向に延在
するように配置される。
号用のセル外配線LAおよびデータ出力信号用のセル外
配線LDOUTは、各々異なるマクロセルMC1に電気
的に接続され、データ入力信号用のセル外配線LDIN
は各々、これらのマクロセルMC1に共通に電気的に接
続される。
のセル外配線LAは各々、これらのマクロセルMC1に
共通に電気的に接続され、データ入力信号用のセル外配
線LDINおよびデータ出力信号用のセル外配線LDO
UTは各々異なるマクロセルMC1に電気的に接続され
る。
よび図4に示すように、各マクロセルMC1の端子Ts
を、その上層の第3配線層のセル外配線Lによって引き
出すことができるので、信号用の配線を配置するための
配線領域をマクロセルMC1間に設ける必要がない。こ
のため、複数のマクロセルMC1をX方向およびY方向
のいずれにおいても隙間無く配置することができる。し
たがって、チップサイズを縮小することが可能となって
いる。
ク信号用のセル外配線LCをマクロセルMC1毎に分け
ている。すなわち、クロック信号用のセル外配線LC
は、各々異なるマクロセルMC1に電気的に接続され
る。これにより、必要なマクロセルMC1のみを動作さ
せて半導体装置全体の消費電力を抑えることができる。
また、マクロセルMC1毎に異なるクロック信号を入力
することができる。
用の端子Tsの長手方向寸法との関係を説明するための
説明図である。ここでは、端子Tsの長手方向寸法が、
X方向に延びる配線格子線を4本分配置可能な寸法に設
定されている場合を例示している。この場合、マクロセ
MC1は、X方向に最大4個まで隙間無く配置すること
が可能である。これを越える場合は、セル外配線を配置
できない。そこで、その場合は、マクロセルMC1をY
方向に展開する場合が例示されている。
の端子を複数列配置する場合の一例を説明するものであ
る。図6および図7は、その一例を示している。図6
は、本実施の形態の半導体装置を構成する回路ブロック
であるマクロセルMC2の平面図を示している。また、
図7は、その図6に、配線格子(破線)およびセル外配
線Lを付加した図を示している。
置以外の構成は、前記実施の形態1のマクロセルMC1
で説明したのと同じである。本実施の形態においては、
端子Tsの列がX方向に複数列配置されている。そし
て、互いに隣接する端子列の端子Tsの位置がY方向に
ずれて配置されている。これにより、配線チャネルの有
効利用が可能となる。例えば図7に示すように、最上の
セル外配線L1(L)は、最も左の端子列の最上の端子
Ts1(Ts)とスルーホールTHを通じて電気的に接
続される配線である。このセル外配線L1は、その端子
Ts1上のみならず、X方向に延在されているため、上
記のように端子Tsの位置をY方向にずらさないとする
と、最上のセル外配線L1の配置によって、左から2番
目の端子列の端子Ts2a,Ta2bの接続部(配線チ
ャネルの一部)も潰されてしまう。本実施の形態では、
左から2番目の端子列の端子Tsの位置が、最も左の端
子列の端子Tsの位置に対してY方向にずらしてあるの
で、その左から2番目の端子列中においてY方向に隣接
する端子Ts2a(Ts),Ts2b(Ts)の間の配
線格子線上にセル外配線L1を通過させることができ
る。このため、左から2番目の端子列では、そのセル外
配線L1によって端子Ts2a,Ts2b上の接続部分
が潰されずに済む。したがって、端子Ts2a,Ta2
bの接続可能な部分を確保できるので、配線チャネルの
有効利用が可能となる。このため、セル外配線Lの接続
の自由度を確保できるので、チップサイズの縮小を推進
することが可能となる。
複数配置することで構成したRAMまたはROM等のメ
モリ回路(モジュール)の一例を示している。ここで
は、マクロセルMC1,MC2のサイズが異なる場合の
構成を例示している。また、ここでは、サイズの異なる
複数のマクロセルMC1,MC2のクロック信号用のセ
ル外配線LCを共通とした場合を例示している。もちろ
ん、サイズが同じでもタイプの異なるマクロセルを複数
配置することもできる。
施の形態である半導体装置を構成するマクロセルMC3
の平面図、図10は、図9に配線格子(破線)を付加し
たレイアウト平面図、図11は、図9の回路ブロックで
あるマクロセルMC3の要部拡大平面図、図12は、図
9のX1−X1線の断面図をそれぞれ示している。
ROM等のメモリ回路(モジュール)が形成されてい
る。マクロセルMC3のセル枠内には、メモリセルアレ
イMA、Xデコーダ領域XDA、YデコーダYDAおよ
び入出力回路領域I/OAが配置されている。メモリセ
ルアレイMAには、例えばDRAM、SRAMまたはF
RAM等のようなメモリ回路が形成されている。すなわ
ち、メモリセルアレイMAには、メモリセル、ワード
線、データ線が形成されている。Xデコーダ領域XDA
には、Xデコーダ回路が、また、Yデコーダ領域YDA
には、Yデコーダ回路が形成されている。上記ワード線
とデータ線との交点にメモリセルが配置され、ワード線
はXデコーダ回路に電気的に接続され、データ線はYデ
コーダ回路と電気的に接続される。入出力回路領域I/
OAには、前記した入力回路および出力回路の他に、入
出力双方向回路が配置されている。
態2で説明したのと同じである。ここでは、その端子
(インナー端子)Tsが、入出力回路領域I/OA内に
配置されている。すなわち、端子Ts(インナー端子)
と入出力回路領域I/OA上に配置することで配線遅延
を少なくすることができる。また、本実施の形態では、
マクロセルMC3のセル枠内の入出力回路領域I/OA
内において、信号用の端子Ts群に隣接する位置に、電
源用の端子Tvdd,Tvssが配置されている。電源
用の端子Tvdd,Tvssは、マクロセルMC3に電
源電圧を供給するための端子であり、信号用の端子Ts
の長手方向(Y方向)に沿ってセル枠の上下の端から端
まで延在する帯状のパターンで形成されている。これに
より、マクロセルMC3の電源をY方向寸法内において
どこでも取ることができる。このため、電源用のセル外
配線の引き回し自由度を向上させることが可能となる。
また、マクロセルMC3に応じて可能な限り有効な箇所
または数で電源を取ることができるので、電源電位の安
定性を向上させることが可能となる。電源用の端子Tv
ddは、相対的に高電位の電源電圧Vddを供給するた
めの端子であって、例えば1.8Vまたは3.3V程度
に設定されている。また、電源用の端子Tvssは、半
導体装置の基準電位(相対的に低電位の電源電圧Vs
s)を供給するための端子であって、例えば0V程度に
設定されている。
vssと、電源用のセル内配線LIvdd1,LIvs
s1および電源用のセル外配線Lvdd,Lvssとの
接続状態を示している。電源用の端子Tvdd,Tvs
sは、例えば第2層配線で構成されている。この端子T
vdd,Tvssは、スルーホールTH1を通じて、そ
れぞれ第1層配線で構成された電源用のセル内配線LI
vdd1,LIvss1と電気的に接続されている。ま
た、端子Tvdd,Tvssは、スルーホールTH2を
通じて、それぞれ第3層配線で構成された電源用のセル
外配線Lvdd,Lvssと電気的に接続されている。
なお、第3層配線で構成されるセル外配線Lの中には、
この電源用の端子Tvdd,Tvssの上方を単に通過
するものもある。また、電源用の端子Tvdd,Tvs
sは、図10および図11に示すように、Y方向に延在
する配線格子線上に配置されている。
の外部上をX方向に延在する電源用のセル外配線Lvd
d,Lvssを電源用の端子Tvdd,Tvssよりも
上層の配線層で構成し、かつ、電源用の端子Tvdd,
Tvssを介して、電源用の端子Tvdd,Tvssよ
りも下層の電源用のセル内配線LIvdd,LIvss
に電気的に接続されるように構成している。電源用の端
子Tvdd,TvssをマクロセルMC3のセル枠の上
端から下端にまで延在する帯状のパターンで形成するこ
とにより、電源用のセル外配線Lvdd,Lvssと、
電源用の端子Tvdd,Tvssとの接続の自由度を高
めるとともに、マクロセルMC3上を延在する信号用の
セル外配線の配置の自由度を高めることができる。すな
わち、これにより、マクロセルMC3上を通る電源用の
セル外配線Lvdd,Lvss、信号用のセル外配線の
配置密度を高めることができ、高集積化することができ
る。また、電源用の端子Tvdd,Tvssと第1層配
線で構成された電源用のセル内配線LIvdd,LIv
ssとの接続の自由度を向上させることができる。な
お、第1層配線LIvdd,LIvssは、例えばマク
ロセルMC3内の各回路を構成する集積回路素子に電気
的に接続される。
一部の縦構造を説明する。なお、図12には、集積回路
素子として、例えば上記出力回路用のnMISQn2の
断面が例示されている。ただし、集積回路素子は、これ
に限定されるものではなく種々あり、例えばpMIS、
ダイオード、バイポーラトランジスタ、抵抗またはキャ
パシタがある。
下、単に基板という)1Sは、例えばp型の単結晶シリ
コンからなる。この基板1Sの主面の分離領域には、例
えば溝型の分離部2(トレンチアイソレーション)が形
成されている。分離部2は、基板1Sの主面から所定の
深さに掘られた溝内に、例えば酸化シリコン(Si
O2)等のような絶縁膜が埋め込まれることで形成され
ている。分離部2は、溝型に限定されるものではなく種
々変更可能であり、例えばロコス(LOCOS;Local
Oxidization of Silicon)法によって形成された酸化シ
リコン等からなるフィールド絶縁膜としても良い。
おいて、基板1Sの主面(デバイス面)から所定の深さ
に渡って、pウエルPWL1,PWL2およびnウエル
NWL1と称する半導体領域が形成されている。このう
ち、pウエルPWL2は、n型の埋め込み領域NISO
と称する半導体領域に取り囲まれている。すなわち、p
ウエルPWL2は、基板1Sと電気的に分離されてい
る。これにより、基板1Sを通じてpウエルPWL2に
ノイズ等が伝搬するのを抑制または防止できる。また、
pウエルPLW2の電位を基板1Sとは異なる電位に設
定できる。
ホウ素(B)等のようなp型領域を形成する不純物が導
入され、nウエルNWL1およびn型の埋め込みウエル
NISOには、例えばリン(P)またはヒ素(As)等
のようなn型領域を形成する不純物が導入されている。
ここでは、上記pウエルPWL2にnMISQn2が形
成されている。nMISQn2は、ソースおよびドレイ
ン用の一対の半導体領域3と、ゲート絶縁膜4と、ゲー
ト電極5Aとを有している。このnMISQn2のチャ
ネルは、例えば一対の半導体領域3の間の基板1Sにお
いて、ゲート電極5A下のゲート絶縁膜4と基板1Sと
の界面部分に形成される(表面チャネル)。
導体領域3は、例えばリンまたはヒ素が導入されてn型
に設定されている。ゲート絶縁膜4は、例えば酸化シリ
コン膜からなる。また、ゲート絶縁膜4を酸窒化膜とし
ても良い。これにより、ホットキャリア耐性を向上させ
ることが可能となる。ゲート電極5Aは、例えばn型の
低抵抗ポリシリコンからなる。ゲート電極5Aには、例
えばリンまたはヒ素が導入されている。このゲート電極
5Aは、低抵抗ポリシリコンの単体膜に限定されるもの
ではなく種々変更可能である。例えばn型の低抵抗ポリ
シリコン膜上に、コバルトシリサイド(CoSix)を
形成した、いわゆるポリサイドゲート構造としても良
い。このコバルトシリサイドに変えてチタンシリサイド
(TiSi x)やタングステンシリサイド(WSix)を
採用することもできるが、コバルトシリサイドの方が抵
抗を低減できる。また、n型の低抵抗ポリシリコン膜上
に窒化チタン(WN)等のようなバリア膜を介してタン
グステン(W)膜を堆積した、いわゆるポリメタルゲー
ト構造としても良い。この場合、ゲート電極5Aの抵抗
およびゲート電極5Aと配線との接触抵抗を大幅に低減
することができる。
リコンからなる層間絶縁膜6a,6bが下層から順に堆
積されている。層間絶縁膜6a上に第1配線層が形成さ
れ、層間絶縁膜6b上に第2配線層が形成されている。
上記信号用の端子Tsおよび電源用の端子Tvdd,T
vssは、層間絶縁膜6b上に形成されている。これら
端子Ts,Tvdd,Tvssは、例えばアルミニウム
(Al)またはアルミニウム−Si−銅合金等からな
り、同一のパターニング時にパターン形成されている。
スルーホールTHを通じて、第1層配線で構成されるセ
ル内配線LIs1と電気的に接続されている。セル内配
線LIs1は、層間絶縁膜6aに穿孔されたコンタクト
ホールCNT1を通じてnMISQn2の一方の半導体
領域3と電気手的に接続されている。なお、セル内配線
LIs1は、端子Ts等と同じ材料からなる。
れたスルーホールTH1を通じて、第1層配線で構成さ
れるセル内配線LIvss1と電気的に接続されてい
る。セル内配線LIvss1は、層間絶縁膜6aに穿孔
されたコンタクトホールCNT2を通じてpウエルPW
L1のp+型の半導体領域7と電気的に接続されてい
る。なお、セル内配線LIvss1は、セル内配線LI
s1と同じ材料からなり、セル内配線LIs1と同一の
パターニング時にパターン形成されている。
を用いて作成した半導体チップ(以下、単にチップとい
う)の平面図を図13および図14に示す。なお、図1
4は、マクロセルを配置した段階であって、配線処理を
行う前のチップ1Cの平面図を示している。
小片からなり、このチップ1C内には、例えばコンピュ
ータシステムが形成されている(SoC;System On Ch
ip)。ただし、本発明自体はSoCに限定されるもので
はなく種々適用可能である。
子8がその外周辺に沿って配置されている。もちろん、
外部端子8の配置は、これに限定されるものではなく、
例えばチップ1Cの中央に配置される構成でも良い。こ
の外部端子8の配置領域を含むチップ1Cの周辺領域
は、チップ1Cの入出力回路領域、すなわち、I/Oセ
ルが配置される領域となっている。なお、一般的に外部
端子8は、それに直接接触された状態で接続されるボン
ディングワイヤやバンプ電極(突起電極)等を通じて、
パッケージのリードと電気的に接続され、さらにそのパ
ッケージを実装する配線基板上の配線を通じて上記チッ
プ1Cの外部の外部装置(あるいは外部回路)の出力と
電気的に接続されるようになっている。
クロセルMC3,MC4,MC5が配置されている。上
記のようにRAMが形成されたマクロセルMC3は、互
いの隣接間に隙間を生じることなく配置されている。ま
た、マクロセルMC4には、例えばROMが形成されて
いる。このマクロセルMC4も、互いに隣接間に隙間を
生じることなく配置されている。したがって、無駄領域
を低減または無くすことができるので、チップサイズを
縮小することが可能となっている。Y方向に隣接するマ
クロセルMC3の電源用の端子Tvdd,Tvssは、
互いに電気的に接続されている。また、Y方向に隣接す
るマクロセルMC4の電源用の端子Tvdd,Tvss
も、互いに電気的に接続されている。
域を除く領域は、コアセル領域またはカスタム領域とさ
れている。このコアセル領域またはカスタム領域に配置
されたマクロセルMC5には、例えば所望のロジック回
路が形成されている。このマクロセルMC5にも本発明
の技術思想を取り入れている。各マクロセルMC3〜M
C5の隣接間には、これらを接続するための配線領域が
用意されている。この配線領域には、各マクロセルMC
3〜MC5を電気的に接続するためのセル外配線が配置
されている。セル内配線およびセル外配線の構造は、前
述したのと同じである。レイアウト設計に際しては、図
14に示すように、複数のマクロセルMC3〜MC5を
配置した後、これらマクロセルMC3〜MC5を接続す
るセル外配線を配置することにより、全体的に所望の回
路機能を有する半導体装置を設計する。
置における回路ブロックであるマクロセルの一例を図1
5に示す。このマクロセルMC6においては、信号用の
端子Tsが平面正方形状とされ、その信号用の端子Ts
の周囲(特にY方向)に、信号用の端子Tsとセル外配
線とを接続するための配線チャネル領域Cが配置されて
いる。この配線チャネル領域C自体は、半導体装置の設
計段階における配置配線の際にデータ上で設けられる仮
想の領域である。この配線チャネル領域Cに配線が配置
されるか否かはセル外配線との接続状態によって決ま
る。
の端子Tsを短くできるので、この端子Tsによる配線
容量を前記実施の形態1〜3の場合よりも低減できる。
特に配線の信号速度が厳しい場合に、この技術思想適用
することにより、配線遅延の低減に効果がある。このよ
うな本実施の形態の構造と、前記実施の形態1〜3の構
造とを同一マクロセル内で実現しても良い。例えば特に
クリティカルなパスが配置される個所では、本実施の形
態のように信号用の端子を平面正方形状とし、それ以外
の箇所では前記実施の形態1〜3のように信号用の端子
Tsを平面長方形状としても良い。これにより、チップ
サイズの縮小と、特性(信号速度)向上との両立が可能
となる。また、端子列の1列目は、前記実施の形態1の
ようにし、端子列の2列目は、本実施の形態のようにす
る、あるいはその逆とする等、種々変更できる。この場
合は、前記実施の形態2と同様の効果が得られる他、特
性(信号速度)の向上を図ることができる。
置した場合に、セル外配線LC,LAと信号用の端子T
sとの接続方法の一例を示している。ここでは、2列目
以降のマクロセルMC6においては、セル外配線LC,
LAを一旦スルーホールTHを通じて、配線チャネル領
域C内のセル内配線LIs2に接続し、そのセル内配線
LIs2を通じて端子Tsと電気的に接続する。
部平面図を図17に示す。1列目のマクロセルMC6に
おいては、信号用の端子Tsが、通常の平面正方形状の
端子となっている。セル外配線LC,LAは、スルーホ
ールTHを通じて、一列目の端子Tsと直接電気的に接
続されている。2列目以降のマクロセルMC6において
は、セル外配線LC,LAが、スルーホールTHを通じ
て第2層配線であるセル内配線LIs2と電気的に接続
されている。このセル内配線LIs2は、図17のY方
向に延在されて端子Tsと接続されている。すなわち、
セル外配線LC,LAは、セル内配線LIs2を通じて
それと一体的に形成された端子Tsと電気的に接続され
ている。3列目のマクロセルMC6では、そのセル内配
線LIs2のY方向寸法が、2列目のマクロセルMC6
のセル内配線LIs2よりも長くなっている。同じ長さ
にすると、セル外配線LC,LAと、3列目のマクロセ
ルMC6の端子Tsとを接続できないからである。この
例では、チップサイズを縮小できる。また、配線容量を
低減できるので、特性(信号速度等)を向上させること
ができる。
説明した回路ブロックであるマクロセルMC1,MC
2,MC3,MC6(以下、マクロセルMCで代表す
る)は、集積回路の一部を構成するIP部品として使用
できる。このマクロセルMCを特定するためのデータ
(以下、IPモジュールデータという)は、磁気ディス
ク、フロッピー(登録商標)ディスク、ハードディス
ク、CD−ROM、MO(マグネット−オプティカル・
ディスク)等のような記憶媒体に、コンピュータにより
読み取り可能な状態で記憶されている。
プ1Cに形成されるべき集積回路をコンピュータを用い
て設計するためのデータである。IPモジュールデータ
は、チップ1Cに形成するための図形パターンを定める
図形パターンデータと、マクロセルの機能を定める機能
データとを有している。
を製造する際に使用されるマスクパターンを形成するた
めのデータであり、例えばマスクパターンを形成するた
めの描画データである。マスクパターンのデータは、チ
ップ1C上の半導体領域(活性領域)、素子分離領域、
ゲート電極、配線層、絶縁膜、接続孔(コンタクトホー
ルやスルーホール)等のような回路形成層毎に、図形パ
ターンを規定するデータであり、リソグラフィ技術にお
けるフォトマスクのパターンを生成することができるよ
うなデータである。また、上記機能データは、例えばマ
クロセルの機能をHDL(Hardware Description Langu
age)等のようなコンピュータ言語で機能記述したデー
タである。
エンジニアリングワークステーション、パーソナルコン
ピュータ若しくは設計装置等のようなコンピュータ10
の一例が示されている。このコンピュータ10は、プロ
セッサおよびメモリなどを実装したプロセッサボード、
そして各種インターフェイスボードを搭載した本体10
aに、ディスプレイ10b、キーボード10c、ディス
クドライブ10d等のような代表的に示された周辺機器
が接続されている。上記図形パターンデータおよび機能
データを含むIPモジュールデータは、上記記憶媒体1
1に格納されている。特に制限されないが、記憶媒体1
1に記憶されているIPモジュールデータは、その記憶
媒体11を前記ディスクドライブ10dに装着すること
で、コンピュータ10の本体10aに読み込まれる。例
えば読み込まれたIPモジュールデータが、HDLで記
述された記述データであった場合、上記コンピュータ1
0は、これを解読して処理を行う。解読して処理を行う
ために、上記コンピュータ10は、特定のプログラムを
実行する。コンピュータ10は、分散処理システムであ
っても良い。例えばディスクアクセス、レイアウト演
算、マンマシン・インターフェイスのそれぞれを個々の
コンピュータを用いて処理させ、処理結果を連携して利
用可能にしても良い。なお、IPモジュールデータの容
量が大きくなり、1個の記憶媒体11に格納することが
不可能となった場合には、複数の記憶媒体11に渡って
上記IPモジュールデータが格納されるようにしても良
い。もちろん、上記IPモジュールデータを予め複数の
記憶媒体11に格納するように分割しておいて、複数の
記憶媒体11に格納しても良い。
記記憶媒体11からIPモジュールデータをコンピュー
タ10に読み込み、読み込んだIPモジュールデータに
対応するマクロセルMCを1つの内蔵モジュールとして
含むマイクロコンピュータのような半導体装置を設計す
る処理の一部に含まれる処理として位置付けることがで
きる。
用いて半導体装置を設計する処理の一例が全体的に示さ
れている。設計処理の方法は、この方法により形成され
たマスクパターンを用いて半導体装置が製造されること
から、これを半導体装置の製造方法と見なすことができ
る。
などの処理を行う(工程100)。ここでは高位レベル
の設計データ(ハードウェア記述言語、論理式、真理値
表等)から論理回路(論理図、ネットリスト等)を自動
生成する。最終的なネットリストを生成するまでの論理
合成工程では、例えば論理圧縮(LogicMinimizatio
n)、因数化(Factoring)および平坦化(Flatten)等
のような走査を繰り返して、論理最適化を行う。
論理検証する(工程101)。ここでは、設計者が意図
したとおりに論理回路が動作するか否かを検証する。例
えば各論理ゲートの論理動作、立ち上がり/立ち下がり
時間等と、ネットリストを入力し、テストベクトル(論
理回路機能をテストするための一連の入力信号パター
ン)を印加して出力された信号知を期待値とし比較する
等して検証する。
ト設計が行われる(工程102)。ここでは、論理設計
に従って、フォトマスクの原画となるマスクパターンレ
イアウトを作成する。半導体装置の論理回路(ネットリ
スト)に基づき、仕様機能を満足させるよう、トランジ
スタ、抵抗等のような集積回路素子の寸法を決めながら
配置し、これら集積回路素子間を配線する。ここでは、
プロセス側からのデザイン・ルールにも従わなければな
らない。電気的特性を考慮しながら配置配線の最適化を
行い、できる限りチップサイズを小さくする。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
マクロセルにおける全ての信号用の端子が平面長方形状
の場合について説明したが、これに限定されるものでは
なく、例えば平面長方形状の端子と、平面正方形状の通
常の端子とを配置するマクロセル構造としても良い。こ
の平面正方形状の端子は、例えば複数のマクロセルで共
通の信号用の端子とすることができる。これにより、こ
の端子群全体の占有面積を縮小できる。
代えて、層間絶縁膜に溝や孔を設けその中に導体膜(例
えば銅(Cu)配線)を埋め込むことで配線を形成す
る、いわゆるダマシン配線構造を採用しても良い。
なされた発明をその背景となった利用分野であるSoC
に適用した場合について説明したが、それに限定される
ものではなく、例えばゲートアレイやスタンダードセル
に代表されるASIC(Application Specific IC)等
のような他の半導体装置にも適用できる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
の信号用の端子を、複数の回路ブロックが配置される第
1方向に交差する第2方向に複数のチャネル分を確保可
能な構造とし、前記信号用の端子の引き出しを、前記信
号用の端子よりも上層の配線であって、前記第1方向に
延在する第1配線で行うことにより、第1方向に隣接す
る回路ブロックを隙間無く配置できるので、チップサイ
ズを縮小することが可能となる。
するマクロセルの平面図である。
イアウト平面の平面図である。
した半導体装置の要部平面の一例の説明図である。
した半導体装置の要部平面の一例の説明図である。
手方向寸法との関係を説明するための説明図である。
成するマクロセルの平面図である。
イアウト平面の平面図である。
ことで構成した半導体装置の要部平面の一例の説明図で
ある。
例の平面図である。
平面図である。
線およびセル外配線との接続状態を示す要部平面図であ
る。
する半導体チップの一例の平面図である。
平面図である。
セルの一例の平面図である。
方法を説明するための半導体装置の要部平面図である。
半導体装置の要部平面図である。
製造方法で用いるコンピュータの説明図である。
設計する際のフロー図である。
ト設計の説明図である。
Claims (29)
- 【請求項1】 回路ブロックの信号用の端子を、その上
層の配線であって前記信号用の端子と接続される回路ブ
ロック外配線の延在方向に対して交差する方向に沿って
複数配置し、前記信号用の端子の各々を、前記回路ブロ
ック外配線の延在方向に対して交差する方向に複数のチ
ャネル分の空間が確保されるようにしたことを特徴とす
る半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、前
記回路ブロックを、前記回路ブロック外配線の延在方向
に沿って複数配置し、その各々の回路ブロックの前記信
号用の端子と、前記回路ブロック外配線とを電気的に接
続したことを特徴とする半導体装置。 - 【請求項3】 請求項2記載の半導体装置において、前
記回路ブロックのうち、異なる回路ブロックの一群の間
に配線領域を設けたことを特徴とする半導体装置。 - 【請求項4】 請求項1、2または3記載の半導体装置
において、前記信号用の端子を、前記回路ブロック外配
線の延在方向に対して交差する方向に延在させたことを
特徴とする半導体装置。 - 【請求項5】 請求項1〜4のいずれか1項に記載の半
導体装置において、前記信号用の端子を、前記セル外配
線の延在方向に沿って複数配置し、そのセル外配線の延
在方向に沿って互いに隣接する信号用の端子の位置を、
前記セル外配線の延在方向に対して交差する方向にずら
して配置したことを特徴とする半導体装置。 - 【請求項6】 請求項1〜5のいずれか1項に記載の半
導体装置において、前記信号用の端子を、前記回路ブロ
ックの枠内に配置したことを特徴とする半導体装置。 - 【請求項7】 請求項1〜6のいずれか1項に記載の半
導体装置において、前記信号用の端子を、前記回路ブロ
ック内の最上の配線層で構成したことを特徴とする半導
体装置。 - 【請求項8】 請求項1〜7のいずれか1項に記載の半
導体装置において、前記回路ブロックの枠内に、前記回
路ブロック外配線の延在方向に対して交差する方向に延
びる電源用の端子を設けたことを特徴とする半導体装
置。 - 【請求項9】 請求項8記載の半導体装置において、前
記電源用の端子を、前記回路ブロック内の最上の配線層
で構成したことを特徴とする半導体装置。 - 【請求項10】 回路ブロックの電源用の端子を、その
上層の配線であって前記電源用の端子と接続され、か
つ、前記回路ブロック上を延在する電源配線の延在方向
に対して交差する方向に延在させたことを特徴とする半
導体装置。 - 【請求項11】 請求項10記載の半導体装置におい
て、前記電源用の端子を、前記回路ブロックの枠内にお
いて、端から端まで延在させたことを特徴とする半導体
装置。 - 【請求項12】 請求項10または11記載の半導体装
置において、前記電源用の端子を、前記回路ブロック内
の最上の配線層で構成したことを特徴とする半導体装
置。 - 【請求項13】 第1方向に沿って配置された複数の回
路ブロックと、前記第1方向に沿って延在され、前記複
数の回路ブロック間を電気的に接続する第1配線とを有
し、 前記複数の回路ブロックの各々には、前記第1方向に交
差する第2方向に沿って複数の信号用の端子が配置さ
れ、 前記複数の信号用の端子の各々は、前記第2方向に複数
のチャネル分の空間が確保された構造となっており、 前記複数の信号用の端子の各々には、その上層の配線層
に配置された前記第1配線が電気的に接続されているこ
とを特徴とする半導体装置。 - 【請求項14】 請求項13記載の半導体装置におい
て、前記複数の信号用の端子の各々を、前記第2方向に
延在させたことを特徴とする半導体装置。 - 【請求項15】 請求項13または14記載の半導体装
置において、前記複数の信号用の端子の各々を、前記第
1方向に沿って複数配置し、その第1方向に互いに隣接
する信号用の端子の位置を、前記第2方向にずらして配
置したことを特徴とする半導体装置。 - 【請求項16】 請求項13、14または15記載の半
導体装置において、前記複数の信号用の端子の各々を、
前記回路ブロックの枠内に配置したことを特徴とする半
導体装置。 - 【請求項17】 請求項13〜16のいずれか1項に記
載の半導体装置において、前記複数の信号用の端子の各
々を、前記回路ブロック内の最上の配線層で構成したこ
とを特徴とする半導体装置。 - 【請求項18】 請求項13〜17のいずれか1項に記
載の半導体装置において、前記回路ブロックの枠内に、
前記第2方向に延びる電源用の端子を設けたことを特徴
とする半導体装置。 - 【請求項19】 請求項18記載の半導体装置におい
て、前記電源用の端子を、前記回路ブロック内の最上の
配線層で構成したことを特徴とする半導体装置。 - 【請求項20】 請求項13〜19のいずれか1項に記
載の半導体装置において、前記回路ブロックはメモリ回
路であり、前記第1配線はアドレス信号用の配線を構成
し、前記第1配線は前記回路ブロックに共通に接続され
ることを特徴とする半導体装置。 - 【請求項21】 請求項13〜19のいずれか1項に記
載の半導体装置において、前記回路ブロックはメモリ回
路であり、前記第1配線はデータ入力用の配線であり、
前記第1配線は前記回路ブロックに共通に接続されるこ
とを特徴とする半導体装置。 - 【請求項22】 請求項13〜21のいずれか1項に記
載の半導体装置において、前記回路ブロックは異なるク
ロック信号用の配線に接続されることを特徴とする半導
体装置。 - 【請求項23】 請求項1〜22のいずれか1項に記載
の半導体装置において、前記回路ブロックはメモリ回路
であり、前記信号用の端子は前記メモリ回路の入出力回
路領域上に形成されることを特徴とする半導体装置。 - 【請求項24】 (a)複数の回路ブロックを第1方向
に沿って配置する工程と、(b)前記複数の回路ブロッ
ク間を、前記第1方向に延在する第1配線によって電気
的に接続する工程とを有し、 前記複数の回路ブロックの各々は、前記第1方向に交差
する第2方向に沿って複数の信号用の端子が配置され、 前記複数の信号用の端子の各々は、前記第2方向に複数
のチャネル分の空間が確保された構造となっており、 前記第1配線は、前記信号用の端子よりも上層の配線層
に配置され、前記信号用の端子と電気的に接続されるこ
とを特徴とする半導体装置の製造方法。 - 【請求項25】 半導体チップに形成されるべき集積回
路を設計するためのデータが記憶された記憶媒体であっ
て、 前記記憶媒体に記憶されたデータは、第1方向に沿って
配置された複数の回路ブロックのデータと、前記第1方
向に沿って延在され、前記複数の回路ブロック間を電気
的に接続する第1配線のデータとを有し、 前記複数の回路ブロックの各々は、前記第1方向に交差
する第2方向に沿って配置された複数の信号用の端子の
データを有し、 前記複数の信号用の端子の各々は、前記第2方向に複数
のチャネル分の空間が確保された構造のデータを有し、 前記複数の信号用の端子の各々と、その上層の配線層に
配置された前記第1配線との接続状態のデータを有して
いることを特徴とする記憶媒体。 - 【請求項26】 請求項25記載の記憶媒体において、
前記複数の信号用の端子の各々を、前記第2方向に延在
させた状態で配置するデータを有することを特徴とする
記憶媒体。 - 【請求項27】 請求項25または26記載の記憶媒体
において、前記複数の信号用の端子の各々を、前記第1
方向に沿って複数配置し、その第1方向に互いに隣接す
る信号用の端子の位置を、前記第2方向にずらして配置
するデータを有することを特徴とする記憶媒体。 - 【請求項28】 請求項25、26または27記載の記
憶媒体において、前記複数の信号用の端子の各々を、前
記回路ブロックの枠内に配置するデータを有することを
特徴とする記憶媒体。 - 【請求項29】 請求項25〜28のいずれか1項に記
載の記憶媒体を用いて半導体集積回路を設計することを
特徴とする半導体装置の製造方法。
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