KR20060072872A - 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 - Google Patents
반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 Download PDFInfo
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Abstract
Description
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- 하나의 글로벌 비트라인에 복수의 파셜 비트라인들 중 하나가 동작적으로 연결되도록 하기 위한 컬럼 패쓰 회로를 구비한 반도체 메모리 장치에서의 컬럼 패쓰 회로배치구조에 있어서;기판에 형성된 제1층으로서의 모오스 층;상기 모오스 층의 상부에서 프리차아지 트랜지스터를 형성하기 위한 제2층; 및상기 제2층으로 전원을 공급하는 전원라인의 콘택이 통과되는 영역을 제외하고서 상기 제2층의 상부에 분할적으로 형성되며 패쓰 스위칭 트랜지스터를 형성하는 제3층을 구비함을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 제2층 및 제3층은 서로 전기적으로 격리되고, 각기 결정화 실리콘 층임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 콘택이 통과되는 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하게 되는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 프리차아지 트랜지스터는 피형 모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제4항에 있어서, 상기 패쓰 스위칭 트랜지스터는 엔형 모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 제2층 및 제3층은 트랜지스터의 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제3항에 있어서, 상기 텡스텐 콘택 플러그는 상기 프리차아지 트랜지스터의 소오스와 상기 전원라인 간을 전기적으로 연결하는 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 반도체 메모리 장치는 6개의 트랜지스터가 3차원으로 배치된 스태이틱 메모리 셀을 복수를 가짐을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 모오스 층은 플로팅 노드 엔형 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 전원전압에 소오스가 병렬로 연결되고 드레인이 각기 제1,2 파셜 비트라인에 대응연결되며 게이트로 각기 제1,2 컬럼 선택신호를 각기 수신하는 제1,2 피형 모오스 트랜지스터와; 상기 제1,2 피형 모오스 트랜지스터의 드레인과 게이트에 드레인 및 게이트가 각기 대응 연결되고 소오스가 공통으로 글로벌 비트라인에 연결된 제1,2 엔형 모오스 트랜지스터가 컬럼 패쓰 회로의 일부를 구성할 경우에,상기 제1,2 피형 모오스 트랜지스터의 액티브 영역이 모오스 층의 상부에 형성된 제1 실리콘 층으로써 형성되고,상기 제1,2 엔형 모오스 트랜지스터의 액티브 영역이 상기 제1 실리콘 층의 상부에 형성된 제2 실리콘 층으로써 형성되며,상기 제2 실리콘 층은 상기 제1 실리콘 층에 상기 전원전압을 인가하기 위해 형성되는 콘택 영역을 경계로 하여 두 개로 나뉘어져 있는 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제10항에 있어서, 상기 제1,2 실리콘 층은 서로 전기적으로 격리되고, 각기 결정화 실리콘 층임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제10항에 있어서, 상기 콘택 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하게 되는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제12항에 있어서, 상기 제1,2 피형 모오스 트랜지스터들은 상기 파셜 비트라인을 프리차아지 하기 위한 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제12항에 있어서, 상기 제1,2 엔형 모오스 트랜지스터들은 상기 글로벌 비트 라인에 연결된 컬럼 패쓰 스위칭 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제14항에 있어서, 상기 모오스 층은 플로팅 노드 엔형 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제15항에 있어서, 상기 반도체 메모리 장치는 6개의 트랜지스터가 3차원으로 배치된 스태이틱 메모리 셀을 복수를 가짐을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제12항에 있어서, 상기 텡스텐 콘택 플러그는 상기 프리차아지 트랜지스터의 소오스와 상기 전원라인 간을 전기적으로 연결하는 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 전원전압에 소오스가 병렬로 연결되고 드레인이 각기 제1,2 파셜 비트라인에 대응연결되며 게이트로 각기 제1,2 컬럼 선택신호를 각기 수신하는 제1 도전형 제 1,2 모오스 트랜지스터와; 상기 제1 도전형 제1,2 모오스 트랜지스터의 드레인과 게이트에 드레인 및 게이트가 각기 대응 연결되고 소오스가 공통으로 글로벌 비트라인에 연결된 제2 도전형 제1,2 모오스 트랜지스터를, 서로 다른 도전형 기판층을 사용하여 적층 배치함에 의해 컬럼 패쓰 회로의 일부를 구성할 경우,상기 제1 도전형 제1,2 모오스 트랜지스터는 제1 도전형 기판층에 형성된 하나의 활성화 영역을 공유하나, 상기 제2 도전형 제1,2 모오스 트랜지스터는 전원인가용 콘택 영역을 경계로 제2 도전형 기판층에서 각기 분리된 활성화 영역에 각기 배치됨을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제18항에 있어서, 상기 전원인가용 콘택 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제18항에 있어서, 상기 제2 도전형 기판층은 상기 제1 도전형 기판층의 상부에 절연적으로 형성된 결정화 실리콘 층이고, 상기 제1 도전형 기판층의 하부에는 피형 기판에 형성된 모오스 층이 형성된 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
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