KR20220121861A - 3개의 적층된 디바이스 데크를 갖는 cfet sram 비트 셀 - Google Patents

3개의 적층된 디바이스 데크를 갖는 cfet sram 비트 셀 Download PDF

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KR20220121861A
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deck
transistors
transistor
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access memory
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다니엘 샤네모우게임
라스 리브만
제프리 스미스
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도쿄엘렉트론가부시키가이샤
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Abstract

정적 랜덤 액세스 메모리(static random access memory, SRAM) 구조체가 제공된다. 구조체는 기판 상의 복수의 SRAM 비트 셀들을 포함한다. 각 SRAM 비트 셀은 적어도 2개의 NMOS 트랜지스터들 및 적어도 2개의 PMOS 트랜지스터들을 포함하는 적어도 6개의 트랜지스터들을 포함한다. 6개의 트랜지스터들 각각은 게이트들이 적어도 6개의 트랜지스터들의 채널들의 단면 전체를 둘러싼다는 점에서 수평 게이트 올 어라운드 트랜지스터들이다. 적어도 6개의 트랜지스터들은, 기판의 작업 표면을 기준으로 제3 데크가 제2 데크 위에 수직으로 위치되고, 제2 데크가 제1 데크 위에 수직으로 위치되는, 3개의 데크들 내에 위치된다. 제1 데크 내에 위치된 제1 트랜지스터 및 제2 데크 내에 위치된 제2 트랜지스터를 사용하여 제1 인버터가 형성된다. 제1 데크 내에 위치된 제3 트랜지스터 및 제2 데크 내에 위치된 제4 트랜지스터를 사용하여 제2 인버터가 형성된다. 제3 데크 내에 패스 게이트가 위치된다.

Description

3개의 적층된 디바이스 데크를 갖는 CFET SRAM 비트 셀
원용
본 출원은 2019년 12월 31일자로 출원된 미국 가출원 제62/956,038호 및 2020년 9월 30일자로 출원된 미국 가출원 제63/085,563호의 이익을 주장하며, 각각의 전문이 본원에 원용된다.
기술분야
본 개시는 반도체 디바이스들, 트랜지스터들, 및 집적 회로들을 포함하는 미세전자 디바이스들에 관한 것으로, 미세가공(microfabrication) 방법들을 포함한다.
반도체 디바이스(특히, 미시적 규모)의 제조 시, 막 형성 퇴적, 에칭 마스크 생성, 패터닝, 재료 에칭 및 제거, 및 도핑 처리와 같은 다양한 제조 공정들이 실행된다. 이들 공정들은 기판 상에 원하는 반도체 디바이스 요소들을 형성하기 위해 반복적으로 수행된다. 역사적으로, 미세가공을 통해, 트랜지스터들은 활성 디바이스 평면 위에 형성된 배선/금속화와 함께 하나의 평면 내에 생성되었고, 이에 따라 2차원(2D) 회로 또는 2D 제조로서 특징지어졌다. 스케일링 노력은 2D 회로들에서 단위 면적당 트랜지스터 수를 크게 증가시켰지만, 스케일링이 한 자리 수의 나노미터 반도체 디바이스 제조 노드에 접어들면서, 스케일링 노력은 더 큰 과제들에 직면해 있다. 반도체 디바이스 제조사들은 트랜지스터들이 서로 위아래로 적층되는 3차원(3D) 반도체 회로를 원했다.
반도체 산업이 새로운 디바이스 아키텍처로, 즉 finFET로부터 수평 게이트 올 어라운드 나노 시트(lateral gate-all-around nano-sheet, LGAA NS)로 전환하면서, 상당한 연구가 상보형 FET(complementary FET) 디바이스 아키텍처 또는 CFET에 집중되고 있다. CFET은 PMOS 디바이스의 위에 NMOS 디바이스를(또는 그 반대로) 적층한 것을 포함한다. 이러한 물리적 배열은 보다 양호한 전력, 성능 및 면적(power, performance and area, PPA) 스케일링을 제공하기 위해 수직 차원을 이용한다. 본원에서 고려되는 CFET 아키텍처는 finFET 상에 finFET이 적층되는 대신 나노 시트 상에 나노 시트가 적층되는 LGAA NS 디바이스 아키텍처를 기반으로 한다. 종래 기술, 즉 평면형 벌크 및 finFET에서, NMOS와 PMOS는 Si 웨이퍼의 동일 평면 상에 좌우로 형성되고 배열된다. CFET은 PMOS의 위에 NMOS를(또는 그 반대로) 적층하기 위해 수직 차원을 이용한다. NMOS와 PMOS 간의 수직 공통 게이트는 CMOS의 상보적 기능들을 만들기 위한 N측으로부터 P측으로 이어지는 수평 게이트를 대체한다.
본 개시는 반도체 디바이스들, 트랜지스터들, 및 집적 회로들을 포함하는 미세전자 디바이스들에 관한 것으로, 미세가공 방법들을 포함한다.
제1 양태는 정적 랜덤 액세스 메모리(static random access memory, SRAM) 구조체이다. SRAM 구조체는 기판 상의 복수의 SRAM 비트 셀들을 포함할 수 있으며, 각 SRAM 비트 셀은 적어도 2개의 NMOS 트랜지스터들 및 적어도 2개의 PMOS 트랜지스터들을 포함하는 적어도 6개의 트랜지스터들을 포함한다. 적어도 6개의 트랜지스터들 각각은 게이트들이 적어도 6개의 트랜지스터들의 채널들의 단면 전체를 둘러싼다는 점에서 수평 게이트 올 어라운드 트랜지스터들일 수 있다. 적어도 6개의 트랜지스터들은, 기판의 작업 표면을 기준으로 제3 데크가 제2 데크 위에 수직으로 위치되고, 제2 데크가 제1 데크 위에 수직으로 위치되는, 3개의 데크들 내에 위치된다. 제1 데크 내에 위치된 제1 트랜지스터 및 제2 데크 내에 위치된 제2 트랜지스터를 사용하여 제1 인버터가 형성될 수 있다. 제1 데크 내에 위치된 제3 트랜지스터 및 제2 데크 내에 위치된 제4 트랜지스터를 사용하여 제2 인버터가 형성될 수 있고, 제3 데크 내에 패스 게이트(pass gate)가 위치될 수 있다.
일부 실시예들에서, 제3 데크는 제1 데크 및 제2 데크로부터 전기적으로 절연될 수 있다.
일부 실시예들에서, 적어도 6개의 트랜지스터들은 2개의 수직 스택들 - 각 스택이 서로 위아래로 위치된 적어도 3개의 트랜지스터들을 가짐 - 내에 위치될 수 있다.
일부 실시예들에서, SRAM 구조체는 제1 데크 및 제2 데크 상의 디바이스들의 게이트들 사이에 수평 격리를 제공하는 분리 필라들을 포함할 수 있다.
일부 실시예들에서, 적어도 6개의 트랜지스터들 중 하나 이상은 2개 이상의 나노 채널들을 포함할 수 있다.
일부 실시예들에서, 적어도 하나의 트랜지스터는 트랜지스터들의 주어진 스택의 다른 트랜지스터에 비해 더 많은 채널들을 포함할 수 있다.
일부 실시예들에서, 제1 인버터의 출력은 제2 인버터의 입력에 연결될 수 있다.
일부 실시예들에서, 제2 인버터의 출력은 제1 인버터의 입력에 연결될 수 있다.
일부 실시예들에서, 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터는 공통 수직 게이트를 공유할 수 있다.
제2 양태는 정적 랜덤 액세스 메모리(SRAM) 구조체이다. SRAM 구조체는 기판 상의 복수의 SRAM 비트 셀들을 포함할 수 있으며, 각 SRAM 비트 셀은 적어도 2개의 NMOS 트랜지스터들 및 적어도 2개의 PMOS 트랜지스터들을 포함하는 적어도 6개의 트랜지스터들을 포함한다. 적어도 6개의 트랜지스터들 각각은 게이트들이 적어도 6개의 트랜지스터들의 채널들의 단면 전체를 둘러싼다는 점에서 수평 게이트 올 어라운드 트랜지스터들일 수 있다. 적어도 6개의 트랜지스터들은, 기판의 작업 표면을 기준으로 제3 데크가 제2 데크 위에 수직으로 위치되고, 제2 데크가 제1 데크 위에 수직으로 위치되는, 3개의 데크들 내에 위치된다. 제2 데크 내에 위치된 제1 트랜지스터 및 제3 데크 내에 위치된 제2 트랜지스터를 사용하여 제1 인버터가 형성될 수 있다. 제2 데크 내에 위치된 제3 트랜지스터 및 제3 데크 내에 위치된 제4 트랜지스터를 사용하여 제2 인버터가 형성될 수 있다. 제1 데크 내에 패스 게이트가 위치될 수 있다.
제3 양태는 기판 상의 정적 랜덤 액세스 메모리(SRAM) 비트 셀을 형성하기 위한 방법이다. 본 방법은 적어도 2개의 NMOS 트랜지스터들 및 적어도 2개의 PMOS 트랜지스터들을 포함하는 적어도 6개의 트랜지스터들을 형성하는 단계 - 6개의 트랜지스터들 각각은 게이트들이 적어도 6개의 트랜지스터들의 채널들의 단면 전체를 둘러싼다는 점에서 수평 게이트 올 어라운드 트랜지스터들이고, 적어도 6개의 트랜지스터들은, 기판의 작업 표면을 기준으로 제3 데크가 제2 데크 위에 수직으로 위치되고, 제2 데크가 제1 데크 위에 수직으로 위치되는, 3개의 데크들 내에 위치됨 - 를 포함한다. 본 방법은 제2 데크 내에 위치된 제1 트랜지스터 및 제3 데크 내에 위치된 제2 트랜지스터를 사용하여 형성되는 제1 인버터를 형성하는 단계를 포함한다. 본 방법은 제2 데크 내에 위치된 제3 트랜지스터 및 제3 데크 내에 위치된 제4 트랜지스터를 사용하여 형성되는 제2 인버터를 형성하는 단계; 및 제1 데크 내에 위치되는 패스 게이트를 형성하는 단계를 포함한다.
이 발명의 내용 섹션은 본 개시 또는 청구 발명의 모든 실시예 및/또는 점증적으로 신규한 양태를 특정하지 않는다는 점에 유의한다. 대신에, 이 발명의 내용은 단지 상이한 실시예들 및 대응하는 신규 사항들에 대한 예비적 논의를 제공한다. 본 발명 및 실시예들의 추가적인 상세들 및/또는 가능한 관점들에 대해, 독자는 아래에서 추가로 논의될 바와 같은 본 개시의 상세한 설명 섹션 및 대응하는 도면들로 안내된다.
본 개시의 양태들은 하기의 상세한 설명이 첨부 도면들과 함께 읽혀질 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들은 일정한 비율로 그려지지 않았다는 점에 유의한다. 사실상, 다양한 특징부들의 치수들은 논의의 명료함을 위해 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1d는 일부 실시예들에 따른, 공통 게이트들을 갖는 PMOS와 NMOS 구조체의 예시적인 구조체를 도시한다.
도 2는 본 개시의 실시예들에 따른, 6개의 트랜지스터들로 구성된 SRAM 비트 셀을 도시한다.
도 3a 내지 도 3c는 본 개시의 예시적인 실시예들에 따른, 비트 셀 설계들의 레이아웃 도면을 도시한다.
도 4a 내지 도 4d는 본 개시의 예시적인 실시예들에 따른, CFET SRAM 비트 셀 설계 및 구조체를 도시한다.
도 5a 및 도 5b는 본 개시의 예시적인 실시예들에 따른, CFET SRAM 비트 셀 설계 및 구조체를 도시한다.
도 6은 본 개시의 예시적인 실시예들에 따른, CFET SRAM 비트 셀 설계 및 구조체를 도시한다.
도 7a 내지 도 7e는 본 개시의 예시적인 실시예들에 따른, 수평 게이트 분리의 형성을 도시한다.
도 8a 내지 도 8e는 본 개시의 예시적인 실시예들에 따른, 수평 게이트 분리의 형성을 도시한다.
도 9a 내지 도 9e는 본 개시의 예시적인 실시예들에 따른, 교차 결합의 형성을 도시한다.
도 10은 본 개시의 예시적인 실시예들에 따른 SRAM 비트 셀 어레이의 레이아웃 도면을 도시한다.
도 11a 내지 도 11e는 본 개시의 예시적인 실시예들에 따른, 교차 결합의 형성을 도시한다.
도 12a 내지 도 12e는 본 개시의 예시적인 실시예들에 따른, 교차 결합의 형성을 도시한다.
도 13a 내지 도 13e는 본 개시의 예시적인 실시예들에 따른, 교차 결합의 형성을 도시한다.
도 14a 내지 도 14e는 본 개시의 예시적인 실시예들에 따른, 교차 결합의 형성을 도시한다.
도 15a 및 도 15b는 본 개시의 예시적인 실시예들에 따른, SRAM 비트 셀 구조체를 도시한다.
하기 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 단순화하기 위해 구성요소들 및 배열들의 구체적인 예들이 아래에서 설명된다. 물론, 이것들은 단지 예들에 불과하고 제한적인 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제1 특징부의 제2 특징부 위의 또는 상의 형성은 제1 및 제2 특징부들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 특징부들이 제1 과 제2 특징부들 사이에 형성되어 제1 및 제2 특징부들이 직접 접촉하지 않게 될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명료화를 위한 것이고, 이 반복 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다. 나아가, "상부(top)", "하부(bottom)", "~ 밑(beneath)", "~ 아래(below)", "하측(lower)", "~ 위(above)", "상측(upper)" 등과 같은 공간적으로 상대적인 용어들은 본원에서, 도면들에 도시된 바에 따라 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하기 위해 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 이외에, 사용 또는 동작 중에 있는 디바이스의 상이한 배향들을 망라하는 것으로 의도된다. 장치는 다르게 배향될 수 있고(90° 또는 다른 배향들로 회전됨), 이에 따라 본원에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 해석될 수 있다.
본원에서 설명되는 바와 같은 상이한 단계들에 대한 논의의 순서는 명료화를 위해 제시되었을 뿐이다. 일반적으로, 이들 단계들은 임의의 적합한 순서로 수행될 수 있다. 추가적으로, 본원에서는 본 발명개시의 상이한 곳들에서 상이한 특징들, 기술들, 구성들 등 각각이 논의될 수 있지만, 본 개념들 각각은 서로 독립적으로 또는 서로 결합되어 실행될 수 있는 것을 의도하는 바이다. 따라서, 본 발명은 많은 상이한 방식들로 구체화되고 보여질 수 있다.
반도체 산업이 finFET로부터 수평 게이트 올 어라운드 나노 시트(LGAA NS)로, 새로운 디바이스 아키텍처로 전환함에 따라, 상당한 연구가 상보형 FET 디바이스 아키텍처 또는 CFET에 집중되고 있다.
도 1a 내지 도 1d에서, CFET은 PMOS 디바이스(예를 들어, 110)의 상부에 NMOS 디바이스(예를 들어, 108)를(또는 그 반대로) 적층한 것을 포함한다. 이러한 물리적 배열은 보다 양호한 전력, 성능 및 면적(PPA) 스케일링을 제공하기 위해 수직 차원을 이용한다. 본원에서 고려되는 CFET 아키텍처는 finFET 상에 finFET이 적층되는 대신, 나노 시트 상에 나노 시트가 적층되는 LGAA NS 디바이스 아키텍처를 기반으로 한다. 종래 기술, 즉 평면형 벌크 및 finFET에서, NMOS(예를 들어, 104)와 PMOS(예를 들어, 102)는 도 1a 및 도 1b에 도시된 바와 같이 Si 웨이퍼의 동일 평면 상에 좌우로 형성되고 배열된다. CFET은 도 1c 및 도 1d에 도시된 바와 같이 PMOS(예를 들어, 110)의 상부에 NMOS(예를 들어, 108)를(또는 그 반대로) 적층하기 위해 수직 차원을 이용한다. 도 1d에서의 NMOS와 PMOS 간의 수직 공통 게이트(112)는 도 1b에서의 CMOS의 상보적 기능들을 만들기 위한 N측으로부터 P측으로 이어지는 수평 게이트(106)를 대체한다.
임의의 코어 디바이스 아키텍처는 그것이 평면형 벌크이든 finFET이든, CMOS 회로들의 2가지 중요한 제품군들, 즉 논리 표준 셀들 및 SRAM과 같은 메모리 회로들을 가능하게 해야 한다. 본원에서의 기술들은 특히, SRAM 비트 셀들에 대한 CFET의 실시예들에 주로 중점을 둔다.
SRAM 메모리는 임의의 칩 설계에서 논리 표준 셀들만큼이나 필수적이다. 실제로, 최신 칩들은 점점 더 많은 SRAM 메모리를 필요로 한다. 예를 들어, 온 칩 메모리에 의해 총 칩 면적의 50%가 넘게 사용되는 것을 보는 일은 드물지 않다. 이는 SRAM 메모리 스케일링이 얼마나 중요한지를 강조한다.
단일 트랜지스터 외에, SRAM 메모리의 가장 기본적인 단위 구조체는 비트 셀이다. 비트 셀은 실제 메모리 소자이다. 통상적으로, SRAM 메모리 어레이들을 형성하기 위해 수억 개의 비트 셀들이 함께 사용된다.
도 2에서, SRAM 비트 셀은 통상적으로 6개의 트랜지스터들, 예를 들어, 4개의 NMOS(202, 204, 206, 208), 및 2개의 PMOS(210, 212)로 이루어진다(6T 비트 셀). 일부 실시예들에서, SRAM 비트 셀은 6개의 트랜지스터들, 예를 들어, 2NMOS 및 4PMOS로 이루어질 수 있다. 패스 게이트 디바이스는 NMOS 대신에 PMOS로 이루어질 수 있다. 당업자에게 잘 알려져 있는 바와 같이, 이들 트랜지스터들은 2개의 인버터들(예를 들어, 214 및 216)(NMOS와 PMOS는 공통 게이트를 공유함)을 함께 래치되어(즉, 하나의 인버터의 출력이 다른 인버터의 입력에, 그리고 그 반대로 연결된다) 형성하도록 함께 연결된다. 각 인버터의 각 출력은 다른 NMOS(패스 게이트(pass-gate, PG)(예를 들어 218 및 220)라 칭해짐)에 연결된다. 각 인버터의 PMOS는 풀 업(pull-up, PU)(예를 들어, 210 및 212)이라 칭해지고, 각 인버터의 NMOS는 풀 다운(pull-down, PD)(예를 들어, 206 및 208)이라 칭해진다. 각 인버터의 출력들은 내부 노드들(Q(222) 및 !Q(224)("Q not" 또는 "Q bar"로 읽음))이라 칭해진다. 본원에서의 설명은 좌측의 인버터를 INV1(예를 들어, 214)로, 우측의 인버터를 INV2(예를 들어, 216)로 나타낼 것이며, 이들은 PU1/PD1/PG1(예를 들어, 210/206/218), 및 PU2/PD2/PG2(예를 들어, 212/208/220)로 이어진다.
도 3a는 finFET 기술을 사용하는 비트 셀 설계의 단순화되고 이상화된 레이아웃을 도시한다. 레이아웃은 3개의 영역들, 예를 들어, NMOS 영역(302), PMOS영역(304), 및 NMOS영역(306)으로 나뉜다. 비트 셀 설계의 단순화된 레이아웃 도면에서의 각 교차점은 PU1(308), PD1(310), PG1(312), PU2(314), PD2(316), 및 PG2(318)를 나타낸다. 게이트 컷들은 320 및 322에 위치된다.
도 3b 및 도 3c는 도 3a 레이아웃의 보다 현실적인 상이한 구현예들을 나타낸다. 도 3b 및 도 3c에서, 수직 박스들 및 수직 및 우측 경사 박스들은 인버터 출력을 함께 연결하고/하거나 패스 게이트 확산부를 인버터 출력에 연결하는 데 필요한 인터커넥트들을 나타낸다. 수직 박스들은 도 3b에서의 박스들(324 및 326)일 수 있다. 수직 박스들은 도 3c에서의 박스(336)일 수 있고, 우측 경사 박스들은 도 3c에서의 박스들(338 및 340)일 수 있다. x표들(예를 들어, 도 3b에서의 332 및 334, 및 도 3c에서의 342 및 344)은 공정에 의해 비활성화되거나 제거되어야 하는 가외의 트랜지스터들을 나타낸다. 좌측 각도 박스들(예를 들어, 도 3b에서의 328 및 330, 및 도 3c에서의 346 및 348)은 특히, 도 3b 및 도 3c에서 INV1의 게이트를 INV2의 출력에 그리고 그 반대로 연결하는 데 필요한 교차 결합을 나타낸다. 많은 변형예들 및 옵션들이 존재하며, 이들 중 몇몇이 후술될 것이다. 이는 종래 기술들의 몇몇 예들을 예시한다. 도 3b에서, 비트 셀은 논리 표준 셀들의 통상적인 관례상, 핀들이 수평으로 이어지는 것으로 표현된다는 점에 유의해야 한다. 그러나, SRAM 비트 셀들은 일반적으로 도 3c와 비교해 90도 회전되어, 즉 핀들이 수직으로 이어지는 것으로 표현된다. 이에 따라, SRAM 어레이를 볼 때, 이는 비트 셀들의 행들 및 열들로 조직될 것이다. 하나의 수평 행에서의 비트 셀들은 공통 WL(워드 라인)을 갖는 한편, 수직 열에서의 비트 셀들은 공통 BL(비트 라인) 및 !BL(도 2에 도시된 바와 같이)(예를 들어, 도 3b에서의 358 및 360, 및 도 3c에서의 362 및 364)를 갖는다.
도 3b 및 도 3c에서, 비트 셀 내부 노드들은 Q 및 !Q("Q not" 또는 "Q bar"로 읽음)(예를 들어, 도 3b에서의 350 및 352, 및 도 3c에서의 354 및 356)이다. 접지 전압(VSS)은 도 3b에서 358 및 360으로서, 그리고 도 3c에서 362 및 364로서 도시된다. 대기 공급 전압(VDD)은 도 3b에서 366 및 368로서, 그리고 도 3c에서 370으로서 도시된다. 각 인버터의 출력들은 Z1 및 Z2(예를 들어, 도 3b에서의 372 및 374, 및 도 3c에서의 376 및 378)라 칭해진다.
기본 비트 셀 형상, 또는 토폴로지는 통상적으로 게이트들의 2개의 라인들로 만들어지는 직사각형이며, 이는 셀의 폭을 정의한다. 2개의 게이트들을 이용하면, 6개의 트랜지스터들을 얻기 위해, 최소 3개의 핀들이 필요할 것이며, 이는 셀의 높이를 정의한다. 타이트한 핀 피치를 이용하면, 이는 가능한 최소 셀 높이, 이에 따라 가장 조밀한 비트 셀 면적을 제공할 것이다. 그러나, 도 3a에 도시된 바와 같은 3핀 설계는 당업자들에게 잘 알려져 있는 바와 같이 가능하지 않다.
간단한 설명으로서, 3핀 설계에서, PG1 및 [PU2+PD2]의 게이트들과 PG2 및 [PU1+PD1]의 게이트들을 분리하는 것은 본 공정에 의해 가능하게 될 수 없다. 간단히 공간이 충분하지 않다. 도 3a에 도시된 바와 같이, 이러한 분리는 통상적으로 본 공정에서 게이트를 절단하기 위한 형상을 인쇄함으로써 행해지고, 이는 공간을 필요로 한다. 높이의 스케일링을 제한하는 다른 공정 능력은 도 3b 및 도 3c에서 좌측 각도 박스들로 표시된 바와 같은 교차 결합 연결들이다. 도 2에서 보여지는 바와 같이, 교차 결합은 INV1의 게이트와 INV2의 출력 간의 그리고 그 반대의 연결을 가능하게 한다. 도 3b 및 도 3c에 표시된 바와 같이, 이는 또한 공간을 필요로 한다.
이러한 이유들로 셀은 도 3b 및 도 3c에 표시된 바와 같은 3개 대신에 4개의 핀들을 사용해야 한다. 이에 따라, 단지 6개의 트랜지스터들을 조성하는 대신에, 이제 8개가 있다. 2개의 가외의 트랜지스터들은 도 3b 또는 도 3c 상에 도시된 바와 같이, 비활성화되거나 제거되어야 한다. 종래 finFET 기술들에 대해 확립된 기본 비트 셀 토폴로지를 이용하면, 셀 높이를 스케일링하는 것은 핀 피치를 스케일링하는 것이고, 당업자들에게 잘 알려져 있는 바와 같이, 핀 피치 스케일링은 막바지에 이르렀다.
본원에서의 실시예들은 셀에 내재된 대칭성을 사용하며, 특히, 셀의 중간에서 수평 축을 따라 셀을 "접어", 셀 면적이 크게 감소될 것이다. 실시예들은 매우 콤팩트한 SRAM 비트 셀을 생성하기 위해 CFET 특징들을 활용하는 새로운 CFET 아키텍처를 포함한다. 임의의 6트랜지스터 비트 셀 설계들의 대칭 절반은 2NMOS 및 1PMOS(또는 2PMOS 및 1NMOS)를 포함한다. 본원에서의 실시예들은 CFET 아키텍처의 적층된 트랜지스터들을 사용하여, 결과적인 비트 셀의 크기를 상당히 감소시킨다. 이 새로운 3데크 CFET 아키텍처는 3개의 활성 디바이스들, 즉 하나의 PMOS 디바이스 위에 적층된 하나의 NMOS 디바이스 위에 적층된 하나의 NMOS 디바이스를 포함한다. 하부 NMOS 디바이스 및 PMOS 디바이스는 자연히 공통 게이트를 공유하여 인버터를 형성하는 한편, 상부 NMOS는 패스 게이트를 형성한다. 이러한 2개의 CFET들을 조합함으로써, 완전하고 매우 콤팩트한 비트 셀이 형성된다. 실시예들은 서로 연결되는 트랜지스터들의 2개의 스택들을 갖는 디바이스를 포함하며, 각 트랜지스터 스택은 3개의 적층된 디바이스들을 가지며, 상부 제3 디바이스는 전기적으로 절연된다. 분리 필라들 또는 다른 절연 구조체가 하부 2개의 디바이스들의 게이트들 사이에 수평 절연을 제공하도록 구성되며, 이는 제3 상부 디바이스와 조합될 때 고유한 구조체를 제공한다. 실시예들은 교차 결합 구조체뿐만 아니라 형성 방법들을 또한 포함한다.
또한, 본원에서의 SRAM 비트 셀들은 동일한 풋 프린트를 유지하면서 모두 상이한 구동 전류들에 대해 튜닝될 수 있다. 예를 들어, 주어진 트랜지스터에 대해 더 많거나 더 적은 채널들이 형성될 수 있다. 보다 구체적인 예로서, 주어진 트랜지스터는 2개의 게이트 올 어라운드 채널들을 가질 수 있는 한편, 위의 트랜지스터는 5개의 GAA 채널들을 갖는다. 이에 따라, 각 스택의 트랜지스터들/3개의 디바이스들은 SRAM 비트 셀의 전력 및 성능을 튜닝하기 위해 상이한 수의 활성 채널들을 사용할 수 있으며, 이에 의해 많은 상이한 구조들을 가능하게 한다.
도 4a 내지 도 4d는 트랜지스터들의 3개의 적층된 레벨들로 이루어진 CFET SRAM 비트 셀의 구조체를 도시한다. 도 4a는 비트 셀의 평면도, 또는 레이아웃 표현인 한편, 다른 것들은 해당 회로의 3D 구조체의 3D 사시 단면도들로, 트랜지스터들의 3개의 적층된 레벨들을 강조한다. 도 4b에서 가장 잘 보여지는 바와 같이, 스택의 하부로부터 시작하여, PMOS 디바이스, 그 다음 NMOS 디바이스, 그 다음 다른 NMOS 디바이스가 있으며, 이에 따라 PNN 스택이 있다. 특히, 레이아웃 도 4a 상의 굵은 흑색 윤곽선 박스는 단위 비트 셀 경계들을 나타낸다. 해당 비트 셀 주위의 모든 것은 어레이의 정확히 동일한 비트 셀들을 나타낸다는 점에 유의해야 한다. 실제로, 어레이는 통상적으로 단위 비트 셀을 좌우(또는 그 반대) 대칭 및 아래위(또는 그 반대) 대칭에 의해 여러 번 복제함으로써 형성된다. 비트 셀 경계들 내부에서, 활성 층 또는 실리콘 채널을 나타내는 2개의 나노시트 형상들이 보여질 수 있고, 게이트들을 나타내는 2개의 PC 라인들이 보여질 수 있다. 2개의 PC 및 2개의 NS 형상들의 교차는 통상적으로 총 4개의 디바이스들을 생성하지만, 이 CFET 아키텍처의 3개의 적층된 디바이스들을 이용하여, 본원은 12개의 디바이스들을 갖는다.
도 4b는 도 4a의 단면 A를 도시한다. 각 적층된 디바이스들의 게이트들(예를 들어, 408 및 422), 소스들(예를 들어, 416, 418 및 420), 및 드레인들(예를 들어, 412, 414 및 424)이 도시된다. 특히, 하부 PMOS PU1(예를 들어, 406) 및 NMOS PD1(예를 들어, 404)에 의해 형성된 인버터가 이의 공통 게이트(예를 들어, 422)에 의해 식별될 수 있다는 점에 유의한다. 이의 상부에는 상부 NMOS가 있으며, 이는 게이트(408)를 갖는 패스 게이트 디바이스 또는 PG1(예를 들어, 402)이다. PG1의 게이트와 인버터는 분리된다. 도 4c 상에 도시된 도 4a의 단면 B 및 도 4d 상에 도시된 도 4a의 단면 C는 각 적층된 디바이스의 소스 및 드레인 단자들이 로컬 인터커넥트들[LI_B(예를 들어, 426), LI_T(예를 들어, 428)]을 통해 외계[예를 들어, 상부 금속 인터커넥트(M0) 및 매립형 전력 레일(buried power rail, BPR)]에 어떻게 연결되는지를 도시한다. 특히, 도 4c에서의 단면 B는 3개의 디바이스들, 즉 PG1(예를 들어, 402), 및 INV1[PU1(예를 들어, 406), 및 PD1(예를 들어, 404)]의 제1 쌍을 나타내는 한편, 단면 C는 3개의 디바이스들, 즉 PG2(예를 들어, 430), 및 INV2[PU2(예를 들어, 434), 및 PD2(예를 들어, 432)] - 이는 기본적으로 단면 B에서의 INV1을 좌측에서 우측으로 뒤집은 다음 아래에서 위로 뒤집어서 얻어지는 INV1의 미러링된 이미지이다 - 의 제2 쌍을 나타낸다. 특히, LI_B(예를 들어, 426) 및 LI_T(예를 들어, 428) 인터커넥트들은, 선택적으로 퇴적된 유전체 층(427)에 의해, 캡핑된다는 점에 유의해야 한다.
도 4a의 레이아웃 도면에서 또한 볼 수 있는 바와 같이, 비트 셀은 셀의 상부 및 하부 경계들에, 2개의 매립형 전력 레일들, 즉 하나의 VSS 레일(예를 들어, BPR VSS), 및 하나의 VDD 레일(예를 들어, BPR VDD)을 포함한다. 단면 B 및 단면 C는 또한 이러한 유용한 요소를 강조한다.
도 4c에 도시된 워드 라인들(WL)은 446이다. 도 4d에 도시된 BL(비트 라인)은 444이다. 도 4c에 도시된 !BL은 442이다. 도 4c에 도시된 VBPR_S는 405이고, 도 4d에 도시된 VBRP_T는 407이다. 도 4d에 도시된 VDD는 409이고, 도 4D에 도시된 VSS는 411이다.
종래 설계들에서 최소 4개의 활성 형상물들, 또는 finFET의 경우 4개의 핀들이 필요한 경우, 이 3데크 CFET 설계는 2개의 활성 형상물들, 또는 2개의 핀들의 등가물로 형성된다. 실제로, 통상적으로 SRAM 설계들의 경우, 구동 강도에 비해 밀도가 선호되므로, 5 내지 30nm의 폭을 갖는 좁은 나노시트들이 사용될 수 있다. 이에 따라, 본원에서 비트 셀 높이의 상당한 감소가 달성될 수 있다.
이제 도 5a 및 도 5b를 참조하면, 트랜지스터들의 3개의 적층된 레벨들을 갖는 CFET SRAM 비트 셀 설계 및 구조체가 도시되고, 여기서 게이트 구조체가 강조된다. 3데크 CFET SRAM 비트 셀에서의 게이트들의 수직 분리는 핵심적이다. 게이트들의 수평 분리 또한 다른 핵심적인 요소이다. 도 3a 내지 도 3c에서 보여지는 바와 같이, 모든 디바이스들이 동일한 수평 평면(웨이퍼 평면) 내에 위치되는 종래 설계들에서, 디바이스들은 필요한 경우 게이트들을 절단하는 것이 비교적 간단할 정도로 충분히 분산되어 있다. 나타낸 바와 같이, SRAM 메모리는 다수의 비트 셀들이 행들 및 열들로 조직된 어레이이다. 게이트 라인들은 공정에서 요구되는 비교적 극단적인 치수들로 게이트 라인들을 형성하기 위해 연속적이기 때문에, 하나의 게이트 라인은 어레이의 동일한 행(게이트 배향)에 위치된 다수의 비트 셀들에 걸쳐 이어진다.
그 결과, 동일한 게이트 라인을 공유하는 각 비트 셀의 각 인버터는 공통 게이트를 가질 것이고, 이는 실용적이지 않다. 이에 따라, 하나의 셀의 인버터의 게이트를 인접한 셀의 인버터로부터 분리할 필요가 있다.
한편, 도 4a에서 보여지는 바와 같이, 동일한 행에 위치된 패스 게이트 디바이스들은 궁극적으로 동일한 게이트, 즉 WL을 공유한다. 이러한 두 가지 과제들은 본원에서의 기술들과 조화를 이룬다.
도 5a는 도 4a의 동일한 레이아웃을 도시하지만, 단면 A가 게이트 라인 내부에 그리고 게이트 라인을 따라 위치된다.
초기 단면(502)은 더미 게이트(506)를 갖는 구조체를 도시한다. 추가 조치가 취해지지 않는 경우, 대체 금속 게이트(replacement metal gate, RMG) 모듈이 완성될 때, 이는 행에 걸쳐 그리고 스택에서의 상이한 디바이스들에 걸쳐 단일 공통 게이트를 형성하여, 임의의 원하는 기능을 비활성화할 것이다. 도 5b 우측의 단면도(504)는 최종적으로 원하는 결과를 도시한다. 도시된 바와 같이, 각 인버터(516)에 대한 게이트는 분리 필라(518)에 의해 인접한 셀의 인버터로부터 분리된다. 상부에 위치된 패스 게이트들에 대해, 하나는 한 셀에 속하고 하나는 인접한 셀에 속하는 이웃하는 패스 게이트들이 공통 게이트를 공유한다는 것을 알 수 있다. 단면 레이아웃(502)에서, 506은 더미 게이트 재료이고, 508은 실리콘 게르마늄 층이고, 510은 실리콘 층이고, 519는 게이트 스페이서이며, 521은 산화물이다. 단면 레이아웃(504)에서, 511은 워드 라인(WL)이고, 513은 PG1이며, 515는 이웃 비트 셀이다. 514는 타원 내의 더미 디바이스들을 나타낸다.
공통 WL은 일반적으로, M1에서 위로 이어져, 행의 다수의 셀들에 걸쳐 이어지며, 패스 게이트들을 연결하기 위해 게이트 콘택트들이 규칙적으로 드롭 다운되는 금속 라인이라는 점에 유의해야 한다. 본원에서의 기술들은 아래에서 설명될 바와 같이 이들 WL 게이트 콘택트들의 패터닝을 용이하게 하기 위해 어레이 내부의 대칭성을 이용한다.
도 6은 셀들 간의 원하는 게이트 분리 상태를 얻기 위해 사용되는 패터닝 층을 도시한다. 도 6은 도 5a와 동일한 레이아웃이지만, 게이트 층(PC) 및 CT_B 층만이 도시된다. CT_B는 전술한 수평 분리를 달성할 수 있게 한다. 도 6의 레이아웃에서 그리고 단면 A 상에서 볼 수 있는 바와 같이, CT_B는 게이트들에 수직으로 이어지고, 굵은 선들로 도시된 셀 경계들에 있다. CT_B는 이들 위치들 내에만 분리 유전체를 삽입하기 위해 사용된다. 단면 A 상에 도시된 바와 같이, 이들 위치들 내의 더미 게이트 재료는 아래에서 논의될 바와 같이 더미 게이트 재료 내에 측벽 리세스를 형성하기 위해 먼저 제거되어야 한다.
보다 상세한 흐름이 도 7a 내지 도 7e에서 제시된다. 도 7a는 더미 게이트(701)를 관통하는 단면 A를 도시한다. 산화물(705)이 더미 게이트(701) 뒤에 제공되며, 게이트 스페이서(703)가 더미 게이트(701)를 산화물(705)로부터 분리한다. 게이트 스페이서(703)는 간단한 경계선으로서 개략적으로 도시된다. 더미 게이트 재료를 노출시키기 위해 표면이 화학적 기계적 평탄화(chemical mechanical planarization, CMP)에 의해 평탄화되면(도 7a), 노출된 더미 게이트 재료가 이방성 및 선택적 에칭에 의해 제거될 수 있도록 CT_B가 패터닝된다(도 7b). 도 7c에서 볼 수 있는 바와 같이, 더미 게이트 재료의 제거는 더미 게이트 뒤의 게이트 스페이서 재료를 노출시키도록 측벽 리세스를 형성한다. 게이트 스페이서 재료 및 (게이트 스페이서 뒤의) 소스 및 드레인 영역 내의 산화물은 에칭 공정에 노출되지만, 선택성으로 인해 에칭되지 않아, 에칭이 자기 정렬(self-aligned)된다. 그 다음 도 7d에서 레지스트 및 패터닝 재료들(702)이 박리되고, 생성된 공동이 그 다음 유전체 퇴적(SiN)(704)에 의해 채워질 수 있다. 당업자에게 잘 알려져 있는 바와 같이, 여기까지의 이들 단계들은 대체 금속 게이트(RMG) 모듈에 대해 통상적이다.
다음 단계가 본원에서의 기술들을 가능하게 하는 데 도움이 된다. 유전체가 퇴적된 후에, 도 5b에서의 분리 필라(518)가 형성되지만, 이는 도 7d에 도시된 바와 같이 2개의 인접한 패스 게이트들의 게이트들도 분리시킬 전체 높이를 갖는다. 이 문제를 해결하기 위해, 분리 필라(518)의 유전체 재료는 도 7e에 도시된 바와 같이, 상부 디바이스, 즉 패스 게이트 디바이스를 클리어하기 위해 리세스된다.
도 8a 내지 도 8e는 흐름을 계속한다. 분리 필라(518)가 규정되면, RMG 흐름이 재개될 수 있다. 도 8a에서 더미 게이트 재료가 제거되고, 도 8b에서 게이트 스택이 나노시트들 주위에 형성될 수 있다. 도 8b에서 볼 수 있는 바와 같이, 계면 층/고-K 유전체 층(IL/HK)이 Si 나노시트들(804) 상에 선택적으로 형성되고, 유사하게 일함수 금속들이 또한 HK 상에 선택적으로 형성된다.
이는 보다 타이트한 집적 및 에지 배치 오류에 대한 보다 양호한 허용오차를 제공하는 한편, 이 수평 게이트 분리는 비선택적 퇴적 접근법들과 양립가능하다는 점에 유의해야 한다. 게이트 스택이 형성되면, 도 8c에 도시된 바와 같이 하부 인버터의 최종 금속화가 이어질 수 있다.
하부 인버터와 상부 패스 게이트 디바이스 사이에 수직 게이트 분리를 제공하기 위해, 도 8d에서 유전체 막(예를 들어, 806)이 하부 인버터의 최종 금속 상에 선택적으로 퇴적된다. 도 8e에서, 상부 디바이스의 최종 금속화(예를 들어, 808)가 완료된다.
최종 필라 높이의 제어는 필수적이지는 않지만 중요하다는 점에 유의해야 한다. 필라가 너무 짧다면, 하부 인버터들의 게이트들이 RMG에서의 게이트 스택의 금속화 동안 함께 쇼트될 수 있으며, 이는 바람직하지 않다. 필가가 너무 높다면, 2가지 상황들이 가능하다. 필라는 상부 디바이스를 완전히 또는 훨씬 더 높게 커버할 정도로 높을 수 있으며, 이는 필라가 이들 인접한 패스 게이트들의 게이트들을 분리할 수 있기 때문에 바람직하지 않다. 그러나, 필라가 상부 디바이스를 단지 부분적으로 커버한다면, 즉 이상적인 것보다 단지 약간 더 높다면, 원하는 바와 같이, 최종 금속화가 2개의 인접한 패스 게이트들의 게이트들을 쇼트시킬 것이기 때문에 문제가 되지 않는다.
또한, 상부 패스 게이트와 하부 인버터 사이의 수직 분리량은 공정에서 최종적으로 원하는 필라 높이를 얻기 위한 수직 마진일 것이다. 도 5b의 단면 A에서 볼 수 있는 바와 같이, 수직 분리에 대한 이러한 요건은 초기 활성 스택 형성 동안 제공된다. 실제로, 상부 패스 게이트 디바이스를 인버터로부터 분리하는 SiGe 층은 수직 분리 및 공정 완충 역할을 하기 위해 보다 두껍다(10-40nm).
본원에서의 실시예들의 다음 요소는 교차 결합이다. 도 3b 및 도 3c에 도시된 바와 같이, 종래의 설계들에도, 도 2에서 요구되는 연결들을 제공하기 위해, 특정 인터커넥트들이 박스들에 의해 도시된 바와 같이 사용된다. 수직 박스들(예를 들어, 324, 326, 336) 및 우측 각도 박스들(예를 들어, 338, 340)은 인버터 출력을 함께 연결하고/하거나 패스 게이트 확산부를 인버터 출력에 연결하는 데 사용된다. 좌측 각도 박스들(예를 들어 346 및 348)은 특히, INV1의 게이트를 INV2의 출력에 그리고 그 반대로 연결하는 데 필요한 교차 결합을 나타낸다.
3개의 디바이스 레벨들이 서로 위아래로 적층되는 이 구조체의 3D 특성을 고려하면, 실시예들은 이제 필요한 연결 레벨이 어떻게 제공되는지를 설명할 것이다. 두 개별 단계들이 연결을 가능하게 한다. 첫째로, 도 2에 도시된 바와 같이, 비트 셀의 내부 노드들을 각자의 인버터의 게이트에 연결하기 위해 비트 셀의 내부 노드들에 대한 접근이 제공되어야 한다. 이와 같이, 단계 1은 더미 패스 게이트 디바이스들을 제거함으로써 구조체의 상부를 부분적으로 클리어하는 것을 포함한다. 도 9a에 표시된 바와 같이, 요소들(d1 및 d2)은 제거되는 더미 패스 게이트 디바이스들 1 및 2이다.
비트 셀 어레이의 대칭 특성으로 인해, 도 9a는 관심 비트 셀 주위의 이웃 셀들을 도시하고, 이에 따라 도 9a에 도시된 바와 같이, d1N은 이웃 더미 디바이스 1이고, d2N는 이웃("N=이웃") 더미 디바이스 2임에 유의한다. 여기서 각 디바이스는 단일 나노 시트 또는 다수의 나노 시트들을 포함할 수 있다는 점에 유의한다.
상부 디바이스가 이의 최종 금속화를 수용하고 구조체의 상부가 CMP에 의해 평탄화되면(도 9b), CT_SG 층이 클리어되어야 하는 영역을 노출시키기 위해 사용된다. 도 9c에서 설명되는 바와 같이, CT_SG 패터닝은 예로서 레이아웃에서 규정된 CT_SG의 네거티브 톤을 사용하고 있다. 당업계에서 알려져 있는 바와 같이, 레지스트 및 마스크 톤의 다른 조합들도 가능하다. 예를 들어, 단계 2 인쇄 패턴들은 네거티브 톤 레지스트를 갖는 레이아웃으로부터 CT_SG를 인쇄한 결과일 수 있는데, 예를 들어, 레지스트의 노출된 영역들은 가교 결합되고 현상 후에 남는 한편, 노출되지 않은 영역들은 용해되고 제거되어 관심 영역들을 노출시킨다.
더미 패스 게이트 영역들이 노출되므로, 이들은 에칭된다. 도 9d에서 볼 수 있고 CT_SG에 의해 규정된 바와 같이, 이방성 에칭에 의해 섹션이 제거된다. 에칭 단계는 금속, 유전체 및 실리콘과 같은 게이트 스택의 노출된 재료들을 제거한다. 특히, Ru, TiN, TiAl, HK 및 실리콘이 에칭된다. 게이트 스페이서 재료(SiN, SiON, SiCN, SiCON 등)뿐만 아니라 실리콘 산화물(SiO2)도 에칭된다. 디바이스의 게이트와 하부 인버터의 게이트 사이에 수직 분리를 제공하는 유전체 층이 도 9d에 도시된 바와 같이, 에칭 정지 층으로서 작용한다. 이 에칭은 다수의 에칭제의 조합을 가질 수 있거나, 원하는 순서로 행해질 수 있다. 특히, 상부 패스 게이트 디바이스들의 소스 및 드레인이 노출될(드러날) 수 있고, 이들을 덮는 실리사이드가 또한 에칭 정지 층으로서 작용할 수 있다.
그러나, 이러한 노출된(드러난) 소스 및 드레인 영역들도 에칭될 수 있다는 점에 유의해야 한다. 이는 이들 소스 및 드레인의 측면을 드러내게 될 것이기 때문에 문제가 되지 않고, 이는 또한 아래에서 더 설명될 바와 같이 작용한다.
도 9d는 산화물 및 게이트 스페이서 재료의 최소 오버 에칭(over etch)을 도시하지만, 아래의 인버터의 소스 및 드레인의 로컬 인터커넥트들이 드러날 수 있는 지점까지 더 많은 오버 에칭을 예상하는 것도 가능하다점에 유의한다. 거기서 다시, 이들 인터커넥트들 상의 유전체 캡이 에칭 정지층으로서 작용한다. 이 또한 문제가 되지 않는다. 이 CT_SG 에칭이 완료되면, 구조체는 다시 산화물로 채워지고, 그 다음 도 9e에 도시된 바와 같이 CMP에 의해 평탄화되기 때문이다.
레이아웃 도면이 1 비트 셀을 중심으로 하지만, 비트 셀 조직의 대칭 특성으로 인해, d1 및 d2는 좌측으로 인접한 셀에서 이들의 대칭적인 복제물들(예를 들어, d1N 및 d2N으로 도시됨)을 갖는다는 점에 다시 유의해야 한다. 이에 따라, 셀 경계들을 따라, CT_SG도 대칭이다. 이는 CT_SG 상부 형상이 좌측 인접 셀들까지 연장되고, CT_SG 하부 형상이 우측 인접 셀들까지 연장되는 레이아웃 상에서 부분적으로 표현된다. 도 10은 CT_SG가 어레이에 걸쳐 어떻게 형성되는지를 도시한 SRAM 비트 셀 어레이의 레이아웃 도면을 제시한다. 각 비트 셀은 흑색 윤곽선 박스로 표현된다.
이는 단계 1을 완료하고, 구조체는 이제 단계 2 및 교차 결합의 실제 구현을 위해 준비된다. 도 11a 내지 도 11e는 도 9e로부터의 흐름을 재개한다. 레이아웃 도면은 동일하지만, 교차 결합 층(XC)을 추가한다. XC(1118)는 도 11b 상에서 패터닝된다. 도 11c는 도 11a에서의 레이아웃 도면 상에 도시된 바와 같은 A-B 단면을 따르는 XC 패터닝을 보다 양호하게 나타내기 위한 내부 단면을 도시한다. 레이아웃 도면은 또한, 배향을 보다 양호하게 식별하기 위해, 상이한 패스 게이트 디바이스들이 위치되는 곳을 가리킨다. 특히, 전술한 바와 같이, 제시되는 도면들은 비트 셀을 중심으로 하지만, 주위의 모든 인접한 셀들의 몇몇 디바이스들이 부분적으로 보인다. 특히, PG1(1104), INV1(1112), 및 PG2(1106), INV2(1110)는 도 2에 제시된 바와 같은, 관심 비트 셀의 활성 디바이스들을 나타내는 한편, PG1N(1102)(N=이웃), PG2N(1108), INV1N(1114), 및 INV2N(1116)은 보일 때 인접한 이웃 셀들의 활성 디바이스들을 나타낸다. 또한, 1103은 NS이고, 1105는 CT_SG이며, 1107은 PC이다.
도 11a에서 보여지는 바와 같이, XC(1118)는 CT_SG에 의해 클리어된 영역들의 일부분에 대한 접근을 개방한다. 다음 단계는 도 11d에서의 XC 에칭이다. 이 에칭은 다음과 같은 다수의 목표들을 갖는다: 이는 XC(1118) 아래에 연장되는 INV1(1112) 게이트의 상부를 드러내야 한다. 이는 도 11d 및 도 11e에서 NMOS 및 PMOS 양자에 대해 INV2(1110) 소스들(또는 드레인들)의 측면 및 PG2(1106) 소스(또는 드레인)의 측면을 드러내야 한다.
도 12a 내지 도 12e는 XC 에칭을 보다 양호하게 도시하기 위해 동일하지만 단면 B에 집중된 단계들을 도시한다. XC 에칭은 다수의 이방성 에칭 시퀀스들로 실행될 수 있다. 실시예들에 대한 설명의 편의상, 단순화된 단계들이 도시된다. 첫 번째로, 유전체 단계가 산화물(SiO2) 및 게이트 스페이서(SiN, SiON, SiCN, SiOCN 등)를 에칭한다.
이는 인버터 게이트(INV1) 상의 유전체 캡, 그리고 또한 PG2의 소스(또는 드레인)의 일부분의 상부를 드러낸다. 두 번째로, PG2의 소스(또는 드레인)의 드러난 부분이 에칭되고, 이는 INV2의 NMOS 및 PMOS의 소스(또는 드레인) 유사한 부분을 에칭하기 위해 아래로 끝까지 연장된다. 도 12d에서 보여지는 바와 같이, PG2 및 INV2의 소스(또는 드레인)의 측면들이 드러난다. 마지막으로, 도 11e 및 도 12e에서 유전체 캡이 INV1의 게이트를 노출시키기 위해 에칭된다.
이제 XC 에칭이 완료되고, 생성된 공동이 도 13a 내지 도 13e에 도시된 바와 같이 금속(W, Ru, Co, Cu)으로 채워진다. 도 13b에서의 단면 A-B, 도 13c에서의 단면 A, 및 도 13d에서의 단면 B, 및 도 13e에서의 단면 C 상에 도시된 바와 같이, 금속이 공동 내로 드롭될 때, 이는 PG2(1306)의 소스(또는 드레인), INV2(1310)의 각 디바이스의 소스(또는 드레인) 및 INV1(1308)의 게이트를 함께 연결하며, 이에 따라 교차 결합(1302)을 효과적으로 형성한다. 도 13e에서의 단면 C는 비트 셀의 대칭 절반에 대한 교차 결합(1302)을 나타낸다. 도 13b에서, 1304는 PG1을 나타내고, 1312는 PG1N을 나타내며, 1314는 INV1N을 나타낸다. 도 13c에서, 1317은 WL을 나타낸다. 도 13d에서, 1320은 BL을 나타낸다.
단면 B에 도시된 INV1의 게이트의 섹션은 대안적으로 도 11a 내지 도 11e 및 도 12a 내지 도 12e에 도시된 XC 에칭 동안 완전히 에칭될 수 있다는 점에 유의해야 한다. 도 13a 내지 도 13e의 결과적인 변형예는 도 14a 내지 도 14e이다.
도 15는 제1 금속 레벨로 마무리된 구조체 및 완전하게 기능하는 SRAM 비트 셀 및 어레이를 도시한다. 도 15a에서, 1506은 PD1, 1508은 PD2, 1510은 PU1, 1512는 PU2, 1514는 INV1, 1516은 INV2, 1518은 PG1, 1520는 PG2, 1522는 Q, 1524는 !Q, 1526은 워드 라인(WL), 1528은 VDD, 1530은 BL, 그리고 1532는 !BL을 나타낸다.
이에 따라, 이 3 디바이스들의 스택은 SRAM 비트 셀의 전기적 거동의 튜닝을 허용한다.
도 3의 도입부에서 간략하게 언급된 바와 같이, 상이한 적용예들을 다루기 위한 많은 SRAM 비트 셀 토폴로지들이 존재한다. 논리와 유사하게, 이들 적용예들은 고밀도에서 고성능에 이른다. 이로 인해, 비트 셀 토폴로지는 공정에 의해 달성가능한 가장 작은 셀에서 보다 큰 셀들에 이른다. 가장 작은 셀은 최대 밀도, 그리고 이에 따라 저비용을 제공하지만, 또한 최소 구동 전류 세기, 예를 들어, 보다 저속을 제공한다. 보다 큰 셀들은 보다 저밀도, 보다 고비용을 갖지만, 보다 빠르다. 도 15a 및 도 15b의 개략도들 상에서, 이는 PU, PD 및 PG에 대한 상이한 구동 세기 요건들로 해석된다. 이에 따라, finFET은 각 디바이스마다 다양한 활성 핀 수를 갖는 비트 셀 설계들을 제공함으로써 이러한 요구를 수용한다. 예를 들어, PMOS 디바이스, 예를 들어, PU에 대해서는 1핀이지만, NMOS 디바이스들, 예를 들어, PD 및 PG에 대해서는 2핀이며, 이는 1-1-1, 2-2-2, 1-3-3 등과 대조적으로, 1-2-2 셀 토폴로지로서 약칭된다. 특히, finFET 기술에서는 NMOS 디바이스들 간에 상이한 핀 수를 갖는 것이 가능하지 않고, 이는 설계 유연성의 부족이다.
그러나, 본원에서의 기술들에 의하면, 각 디바이스에 의해 사용되는 활성 실리콘 채널 또는 나노시트(NS)의 수를 조정함으로써 보다 많은 설계 유연성이 제공된다. 예를 들어, PU에 대해서는 1NS, PD에 대해서는 3NS, PG에 대해서는 2NS이다. NMOS 디바이스들은 완전히 분리되고, 이에 따라 독립적으로 튜닝될 수 있다. 적정한 초기 활성 스택 높이를 초래하는 임의의 조합이 가능하다. 이러한 전체 설계 유연성은 매우 유용하다.
이전 설명에서는, 본원에서 이용된 처리 시스템의 특정 기하학적 구조 및 다양한 구성요소들과 공정들의 설명들과 같은 구체적인 상세 사항들이 진술되었다. 하지만, 본원에서의 기술들은 이러한 구체적인 상세사항들을 벗어난 다른 실시예들에서 실시될 수 있다는 것과, 이러한 상세사항들은 설명을 위한 것일 뿐 제한적 의도를 갖는 것이 아님을 이해해야 한다. 본원에서 개시된 실시예들을 첨부 도면들을 참조하여 설명하였다. 마찬가지로, 설명을 위해, 특정 숫자들, 물질들, 및 구성들이 완전한 이해를 제공하기 위해 진술되었다. 하지만, 실시예들은 이러한 특정 상세사항들 없이 실시될 수 있다. 실질적으로 동일한 기능적 구축물들을 갖는 구성요소들은 동일한 참조 문자들로 표시되며, 이에 따라 중복적인 설명은 그 어떠한 것도 생략될 수 있다.
다양한 실시예들을 이해하는 것을 돕기 위해 다양한 기술들이 다수의 개별적 동작들로서 설명되었다. 본 설명의 순서는 이러한 동작들이 반드시 순서 의존적임을 나타내는 것이라고 해석되어서는 안된다. 오히려, 이러한 동작들은 제시 순서로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예와는 상이한 순서로 수행될 수 있다. 추가적인 실시예들에서, 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명된 동작들은 생략될 수 있다.
본원에서 이용된 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 객체를 가리킨다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조물을 포함할 수 있고, 예컨대, 반도체 웨이퍼, 레티클과 같은 기저 기판 구조물, 또는 박막과 같이 기저 기판 구조물 상에 있거나 그 위에 있는 층일 수 있다. 따라서, 기판은 패터닝되거나 또는 패터닝되지 않은, 임의의 특정 기저 구조물, 하위층 또는 상위층으로 한정되지 않으며, 이보다는 이러한 임의의 층 또는 기저 구조물, 및 층들 및/또는 기저 구조물들의 임의의 조합을 포함하는 것으로 구상가능하다. 본 설명은 특정 유형의 기판들을 참조할 수 있지만, 이것은 단지 설명용일 뿐이다.
물론, 본원에서 설명된 상이한 단계들의 논의의 순서는 명료화를 위해 제시되었을 뿐이다. 일반적으로, 이들 단계들은 임의의 적합한 순서로 수행될 수 있다. 추가적으로, 본원에서는 본 발명개시의 상이한 곳들에서 상이한 특징들, 기술들, 구성들 등 각각이 논의될 수 있지만, 본 개념들 각각은 서로 독립적으로 또는 서로 결합되어 실행될 수 있는 것을 의도하는 바이다. 따라서, 본 발명은 많은 상이한 방식들로 구체화되고 살펴봐질 수 있다.
본 발명분야의 당업자는 또한 본 발명의 동일한 목적을 여전히 달성하면서 상술한 기술들의 동작들에 많은 변형들이 취해질 수 있다는 것을 이해할 것이다. 이러한 변형들은 본 발명개시의 범위에 의해 커버되는 것으로 의도된다. 이와 같이, 본 개시의 실시예들에 대한 전술한 설명은 제한적인 것으로 의도되지 않는다. 이보다, 본 발명의 실시예들에 대한 임의의 제한들이 다음의 청구항들에 제시된다.

Claims (20)

  1. 정적 랜덤 액세스 메모리(static random access memory, SRAM)로서,
    기판 상의 복수의 SRAM 비트 셀들을 포함하며,
    각 SRAM 비트 셀은:
    적어도 2개의 NMOS 트랜지스터들 및 적어도 2개의 PMOS 트랜지스터들을 포함하는 적어도 6개의 트랜지스터들 -
    상기 적어도 6개의 트랜지스터들 각각은 게이트들이 상기 적어도 6개의 트랜지스터들의 채널들의 단면 전체를 둘러싼다는 점에서 수평 게이트 올 어라운드(lateral gate-all-around) 트랜지스터들이고,
    상기 적어도 6개의 트랜지스터들은, 상기 기판의 작업 표면을 기준으로 제3 데크가 제2 데크 위에 수직으로 위치되고, 상기 제2 데크가 제1 데크 위에 수직으로 위치되는, 3개의 데크들 내에 위치됨 -;
    상기 제1 데크 내에 위치된 제1 트랜지스터 및 상기 제2 데크 내에 위치된 제2 트랜지스터를 사용하여 형성된 제1 인버터;
    상기 제1 데크 내에 위치된 제3 트랜지스터 및 상기 제2 데크 내에 위치된 제4 트랜지스터를 사용하여 형성된 제2 인버터; 및
    상기 제3 데크 내에 위치된 패스 게이트(pass gate)
    를 포함하는, 정적 랜덤 액세스 메모리.
  2. 제1항에 있어서, 상기 제3 데크는 상기 제1 데크 및 상기 제2 데크로부터 전기적으로 절연되는 것인, 정적 랜덤 액세스 메모리.
  3. 제1항에 있어서, 상기 적어도 6개의 트랜지스터들은 2개의 수직 스택들 - 각 스택이 서로 위아래로 위치된 적어도 3개의 트랜지스터들을 가짐 - 내에 위치되는 것인, 정적 랜덤 액세스 메모리.
  4. 제1항에 있어서, 상기 제1 데크 및 상기 제2 데크 상의 디바이스들의 게이트들 사이에 수평 격리를 제공하는 분리 필라들(separation pillars)을 더 포함하는, 정적 랜덤 액세스 메모리.
  5. 제1항에 있어서, 상기 적어도 6개의 트랜지스터들 중 하나 이상은 2개 이상의 나노 채널들을 포함하는 것인, 정적 랜덤 액세스 메모리.
  6. 제1항에 있어서, 적어도 하나의 트랜지스터는 트랜지스터들의 주어진 스택의 다른 트랜지스터에 비해 더 많은 채널들을 포함하는, 정적 랜덤 액세스 메모리.
  7. 제1항에 있어서, 상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 연결되는 것인, 정적 랜덤 액세스 메모리.
  8. 제1항에 있어서, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력에 연결되는 것인, 정적 랜덤 액세스 메모리.
  9. 제1항에 있어서, 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터는 공통 수직 게이트를 공유하는, 정적 랜덤 액세스 메모리.
  10. 정적 랜덤 액세스 메모리(SRAM)로서,
    기판 상의 복수의 SRAM 비트 셀들을 포함하며,
    각 SRAM 비트 셀은:
    적어도 2개의 NMOS 트랜지스터들 및 적어도 2개의 PMOS 트랜지스터들을 포함하는 적어도 6개의 트랜지스터들 -
    상기 6개의 트랜지스터들 각각은 게이트들이 상기 적어도 6개의 트랜지스터들의 채널들의 단면 전체를 둘러싼다는 점에서 수평 게이트 올 어라운드 트랜지스터들이고,
    상기 적어도 6개의 트랜지스터들은, 상기 기판의 작업 표면을 기준으로 제3 데크가 제2 데크 위에 수직으로 위치되고, 상기 제2 데크가 제1 데크 위에 수직으로 위치되는, 3개의 데크들 내에 위치됨 -;
    상기 제2 데크 내에 위치된 제1 트랜지스터 및 상기 제3 데크 내에 위치된 제2 트랜지스터를 사용하여 형성된 제1 인버터;
    상기 제2 데크 내에 위치된 제3 트랜지스터 및 상기 제3 데크 내에 위치된 제4 트랜지스터를 사용하여 형성된 제2 인버터; 및
    상기 제1 데크 내에 위치된 패스 게이트
    를 포함하는, 정적 랜덤 액세스 메모리.
  11. 제10항에 있어서, 상기 제1 데크 및 상기 제2 데크 상의 디바이스들의 게이트들 사이에 수평 격리를 제공하는 분리 필라들을 더 포함하는, 정적 랜덤 액세스 메모리.
  12. 제10항에 있어서, 상기 적어도 6개의 트랜지스터들 중 하나 이상은 2개 이상의 나노 채널들을 포함하는 것인, 정적 랜덤 액세스 메모리.
  13. 제10항에 있어서, 상기 제3 데크는 상기 제1 데크 및 상기 제2 데크로부터 전기적으로 절연되는 것인, 정적 랜덤 액세스 메모리.
  14. 제10항에 있어서, 상기 적어도 6개의 트랜지스터들은 2개의 수직 스택들 - 각 스택이 서로 위아래로 위치된 적어도 3개의 트랜지스터들을 가짐 - 내에 위치되는 것인, 정적 랜덤 액세스 메모리.
  15. 제10항에 있어서, 적어도 하나의 트랜지스터는 트랜지스터들의 주어진 스택의 다른 트랜지스터에 비해 더 많은 채널들을 포함하는, 정적 랜덤 액세스 메모리.
  16. 제10항에 있어서, 상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 연결되는 것인, 정적 랜덤 액세스 메모리.
  17. 제10항에 있어서, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력에 연결되는 것인, 정적 랜덤 액세스 메모리.
  18. 제10항에 있어서, 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터는 공통 수직 게이트를 공유하는, 정적 랜덤 액세스 메모리.
  19. 기판 상의 정적 랜덤 액세스 메모리(SRAM) 비트 셀을 형성하기 위한 방법으로서,
    적어도 2개의 NMOS 트랜지스터들 및 적어도 2개의 PMOS 트랜지스터들을 포함하는 적어도 6개의 트랜지스터들을 형성하는 단계 - 상기 6개의 트랜지스터들 각각은 게이트들이 상기 적어도 6개의 트랜지스터들의 채널들의 단면 전체를 둘러싼다는 점에서 수평 게이트 올 어라운드 트랜지스터들이고, 상기 적어도 6개의 트랜지스터들은, 상기 기판의 작업 표면을 기준으로 제3 데크가 제2 데크 위에 수직으로 위치되고, 상기 제2 데크가 제1 데크 위에 수직으로 위치되는, 3개의 데크들 내에 위치됨 -;
    상기 제2 데크 내에 위치된 제1 트랜지스터 및 상기 제3 데크 내에 위치된 제2 트랜지스터를 사용하여 형성되는 제1 인버터를 형성하는 단계;
    상기 제2 데크 내에 위치된 제3 트랜지스터 및 상기 제3 데크 내에 위치된 제4 트랜지스터를 사용하여 형성되는 제2 인버터를 형성하는 단계; 및
    상기 제1 데크 내에 위치되는 패스 게이트를 형성하는 단계를 포함하는, 기판 상의 정적 랜덤 액세스 메모리(SRAM) 비트 셀을 형성하기 위한 방법.
  20. 제18항에 있어서, 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터는 공통 수직 게이트를 공유하는, 기판 상의 정적 랜덤 액세스 메모리(SRAM) 비트 셀을 형성하기 위한 방법.
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