KR101531795B1 - ＦｉｎＦＥＴ를 위한 구조 - Google Patents

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Abstract

SRAM 어레이는 핀 라인에 의해 형성된 복수의 FinFET에 의해 형성된다. 각각의 핀 라인은 기판에 형성되고, 핀 라인의 바닥 부분은 분리 영역에 의해 둘러싸이며, 핀 라인의 상위 부분은 분리 영역의 탑 표면 위로 돌출한다. SRAM 어레이의 제1 횡단면도에서, 각각의 핀 라인은 직사각형이다. SRAM 어레이의 제2 횡단면도에서, 각각의 핀 라인의 단자는 테이퍼 형상이다.

Description

ＦｉｎＦＥＴ를 위한 구조{Structure for FinFETs}
본 발명은 반도체 장치에 관한 것이다.
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 더욱 많은 부품들이 주어진 영역 내에 집적될 수 있도록 하는 최소 피처 크기의 반복적인 축소에 기인한다. 그러나, 피처 크기가 더욱 작아질수록 더욱 많은 누설 전류가 야기될 수 있다. 훨씬 작은 전자 장치에 대한 수요가 최근 성장함에 따라, 반도체 장치의 누설 전류를 줄이기 위한 필요성이 성장했다.
상보성 금속 산화막 반도체(complementary metal oxide semiconductor; CMOS) 전계 효과 트랜지스터(FET)에서, 활성 영역은 드레인, 소스, 소스와 드레인 사이에 연결된 채널 영역, 및 채널 영역의 온 오프 상태를 제어하기 위한 채널의 탑 상의 게이트를 포함한다. 게이트 전압이 문턱값 전압보다 큰 경우, 전도 채널이 소스와 드레인 사이에 확립된다. 그 결과, 전자 및 정공이 소스와 드레인 사이에서 이동하게 된다. 반면에, 게이트 전압이 문턱값 전압보다 작은 경우, 이상적으로, 채널은 차단되어 소스와 드레인 사이에 어떠한 전자 또는 정공의 흐름도 없다. 그러나, 반도체 장치가 계속 축소됨에 따라, 단 채널 누설 효과로 인해, 게이트는 채널 영역을 완전히 제어할 수 없고, 특히 게이트로부터 멀리 떨어진 채널 영역의 일부를 완전히 제어할 수 없다. 그 결과, 반도체 장치가 딥 서브 30 나노미터 크기로 크기 조정된 이후에, 종래의 평면 트랜지스터의 대응 쇼트 게이트 길이는 게이트의 불능을 초래할 수 있어 채널 영역을 실질적으로 턴오프 한다.
반도체 기술이 진화함에 따라, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)는 반도체 장치에서 누설 전류를 더욱 줄이기 위한 효과적인 대안으로서 알려졌다. FinFET에서, 드레인, 채널 영역 및 소스를 포함하는 활성 영역은 FinFET가 위치하는 반도체 기판의 표면으로부터 돌출한다. 지느러미 같은 FinFET의 활성 영역은 횡단면도의 형태에 있어서 직사각형이다. 게다가, FinFET의 게이트 구조는 거꾸로된 U와 같이 3개의 측면을 둘러 활성 영역을 둘러싼다. 그 결과, 채널의 게이트 구조의 제어는 더욱 강력하게 된다. 종래의 평면 트랜지스터의 단 채널 누설 효과는 감소된다. 따라서, FinFET가 턴오프 될 때, 게이트 구조는 누설 전류를 줄이도록 채널을 더욱 양호하게 제어할 수 있다.
본 발명의 목적은 FinFET를 위한 구조를 제공하는 것이다.
SRAM 어레이는 핀 라인에 의해 형성된 복수의 FinFET에 의해 형성된다. 각각의 핀 라인은 기판에 형성되고, 핀 라인의 바닥 부분은 분리 영역에 의해 둘러싸이며, 핀 라인의 상위 부분은 분리 영역의 탑 표면 위로 돌출한다. SRAM 어레이의 제1 횡단면도에서, 각각의 핀 라인은 직사각형이다. SRAM 어레이의 제2 횡단면도에서, 각각의 핀 라인의 단자는 테이퍼 형상이다.
본 발명에 따르면, FinFET를 위한 구조를 제공하는 것이 가능하다.
본 개시 및 본 개시의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 실시예에 따른 복수의 FinFET 트랜지스터를 구비한 반도체 장치의 레이아웃 다이어그램을 나타낸다.
도 2는 도 1에 도시된 점선 A-A'에 따라 도 1의 반도체 장치의 횡단면도를 나타낸다.
도 3은 도 1의 선 B-B'에 따라 도 1의 반도체 장치의 횡단면도를 나타낸다.
도 4는 실시예에 따른 FinFET 트랜지스터 어레이의 레이아웃 다이어그램을 나타낸다.
도 5는 다른 실시예에 따른 FinFET 트랜지스터 어레이의 레이아웃 다이어그램을 나타낸다.
도 6은 도 5의 선 C-C'에 따라 도 5의 반도체 장치의 횡단면도를 나타낸다.
도 7은 실시예에 따른 6개 트랜지스터(6T) SRAM 셀의 회로도를 나타낸다.
도 8은 실시예에 따른 2개의 인접 SRAM 셀의 레이아웃 다이어그램을 나타낸다.
도 9는 도 8에 도시된 점선 D-D'에 따라 SRAM 셀의 횡단면도를 더욱 나타낸다.
도 10은 도 8에 도시된 점선 E-E'에 따라 SRAM 셀의 횡단면도를 나타낸다.
도 11은 다른 실시예를 따른 도 8에 도시된 점선 D-D'에 따라 SRAM 셀의 횡단면도를 나타낸다.
도 12는 도 8에 도시된 점선 E-E'에 따라 SRAM 셀의 횡단면도를 나타낸다.
도 13은 실시예에 따른 단일 포트 SRAM 비트 셀의 회로도를 나타낸다.
도 14는 도 13에 도시된 SRAM 셀의 등가 회로를 나타낸다.
도 15는 실시예에 따른 2행 1열을 구비한 SRAM 어레이의 회로도를 나타낸다.
도 16은 도 13에 도시된 SRAM 셀의 레이아웃 다이어그램을 나타낸다.
도 17은 실시예에 따른 2행 2열을 구비한 SRAM 어레이의 레이아웃 다이어그램을 나타낸다.
도 18은 도 17에 도시된 점선 F-F'에 따라 SRAM 셀의 횡단면도를 나타낸다.
도 19는 다른 실시예에 따른 도 13에 도시된 SRAM 셀의 레이아웃 다이어그램을 나타낸다.
도 20은 다른 실시예에 따른 2행 2열을 구비한 SRAM 어레이의 레이아웃 다이어그램을 나타낸다.
도 21은 실시예에 따른 SRAM 셀의 레이아웃 다이어그램을 나타낸다.
도 22는 다른 실시예에 따른 SRAM 셀의 레이아웃 다이어그램을 나타낸다.
도 23은 또 다른 실시예에 따른 SRAM 셀의 레이아웃 다이어그램을 나타낸다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 달리 지시되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 다양한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시될 필요는 없다.
이하에서는 본 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 개시는 폭넓은 다양한 특정한 콘텍스트에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공한다는 것을 이해해야 한다. 설명하는 특정한 실시예들은 본 개시의 실시예를 제조하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 개시의 범위를 한정시키지 않는다.
본 개시는 특정한 콘텍스트 즉, 단자에 테이퍼형을 구비한 핀 전계 효과 트랜지스터(FinFET)의 실시예들에 관하여 기술될 것이다. 하지만 본 개시의 실시예들 또한 다양한 반도체 장치에도 적용될 수 있다. 이하에, 다양한 실시예들이 첨부 도면들을 참조하여 상세하게 설명될 것이다.
도 1은 실시예에 따른 복수의 FinFET 트랜지스터를 구비한 반도체 장치의 레이아웃 다이어그램을 나타낸다. 반도체 장치(100)는 2개의 부분을 포함한다. 제1 부분(102)은 n웰 위에 형성될 수 있다. 제2 부분(104)은 p웰 위에 형성된다. 핀 트랜지스터의 드레인/소스 영역은 일반적으로 드레인/소스 영역이 형성된 웰의 도펀트 유형과는 반대의 도펀트 유형으로 도핑된다는 것을 당업자라면 용이하게 이해할 것이다. 예를 들어, 활성 영역이 형성된 웰이 n형 웰인 경우, 핀 트랜지스터의 드레인/소스 영역은 일반적으로 p형 도핑된다.
도 1에 도시된 바와 같이, 반도체 장치(100)는 제1 부분(102)과 제2 부분(104)에 걸쳐 왼쪽에서 오른쪽으로 평행 확장된 4개의 게이트 영역을 포함할 수 있다. 반도체 장치(100)는 6개의 활성 영역을 포함할 수 있다. 특히, 제1 부분(102)은 3개의 활성 영역을 포함한다. 실시예에 따라, 제1 부분(102)의 활성 영역은 반도체 기판의 표면 위로 돌출하는 핀 형상 구조(도시되지 않았으나 도 2에 예시됨)이다. 도 1에서 도시된 바와 같이, 활성 영역은 평행하게 형성된다. 마찬가지로, 제2 부분(104)은 3개의 활성 영역을 포함한다. 실시예에 따라, 제2 부분(104)의 활성 영역은 반도체 기판의 표면 위로 돌출하는 핀 형상 구조이다. 도 1에서 도시된 바와 같이, 게이트 영역 및 활성 영역은 서로 직교한다. 트랜지스터는 게이트 영역 및 활성 영역의 교차점에 형성된다.
반도체 장치(100)는 게이트 영역 위에 형성된 게이트 콘택(122) 및 게이트 콘택(124)과 같은 다양한 콘택을 더 포함할 수 있다. 도 1에 도시된 게이트 콘택을 포함하는 콘택은 반도체 장치(100)의 상이한 활성 영역에 결합되도록 이용될 수 있다. 실시예에 따라, 콘택은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속 또는 도핑된 반도체와 같은 임의의 수용 가능한 도전 물질을 포함할 수 있다.
도 2는 도 1에 도시된 점선 A-A'에 따라 도 1의 반도체 장치의 횡단면도를 나타낸다. 도 2에 도시된 바와 같이, 기판(202) 위에 형성된 6개의 FinFET가 있을 수 있다. 기판(202)은 실리콘 기판일 수 있다. 대안적으로, 기판(202)은 게르마늄, 화합물 반도체 물질(예컨대, 탄화 규소, 갈륨 비소, 인듐 비소, 인듐 인 등)과 같은 다른 반도체 물질을 포함할 수 있다. 실시예에 따라, 기판(202)은 크리스털린 구조일 수 있다. 다른 실시예에 따라, 기판(202)은 실리콘 온 인슐레이터(silicon on insulator; SOI) 기판일 수 있다.
n웰 영역(212) 및 p웰 영역(214)이 기판(202)에 형성된다. 다시 도 1을 참조하면, 반도체 장치(100)의 제1 부분(102)은 n웰 영역(212) 위에 형성된다. 마찬가지로, 반도체 장치(100)의 제2 부분(104)은 p웰 영역(214) 위에 형성된다. 3개의 핀 구조(242)가 n웰(212) 위에 형성된다. 도 2에 도시된 바와 같이, 각각의 핀 구조는 n웰(212)의 표면으로부터 돌출된다. 핀 구조는 횡단면도의 형태에 있어서 직사각형이다. 게다가, 게이트 전극(232)은 거꾸로된 U와 같이 3개의 측면을 둘러 각각의 핀 구조를 둘러싼다. 핀 구조와 게이트 전극 사이에 형성된 게이트 유전층이 있음을 유념해야 한다. 도 2는 핀 구조가 직사각형 형태인 것으로 도시하였지만, 핀 구조의 측벽은 수직 라인이 아닐 수 있음을 또한 유념해야 한다. 핀 구조는 사다리꼴 형태일 수 있다. 실시예에 따라, 사다리꼴 형태의 바닥 내부 각은 86도보다 크다.
마찬가지로, 3개의 핀 구조(244)가 p웰(214) 위에 형성된다. 도 2에 도시된 바와 같이, 각각의 핀 구조는 p웰(214)의 표면으로부터 돌출된다. 핀 구조는 횡단면도의 형태에 있어서 직사각형이다. 게다가, 게이트 전극(234)은 거꾸로된 U와 같이 3개의 측면을 둘러 각각의 핀 구조를 둘러싼다. 게다가, 게이트 전극(234) 위에 형성된 게이트 콘택(124)이 있을 수 있다.
도 2에 도시된 바와 같이, 핀 구조(예컨대, 핀 구조(242) 및 핀 구조(244))는 분리 영역(222)에 의해 부분적으로 둘러싸인다. 더욱 구체적으로, 핀 구조의 바닥 부분(예컨대, 핀 구조(242)의 바닥 부분)은 분리 영역(222)에 내장된다. 실시예에 따라, 분리 영역(222)은 쉘로우 트렌치 분리(shallow trench isolation; STI) 구조를 이용함으로써 구현될 수 있다.
STI 구조(예컨대, 분리 영역(222))는 포토리소그래피 공정 및 에칭 공정을 포함하는 적합한 기술을 이용함으로써 제조될 수 있다. 특히, 포토리소그래피 공정 및 에칭 공정은 기판(202) 위에 포토레지스트와 같은 공통으로 사용되는 마스크 물질을 증착하고, 마스크 물질을 패턴에 노출하고, 패턴에 따라 기판(202)을 에칭하는 것을 포함할 수 있다. 이런 식으로, 복수의 개구부가 그 결과로 형성될 수 있다. 그리고 나서, 개구부는 STI 구조(예컨대, 분리 영역(222))를 형성하기 위해 절연체로 충진(fill)될 수 있다. 그리고 나서, 화학적 기계적 연마( chemical mechanical polishing; CMP) 공정이 수행되어 유전체의 과도한 부분을 제거하고, 나머지 부분은 분리 영역이 된다.
도 3은 도 1의 선 B-B'에 따라 도 1의 반도체 장치의 횡단면도를 나타낸다. 도 3에서, 게이트 구조(312 및 314)가 핀 라인(306) 위에 형성된다. 게이트 구조(312 및 314)는 각각 게이트 유전체, 게이트 전극 및 유전체 측벽 스페이서를 포함할 수 있다. 게이트 유전체 및 게이트 전극은 기판(202) 상에 연속하여 유전층 및 전극층을 증착하고, 패턴화된 게이트 유전체 및 게이트 전극으로 유전층 및 전극층을 에칭함으로써 형성될 수 있다. 그리고 나서, 유전층은 유전체 측벽 스페이서를 형성하기 위해 컨포멀하게 증착 및 에칭될 수 있다. 당업자는 이러한 구성요소를 형성하는 수용 가능한 물질 및 공정을 용이하게 이해할 것이다.
도 3은 핀 라인(306) 위에 부분적으로 형성된 다른 2개의 게이트 구조(316 및 318)를 더욱 나타낸다. 다시 말해서, 핀 라인(306)의 단자는 게이트 구조(316 및 318)에 각각 내장된다. 다시 도 1을 참조하면, 핀 라인의 끝은 4개의 측면으로부터의 게이트 영역에 의해 둘러싸인다. 도 1에 도시된 바와 같이, 핀 라인의 끝은 게이트 영역에 내장된다. 횡단면도는 내장된 핀 라인의 단자가 테이퍼 형태를 구비한 것으로 도시한다. 보다 구체적으로, 도 3의 횡단면도로부터, 테이퍼 형태의 바닥 내부 각은 83도보다 작다.
도 3에서, 드레인/소스 영역(322)이 형성된다. 드레인/소스 영역(322)은 핀(306)의 드레인/소스 영역에서 개구부를 에칭하고 드레인/소스 영역(322)을 에피택셜 성장시킴으로써 형성될 수 있다. 드레인/소스 영역(322)은 예를 들어, p형 트랜지스터를 위한 실리콘 게르마늄(SiGe) 또는 n형 트랜지스터를 위한 탄화 규소(SiC)를 포함할 수 있지만, 다른 물질이 이용될 수도 있다.
실시예에 따라, FinFET가 p형 트랜지스터인 경우, 드레인/소스 영역(322)의 에피택셜 성장 물질은 SiGe, SiGeC, Ge, Si, III-V 화합물 반도체 물질 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된다. 다른 한편으로는, FinFET가 n형 트랜지스터인 경우, 드레인/소스 영역(322)의 에피택셜 성장 물질은 SiP, SiC, SiPC, Si, III-V 화합물 반도체 물질 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된다.
드레인/소스 영역(322)은 에피택셜 성장 이후에 적절히 도핑될 수 있거나, 성장 동안에 인 시츄(in situ) 도핑될 수 있다. 드레인/소스 영역(322)이 형성된 이후에, 추가적인 측벽 스페이서가 게이트 구조(예컨대, 게이트 구조(312))의 측벽 상에 형성될 수 있다. 스페이서는 기판(202) 위에 유전층을 컨포멀하게 증착하고 에칭함으로써 형성될 수 있다.
반도체 장치는 기판(202) 및 핀(306) 위에 형성된 층간 절연층(도시되지 않음)을 더 포함할 수 있다. 층간 절연층은 예컨대 화학적 기계적 연마(chemical mechanical polish; CMP)에 의해 게이트 구조의 탑 표면으로 평탄화된다. 콘택 개구부가 에칭되고, 도전 물질은 콘택 개구부에 그리고 층간 절연층 위에 증착된다.
도전 물질은 콘택(332)을 형성하도록 콘택 개구부에 도전 물질을 남기면서, 예컨대 화학적 기계적 연마(CMP)에 의해 층간 절연층의 탑 표면으로 평탄화된다. 에칭 및 증착은 각각 임의의 수용 가능한 에칭 공정 및 증착 공정에 의한 것일 수 있다.
콘택(332)은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속 또는 도핑된 반도체와 같은 임의의 수용 가능한 도전 물질을 포함할 수 있다. 게다가, 장벽층(도시되지 않음)이 도전 물질과 층간 절연층 사이에 형성될 수 있고, 에칭 정지층(도시되지 않음)이 층간 절연층 아래의 기판(202) 위에 형성될 수 있다. 당업자는 이러한 구성요소를 형성하는데 이용되는 적합한 공정 및 물질을 용이하게 이해할 것이다.
테이퍼 형상 핀 단자를 구비하는 것의 유리한 특징은, 테이퍼 형상 핀 단자가 핀 끝과 더미 게이트 전극(예컨대, 게이트 (316 및 318)) 사이의 전기장의 감소를 돕는다는 것이다. 그 결과로, FinFET는 균일한 특성을 갖는다. 이러한 균일한 특성은 FinFET의 기능 및 속도의 향상을 돕는다.
도 4는 실시예에 따른 FinFET 트랜지스터 어레이의 레이아웃 다이어그램을 나타낸다. FinFET 트랜지스터 어레이(400)는 2개의 트랜지스터 셀, 즉 트랜지스터 셀(402) 및 트랜지스터 셀(404)을 포함한다. 도 4의 각각의 트랜지스터 셀은 도 1에 도시된 반도체 장치(100)와 유사하므로, 본 명세서에서 더욱 상세히 기술되지 않는다. 도 4의 핀 라인은 인접한 트랜지스터 셀 사이에 계속 이어지지 않음을 유념해야 한다. 상이한 FinFET 트랜지스터 간의 분리를 더욱 향상시키기 위해서, 핀 라인은 인접한 트랜지스터 셀 내로 확장되지 않는다. 대신에, 핀 라인은 더미 게이트(예컨대, 더미 게이트(412, 414, 416 및 418))에서 정지한다.
핀 라인이 p웰 상에 n형 트랜지스터를 형성할 때 더미 게이트(예컨대, 더미 게이트(412, 414, 416 및 418))는 접지에 결합될 수 있음을 더욱 유념해야 한다. 다른 한편으로는, 핀 라인이 n웰 상에 p형 트랜지스터를 형성할 때 더미 게이트는 고 전압 전위에 결합될 수 있다.
도 5는 다른 실시예에 따른 FinFET 트랜지스터 어레이의 레이아웃 다이어그램을 나타낸다. FinFET 트랜지스터 어레이는 2개의 트랜지스터 셀, 즉 트랜지스터 셀(502) 및 트랜지스터 셀(504)을 포함한다. 도 5의 각각의 트랜지스터 셀은, 각각의 트랜지스터 셀의 핀 라인의 끝이 더미 게이트에 내장되지 않는 것을 제외하면, 도 4에 도시된 트랜지스터 셀과 유사하다. 대신에, 핀 라인은 게이트 영역 밖으로 확장되어 부동 노드를 형성한다. 도 1에 도시된 핀 라인과 비교하면, 도 5에 도시된 핀 라인 구조는 게이트 유전체 브레이크 다운 문제를 방지하는데 도움을 준다. 그 결과로, FinFET의 신뢰성이 향상된다.
도 6은 도 5의 선 C-C'에 따라 도 5의 반도체 장치의 횡단면도를 나타낸다. 도 6의 횡단면도는, 각각의 트랜지스터 셀의 핀 라인의 단자가 더미 게이트에 내장되지 않는 것을 제외하면, 도 3에 도시된 횡단면도와 유사하다. 도 6에 도시된 바와 같이, 핀 라인의 단자(예컨대, 단자(612, 614 및 616))는 테이퍼 형상이다. 게다가, 게이트 구조(예컨대, 게이트 구조(622, 624, 626 및 628))가 핀 라인의 측벽 상에 형성되지 않는다. 대신에, 게이트 구조는 핀 라인의 탑 표면 위에 형성된다.
도 7은 실시예에 따른 6개 트랜지스터(6T) SRAM 셀의 회로도를 나타낸다. SRAM 셀(700)은 풀업 p형 금속 산화막 반도체(PMOS) 트랜지스터(PU1) 및 풀다운 n형 금속 산화막 반도체(NMOS) 트랜지스터(PD1)에 의해 형성된 제1 인버터를 포함한다. SRAM 셀(700)은 풀업 PMOS 트랜지스터(PU2) 및 풀다운 NMOS 트랜지스터(PD2)에 의해 형성된 제2 인버터를 더 포함한다. 더욱이, 제1 인버터 및 제2 인버터 모두는 전압 버스(VCC) 및 접지 전위(VSS) 사이에 결합된다.
도 7에 도시된 바와 같이, 제1 인버터 및 제2 인버터는 교차 결합된다. 즉, 제1 인버터는 제2 인버터의 출력부에 연결된 입력부를 갖는다. 마찬가지로, 제2 인버터는 제1 인버터의 출력부에 연결된 입력부를 갖는다. 제1 인버터의 출력부는 저장 노드(storage node; SN)로 언급된다. 마찬가지로, 제2 인버터의 출력부는 저장 노드(SNB)로 언급된다. 일반적인 동작 모드에서, 저장 노드(SN)는 저장 노드(SNB)와 반대 논리 상태에 있다. 2개의 교차 결합된 인버터를 이용함으로써, SRAM 셀(700)은 래치 구조를 이용한 데이터를 유지할 수 있어서 저장된 데이터는 리프레시 사이클을 적용하지 않으면 손실되지 않을 것이다.
6T SRAM 셀을 이용하는 SRAM 어레이(도시되지 않음)에서, 셀은 행과 열로 정렬된다. SRAM 어레이의 열은 비트 라인 쌍, 즉 제1 비트 라인(BL) 및 제2 비트 라인(BLB)에 의해 형성된다. 게다가, SRAM 어레이의 셀은 각각의 비트 라인 쌍 사이에 배치된다. 도 7에 도시된 바와 같이, SRAM 셀(700)은 비트 라인(BL)과 비트 라인(BLB) 사이에 위치된다.
도 7에 도시된 바와 같이, SRAM 셀(700)은 비트 라인(BL)과 제1 인버터의 출력부 사이에 연결된 제1 패스 게이트 트랜지스터(PG1)를 더 포함한다. SRAM 셀(700)은 비트 라인(BLB)과 제2 인버터의 출력부 사이에 연결된 제2 패스 게이트 트랜지스터(PG2)를 더 포함한다. 제1 패스 게이트 트랜지스터(PG1) 및 제2 패스 게이트 트랜지스터(PG2)의 게이트는 워드 라인(WL)에 연결된다.
도 7의 회로도에 도시된 바와 같이, 트랜지스터(PU1, PU2)는 p형 트랜지스터이다. 트랜지스터(PU1 및 PU2)는 평면 p형 전계 효과 트랜지스터(PFET), p형 핀 전계 효과 트랜지스터(FinFET) 등과 같은 다양한 p형 트랜지스터에 의해 구현될 수 있다. 트랜지스터(PD1, PD2, PG1 및 PG2)는 n형 트랜지스터이다. 트랜지스터(PD1, PD2, PG1 및 PG2)는 평면 n형 전계 효과 트랜지스터(NFET), n형 FinFET 등과 같은 다양한 n형 트랜지스터에 의해 구현될 수 있다.
동작 시에, 패스 게이트 트랜지스터(PG1 및 PG2)가 비활성이면, SRAM 셀(700)은 저장 노드(SN 및 SNB)에서 무기한으로 상보성 값을 유지할 것이다. 교차 결합된 인버터 쌍의 각각의 인버터는 서로의 입력부를 구동하기 때문에, 저장 노드에서 전압을 유지하는 것이다. 이러한 상황은 전력이 SRAM으로부터 제거될 때까지, 또는 기록 사이클이 수행되어 저장 노드의 저장된 데이터를 변경할 때가지 안정 상태를 유지할 것이다.
기록(WRITE) 동작 동안에, 비트 라인(BL 및 BLB)은 SRAM 셀(700) 내에 기록될 새로운 데이터에 따라 반대 논리 값으로 설정된다. 예를 들어, SRAM 기록 동작에서, SRAM 셀(700)의 데이터 래치에 저장된 논리 상태 "1"은 BL을 "0"으로 BLB를 "1"로 설정함으로써 리셋될 수 있다. 행 디코더(도시되지 않음)로부터의 이진 코드에 응답하여, WRITE 동작으로 진행하기 위해 데이터 래치가 선택되도록 SRAM 셀(700)의 패스 게이트 트랜지스터에 결합된 워드 라인이 어서트(assert)된다.
SRAM 셀(700)이 선택된 이후에, 제1 패스 게이트 트랜지스터(PG1) 및 제2 패스 게이트 트랜지스터(PG2)는 모두 턴온된다. 그 결과, 저장 노드(SN 및 SNB)는 BL 및 BLB에 각각 연결된다. 더욱이, 데이터 래치의 저장 노드(SN)는 BL을 "0"으로 함으로써 방전되고, 데이터 래치의 다른 저장 노드는 BLB를 "1"로 함으로써 충전된다. 그 결과, 새로운 데이터 논리 "0"이 SRAM 셀(700) 내에 래치된다.
읽기(READ) 동작에서, SRAM 셀(700)의 BL 및 BLB 모두는 SRAM 셀(700)이 위치된 메모리 뱅크의 동작 전압과 거의 동일한 전압으로 미리 충전된다. 행 디코더로부터의 이진 코드에 응답하여, READ 동작으로 진행하기 위해 데이터 래치가 선택되도록 SRAM 셀(700)의 제1 패스 게이트 트랜지스터(PG1) 및 제2 패스 게이트 트랜지스터(PG2)에 결합된 워드 라인이 어서트된다.
READ 동작 동안에, 턴온된 패스 게이트 트랜지스터(PG1 및 PG2)를 통해, 논리 "0"을 저장한 저장 노드에 결합된 한 비트 라인은 하위 전압으로 방전된다. 그 동안에, 다른 비트 라인의 미리 충전된 전압을 유지하는데, 왜냐하면 다른 비트 라인과 논리 "1"을 저장한 저장 노드 사이에 어떠한 방전 경로가 존재하지 않기 때문이다. BL과 BLB 간의 차동 전압(대략 50 내지 100 mV 범위에 있음)은 감지 증폭기(도시되지 않음)에 의해 검출된다. 더욱이, 감지 증폭기는 차동 전압을 증폭하고, 데이터 버퍼를 경유하여 메모리 셀의 논리 상태를 보고한다.
도 8은 실시예에 따른 2개의 인접 SRAM 셀의 레이아웃 다이어그램을 나타낸다. 당업자에게 공지된 바와 같이, 셀(예컨대, SRAM 셀(802 및 804))이 어레이를 형성하도록 함께 정렬될 때, 셀 레이아웃은 보다 높은 패킹 밀도를 가능하게 하기 위해서 뒤집히거나 회전될 수 있다. 종종 셀 경계 또는 축으로 셀을 뒤집거나 원래 셀에 인접하게 뒤집힌 셀을 놓음으로써, 공통 노드 및 접속부가 결합되어 패킹 밀도를 증가시킬 수 있다.
도 8의 바닥 부분은 실시예에 따른 도 7에 도시된 SRAM 셀의 레이아웃 다이어그램을 나타낸다. 도 8에 도시된 바와 같이, 4개의 활성 영역이 존재할 수 있고, 활성 영역 각각은 핀 라인에 의해 형성된다. 활성 영역은 SRAM 셀(802)의 폭을 걸쳐 도 8에 도시된 y 방향에 평행하게 확장된다. 도 8의 바닥 부분은 4개의 게이트 영역을 더욱 나타낸다. 게이트 영역은 SRAM 셀(802)의 길이를 따라 도 8에 도시된 x 방향에 평행하게 확장된다. 게다가, 핀 라인은 레이아웃 다이어그램에서 게이트 영역에 직교한다. 트랜지스터는 게이트 영역 및 핀 라인의 교차점에 형성된다. 도 8에 도시된 바와 같이, SRAM 셀의 6개의 트랜지스터는 상이한 교차점에서 형성된다. 예를 들어, 제1 패스 게이트 트랜지스터(PG1)는 PG1으로 표기된 게이트 영역과 제1 핀 라인 사이의 교차점에 형성된다.
SRAM 셀(802)을 가로지르는 2개의 수직 점선은 기판의 p형 웰과 기판의 n형 웰 사이의 경계를 나타내고, 여기에서 각각의 핀 트랜지스터가 형성된다. 핀 트랜지스터의 드레인/소스 영역은 일반적으로 드레인/소스 영역이 형성된 웰의 도펀트 유형과는 반대의 도펀트 유형으로 도핑된다는 것을 당업자라면 용이하게 이해할 것이다. 예를 들어, 활성 영역이 형성된 웰이 n형 웰인 경우, 핀 트랜지스터의 드레인/소스 영역은 일반적으로 p형 도핑된다.
도 8 도시된 바와 같이, 트랜지스터(PG1 및 PD1)의 활성 영역은 p형 웰에 형성된다. 그 결과, 이러한 트랜지스터는 n형 트랜지스터이다. 트랜지스터(PU1 및 PU2)의 활성 영역은 n형 웰에 형성된다. 그 결과, 이러한 트랜지스터는 p형 트랜지스터이다. 트랜지스터(PD2 및 PG2)의 활성 영역은 p형 웰에 형성된다. 유사하게, 이러한 트랜지스터는 n형 트랜지스터이다.
도 8 도시된 바와 같이, 단일 게이트 영역은 트랜지스터(PD1 및 PU1)의 게이트로서 이용된다. 다른 단일 게이트 영역은 트랜지스터(PD2 및 PU2)의 게이트로서 이용된다. 이런 식으로, 각각의 단일 게이트 영역은 각각 2개의 트랜지스터의 게이트를 전기적으로 결합한다. 도 8에서, 단일 게이트 영역은 패스 게이트 트랜지스터(PG1) 전용이다. 다른 단일 게이트 영역은 패스 게이트 트랜지스터(PG2) 전용이다. 그러나, 패스 게이트 트랜지스터(PG1)에 전용인 단일 게이트 영역은 셀 경계 너머로 확장될 수 있어서 게이트 영역은 인접 SRAM 셀(도시되지 않음)에 의해 공유될 수 있음을 당업자는 이해해야 하며, 패스 게이트 트랜지스터(PG2)에 대한 게이트 영역의 경우에도 그러하다.
다양한 콘택 및 이들의 대응하는 상호접속 비아가 SRAM 셀(802) 내의 구성요소들을 결합하도록 이용될 수 있다. 비아 및 게이트 콘택을 통해, 워드 라인 콘택(WL)은 패스 게이트 트랜지스터(PG1)의 게이트에 결합될 수 있고, 다른 워드 라인 콘택(WL)은 패스 게이트 트랜지스터(PG2)의 게이트에 결합될 수 있다. 마찬가지로, 비트 라인 콘택(BL)은 패스 게이트 트랜지스터(PG1)의 드레인에 결합되고, 상보성 비트 라인 콘택(BLB)은 패스 게이트 트랜지스터(PG2)의 드레인에 결합된다.
전원 콘택(VCC)은 풀업 트랜지스터(PU1)의 소스에 결합되고, 다른 전원 콘택(VCC)은 풀업 트랜지스터(PU2)의 소스에 결합된다. 접지 콘택(VSS)은 풀다운 트랜지스터(PD1)의 소스에 결합되고, 다른 접지 콘택(VSS)은 풀다운 트랜지스터(PD2)의 소스에 결합된다. 저장 노드 콘택(SN)은 트랜지스터(PG1)의 소스와 트랜지스터(PD1 및 PU1)의 드레인을 함께 결합한다. 다른 저장 노드 콘택(SNB)은 트랜지스터(PG2)의 소스와 트랜지스터(PD2 및 PU2)의 드레인을 함께 결합한다.
SRAM 셀(804)은 복제 셀이지만, SRAM 셀(802)의 탑에서 X축으로 뒤집혔다. 공통 피처(BL, VCC, 및 VSS)는 공간을 절약하기 위해 결합된다. 따라서, 2개의 셀은 셀 경계 영역 2배보다 적은 공간을 가득 메운다. N웰은 Y 방향으로 조합 및 확장되고, P웰도 그러하다.
도 8은 p웰 영역에서, 2개의 인접한 SRAM 셀에 의해 공유되는 연속 핀 라인을 더욱 나타낸다. 반대로, n웰 영역에서, 불연속 핀 라인이 이용되어 트랜지스터를 형성한다. 예를 들어, SRAM 셀(802)의 PU1 및 SRAM 셀(804)의 PU1은 2개의 상이한 핀 라인에 의해 형성된다. 보다 구체적으로, SRAM 셀(802)에서, PU1은 불연속 핀 라인과 그 대응하는 게이트 영역 사이의 교차점에 형성된다. PU1의 제1 드레인/소스 영역은 콘택을 통해 VCC에 결합된다. PU1의 제2 드레인/소스 영역은 저장 노드(SN)에 결합된다.
도 9는 도 8에 도시된 점선 D-D'에 따라 SRAM 셀의 횡단면도를 더욱 나타낸다. 도 9에 도시된 바와 같이, 핀 라인(814)의 횡단면도는, 각각의 핀 라인(예컨대, 핀 라인(PG, 더미, PU 및 PD))이 직사각형임을 도시한다. 핀의 상위 부분은 분리 영역(812)의 탑 표면 위로 돌출한다. 더욱이, 게이트 영역은 3개의 측면을 둘러 핀 라인의 상위 부분을 둘러싼다. 그 결과, 게이트 구조는 누설 전류를 줄이도록 채널을 더욱 양호하게 제어할 수 있다.
도 9는 각각의 핀 라인이 횡단면도에서 직사각형인 것으로 도시하였지만, 동작 및 처리 변화로 인해, 핀 라인은 사다리꼴 형태와 같은 약간 상이한 형태일 수 있음을 유념해야 한다. 실시예에 따라, 핀 라인이 사다리꼴 형태이면, 사다리꼴 형태의 바닥 내부 각은 86도보다 크다. 도 9에 도시된 핀 라인의 높이는 제1 STI 깊이로 정의됨을 더욱 유념해야 한다. 제1 STI 깊이의 상세한 정의는 도 10에 관하여 이하에 기술될 것이다.
도 10은 도 8의 점선 E-E'에 따라 SRAM 셀의 횡단면도를 나타낸다. 도 10의 횡단면도는, 복수의 버트 콘택(butt contact)이 이용되어 드레인/소스 영역의 콘택과 더미 게이트 구조를 결합하는 것을 제외하면, 도 3에 도시된 횡단면도와 유사하다. 게다가,핀 라인의 높이는 제2 STI 깊이로 정의된다. 실시예에 따라서, 도 9에 도시된 제1 STI 깊이와 도 10에 도시된 제2 STI 깊이 간의 비는 대략 1.3과 동일하다.
도 11은 다른 실시예를 따른 도 8에 도시된 점선 D-D'에 따라 SRAM 셀의 횡단면도를 나타낸다. 핀 라인은 2개의 부분에 의해 형성된다. 각각의 핀은 바닥 사다리꼴의 탑에 적층된 상위 직사각형을 포함한다. 실시예에 따라서, 사다리꼴 영역의 바닥 내부 각은 대략 86 도 내지 대략 90 도에 이르는 범위에 있다.
도 11에 도시된 핀 형상은 단지 예일 뿐, 특허청구의 범위를 지나치게 제한하지 않아야 한다는 것을 유념해야 한다. 본 발명분야의 당업자는 많은 변화, 대안, 및 수정을 이해할 것이다. 예를 들어, 처리 및 동작 변화로 인해, 상위 부분 또는 바닥 부분 중 어느 하나는 사다리꼴 또는 직사각형과 유사한 형태일 수 있다. 당업자는 형태에 있어서 작은 변화를 갖는 핀 구조가 본 개시의 범위 내에 포함되도록 완전히 의도됨을 이해할 것이다.
도 11에 도시된 바와 같이, 핀 라인의 상위 부분의 높이는 제3 STI 깊이로 정의된다. 마찬가지로, 핀 라인의 높이는 제4 STI 깊이로 정의된다. 실시예에 따라서, 제4 STI 깊이와 제3 STI 깊이 간의 비는 대략 2와 동일하다. 넓은 바닥 사다리꼴을 구비하는 것의 한가지 유리한 특징은 FinFET의 웰 저항력이 개선되는데, 왜냐하면 바닥 직사각형의 넓은 폭이 웰 저항력을 줄이는데 도움을 주기 때문이다.
실시예에 따라, 더욱 양호한 트랜지스터 문턱값 조정을 달성하기 위해서, 안티 펀치 스루(anti-punch through) 및 웰 분리, 상위 직사각형의 상위 부분 및 바닥 사다리꼴의 상위 부분은 상이한 도핑 농도를 가질 수 있다. 예를 들어, 직사각형의 상위 부분은 직사각형의 상위 부분 보다 높은 도핑 농도를 가질 수 있다.
도 12는 도 8에 도시된 점선 E-E'에 따라 SRAM 셀의 횡단면도를 나타낸다. 도 12의 횡단면도는 도 10에 도시된 횡단면도와 유사하므로, 본 명세서에서 더욱 상세히 기술되지 않는다. 도 12에 도시된 바와 같이, 핀 라인의 높이는 제5 STI 깊이로 정의된다. 실시예에 따라서, 도 11에 도시된 제4 STI 깊이와 도 12에 도시된 제5 STI 깊이 간의 비는 대략 1.3과 동일하다.
도 13은 실시예에 따른 단일 포트 SRAM 비트 셀의 회로도를 나타낸다. 셀은 풀업 트랜지스터(PU1 및 PU2), 풀다운 트랜지스터(PD1 및 PD2), 패스 게이트 트랜지스터(PG1 및 PG2), 및 더미 트랜지스터(더미-1 및 더미-2)를 포함한다. 회로도에 도시된 바와 같이, 트랜지스터(PU1, PU2, 더미-1 및 더미-2)는 평면 p형 전계 효과 트랜지스터(PFET) 또는 p형 핀 전계 효과 트랜지스터(FinFET)와 같은 p형 트랜지스터이고, 트랜지스터(PD1, PD2, PG1 및 PG2)는 평면 n형 전계 효과 트랜지스터(NFET) 또는 n형 FinFET와 같은 n형 트랜지스터이다.
풀업 트랜지스터(PU1)와 풀다운 트랜지스터(PD1)의 드레인은 함께 결합되고, 풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD2)의 드레인은 함께 결합된다. 트랜지스터(PU1 및 PD1)는 데이터 래치를 형성하기 위해 트랜지스터(PU2 및 PD2)와 교차 결합된다. 트랜지스터(PU1 및 PD1)의 게이트는 함께 트랜지스터(PU2 및 PD2)의 드레인에 결합되고, 트랜지스터(PU2 및 PD2)의 게이트는 함께 트랜지스터(PU1 및 PD1)의 드레인에 결합된다. 풀업 트랜지스터(PU1 및 PU2)의 소스는 전력 전압(Vdd)에 결합되고, 풀다운 트랜지스터(PD1 및 PD2)의 소스는 접지 전압(Vss)에 결합된다.
데이터 래치의 저장 노드(N1)은 패스 게이트 트랜지스터(PG1)를 통해 비트 라인(BL)에 결합되고, 저장 노드(N2)는 패스 게이트 트랜지스터(PG2)를 통해 상보성 비트 라인(BLB)에 결합된다. 저장 노드(N1 및 N2)는 대개 반대 논리 레벨(논리 하이 또는 논리 로우)에 있는 상보성 노드이다. 패스 게이트 트랜지스터(PG1 및 PG2)의 게이트는 워드 라인(WL)에 결합된다. 더미 트랜지스터(더미-1)의 소스 및 게이트는 함께 저장 노드(N1)에 결합되고, 더미 트랜지스터(더미-2)의 소스 및 게이트는 함께 저장 노드(N2)에 결합된다. 더미 트랜지스터(더미-1 및 더미-2)의 드레인은 부동으로 도시되었지만, 인접 셀에 있는 각각의 더미 트랜지스터에 결합될 수 있다.
도 14는 도 13에 도시된 SRAM 셀의 등가 회로를 나타낸다. 도 13에 도시된 교차 결합된 인버터는 2개의 인버터로 교체될 수 있다. 도 14에 도시된 바와 같이, 제1 인버터의 출력부는 제2 인버터의 입력부에 결합된다. 마찬가지로, 제2 인버터의 출력부는 제1 인버터의 입력부에 결합된다. 그로써, SRAM 셀의 논리 상태는 신뢰성 있게 유지될 수 있다.
도 15는 실시예에 따른 2행 1열을 구비한 SRAM 어레이의 회로도를 나타낸다. SRAM 어레이(1500)는 2개의 SRAM 셀을 포함한다. 각각의 SRAM 셀은 도 14에 도시된 SRAM 셀과 유사한 구조를 가지므로, 불필요한 반복을 피하기 위해 더욱 상세히 기술되지 않는다.
도 16은 도 13에 도시된 SRAM 셀의 레이아웃 다이어그램을 나타낸다. 도 16에서, 활성 영역은 트랜지스터(PG1 및 PD1)의 구성요소를 형성하기 위해 p형 웰에서 셀의 폭에 걸쳐 확장되고, 유사하게, 다른 활성 영역은 트랜지스터(PG2 및 PD2)의 구성요소를 형성하기 위해 p형 웰에서 셀의 폭에 걸쳐 확장된다. 마찬가지로, n형 웰에서, PU1 및 더미 1이 제1 핀 라인 및 2개의 게이트 영역 사이의 교차점에서 각각 형성된다. 더미 1의 소스 및 게이트는 함께 저장 노드(SN)에 결합된다. 더미 1의 드레인은 부동으로 도시되었지만, 인접 셀에 있는 각각의 더미 트랜지스터에 결합될 수 있다. 유사하게, PU2 및 더미 2는 제2 핀 라인과 2개의 게이트 영역 사이의 교차점에서 각각 형성된다. 더미 2의 소스 및 게이트는 함께 저장 노드(SNB)에 결합된다. 더미 2의 드레인은 부동으로 도시되었지만, 인접 셀에 있는 각각의 더미 트랜지스터에 결합될 수 있다.
도 17은 실시예에 따른 2행 2열을 구비한 SRAM 어레이의 레이아웃 다이어그램을 나타낸다. 도 17의 각각의 SRAM 셀은 도 16에 도시된 SRAM 셀(1600)과 유사하므로, 본 명세서에서 더욱 상세히 기술되지 않는다. SRAM 어레이(1700)는 SRAM 셀의 2행 2열을 구비한다. 도 17에 도시된 바와 같이, 더미 트랜지스터는 교대 방식으로 SRAM 어레이에 형성된다. 특히, 한 SRAM 셀의 더미 트랜지스터는 그 인접 SRAM 셀의 더미 트랜지스터에 대칭이다. 다시 말해서, SRAM 어레이의 더미 트랜지스터는 인접 셀 간의 보더를 따른 미러 이미지이다.
도 17은 SRAM 어레이의 패스 게이트 트랜지스터 및 풀다운 트랜지스터가 연속 핀 라인에 의해 형성되는 것을 더욱 나타낸다. 다시 말해서, 연속 핀 라인은 SRAM 셀의 어레이 도처에 확장된다. 그에 반해서, SRAM 어레이의 풀업 트랜지스터는 불연속 핀 라인에 의해 형성된다. 다시 말해서, 불연속 핀 라인은 SRAM 셀의 어레이 도처에 확장될 수 없다. 연속 핀 라인을 구비하는 것의 한가지 유리한 특징은, 연속 핀 라인이 분리 영역에 의해 방해받지 않고 다수의 SRAM 셀에 걸쳐 확장될 수 있다는 것이다. 이러한 구성은 어레이 레이아웃의 균일성을 향상시킬 수 있어서, 활성 영역, 특히 작은 기술 노드에서 FinFET 활성 영역을 위한 핀의 형성시에 발생할 수 있는 리소그래피 문제를 피할수 있다.
도 17은 대칭 방식으로 형성된 더미 트랜지스터를 더욱 나타낸다. 대칭 방식으로 정렬된 더미 트랜지스터를 구비하는 것의 한가지 유리한 특징은, 2개의 인접한 SRAM 셀의 비트 라인에서 결합 커패시턴스가 더욱 양호하게 균형을 이룬다는 것이다. 이러한 균형된 결합 커패시턴스는 SRAM 어레이의 기능 및 속도의 추가의 향상을 돕는다. 게다가, 도 17에 도시된 대칭 방식으로 정렬된 더미 트랜지스터는 동작 속도, 셀 매칭, 최소 동작 전압 등과 같은 다른 SRAM 전기적 특성의 향상을 돕는다.
도 18은 도 1에 도시된 점선 F-F'에 따라 SRAM 셀의 횡단면도를 나타낸다. 도 18의 횡단면도는 도 6에 도시된 횡단면도와 유사하므로, 본 명세서에서 더욱 상세히 기술되지 않는다.
도 19는 다른 실시예에 따른 도 13에 도시된 SRAM 셀의 레이아웃 다이어그램을 나타낸다. 도 19의 레이아웃 다이어그램은, p형 웰에서의 트랜지스터가 2개의 활성 영역에 의해 형성되는 것을 제외하면, 도 17의 레이아웃 다이어그램과 유사하다. 도 19에서, 2개의 활성 영역은 트랜지스터(PG1 및 PD1)의 구성요소를 형성하기 위해 p형 웰에서 셀의 폭에 걸쳐 확장되고, 유사하게, 2개의 활성 영역은 트랜지스터(PG2 및 PD2)의 구성요소를 형성하기 위해 p형 웰에서 셀의 폭에 걸쳐 확장된다. 다양한 수정이 적합한 구성요소를 커버 및/또는 콘택하도록 확장된 콘택 및 게이트에 행해질 수 있다. 2개의 활성 영역에 의해 형성된 트랜지스터(PG1, PD1, PD2 및 PG2)를 구비하는 것의 한가지 유리한 특징은, 각각의 트랜지스터의 채널 폭이 효과적으로 두 배가 될 수 있어 각각의 트랜지스터의 구동 능력을 증가시킬 수 있다는 것이다.
도 20은 다른 실시예에 따른 2행 2열을 구비한 SRAM 어레이의 레이아웃 다이어그램을 나타낸다. 도 20의 SRAM 어레이(2000)의 레이아웃 다이어그램은, p형 웰에서의 트랜지스터가 2개의 핀 라인에 의해 형성되는 것을 제외하면, 도 17에 도시된 SRAM 어레이(1700)의 레이아웃 다이어그램과 유사하다. 2개의 핀 라인을 구비하는 것의 한가지 유리한 특징은, 각각의 트랜지스터의 채널 폭이 증가되어 SRAM 어레이의 기능 및 속도가 그 결과 향상될 수 있다는 것이다.
도 21은 실시예에 따른 SRAM 셀의 레이아웃 다이어그램을 나타낸다. 도 7을 다시 참조하면, SRAM 셀(700)은 제1 VSS 라인, 제2 VSS 라인, 제1 비트 라인(BL), 제2 비트 라인(BLB), 및 전원 라인(VCC)을 포함할 수 있다. 도 21에서, 앞서 기술된 5개의 라인은 제2 상호접속층(M2)에 형성된다. 보다 구체적으로, 이 5개의 라인(즉, VSS1, BL, VCC, BLB 및 VSS2)은 도 21에 도시된 y축에 평행하게 확장된다.
도 7에서, SRAM 셀(700)은 제1 워드 라인 및 그 대응하는 랜딩 패드를 더 포함한다. 도 21에 도시된 바와 같이, 제1 워드 라인 및 랜딩 패드는 제1 상호접속층(M1)에 형성된다. 게다가, 복수의 비아(Via1)가 이용되어 제1 상호접속층(M1)의 회로와 제2 상호접속층(M2)의 회로를 결합한다.
도 22는 다른 실시예에 따른 SRAM 셀의 레이아웃 다이어그램을 나타낸다. 도 22의 레이아웃 다이어그램은, 랜딩 패드, VSS 라인, Vdd 라인, 비트 라인이 제1 상호접속층(M1)에 형성되고, 워드 라인이 제2 상호접속층(M2)에 형성되는 것을 제외하면 도 21의 레이아웃 다이어그램과 유사하다. 게다가, 도 22는 제1 상호접속층(M1)과 콘택 사이에 형성된 복수의 비아(Via0)가 있을 수 있음을 도시한다.
도 23은 또 다른 실시예에 따른 SRAM 셀의 레이아웃 다이어그램을 나타낸다. 도 23의 레이아웃 다이어그램은, VSS 전력 메시(power mesh)가 이용되어 SRAM 셀의 기능과 속도를 더욱 향상시키는 것을 제외하면, 도 22의 레이아웃 다이어그램과 유사하다. 도 23에 도시된 바와 같이, VSS 전력 메시는 제2 상호접속층(M2)에 형성된다.
본 개시의 실시예 및 이에 관한 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다.
또한, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다.
102: 제1 부분 104: 제2 부분
122, 124: 게이트 콘택 202: 기판
212: n웰 영역 214: p웰 영역
222: 분리 영역 232: 게이트 전극
242, 244: 핀 구조 306: 핀 라인
312, 314, 316, 318: 게이트 구조 322: 드레인/소스 영역
402, 404, 502, 504: 트랜지스터 셀

Claims (9)

  1. 장치에 있어서,
    기판 내에 형성된 분리 영역;
    상기 기판 내에 형성된 핀 라인으로서,
    상기 핀 라인은 제1 트랜지스터를 형성하기 위해 제1 게이트 전극 구조에 의해 둘러싸이고,
    상기 핀 라인의 단부는 테이퍼 형상이며,
    제1 횡단면도 - 상기 제1 횡단면도는 상기 핀 라인의 길이 방향을 따라 횡단하는 단면도임 - 에서, 상기 핀 라인의 단부의 바닥 내부 각은 83도보다 작고,
    제2 횡단면도 - 상기 제2 횡단면도는 상기 핀 라인의 폭 방향을 따라 횡단하는 단면도임 - 에서, 상기 핀 라인은 바닥 사다리꼴 부분 및 상기 바닥 사다리꼴 부분의 상부 상에 적층된 직사각형 부분을 포함하는 2단 핀 구조를 갖고,
    상기 핀 라인은, 상기 제1 트랜지스터의 제1 드레인/소스 영역과 제2 드레인/소스 영역 사이에 연결된 채널을 포함하는 것인, 상기 핀 라인; 및
    더미 트랜지스터를 형성하기 위해 상기 핀 라인의 단부를 둘러싸되 상기 핀 라인의 수평 표면 상에 적어도 부분적으로 랜딩하는(land) 제2 게이트 전극
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 핀 라인의 단부는 상기 제2 게이트 전극 내에 내장되는 것인, 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 드레인/소스 영역, 상기 제2 드레인/소스 영역 및 상기 채널은 p형 FinFET를 형성하고,
    상기 제1 드레인/소스 영역과 상기 제2 드레인/소스 영역의 에피택셜 성장 물질은 SiGe, SiGeC, Ge, Si, III-V 화합물 반도체 물질들 및 이들의 임의의 조합들로 구성된 그룹으로부터 선택되는 것인, 장치.
  5. 제1항에 있어서,
    상기 제1 드레인/소스 영역, 상기 제2 드레인/소스 영역 및 상기 채널은 n형 FinFET를 형성하고,
    상기 제1 드레인/소스 영역과 상기 제2 드레인/소스 영역의 에피택셜 성장 물질은 SiP, SiC, SiPC, Si, III-V 화합물 반도체 물질들 및 이들의 임의의 조합들로 구성된 그룹으로부터 선택되는 것인, 장치.
  6. 제1항에 있어서,
    상기 제2 횡단면도에서, 상기 핀 라인의 바닥 내부 각은 86도보다 큰 것인, 장치.
  7. 시스템에 있어서,
    제1 메모리 셀의 제1 풀다운 트랜지스터와 제1 패스 게이트 트랜지스터, 및 제2 메모리 셀의 제3 풀다운 트랜지스터와 제3 패스 게이트 트랜지스터에 의해 공유되는 제1 연속 핀 라인;
    상기 제1 메모리 셀의 제2 풀다운 트랜지스터와 제2 패스 게이트 트랜지스터, 및 상기 제2 메모리 셀의 제4 풀다운 트랜지스터와 제4 패스 게이트 트랜지스터에 의해 공유되는 제2 연속 핀 라인;
    상기 제1 메모리 셀과 상기 제2 메모리 셀의 풀업 트랜지스터를 위한 복수의 불연속 핀 라인들을 포함하고,
    상기 불연속 핀 라인은 풀업 트랜지스터를 형성하기 위해 제1 게이트 전극 구조에 의해 둘러싸이고,
    상기 불연속 핀 라인의 단부는 테이퍼 형상이고,
    제1 횡단면도 - 상기 제1 횡단면도는 상기 불연속 핀 라인의 길이 방향을 따라 횡단하는 단면도임 - 에서, 상기 불연속 핀 라인의 단부의 바닥 내부 각은 83도보다 작고,
    제2 횡단면도 - 상기 제2 횡단면도는 상기 불연속 핀 라인의 폭 방향을 따라 횡단하는 단면도임 - 에서, 상기 불연속 핀 라인은 바닥 사다리꼴 부분 및 상기 바닥 사다리꼴 부분의 상부 상에 적층된 직사각형 부분을 포함하는 2단 핀 구조를 갖고,
    제2 게이트 전극은 더미 트랜지스터를 형성하기 위해 상기 불연속 핀 라인의 단부를 둘러싸되 상기 불연속 핀 라인의 수평 표면 상에 적어도 부분적으로 랜딩하는 것인, 시스템.
  8. 제7항에 있어서,
    상기 불연속 핀 라인의 제1 단부는 전압 전위에 결합되고,
    상기 불연속 핀 라인의 제2 단부는 상기 제2 게이트 전극 내에 내장되는 것인, 시스템.
  9. 메모리 셀에 있어서,
    제1 인버터로서,
    제1 불연속 핀 라인 상에 형성되는 제1 p형 풀업 트랜지스터(PU); 및
    제1 n형 풀다운 트랜지스터(PD)를 포함하고, 상기 제1 PU 및 상기 제1 PD는 제1 횡단면도 - 상기 제1 횡단면도는 상기 불연속 핀 라인의 폭 방향을 따라 횡단하는 단면도임 - 에서, 바닥 사다리꼴 부분 및 상기 바닥 사다리꼴 부분의 상부 상에 적층된 직사각형 부분을 포함하는 2단 핀 구조를 갖고, 상기 제1 PU는 상기 제1 PD와 직렬로 연결되며, 상기 제1 PD는 제1 연속 핀 라인 상에 형성되는 것인, 상기 제1 인버터;
    상기 제1 인버터에 교차 결합된 제2 인버터로서,
    2단 핀 구조를 구비한 제2 PU - 상기 제2 PU는 제2 불연속 핀 라인 상에 형성됨 -; 및
    2단 핀 구조를 구비한 제2 PD - 상기 제2 PD는 제2 연속 핀 라인 상에 형성됨 - 를 포함하고, 상기 제2 PU는 상기 제2 PD와 직렬로 연결되는 것인, 상기 제2 인버터;
    2단 핀 구조를 구비한 제1 패스 게이트 트랜지스터 - 상기 제1 패스 게이트 트랜지스터는 상기 제1 인버터와 제1 비트 라인 사이에 결합되고, 상기 제1 패스 게이트 트랜지스터는 상기 제1 연속 핀 라인 상에 형성됨 -;
    2단 핀 구조를 구비한 제2 패스 게이트 트랜지스터 - 상기 제2 패스 게이트 트랜지스터는 상기 제2 인버터와 제2 비트 라인 사이에 결합되고, 상기 제2 패스 게이트 트랜지스터는 상기 제2 연속 핀 라인 상에 형성됨 -;
    상기 제1 인버터에 결합된 제1 더미 장치 - 상기 제1 더미 장치는 상기 제1 불연속 핀 라인의 단부를 둘러싸되 상기 제1 불연속 핀 라인의 수평 표면 상에 적어도 부분적으로 랜딩함 - ; 및
    상기 제2 인버터에 결합된 제2 더미 장치 - 상기 제2 더미 장치는 상기 제2 불연속 핀 라인의 단부를 둘러싸되 상기 제2 불연속 핀 라인의 수평 표면 상에 적어도 부분적으로 랜딩함 - 를 포함하고,
    상기 제1 및 제2 불연속 핀 라인들의 단부들은 테이퍼 형상이고,
    제2 횡단면도 - 상기 제2 횡단면도는 상기 불연속 핀 라인의 길이 방향을 따라 횡단하는 단면도임 - 에서, 상기 불연속 핀 라인들의 바닥 내부 각은 83도보다 작은 것인, 메모리 셀.
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