KR100799101B1 - 핀 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 소자의 리텐션 타임을 확보하면서 문턱 전압 감소를 최소화하는데 적합한 핀 트랜지스터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 핀 트랜지스터 제조 방법은 반도체 기판의 소자분리막을 선택적으로 식각하여 볼록 형상의 핀 활성 영역을 형성하는 단계; 빔-라인 이온 주입 후 플라즈마 이온 주입을 진행하여 상기 핀 활성 영역의 내부에 채널 영역을 형성하는 단계; 상기 핀 활성 영역의 측벽 및 상부에 게이트 절연막을 형성하는 단계; 및 상기 핀 활성 영역의 모든 표면을 덮도록 게이트 전극을 형성하는 단계를 제공하며, 이에 따라 본 발명은 핀 트랜지스터의 채널은 3차원 구조를 갖고 있기 때문에 기존의 빔-라인 이온 주입 공정만을 사용하여 이온 주입에 한계가 있으므로, 이러한 한계를 극복하기 위하여 플라즈마 이온 주입과 빔-라인 이온 주입 공정을 차례로 진행한다. 이 때, 플라즈마 도핑과 빔-라인 이온 주입 공정 순서는 바뀌어도 무방하며, 따라서, 플라즈마 이온 주입을 진행하여 핀 트랜지스터 채널 영역에 대한 균일성을 확보할 수 있고, 빔-라인 이온 주입을 진행하여 핀 탑영역의 전계 집중에 따른 문턱 전압 감소를 억제할 수 있다.
문턱 전압, 전계 집중, 빔-라인 이온 주입, 플라즈마 이온 주입

Description

핀 트랜지스터 제조 방법{METHOD FOR MANUFACTURING FIN TRANSISTOR}
도 1은 종래 기술에 따른 핀 트랜지스터 구조를 도시한 단면도,
도 2는 종래 기술에 따른 핀 트랜지스터를 나타낸 TEM 사진,
도 3은 본 발명의 실시예를 부연 설명하기 위한 제1그래프,
도 4는 본 발명의 실시예를 부연 설명하기 위한 제2그래프,
도 5는 본 발명의 실시예를 나타낸 레이 아웃도,
도 6a 내지 도 6d는 본 발명의 실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도,
* 도면의 주요 부분에 대한 부호의 설명
61 : 반도체 기판 62 : 패드 산화막
63 : 패드 질화막 64 : 소자분리막
65 : 활성 영역 66 : 핀 마스크
67 : 채널 영역 68 : 게이트 절연막
69 : 게이트 전도막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 핀 트랜지스터 제조 방법에 관한 것이다.
디바이스의 디자인 룰(Design Rule)이 슈링크(Shrink)됨에 따라서 디바이스 구동을 위한 충분한 데이타 리텐션 타임(Data Retention Time)을 얻는 것이 어려워지고 있으며, 이러한 단점을 보완한 핀 트랜지스터 셀 구조가 차세대 구조로 각광받고 있다.
또한, 나노스케일(Nanoscale) DRAM 셀 트랜지스터에 있어서, 우수한 On-Off 특성 및 높은 동작 전류(High Drive Current), 높은 패킹 밀도(High Packing Density) 등의 특성에 의하여 핀 트랜지스터가 기존의 플래너(Planar) 트랜지스터를 대체할 기술로 기대된다.
도 1은 종래 기술에 따른 핀 트랜지스터 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하고, 소자분리막(12)에 의해 활성 영역(13)이 정의된다. 핀 구조의 활성 영역(13)의 표면을 따라 게이트 절연막(14)을 형성한다.
계속해서, 핀 트랜지스터의 활성 영역(13)의 측벽과 상부 표면 상에 게이트 절연막(14)이 형성되며, 게이트 절연막(14) 상에 핀 활성 영역(13)의 양쪽 측벽과 상부를 덮는 게이트 전극(15)이 형성된다.
핀 트랜지스터에서 채널(16)은 게이트 전극(15) 아래에 정의되는데, 게이트 전극(15)이 핀 활성 영역(13)의 양쪽 측벽과 상부를 덮고 있으므로, 핀 구조의 트랜지스터에서의 채널(16)은 3채널(3-Channel)이 된다.
도 2는 종래 기술에 따른 핀 트랜지스터를 나타낸 TEM 사진이다.
도 2를 참조하면, 핀 활성 영역(13)에 채널 형성용 빔-라인 이온 주입이 진행된 것으로, 핀 활성 영역의 탑 코너 영역에 균일한 채널이 형성되지 않아, 탑 코너에서 문턱 전압이 감소하는 것을 알 수 있다.
상술한 바와 같이 핀 구조를 형성한 후, 채널 형성을 위한 이온 주입 공정에서 기존의 빔-라인(Beam-Line) 이온 주입을 적용하면, 핀 활성 영역의 상부에 집중적으로 이온 주입이 되므로, 핀 활성 영역 상부 영역에는 핀 채널 도핑 프로파일이 두껍게 형성되는 반면, 측벽부에는 핀 활성 영역 상부와 대비하여 도핑 프로파일이 얇게 형성된다. 따라서, 핀 채널에 도핑 프로파일을 균일하게(Uniform) 형성하기 힘들다.
또한, 기존의 11B/49BF2을 사용하는 경우 채널의 문턱 전압을 증가시키기 어렵다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자의 리텐션 타임을 확보하면서 문턱 전압 감소를 최소화하는데 적합한 핀 트랜지스 터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 핀 트랜지스터 제조 방법은 반도체 기판의 소자분리막을 선택적으로 식각하여 볼록 형상의 핀 활성 영역을 형성하는 단계, 빔-라인 이온 주입 후 플라즈마 이온 주입을 진행하여 상기 핀 활성 영역의 내부에 채널 영역을 형성하는 단계, 상기 핀 활성 영역의 측벽 및 상부에 게이트 절연막을 형성하는 단계, 및 상기 핀 활성 영역의 모든 표면을 덮도록 게이트 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예를 부연 설명하기 위한 제1그래프이다.
도 3을 참조하면, (A)는 깊이에 따른 이불화보론(BF2)의 농도 변화를 나타낸 것이고, (B)는 깊이에 따른 클러스터 보론(B10H14)의 농도 변화를 나타낸 그래프이다.
먼저 (A)를 살펴보면, A는 일반적인 이온 주입, B는 900℃의 온도에서 10초간 이온 주입, C는 1000℃의 온도에서 10초간 이온 주입을 나타낸 것이고, (B)를 살펴보면, A는 일반적인 이온 주입, B는 900℃의 온도에서 10초간 이온 주입, C는 1000℃의 온도에서 10초간 이온 주입을 진행한 것을 나타낸 것으로, (A)의 BF2 에 비해 (B)의 B10H14의 경우 확산(Diffusion)이 덜 되며, 이상적인 프로파일을 보여준다.
또한, B10H14은 플로린(Fluorine)을 함유하지 않았으므로, 전체적으로 기존의 도펀트인 BF2 비하여 활성화비(Activation Ratio)가 증가되기 때문에, 핀 트랜지스터의 가장 큰 단점 중에 하나인 문턱 전압의 타겟팅(Targeting)에도 도움이 된다.
또한, 기존 도펀트에 비하여 질량(Mass)가 5∼20배 증가되어지므로, 비정질층의 형성이 적은 도즈에서도 가능하며, 이로 인하여 채널링을 억제시킬 수 있고, 도펀트의 주입양을 1/20으로 줄여줄 수 있기 때문에 양산성에도 큰 장점이 있다.
예컨대, 깊이가 40∼60㎚ 일 때 두 그래프를 비교하면, (A)에 비해 (B)의 보론 농도가 더 낮은 것을 알 수 있다. 따라서, (A)의 BF2 에 비해 확산이 덜 되므로, 이온 주입의 도펀트 양을 감소시킬 수 있고, 정션의 보론양이 감소하므로 전계 집중을 완화한다. 또한, 채널의 턴온을 방지하는데 더 유리하므로 결과적으로 소자의 리프레시(tREF)를 개선한다.
도 4는 본 발명의 실시예를 부연 설명하기 위한 제2그래프이다.
도 4를 참조하면, A는 B10H14를 5keV의 이온 주입 에너지로 1E13의 도펀트 농도를 갖을 때 시트 저항을 나타낸 것이고, B는 BF2를 5keV의 이온 주입 에너지로 1E14의 도펀트 농도를 갖을 때 시트 저항을 나타낸 것으로써, A와 B 모두 온도가 증가할수록 저항 값이 작아지는 특성이 있다.
또한, B10H14가 BF2에 비해 깊이에 따른 저항 값이 더 작으므로, 접합 깊이는 더 얇다. 또한, 저항 값이 작아 확산이 덜 되므로, 채널 도펀트로 사용하기에 더 좋다.
도 5는 본 발명의 실시예를 나타낸 레이 아웃도이다.
도 5를 참조하면, 반도체 기판(51)에 소자분리막(52)을 형성하여 활성 영역(53)을 정의한다. 이어서, 반도체 기판(51) 상에 핀펫 구조를 형성하기 위한 핀 마스크(54)를 형성한다.
도 5에서 설명한 레이 아웃도를 바탕으로 본 발명에 따른 핀 트랜지스터 제조 방법을 알아보기로 한다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 핀 트랜지스터 제조 방법을 나타낸 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(61)의 소정 영역 상에 패드 산화막(62) 및 패드 질화막(63)을 차례로 형성하고, 소자분리 공정(Isolation)을 진행하여 소자분리막(64)을 형성한다.
소자분리 공정은 먼저, 반도체 기판(61) 상에 패드 산화막(62) 및 패드 질화막(63)을 차례로 형성한다. 이어서, 패드 질화막(63) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 포토레지스트 패턴을 사용한 노광 및 현상 공정을 진행하 여 패드 질화막(63)을 식각한다.
계속해서, 포토레지스트 패턴을 스트립하고, 식각된 패드 질화막(63)을 소자분리마스크(Iso Mask)로 사용하여 패드 산화막(62) 및 반도체 기판(61)을 차례로 식각하여 트렌치(Trench)를 형성한다.
이어서, 반도체 기판(61) 전면에 트렌치 갭필 절연막을 증착하여 트렌치를 매립한 후, 패드 질화막(63)이 드러나는 타겟으로 평탄화 공정(CMP)을 진행하여 소자분리막(64)을 형성한다. 소자분리막(64)을 형성함에 따라 반도체 기판(61)의 활성 영역(65)이 정의된다. 이하, 활성 영역(65)을 핀 활성 영역으로 나타낸다.
도 6b에 도시된 바와 같이, 왼쪽 도면은 도 5의 레이아웃도에서 A∼A' 방향으로 절취한 단면도이고, 오른쪽 도면은 B∼B' 방향으로 절취한 단면도이다.
왼쪽과 오른쪽 도면을 함께 참조하면, 패드 질화막(63) 상에 핀을 형성하기 위하여 핀 마스크(Fin Mask, 66) 공정을 진행한 후 패드 질화막(63) 및 패드 산화막(62)을 선택적으로 식각한다. 이어서, 식각된 핀 마스크(66)를 사용하여 소자분리막(64)의 소정 깊이(d)를 식각하여 핀 활성 영역(65)의 양측면을 드러낸다.
한편, 소자분리막(62)을 형성하기 위한 갭필 절연막(Gap Fill Dielectric)으로 HDP(High Density Plasma)막 또는 HARP(High Aspect Ratio Plasma)막을 사용하는 경우 반도체 기판(61)을 기준으로 500∼3000Å 두께를 불산 딥(Dip) 공정을 통해 식각한다.
도 6c에 도시된 바와 같이, 핀 마스크(66)를 이온주입베리어로 사용하여 핀 활성 영역(65)에 대해 채널 형성용 이온 주입을 진행한다.
채널 형성용 이온 주입은 두 단계로 나누어서 진행하며, 제1단계는 빔-라인 (Beam-line)이온 주입을 이용하여 클러스터 보론(예컨대, B10H14 또는 B18H22)을 주입하며 이 때, 틸트각(θ)은 0∼7°의 범위로 진행한다.
이어서, 제2단계는 플라즈마 도핑(Plasma Doping)을 이용하여 BF3 또는 B2H6 가스를 주입한다. 소스/드레인 영역은 핀 마스크(66)와 패드 질화막(63)이 이온주입베리어 역할을 하기 때문에, 로컬 채널 이온 주입이 되어, 핀 활성 영역(65) 내부에 채널 영역(67)이 형성된다. 채널 형성용 이온 주입시 빔-라인 이온 주입과 플라즈마 도핑의 순서는 그 순서가 바뀌어도 무방하다.
자세히 알아보면, 빔-라인 이온 주입은 30∼250KeV의 이온 주입 에너지, 1E12∼5E13 atoms/cm3 의 임플란트 도즈량으로 0∼7°의 틸트각을 갖는 범위에서 진행한다.
이어서, 플라즈마 도핑은, 300V∼40kV의 전압을 인가하여, 1E12∼5E13 atoms/cm3 의 임플란트 도즈량으로 진행한다.
상기와 같이, 채널 형성용 이온 주입을 위해 빔-라인 이온 주입과 플라즈마 도핑을 결합하여 적용함으로써, 플라즈마 도핑을 이용하여 3차원 핀 트랜지스터 채널 이온 주입의 도핑 프로파일을 균일하게 진행할 수 있고, 핀 활성 영역의 탑 코너에서의 전계 집중에 의한 문턱 전압 감소 억제를 방지하기 위하여 빔-라인 이온주입을 이용하여 핀 탑 영역에 이온 주입을 진행한다.
따라서, 핀 채널 측벽 도즈를 탑 영역보다 낮출 수 있으므로 핀 채널에 이온 주입되어지는 이온의 총 도즈를 감소시킬 수 있다. 이러한 플라즈마 도핑과 빔-라인 이온 주입을 동시에 진행함으로써, 소자의 리프레시 개선 효과를 얻을 수 있다.
이어서, 열처리를 실시하여 주입된 이온을 활성화시킬 수 있다.
도 6d에 도시된 바와 같이, 포토레지스트 스트립 공정(Strip)을 이용하여 핀 마스크(66)를 제거한다.
다음으로, 인산 용액(H3PO4)을 이용하여 패드 질화막(63)을 제거하고, 불산 용액(HF)을 이용한 딥 공정을 통하여 패드 산화막(62)을 제거한다.
이어서, 반도체 기판(61)에 대해 게이트 산화 공정(Gate Oxidation)을 진행하여 게이트 절연막(68)을 형성한다. 게이트 산화 공정은 저압라디컬산화공정(Low Pressure Radical Oxidation)은 O2/H2 가스를 사용하여, 1∼50Torr의 압력, 500∼1000℃의 온도 범위에서 진행된다.
또한, 수 eV 이하의 플라즈마 산화 공정을 사용하여 O2, Ar 가스를 주입하여 100∼700℃의 온도 범위에서 게이트 절연막(68)을 형성한다.
상기와 같은 게이트 산화 공정을 통해, 핀 활성 영역(65)의 탑 코너 라운딩을 개선한다.
계속해서, 게이트 절연막(68) 상에 게이트 전도막(69)을 형성한다. B-B' 방향으로 절취한 오른쪽 단면도를 참조하면, 게이트 절연막(68) 및 반도체 기판(61)을 모두 둘러싸는 구조로 게이트 전도막(69)이 형성된다.
도면에 도시하지는 않았지만, DRAM 스킴을 사용하여 핀 트랜지스터를 완성한 다.
상술한 바와 같이, 본 발명은 빔-라인 이온 주입과 플라즈마 도핑의 장점을 결합한다. 먼저, 플라즈마 도핑을 이용하여 3차원 핀 트랜지스터 채널 형성을 위한 보론 이온 주입을 통하여 도핑 프로파일을 균일하게 진행한 후, 핀 활성 영역의 탑 코너에서 전계 집중에 의한 문턱 전압 감소 억제 방지하기 위해 이온 주입을 이용하여 핀 활성 영역의 탑 코너에 이온 주입을 진행한다.
따라서, 핀 채널의 측벽 도즈를 탑 코너 영역보다 낮출 수 있으므로, 핀 트랜지스터에 이온 주입되어지는 이온 총 도즈를 감소시킬 수 있다. 이러한 플라즈마 도핑과 이온 주입을 동시에 진행함으로써, tREF의 개선 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 핀 트랜지스터의 채널은 3차원 구조를 갖고 있기 때문에 기존의 빔-라인(Beam line) 이온 주입 공정만을 사용하여 이온 주입에 한계가 있으므로, 이러한 한계를 극복하기 위하여 플라즈마 도핑과 빔-라인 이온 주입 공정을 차례로 진행한다. 이 때, 플라즈마 이온 주입과 빔-라인 이온 주입 공정 순서는 바 뀌어도 무방하다.
따라서, 플라즈마 이온 주입을 진행하여 핀 트랜지스터 채널 영역에 대한 균일성을 확보할 수 있고, 빔-라인 이온 주입을 진행하여 핀 탑영역의 전계 집중에 따른 문턱 전압 감소를 억제할 수 있다.

Claims (15)

  1. 반도체 기판의 소자분리막을 선택적으로 식각하여 볼록 형상의 핀 활성 영역을 형성하는 단계;
    빔-라인 이온 주입 후 플라즈마 이온 주입을 진행하여 상기 핀 활성 영역의 내부에 채널 영역을 형성하는 단계;
    상기 핀 활성 영역의 측벽 및 상부에 게이트 절연막을 형성하는 단계; 및
    상기 핀 활성 영역의 모든 표면을 덮도록 게이트 전극을 형성하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마 이온 주입은, 도펀트로 보론계 가스를 사용하는 핀 트랜지스터 제조 방법.
  3. 제2항에 있어서,
    상기 보론계 가스는, BF3 또는 B2H6를 사용하는 핀 트랜지스터 제조 방법.
  4. 제2항에 있어서,
    상기 플라즈마 이온 주입은 300V∼40kV의 전압을 인가하고, 1E12∼5E13 atoms/cm3 의 임플란트 도즈량으로 진행하는 핀 트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 빔-라인 이온 주입은,
    도펀트로 B10H14 또는 B18H22을 사용하는 핀 트랜지스터 제조 방법.
  6. 제5항에 있어서,
    상기 빔-라인 이온 주입은, 30∼250KeV의 이온 주입 에너지를 인가하고, 1E12∼5E13 atoms/cm3 의 임플란트 도즈량으로 진행하는 핀 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 빔-라인 이온 주입은, 0∼7°의 틸트각을 갖는 범위에서 진행하는 핀 트랜지스터 제조 방법.
  8. 제1항에 있어서,
    상기 소자분리막은, 표면으로부터 500∼3000Å 두께 식각하는 핀 트랜지스터 제조 방법.
  9. 제8항에 있어서,
    상기 소자분리막은, 불산 딥 공정으로 선택적으로 식각하는 핀 트랜지스터 제조 방법.
  10. 제1항에 있어서,
    상기 게이트 절연막은,
    저압라디컬산화(Low Pressure Radical Oxidation)로 형성하는 핀 트랜지스터 제조 방법.
  11. 제10항에 있어서,
    상기 저압라디컬산화는,
    O2/H2 가스를 사용하며, 1∼50Torr의 압력, 500∼1000℃의 온도 범위에서 진행하는 핀 트랜지스터 제조 방법.
  12. 제1항에 있어서,
    상기 게이트 절연막은,
    플라즈마 산화로 형성하는 핀 트랜지스터 제조 방법.
  13. 제12항에 있어서,
    상기 플라즈마 산화는,
    O2, Ar 가스를 주입하여 100∼700℃의 온도 범위에서 진행하는 핀 트랜지스터 제조 방법.
  14. 제1항에 있어서,
    상기 빔-라인 이온 주입 및 플라즈마 이온 주입을 진행하여 상기 핀 활성 영역의 내부에 채널 영역을 형성하는 단계는,
    열처리를 실시하여 주입된 이온을 활성화하는 단계를 더 포함하는 핀 트랜지 스터 제조 방법.
  15. 제14항에 있어서,
    상기 핀 활성 영역의 내부에 채널 영역을 형성하는 단계는,
    상기 플라즈마 이온 주입, 상기 빔-라인 이온 주입의 순서로 진행하는 핀 트랜지스터 제조 방법.
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