KR20050003295A - 반도체 소자의 문턱 전압 조절 영역 형성방법 - Google Patents
반도체 소자의 문턱 전압 조절 영역 형성방법 Download PDFInfo
- Publication number
- KR20050003295A KR20050003295A KR1020030044015A KR20030044015A KR20050003295A KR 20050003295 A KR20050003295 A KR 20050003295A KR 1020030044015 A KR1020030044015 A KR 1020030044015A KR 20030044015 A KR20030044015 A KR 20030044015A KR 20050003295 A KR20050003295 A KR 20050003295A
- Authority
- KR
- South Korea
- Prior art keywords
- threshold voltage
- region
- device isolation
- ion implantation
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 38
- 238000005468 ion implantation Methods 0.000 claims abstract description 33
- 239000002019 doping agent Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 230000001105 regulatory effect Effects 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 문턱 전압 조절 영역 형성방법에 관한 것으로서, 특히 반도체 기판에서 소자 분리막 사이의 활성 영역만 오픈되는 포토레지스트 패턴을 형성하며 문턱 전압 조절용 도펀트를 1차 이온 주입(틸트 각도 없이)하고, 포토레지스트 패턴을 리트렉션시켜 소자 분리막 사이의 활성 영역과 함께 소자 분리막의 에지 영역이 일부 오픈되도록 한 후에 문턱 전압 조절용 도펀트를 2차 이온 주입(틸트 각도 있음)하여 문턱 전압 조절 영역을 형성한다. 따라서 본 발명은 1, 2차 문턱 전압 조절용 이온 주입 공정을 실시하되, 1차는 틸트 각도없이 2차는 틸트 각도를 주어 공정을 진행하기 때문에 STI 소자 분리막 에지 코너에서 문턱 전압 조절용 도펀트가 아웃-디퓨전에 의해 감소되는 것을 보상하여 트랜지스터의 전 채널 영역이 동일한 문턱 전압을 유지할 수 있어 전류 구동 능력을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 형성방법에 관한 것으로서, 특히 트랜지스터의 문턱 전압(threshold voltage, Vt)을 조절하기 위한 이온 주입 공정시 트랜지스터의 채널 영역에서 균일한 프로파일(profile)을 확보할 수 있는 반도체 소자의 문턱 전압 조절 영역 형성방법에 관한 것이다.
반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술에서, 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 즉, STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 갭필산화막을 증착하고서 화학적기계적연마(CMP: Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.
한편, STI 소자 분리막을 제조한 후에 추가로 웰(well) 이온 주입 공정, 문턱전압(Vt) 조절용 이온 주입 및 필드 정지(field stop)용 이온 주입 공정이 따로 진행되었다. 그런데 문턱 전압 조절용 이온 주입시 문턱 전압 조절용 도펀트로서 보론(boron) 등의 p형 도펀트를 이온 주입하게 되는데, 후속 열 공정에 의해 STI 소자 분리막의 에지 코너 부근에 주입된 보론 이온이 쉽게 아웃-디퓨전(out-diffusion)되어 빠져나가면서 트랜지스터의 문턱 전압이 감소하는 경향을 보이게 되고 이로 인해 문턱 전압의 불균일에 의하여 트랜지스터의 전류 구도 능력이 떨어지는 문제점이 있었다.
본 발명의 목적은 STI 소자 분리막 에지 코너에서 문턱 전압 조절용 도펀트가 아웃-디퓨전에 의해 감소되는 것을 방지하고자 두 차례에 걸쳐 문턱 전압 조절용 이온 주입 공정을 실시함으로써 트랜지스터의 전 채널 영역이 동일한 문턱 전압을 유지할 수 있도록 하여 전류 구동 능력을 향상시킬 수 있는 반도체 소자의 문턱 전압 조절 영역 형성방법을 제공하는데 있다.
도 1 내지 도 8은 본 발명에 따른 반도체 소자의 문턱 전압 조절 영역 형성방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 12 : 패드 산화막
14 : 하드 마스크막 16 : 트렌치
18a : 소자 분리막 20 : 포토레지스트 패턴
20a : 디스컴 또는 베이킹된 포토레지스트 패턴
22 : 문턱 전압 조절 영역
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 문턱 전압 조절 영역을 형성하는 방법에 있어서, 반도체 기판에 반도체 소자의 활성 영역과 비활성 영역을 정의하는 소자 분리막을 형성하는 단계와, 소자 분리막 사이의 활성 영역만오픈되도록 하며 문턱 전압 조절용 도펀트를 1차 이온 주입하는 단계와, 소자 분리막 사이의 활성 영역과 함께 소자 분리막의 에지 영역이 일부 오픈되도록 하며 문턱 전압 조절용 도펀트를 2차 이온 주입하여 문턱 전압 조절 영역을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 8은 본 발명에 따른 반도체 소자의 문턱 전압 조절 영역 형성방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하면 본 발명의 일 실시예에 따른 제조 공정은 다음과 같다. 우선 본 발명의 핵심 공정인 문턱 전압 조절용 이온 주입 공정을 진행하기에 앞서 도 1 내지 도 5를 참조하여 반도체 소자의 STI 소자 분리 공정을 진행한다.
도 1에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)에 50Å∼200Å 두께의 패드 산화막(SiO2)(12)과 500Å∼2000Å두께의 하드 마스크(hard mask)막으로서 실리콘 질화막(Si3N4)(14)을 순차적으로 적층한다.
그리고 도 2에 도시된 바와 같이 STI 마스크를 이용한 건식 식각 공정으로 하드 마스크막(14) 및 패드 산화막(12)을 패터닝하고 패터닝된 막들에 의해 드러나는 기판을 1500Å∼5000Å의 깊이로 식각해서 트렌치(16)를 형성한다.
그 다음 도 3에 도시된 바와 같이, 상기 결과물에 화학기상증착법(CVD: Chemical Vapor Deposition) 또는 고밀도 플라즈마 방법(HDP: High DensityPlasma)으로 트렌치내에 갭필 산화막(18)을 3000Å∼10000Å의 두께로 매립한다.
이어서 도 4에 도시된 바와 같이, 화학기계적연마(CMP)로 하드 마스크(14) 상부의 갭필 산화막(18)이 제거되도록 그 표면을 연마한다. 연마된 갭필 산화막은 도면 부호 18a로 표시하면서 이 막은 이후 소자 분리막으로 사용된다.
그리고나서 인산 용액을 이용하여 하드 마스크막(14)을 제거하고 세정 공정으로 패드 산화막(12)을 제거함으로써 도 5와 같이 실리콘 기판(10)에 소자의 활성 영역과 비활성 영역을 정의하는 STI형 소자분리막(18a)이 형성된다.
이와 같은 STI 소자 분리막 제조 공정이 완료되면 본 발명은 도 6 내지 도 8과 같이 문턱 전압(Vt) 조절용 이온 주입 공정을 진행하게 된다.
도 6에 도시된 바와 같이, 사진 공정을 진행하여 소자 분리막(18a)사이의 활성 영역, 바람직하게는 트랜지스터의 전 채널 영역이 오픈되는 포토레지스트 패턴(20)을 형성한다. 그리고 포토레지스트 패턴(20)에 의해 드러난 기판에 문턱 전압(Vt) 조절용 도펀트, 예컨대 p형 도펀트로서 보론(B), BF, 또는 BF2를 1차 이온 주입한다. 이때 1차 이온 주입은 0°각도로 하며 1.0E13∼2.5E13의 도우즈량과 10KeV∼80KeV의 에너지 조건으로 진행한다.
그 다음 도 7에 도시된 바와 같이, 디스컴(descum) 공정을 실시하여 1차 이온 주입 공정에 사용된 포토레지스트 패턴을 리트렉션(retraction)(20a)시킨다. 리트렉션된 포토레지스트 패턴(20a)에 의해 소자 분리막(18a) 사이의 활성 영역과 함께 소자 분리막(18a)의 에지 코너 영역이 일부 오픈된다. 이와 같이 본 발명은 문턱 전압 조절용 도펀트의 아웃-디퓨전을 감소하기 위한 1, 2차의 이온 주입 공정시 1차 공정인 끝난 후에 디스컴 등의 공정으로 포토레지스트 패턴을 리트렉션(20a)시켜 2차 이온 주입 공정에 사용하기 때문에 2차 이온 주입을 위한 별도의 사진 공정을 생략할 수 있다.
그 다음 본 발명은 이렇게 리트렉션된 포토레지스트 패턴(20a)에 의해 드러난 기판에 문턱 전압(Vt) 조절용 도펀트, 바람직하게는 1차 이온 주입시 사용된 도펀트와 동일한 p형 도펀트를 사용하여 2차 이온 주입 공정을 진행한다. 이때 2차 이온 주입은 1°∼45°각도로 이온 주입하며 1.0E13∼2.5E13의 도우즈량과 10KeV∼80KeV의 에너지 조건으로 진행하는데, 이후 열 공정에 의해 STI 소자 분리막의 에지 코너에서 아웃-디퓨전으로 감소되는 문적 전압 조절용 도펀트 양을 고려하여 이온 주입 공정의 조건을 조정한다.
본 발명은 도 7의 2차 이온 주입 공정시 1°∼45°로 틸트(tilt) 각도를 주기 때문에 포토레지스트 패턴(20a)에 의해 주입 각도가 변경된 도펀트에 의해 새도잉(shadowing)(틸트를 이용한 이온 주입 공정시 주입 거리가 감소되는 현상) 및 스캐터링(scattering)(포토레지스트 패턴 측면에 의한 주입 이온의 산란 현상)이 발생하게 되어 STI 형 소자 분리막(18a)의 에지 코너에 집중적으로 문턱 전압 조절용 도펀트를 이온 주입한다.
이와 같은 본 발명의 1, 2차 문턱 전압 조절용 이온 주입 공정에 의해 도 8과 같이 STI 소자 분리막 사이의 활성 영역인 채널 전 영역에 걸쳐서 문턱 전압 조절 영역(22)이 형성되는데, 2차 틸트 각도를 준 이온 주입 공정으로 STI 소자 분리막(18a) 에지 코너 부분이 중심 부분보다 도펀트 양이 많다. 그 이유는 이후 열 공정시 STI 소자 분리막(18a) 에지 코너 부분의 문턱 전압 조절용 도펀트가 아웃-디퓨전되는 양을 보상하기 위해 주입된 것이다. 그러므로 본 발명은 1, 2차 문턱 전압 조절용 이온 주입 공정에 의해 트랜지스터의 전 채널 영역에서 균일한 문턱 전압 프로파일을 확보할 수 있기 때문에 이후 소자 작동시 동일한 문턱 전압을 유지할 수 있다.
한편 도면에 도시되지 않았지만, 본 발명은 기판 전면에 반도체 소자의 문턱 전압(Vt) 조절용 이온 주입 공정을 진행하기 전에 스크린(screen) 산화막을 증착하고 1, 2차 문턱 전압 조절용 이온 주입 공정이 완료된 후에 스크린 산화막을 제거한다.
또한 본 발명은 다른 실시예로 2차 문턱 전압(Vt) 조절용 이온 주입을 위한 포토레지스트 패턴의 리트렉션시 디스컴 대신에 베이킹(baking) 공정으로 대체하여 동일한 효과를 얻을 수 있으며 이때 공정은 반응 챔버의 온도를 100℃∼120℃로 한다.
상술한 바와 같이, 본 발명은 1, 2차 문턱 전압 조절용 이온 주입 공정을 실시하되, 1차는 틸트 각도없이 2차는 틸트 각도를 주어 공정을 진행하기 때문에 STI 소자 분리막 에지 코너에서 문턱 전압 조절용 도펀트가 아웃-디퓨전에 의해 감소되는 것을 보상하여 트랜지스터의 전 채널 영역이 동일한 문턱 전압을 유지할 수 있어 전류 구동 능력을 향상시킬 수 있다.
따라서, 본 발명은 종래 기술에 비해 안정된 프로파일의 필드 정지영역과 문턱전압 조절 영역을 확보할 수 있어 셀 트랜지스터의 전기적 특성을 개선시킬 수 있다.
Claims (8)
- 반도체 소자의 문턱 전압 조절 영역을 형성하는 방법에 있어서,반도체 기판에 상기 반도체 소자의 활성 영역과 비활성 영역을 정의하는 소자 분리막을 형성하는 단계;상기 소자 분리막 사이의 활성 영역만 오픈되도록 하며 문턱 전압 조절용 도펀트를 1차 이온 주입하는 단계; 및상기 소자 분리막 사이의 활성 영역과 함께 상기 소자 분리막의 에지 영역이 일부 오픈되도록 하며 문턱 전압 조절용 도펀트를 2차 이온 주입하여 상기 문턱 전압 조절 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 문턱 전압 조절 영역 형성방법.
- 제 1항에 있어서, 상기 소자 분리막 사이의 활성 영역과 함께 상기 소자 분리막의 에지 영역이 일부 오픈되도록 하는 공정은 상기 소자 분리막 사이의 활성 영역을 오픈하는 포토레지스트 패턴에 디스컴 공정을 실시하여 상기 포토레지스트 패턴을 리트렉션시키는 것을 특징으로 하는 반도체 소자의 문턱 전압 조절 영역 형성방법.
- 제 1항에 있어서, 상기 1차 이온 주입은 0°각도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 문턱 전압 조절 영역 형성방법.
- 제 1항에 있어서, 상기 소자 분리막 사이의 활성 영역과 함께 상기 소자 분리막의 에지 영역이 일부 오픈되도록 하는 공정은 상기 소자 분리막 사이의 활성 영역을 오픈하는 포토레지스트 패턴에 베이킹 공정을 실시하여 상기 포토레지스트 패턴을 리트렉션시키는 것을 특징으로 하는 반도체 소자의 문턱 전압 조절 영역 형성방법.
- 제 1항에 있어서, 상기 베이킹 공정은 반응 챔버의 온도를 100℃∼120℃로 하는 것을 특징으로 하는 반도체 소자의 문턱 전압 조절 영역 형성방법.
- 제 1항에 있어서, 상기 2차 이온 주입은 1°∼45°각도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 문턱 전압 조절 영역 형성방법.
- 제 1항에 있어서, 상기 1차 및 2차 이온 주입은 p형 도펀트로 이온 주입하는 것을 특징으로 하는 반도체 소자의 문턱 전압 조절 영역 형성방법.
- 제 1항에 있어서, 상기 1차 및 2차 이온 주입은 1.0E13∼2.5E13의 도우즈량과 10KeV∼80KeV의 에너지로 이온 주입하는 것을 특징으로 하는 반도체 소자의 문턱 전압 조절 영역 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030044015A KR20050003295A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 문턱 전압 조절 영역 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030044015A KR20050003295A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 문턱 전압 조절 영역 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050003295A true KR20050003295A (ko) | 2005-01-10 |
Family
ID=37218514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030044015A KR20050003295A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 문턱 전압 조절 영역 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050003295A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799101B1 (ko) * | 2005-12-27 | 2008-01-29 | 주식회사 하이닉스반도체 | 핀 트랜지스터 제조 방법 |
-
2003
- 2003-06-30 KR KR1020030044015A patent/KR20050003295A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799101B1 (ko) * | 2005-12-27 | 2008-01-29 | 주식회사 하이닉스반도체 | 핀 트랜지스터 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5960276A (en) | Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process | |
| US6624016B2 (en) | Method of fabricating trench isolation structures with extended buffer spacers | |
| US20080032483A1 (en) | Trench isolation methods of semiconductor device | |
| KR20040003896A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| US6074904A (en) | Method and structure for isolating semiconductor devices after transistor formation | |
| JP4615880B2 (ja) | フラッシュメモリ素子の製造方法 | |
| KR100480604B1 (ko) | 저에너지 이온주입을 이용한 반도체 소자의 쉘로우 웰 형성방법 | |
| US6251744B1 (en) | Implant method to improve characteristics of high voltage isolation and high voltage breakdown | |
| US7259072B2 (en) | Shallow low energy ion implantation into pad oxide for improving threshold voltage stability | |
| KR20050003295A (ko) | 반도체 소자의 문턱 전압 조절 영역 형성방법 | |
| KR100507699B1 (ko) | 반도체 플래시 메모리 셀의 제조방법 | |
| KR100675878B1 (ko) | 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법 | |
| KR100967673B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100466819B1 (ko) | 반도체 플래시 메모리 셀의 제조방법 | |
| KR100432786B1 (ko) | 반도체 플래시 메모리 셀의 제조 방법 | |
| KR100520512B1 (ko) | 질소 이온 주입 공정을 포함한 반도체 제조 방법 | |
| KR100588643B1 (ko) | 셀로우 트렌치 소자 분리막 제조 방법 | |
| US6127247A (en) | Method of eliminating photoresist outgassing in constructing CMOS vertically modulated wells by high energy ion implantation | |
| KR100511679B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100214520B1 (ko) | 트랜지스터 제조방법 | |
| KR20050069519A (ko) | 반도체 소자의 제조 방법 | |
| KR101132721B1 (ko) | 마스크 롬 장치의 제조방법 | |
| KR101145802B1 (ko) | 낸드 플래시 메모리 소자의 메모리 셀 및 그 제조방법 | |
| KR20050014164A (ko) | 반도체소자의 제조방법 | |
| KR100588781B1 (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |