KR100967673B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 증착하는 단계와, 상기 패드질화막과 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계와, 상기 노출된 기판 영역에 플루오린(Fluorine)을 경사 이온주입하는 단계와, 상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계와, 상기 기판 결과물을 열산화하여 트렌치 표면 및 패드산화막 측벽에 희생산화막을 형성하는 단계와, 상기 희생산화막을 제거하는 단계와, 상기 기판 결과물을 재산화하여 트렌치 표면과 패드산화막 측벽에 유사한 두께로 측벽산화막을 형성하는 단계와, 상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계와, 상기 패드질화막이 노출되도록 매립산화막을 CMP하는 단계 및 상기 노출된 패드질화막과 그 아래의 패드산화막을 차례로 제거하는 단계를 포함한다. 본 발명은 플루오린을 이온주입함으로 해서 열산화막 형성시트렌치 표면 부분과 패드산화막의 측벽 부분에 열산화막을 균일한 정도로 성장시킬수 있다. 이에따라, 후속 습식세정 공정, 액티브 보호 산화막 형성후 전세정공정 등에서 식각정도의 차가 크지 않으므로 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}

도 1a 내지 1d는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도.

도 2a내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

*도면의 주요 부분에 대한 부호의 설명*

21: 실리콘 기판 22: 패드산화막

23: 패드 질화막 24: 트랜치

25: 산화막 26: 질화막

27: 질화처리막 28: HDP-산화막

29: 소자분리막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, STI (Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.

따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

도 1a 내지 1d는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성하고, 상기 패드질화막(13) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 장벽으로 이용해서 노출된 패드질화막(13) 부분 및 노출된 실리콘 기판(11) 부분을 식각하여 트렌치(14)를 형성한다.

도 1b를 참조하면, 트렌치 식각 공정에서 실리콘 기판(11)에 인가된 식각 데미지를 회복시키기 위해 상기 기존 결과물에 대한 산화 공정을 수행한다. 이 결과로 상기 트렌치(14)의 표면에 박막의 희생 산화막(도시안됨)이 형성된다. 이어서, 상기 희생 산화막(도시안됨)을 제거한다.

이때, 상기 희생산화막을 제거하는 동안 패드산화막의 측벽부분(X)도 같이 식각되고, 또한, 패드산화막(12)과 기판(11)의 경계면 사이가 벌어진다.

도 1c를 참조하면, 상기 기판 결과물에 대한 열산화 공정을 수행하여 트렌치 표면에 열산화막(15)을 형성한다.

여기서, 앞선 공정에서 패드산화막(12)의 측벽 부분(X)이 식각 되었음으로 패드산화막의 측벽 부분(X)과 기판의 측벽 부분(Y)의 산화율이 차이가 난다. 이로인해 상기 기판의 측벽 부분(Y)보다 패드산화막의 측벽 부분(X)에 열산화막(15)이 더 얇게 증착된다.

도 1d를 참조하면, 트렌치(14)가 완전 매립되도록 결과물 상에 두껍게 고밀도 플라즈마(High Density Plasma : 이하, HDP)-산화막(16)을 증착한다.

그 다음, 패드질화막(13)이 노출될 때까지 상기 HDP-산화막을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마한다. 그런다음, 트렌치 식각시에 식각 장벽으로 사용된 패드질화막을 제거하고, 이어서, 패드산화막을 습식세정하고, 이 결과로서, 트렌치형의 소자분리막(17)을 형성한다.

그러나, 전술한 바와 같은 종래의 STI 공정에 따르면, 열산화막 형성시 트렌 치 표면 부분에 비해 패드산화막의 측벽 부분에는 상대적으로 얇게 성장되므로, 상기 패드산화막의 습식세정시 식각 정도의 차이에 따라 소자분리막(17)의 상단 가장자리에서 모트(Moat)가 발생하게 된다.

또한, 후속되는 액티브보호산화막(Vt Screen Oxide) 증착 및 전세정시의 HF 등에 의해 모트는 더욱 깊어지며, 이에 따라, 이러한 모트에 의해 소자의 오동작이 초래되는 문제점이 발생된다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STI 공정을 이용한 소자분리 공정에서 소자분리막 상단 가장자리에서의 모트 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 증착하는 단계; 상기 패드질화막과 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계; 상기 노출된 기판 영역에 플루오린(Fluorine)을 경사 이온주입하는 단계; 상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물을 열산화하여 트렌치 표면 및 패드산화막 측벽에 희생산화막을 형성하는 단계;상기 희생산화막을 제거하는 단계; 상기 기판 결과물을 재산화하여 트렌치 표면과 패드산화막 측벽에 유사한 두께로 측벽산화막을 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 매립산화막을 CMP하는 단계; 및 상기 노출된 패드질화막과 그 아래의 패드산화막을 차례로 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

여기서, 상기 이온주입은 F 또는 BF2를 사용하여 수행한다. 자세히 설명하면, 상기 F를 사용할 경우 5~30KeV의 이온 주입 에너지와, 1.0E13~5.0E15(ions/㎠)의 이온주입 도우즈로 이온주입하며, 상기 BF2를 사용할 경우 15~30KeV의 이온주입 에너지와 1.0E13~5.0E13(ions/㎠)의 이온주입 도우즈로 이온주입한다.

상기 이온주입시의 경사각(tilt angle)은, 배치형 장비(Batch Type)에서 실시할 경우 4~9도로 조절하고, 경사각을 α및 β를 사용하는 배치형 장비의 경우에 α및 β를 각각 0~5도로 조절하며, 또한, 매엽식(Single Type) 장비를 사용할 경우 경사각을 7~45도로 조절한다.

본 발명에 따르면, 플루오린을 이온주입함으로 해서 열산화막 형성시트렌치 표면 부분과 패드산화막의 측벽 부분에 열산화막을 균일한 정도로 성장시킬수 있다. 이에따라, 후속 습식세정 공정, 액티브 보호 산화막 형성후 전세정공정 등에서 식각정도의 차가 크지 않으므로 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지할 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 2d는 본 발명에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성하고, 상기 패드질화막(23) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 장벽으로 이용해서 노출된 패드질화막 부분을 식각하여 기판(21)을 노출 시킨다. 그런다음, 상기 노출된 기판 영역에 플루오린(Fluorine)을 도핑시킨다.

여기서, 상기 이온주입은 F 또는 BF2를 사용하여 수행한다. 자세히 설명하면, 상기 F를 사용할 경우 5~30KeV의 이온 주입 에너지와, 1.0E13~5.0E15(ions/㎠)의 이온주입 도우즈로 이온주입하며, 상기 BF2를 사용할 경우 15~30KeV의 이온주입 에너지와 1.0E13~5.0E13(ions/㎠)의 이온주입 도우즈로 이온주입한다.

상기 이온주입시의 경사각(tilt angle)은, 배치형 장비(Batch Type)에서 실시할 경우 4~9도로 조절하고, 경사각을 α및 β를 사용하는 배치형 장비의 경우에 α및 β를 각각 0~5도로 조절하며, 또한, 매엽식(Single Type) 장비를 사용할 경우 경사각을 7~45도로 조절한다.

도 2b를 참조하면, 상기 노출된 기판(21) 부분을 식각하여 트렌치(24)를 형성한다. 이때, 실리콘기판 탑의 측벽에는 플루오린이 도핑되어 남아 있다.

도 2c를 참조하면, 트렌치 식각 공정에서 기판(21)에 인가된 식각 데미지를 회복시키기 위해 상기 기존 결과물에 대한 산화 공정을 수행한다. 이 결과로 상기 트렌치(24)의 표면에 박막의 희생 산화막(도시안됨)이 형성된다. 이어서, 상기 희생 산화막(도시안됨)을 제거한다.

이때, 상기 희생산화막을 제거하는 동안 패드산화막의 측벽부분(X)도 같이 식각된다.

도 2c를 참조하면, 상기 기판 결과물에 대한 열산화 공정을 수행하여 트렌치 표면에 열산화막(25)을 형성한다.

여기서, 본 발명은 플루오린이 이온 주입된 실리콘이 그렇지 않은 경우 보다 산화율이 더 높은 결과를 적용한다. 그러므로, 실리콘 탑의 측벽에는 플루오린이 도핑되어 남아 있음으로, 상기 열산화막(25) 형성시 트렌치 측벽의 산화막과 트렌치 탑 부분의 산화막은 균일한 두께로 증착될 수 있다.

도 2d를 참조하면, 트렌치(14)가 완전 매립되도록 결과물 상에 두껍게 플라즈마 공정을 이용하여 고밀도 HDP-산화막(26)을 증착한다.

다음으로, 패드질화막(23)이 노출될 때까지 상기 HDP-산화막을 CMP 공정으로 연마한다. 그런다음, 트렌치 식각시에 식각 장벽으로 사용된 패드질화막을 제거하고, 다음으로, 패드산화막을 습식세정한 후, 이 결과로서, 트렌치형의 소자분리막(17)을 형성한다.

상기한 바와 같이, 본 발명은 상기 열산화막 형성시에 그 두께를 균일하게 함으로, 이에따라, 후속 습식세정 공정, 액티브 보호 산화막 형성후 전세정공정 등에서 식각정도의 차가 크지 않으므로 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지할 수 있다.

이상에서와 같이, 본 발명은 플루오린을 이온주입함으로 해서 열산화막 형성시트렌치 표면 부분과 패드산화막의 측벽 부분에 열산화막을 균일한 정도로 성장시 킬수 있다. 이에따라, 후속 습식세정 공정, 액티브 보호 산화막 형성후 전세정공정 등에서 식각정도의 차가 크지 않으므로 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지할 수 있다.

따라서, 본 발명은 상기 모트에 의해 소자 동작시 트렌지스터의 문턱전압(Threshold Voltage)이 낮아져 소자 특성을 열화시키는 험프(Hump)현상을 방지할 수 있으며, 나아가, 소자분리막 자체의 신뢰성을 확보할 수 있음은 물론 STI 공정의 신뢰성도 확보할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 증착하는 단계;

   상기 패드질화막과 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계;

   상기 노출된 기판 영역에 플루오린(Fluorine)을 경사 이온주입하는 단계;

   상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계;

   상기 기판 결과물을 열산화하여 트렌치 표면 및 패드산화막 측벽에 희생산화막을 형성하는 단계;

   상기 희생산화막을 제거하는 단계;

   상기 기판 결과물을 재산화하여 트렌치 표면과 패드산화막 측벽에 측벽산화막을 형성하는 단계;

   상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계;

   상기 패드질화막이 노출되도록 매립산화막을 CMP하는 단계; 및

   상기 노출된 패드질화막과 그 아래의 패드산화막을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 이온주입은 F 또는 BF2를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 2 항에 있어서, 상기 F를 사용할 경우 5~30KeV의 이온 주입 에너지와, 1.0E13~5.0E15(ions/㎠)의 이온주입 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 2 항에 있어서, 상기 BF2를 사용할 경우 15~30KeV의 이온주입 에너지와 1.0E13~5.0E13(ions/㎠)의 이온주입 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 이온주입은 배치형 장비(Batch Type)에서 실시할 경우 경사각(tilt angle)을 4~9도로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
6. 제 5 항에 있어서, 상기 이온주입은 경사각을 α및 β를 사용하는 배치형 장비의 경우에 α및 β를 각각 0~5도로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
7. 제 1 항에 있어서, 상기 이온주입은 매엽식(Single Type) 장비를 사용할 경우 경사각을 7~45도로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.

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