KR100810411B1 - 반도체 소자의 소자 분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 반도체 기판 내에 트렌치를 형성한 후 트렌치 내에 플루오린(Fluorine; F) 계열의 불활성 가스를 이용한 이온 주입 공정을 실시하여 트렌치 측면 보호, 보론(boron; B) 편석(segregation) 방지 및 누설 전류(leakage current)를 방지할 수 있다.
플루오린, 열처리 공정, 누설전류

Description

반도체 소자의 소자 분리막 형성방법{Method of forming an Isolation structure in a semiconductor device}
도 1은 트렌치를 HDP 산화막과 PSZ로 매립하였을 때 발생하는 스트레스와 보론(B)의 이동방향을 나타낸 단면도이다.
도 2a는 어닐 공정을 실시한 후 SIMS(Secondary Ion Mass Spectroscopy)를 이용하여 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이다.
도 2b는 어닐 공정을 실시한 후 SRP(Spreading Resistanced Probe)를 이용하여 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : TN-웰 접합
104 : p-웰 접합 106 : 셀 Vt 접합
108 : 터널 산화막 110 : 폴리실리콘막
112 : 버퍼 산화막 114 : 질화막
116 : 하드 마스크막 118 : 포토레지스트 패턴
120 : 보론 접합 122 : 트렌치
124 : SOD층
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 특히, 플루오린(Fluorine; F) 이온 주입 공정을 실시하여 트렌치 측면 보호, 보론(boron; B) 편석(segregation) 방지 및 누설 전류(leakage current)를 방지하기 위한 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
최근 고집적화되는 플래시 메모리 소자를 구현함에 있어서, 소자 구조 형성 및 특성 확보에 용이한 SA-STI(Self Aligned Shallow Trench Isolation) 스킴(scheme)을 적용하여 소자 분리막을 형성함으로써 터널 산화막의 손상을 방지하여 열악한 소자 특성을 개선하고 있다.
일반적인 낸드 플래시 메모리 소자에서는 반도체 기판 내에 트렌치를 형성한 후 트렌치를 매립하기 위해 트렌치 내에 절연막을 형성한다. 이때, 트렌치를 매립하기 위한 매립 물질로 절연막인 HDP(High Density Plasma) 산화막을 주로 사용하고 있다.
그러나, 소자가 축소화되어감에 따라 기존에 사용하였던 HDP 산화막으로 인 하여 트렌치 내에 보이드(void) 및 심(seam)이 발생하고 있다. 이를 해결하기 위해 트렌치 매립 공정시 SOD(Spin On Dielectric) 물질인 PSZ(Polysilazane)를 현재 사용하고 있다.
그러나, 트렌치 매립 물질로 PSZ를 적용하면 물질 고유의 인장 스트레스(tensile stress)에 의해 트렌치 측면이 취약해져 트렌치 측면에 주입된 보론(B) 도펀트가 손실된다.
또한, 트렌치 형성 공정으로 인하여 트렌치 측면의 보론(B) 도펀트의 결핍(depletion)이 심해져 HVNMOS 트랜지스터에 누설 전류가 발생한다.
도 1은 트렌치를 HDP 산화막과 PSZ로 매립하였을 때 발생하는 스트레스와 보론(B)의 이동방향을 나타낸 단면도이다.
도 1을 참조하면, (a)는 트렌치를 PSZ로 매립하였을 때 트렌치 내에 발생하는 인장 스트레스와 보론(B)이 트렌치 표면과 반대 방향으로 이동하는 것을 나타낸 것이고, (b)는 트렌치를 HDP 산화막으로 매립하였을 때 트렌치 내에 발생하는 압축(compressive) 스트레스와 보론(B)이 트렌치 표면으로 이동하는 것을 나타낸 것이다.
도 2a는 어닐 공정을 실시한 후 SIMS(Secondary Ion Mass Spectroscopy)를 이용하여 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이다.
도 2a를 참조하면, 곡선 a는 트렌치 내에 비소(As)만 이온 주입하였을 때 보론(B)이 주입된 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이고, 곡선 b는 트렌치 내에 이온 주입 공정을 실시한 후 HDP 산화막을 이용한 트렌치 매립 공정 및 어닐 공정을 실시하였을 때 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이고, 곡선 c는 트렌치 내에 이온 주입 공정을 실시한 후 PSZ를 이용한 트렌치 매립 공정 및 어닐 공정을 실시하였을 때 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이며, 곡선 d는 이온 주입 공정을 실시하여 웰(well)을 형성한 후 주입된 이온들을 활성화시키기 위한 어닐 공정을 실시하였을 때 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이다. 여기서, 곡선 b와 c의 공정 조건은 동일하며, 트렌치를 매립하는 물질인 HDP 산화막과 PSZ만 다르고, 곡선 a와 d는 곡선 b와 c를 비교하기 위해 나타낸 그래프이며, 곡선 d는 100℃의 온도에서 어닐 공정을 실시함으로써 다른 조건의 곡선보다 보론(B)의 활성화 정도가 높다.
곡선 b와 c를 비교해보면, 곡선 b가 곡선 c에 비해 트렌치 표면의 보론(B) 농도가 높으며 깊이가 깊어질수록 보론(B)의 농도가 역전되어 곡선 c가 곡선 b에 비해 높아진다. 따라서, PSZ를 이용한 곡선 c가 HDP 산화막을 이용한 곡선 b에 비해 트렌치 표면의 보론(B) 농도가 증가함을 알 수 있다.
도 2b는 어닐 공정을 실시한 후 SRP(Spreading Resistanced Probe)를 이용하여 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이다.
도 2b를 참조하면, 곡선 e는 트렌치 내에 이온 주입 공정을 실시한 후 HDP 산화막을 이용한 트렌치 매립 공정 및 어닐 공정을 실시하였을 때 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이고, 곡선 f는 트렌치 내에 이온 주입 공정을 실시한 후 PSZ를 이용한 트렌치 매립 공정 및 어닐 공정을 실시하 였을 때 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이며, 곡선 g는 이온 주입 공정을 실시하여 웰(well)을 형성한 후 주입된 이온들을 활성화시키기 위한 어닐 공정을 실시하였을 때 트렌치 표면의 깊이에 따른 보론(B)의 농도 변화를 나타낸 그래프이다.
따라서, PSZ를 이용한 곡선 f가 HDP 산화막을 이용한 곡선 e에 비해 트렌치 표면의 보론(B) 농도가 증가함을 알 수 있다.
도 2b의 그래프는 도 2a의 그래프에 비해 보론(B)의 농도 변화를 더 명확하게 나타낸 그래프로서, 도 2a와 유사한 결과를 나타냄을 알 수 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 플루오린(F) 이온 주입 공정을 실시하여 트렌치 측면 보호, 보론(B) 편석 방지 및 누설 전류를 방지하기 위한 반도체 소자의 소자 분리막 형성방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성방법은, 문턱 전압을 조절하기 위하여 반도체 기판 내에 제1 이온 주입 공정을 실시하는 단계와, 상기 반도체 기판 상부에 소자 분리 영역을 노출시키는 하드 마스크막을 형성하는 단계와, 상기 반도체 기판의 상기 소자 분리 영역을 식각하여 트렌치를 형성하는 단계와, 상기 문턱 전압 조절을 위해 주입된 불순물의 확산을 방지하기 위하여 상 기 트렌치의 측벽에 제2 이온 주입 공정을 실시하는 단계와, 상기 트렌치가 매립되도록 상기 소자 분리 영역에 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
상기에서, 상기 제1 이온 주입 공정을 실시하기 전에, 상기 반도체 기판 내에 TN-웰 이온 주입 공정 및 p-웰 이온 주입 공정을 실시하여 TN-웰 접합 및 p-웰 접합을 형성하는 공정을 더 포함한다.
상기 하드 마스크막 아래에 버퍼 산화막 및 질화막이 적층 구조로 형성된다.
상기 버퍼 산화막 아래에 터널 산화막 및 폴리실리콘막이 적층 구조로 형성된다.
상기 하드 마스크막을 형성한 후, 상기 반도체 기판의 활성 영역 가장자리에 3가 불순물이 주입되도록 제3 이온 주입 공정을 실시하는 공정을 더 포함한다.
상기 3가 불순물은 보론으로 한다.
상기 제3 이온 주입 공정은 경사 이온 주입한다.
상기 제3 이온 주입 공정은 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 상기 보론을 주입하며, 상기 반도체 기판을 90도씩 회전시키면서 3도 내지 30도의 각도로 상기 보론을 주입한다.
상기 제2 이온 주입 공정은 플루오린 계열의 불활성 가스를 이용한다.
상기 제2 이온 주입 공정은 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 상기 플루오린을 주입하며, 상기 반도체 기판을 90 도씩 회전시키면서 3도 내지 30도의 각도로 상기 플루오린을 주입한다.
상기 소자 분리막 형성 공정은 상기 트렌치가 매립되도록 전체 구조 상부에 SOD층을 형성하고, 상기 SOD층을 열처리한 후 열처리된 상기 SOD층이 상기 소자 분리 영역에만 잔류되도록 식각 공정을 실시하는 공정을 더 포함한다.
상기 SOD층은 PSZ 물질로 형성한다.
상기 열처리 공정은 100℃ 내지 1000℃의 온도에서 H2 또는 N2와 H2를 혼합한 혼합 가스를 이용하여 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 다른 트랜지스터와 분리된(isolated) 웰 접합을 구현하기 위해 P타입 반도체 기판(100) 내에 TN-웰 이온 주입 공정 및 p-웰 이온 주입 공정을 실시하여 TN-웰 접합(102) 및 p-웰 접합(104)을 형성한다. 이때, 반도체 기판(100) 표면에 얇은 채널 접합을 형성하기 위해 질량이 비교적 큰 BF2를 도펀트로 이용하여 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 도즈량으로 이온 주입 공정을 실시한다. 이온 주입시 도펀트의 이온 충돌을 극대화하기 위하여 3도 내지 45도의 경사(tilted) 이온 주입을 실시한다.
그런 다음, p-타입 도펀트 이온을 이용한 셀 Vt 조절용 이온 주입 공정을 실시하여 셀 Vt 접합(106)을 형성한다. 이때, 셀 Vt 조절용 이온 주입 공정은 질량이 적은 B11를 도펀트로 이용하여 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 도즈량으로 이온 주입 공정을 실시한다. 게다가, 셀 Vt 조절용 이온 주입 공정시 도펀트의 채널링(channeling)을 억제하기 위하여 1도 내지 50도의 경사 이온 주입 공정을 실시한다.
그런 다음, 반도체 기판(100) 상부에 터널 산화막(108), 플로팅 게이트용 폴리실리콘막(110), 버퍼 산화막(112), 질화막(114) 및 하드 마스크막(116)을 순차적으로 형성한다.
도 3b를 참조하면, 하드 마스크막(116) 상부에 포토레지스트 패턴(118)을 형성한 후 포토레지스트 패턴(118)을 마스크로 하드 마스크막(116), 질화막(114), 버퍼 산화막(112) 및 폴리실리콘막(110)을 식각한다. 그런 다음, NMOS 트랜지스터의 누설 전류를 개선하기 위해 반도체 기판(100)의 활성 영역 가장자리에 3가 불순물인 보론(B)이 주입되도록 이온 주입 공정을 실시하여 보론(B) 접합(120)을 형성한다. 이때, 보론(B) 이온 주입 공정은 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 보론(B)을 주입하며, 반도체 기판(100)을 90도씩 회전시키면서 3도 내지 30도의 각도로 보론(B)을 주입한다. 여기서, 보론(B) 이온 주입 공정으로 인하여 식각된 하드 마스크막(116), 질화막(114), 버퍼 산화막(112) 및 폴리실리콘막(110) 측면에 포인트 결함(point defect)이 발생한다.
도 3c를 참조하면, 포토레지스트 패턴(118)을 제거한 후 하드 마스크막(116)을 마스크로 터널 산화막(108) 및 반도체 기판(100)의 일부를 식각하여 트렌치(122)를 형성한다. 트렌치(122) 형성 공정에 있어서, 고전압 인-풋(in-put) 트랜지스터의 경우 인가되는 고전압에 의한 보론(B) 손실을 방지하기 위하여 트렌치(122) 식각 공정을 하드 마스크막(116), 질화막(114), 버퍼 산화막(112) 및 폴리실리콘막(110)을 순차적으로 식각하는 제1 식각 공정과 터널 산화막(108) 및 반도체 기판(100)을 식각하는 제2 식각 공정으로 두 차례에 걸쳐 실시한다. 그러나, 이로 인하여 채널 접합 영역의 식각 데미지(damage)가 더욱 증가하여 트렌치(122) 측면에서 보론(B)의 농도가 보다 더 감소하게 된다. 이를 방지하기 위해 플루오린(F) 계열의 불활성 가스를 이용하여 이온 주입 공정을 실시한다. 이때, 플루오린(F) 이온 주입 공정은 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 플루오린(F)을 주입하며, 반도체 기판(100)을 90도씩 회전시키면서 3도 내지 30도의 각도로 플루오린(F)을 주입한다.
도 3d를 참조하면, 트렌치(122)를 매립하기 위해 전체 구조 상부에 SOD층(124)을 형성한다. 이때, SOD층(124)은 PSZ 물질로 형성한다. SOD층(124) 내부에 잔류하는 H2의 아웃 개싱(out gassing)과 플루오린(F)의 활성화시키기 위해 열처리 공정을 실시한다. 이때, 열처리 공정은 100℃ 내지 1000℃의 온도에서 H2 또는 N2와 H2를 혼합한 혼합 가스를 이용하여 실시한다. 열처리 공정을 통해 SOD층(124)의 인 장 스트레스를 유발하는 H2를 플루오린(F)과 화학 반응시켜 보론(B) 손실을 방지함으로써 후속 공정인 고온 열처리 공정에 의해 보론(B) 손실과 SOD층(124) 내부에 잔류하는 H2를 제거할 수 있다.
도면에는 도시되어 있지 않지만, 열처리된 SOD층(124)이 트렌치(122) 내에만 잔류되도록 식각 공정을 실시한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 트렌치 내에 플루오린(F) 이온 주입 공정을 실시함으로써 트렌치 측면 보호, 보론(B) 편석 방지 및 누설 전류를 방지할 수 있다.
둘째, 트렌치 내에 플루오린(F) 이온 주입 공정을 실시하여 보론(B) 이온 주입 공정시 발생하는 포인트 결함을 선택적으로 제거함으로써 후속 어닐 공정으로 인해 안정적인 트랜지스터 제조가 가능하다.
셋째, 플루오린(F) 이온 주입 공정을 짧게 함으로써 트렌치 측면의 보론(B) 손실을 억제할 수 있다.
넷째, 플루오린(F) 이온 주입 공정시 적절한 공정 조건을 적용함으로써 트렌치 내의 보론(B) 손실을 방지할 수 있다.

Claims (15)

  1. 문턱 전압을 조절하기 위하여 반도체 기판 내에 제1 이온 주입 공정을 실시하는 단계;
    상기 반도체 기판 상부에 소자 분리 영역을 노출시키는 하드 마스크막을 형성하는 단계;
    상기 반도체 기판의 상기 소자 분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 문턱 전압 조절을 위해 주입된 불순물의 확산을 방지하기 위하여 상기 트렌치의 측벽에 제2 이온 주입 공정을 실시하는 단계; 및
    상기 트렌치가 매립되도록 상기 소자 분리 영역에 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
  2. 제1항에 있어서,
    상기 제1 이온 주입 공정을 실시하기 전에,
    상기 반도체 기판 내에 TN-웰 이온 주입 공정 및 p-웰 이온 주입 공정을 실시하여 TN-웰 접합 및 p-웰 접합을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
  3. 제1항에 있어서,
    상기 하드 마스크막 아래에 버퍼 산화막 및 질화막이 적층 구조로 형성되는 반도체 소자의 소자 분리막 형성방법.
  4. 제3항에 있어서,
    상기 버퍼 산화막 아래에 터널 산화막 및 폴리실리콘막이 적층 구조로 형성되는 반도체 소자의 소자 분리막 형성방법.
  5. 제1항에 있어서, 상기 하드 마스크막을 형성한 후,
    상기 반도체 기판의 활성 영역 가장자리에 3가 불순물이 주입되도록 제3 이온 주입 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
  6. 제5항에 있어서,
    상기 3가 불순물은 보론인 반도체 소자의 소자 분리막 형성방법.
  7. 제5항에 있어서,
    상기 제3 이온 주입 공정은 경사 이온 주입하는 반도체 소자의 소자 분리막 형성방법.
  8. 제6항에 있어서,
    상기 제3 이온 주입 공정은 5KeV 내지 50KeV의 이온 주입 에너지와 1E11ion/cm2 내지 1E14ion/cm2의 상기 보론을 주입하는 반도체 소자의 소자 분리막 형성방법.
  9. 제6항에 있어서,
    상기 제3 이온 주입 공정은 상기 반도체 기판을 90도씩 회전시키면서 3도 내지 30도의 각도로 상기 보론을 주입하는 반도체 소자의 소자 분리막 형성방법.
  10. 제1항에 있어서,
    상기 제2 이온 주입 공정은 플루오린 계열의 불활성 가스를 이용하는 반도체 소자의 소자 분리막 형성방법.
  11. 제10항에 있어서,
    상기 제2 이온 주입 공정은 5KeV 내지 50KeV의 이온 주입 에너지로 1E11ion/cm2 내지 1E14ion/cm2의 플루오린을 주입하는 반도체 소자의 소자 분리막 형성방법.
  12. 제10항에 있어서,
    상기 제2 이온 주입 공정은 상기 반도체 기판을 90도씩 회전시키면서 3도 내지 30도의 각도로 플루오린을 주입하는 반도체 소자의 소자 분리막 형성방법.
  13. 제1항에 있어서,
    상기 소자 분리막의 형성 공정은
    상기 트렌치가 매립되도록 전체 구조 상부에 SOD층을 형성하는 단계;
    상기 SOD층을 열처리하는 단계; 및
    열처리된 상기 SOD층이 상기 소자 분리 영역에만 잔류되도록 식각 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
  14. 제13항에 있어서,
    상기 SOD층은 PSZ 물질로 형성하는 반도체 소자의 소자 분리막 형성방법.
  15. 제13항에 있어서,
    상기 열처리하는 단계는 100℃ 내지 1000℃의 온도에서 H2 또는 N2와 H2를 혼합한 혼합 가스를 이용하여 실시하는 반도체 소자의 소자 분리막 형성방법.
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