JP2000082808A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Abstract
(57)【要約】
【課題】ＳＴＩ構造を有するｎチャネル型ＭＯＳＦＥＴ
のキンク特性を低減し、リーク電流を低減することを目
的としている。 【解決手段】ＳＴＩ構造の埋め込み酸化膜３４とＳｉ基
板３１との界面近傍のＳｉ基板３１中に、窒素（Ｎ）の
イオン注入によって形成され、ＭＯＳＦＥＴの基板不純
物がＳＴＩ領域中へ熱拡散するのを阻止するためのバリ
アとして働く窒化シリコン（ＳｉＮ）領域４０を介在さ
せたことを特徴としている。この窒化シリコン領域４０
は、Ｓｉ基板３１の主表面からＳＴＩ端におけるＭＯＳ
ＦＥＴのしきい値電圧を決める基板深さより深い領域ま
で分布する。ＭＯＳＦＥＴの基板領域からＳＴＩ構造の
埋め込み酸化膜３４中へのボロンの外方拡散が抑制さ
れ、ＭＯＳＦＥＴの基板領域のボロン濃度の低下による
しきい値電圧の低下に起因するキンク特性を抑えること
ができる。これによって、リーク電流を低減できる。
のキンク特性を低減し、リーク電流を低減することを目
的としている。 【解決手段】ＳＴＩ構造の埋め込み酸化膜３４とＳｉ基
板３１との界面近傍のＳｉ基板３１中に、窒素（Ｎ）の
イオン注入によって形成され、ＭＯＳＦＥＴの基板不純
物がＳＴＩ領域中へ熱拡散するのを阻止するためのバリ
アとして働く窒化シリコン（ＳｉＮ）領域４０を介在さ
せたことを特徴としている。この窒化シリコン領域４０
は、Ｓｉ基板３１の主表面からＳＴＩ端におけるＭＯＳ
ＦＥＴのしきい値電圧を決める基板深さより深い領域ま
で分布する。ＭＯＳＦＥＴの基板領域からＳＴＩ構造の
埋め込み酸化膜３４中へのボロンの外方拡散が抑制さ
れ、ＭＯＳＦＥＴの基板領域のボロン濃度の低下による
しきい値電圧の低下に起因するキンク特性を抑えること
ができる。これによって、リーク電流を低減できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特にＳＴＩ（Ｓｈａｌｌｏｗ Ｔ
ｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いたｎチャ
ネル型ＭＯＳＦＥＴにおけるキンク特性の改善に適用さ
れるものである。
その製造方法に関し、特にＳＴＩ（Ｓｈａｌｌｏｗ Ｔ
ｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いたｎチャ
ネル型ＭＯＳＦＥＴにおけるキンク特性の改善に適用さ
れるものである。
【０００２】
【従来の技術】素子の微細化によるＬＳＩの高集積化や
高性能化のため、従来から広く用いられていたＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉ
ｃｏｎ）法による素子分離絶縁膜に代えて、近年はＳＴ
Ｉ構造の素子分離絶縁膜が多く用いられるようになって
きた。この背景として、ＬＯＣＯＳ法ではＳｉ3 Ｎ4 な
どの耐酸化性を持つ膜をマスクにして、素子分離領域に
熱酸化によりＳｉＯ2 膜を形成するため、素子分離膜を
厚くして深さ方向に絶縁性を高めることが難しく、微細
化に伴い実効的な素子分離距離を充分に確保できなくな
っていること、熱酸化では素子分離領域の端部で酸化が
進むため、これによって形成されるフィールドバーズビ
ークが微細化の大きな障害となること等があげられる。
これに対し、ＳＴＩ構造では、通常の写真蝕刻法と異方
性ドライエッチングによりパターン寸法が決定されるた
め、先端のプロセス技術により微細寸法を実現可能なこ
と、溝を深くすることにより実効的な素子分離距離を深
さ方向に対して容易に確保できること等の理由により、
ＬＯＣＯＳ法で形成した素子分離絶縁膜に比して微細化
にとってより有利である。このような理由により、近年
のＬＳＩでは、素子分離領域を微細化に有利なＳＴＩ構
造にしている。
高性能化のため、従来から広く用いられていたＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉ
ｃｏｎ）法による素子分離絶縁膜に代えて、近年はＳＴ
Ｉ構造の素子分離絶縁膜が多く用いられるようになって
きた。この背景として、ＬＯＣＯＳ法ではＳｉ3 Ｎ4 な
どの耐酸化性を持つ膜をマスクにして、素子分離領域に
熱酸化によりＳｉＯ2 膜を形成するため、素子分離膜を
厚くして深さ方向に絶縁性を高めることが難しく、微細
化に伴い実効的な素子分離距離を充分に確保できなくな
っていること、熱酸化では素子分離領域の端部で酸化が
進むため、これによって形成されるフィールドバーズビ
ークが微細化の大きな障害となること等があげられる。
これに対し、ＳＴＩ構造では、通常の写真蝕刻法と異方
性ドライエッチングによりパターン寸法が決定されるた
め、先端のプロセス技術により微細寸法を実現可能なこ
と、溝を深くすることにより実効的な素子分離距離を深
さ方向に対して容易に確保できること等の理由により、
ＬＯＣＯＳ法で形成した素子分離絶縁膜に比して微細化
にとってより有利である。このような理由により、近年
のＬＳＩでは、素子分離領域を微細化に有利なＳＴＩ構
造にしている。
【０００３】上述したようなＳＴＩ構造を有する従来の
半導体装置の一例として、ｎチャネル型ＭＯＳＦＥＴと
その製造方法について説明する。図１６（ａ）はパター
ン平面図、図１６（ｂ）は図１６（ａ）のＹ−Ｙ’線に
沿った断面図、図１６（ｃ）は図１６（ａ）のＸ−Ｘ’
線に沿った断面図である。ｐ型Ｓｉ基板１１の主表面に
はｐウェル領域１２が形成されており、このｐウェル領
域１２内にｎチャネル型ＭＯＳＦＥＴのソース・ドレイ
ン領域１３としてのｎ+ 型拡散層が設けられている。上
記ｐ型Ｓｉ基板１１の主表面には溝が形成され、この溝
内に埋め込み酸化膜１４が形成されてＳＴＩ構造の素子
分離領域が形成されている。また、上記ソース・ドレイ
ン領域１３間の基板１１上には、ゲート絶縁膜１５を介
してゲート電極１６が設けられている。上記基板１１の
主表面上には層間絶縁膜（ＳｉＯ2 ／ＢＰＳＧ）１７が
形成されており、この層間絶縁膜１７の上記ソース・ド
レイン領域１３上に形成されたコンタクトホール内にコ
ンタクトプラグ１８が設けられている。そして、上記層
間絶縁膜１７上に、ソース・ドレイン電極１９としての
メタル配線が形成され、これらソース・ドレイン電極１
９はそれぞれ上記コンタクトプラグ１８を介してソース
・ドレイン領域１３と電気的に接続されている。
半導体装置の一例として、ｎチャネル型ＭＯＳＦＥＴと
その製造方法について説明する。図１６（ａ）はパター
ン平面図、図１６（ｂ）は図１６（ａ）のＹ−Ｙ’線に
沿った断面図、図１６（ｃ）は図１６（ａ）のＸ−Ｘ’
線に沿った断面図である。ｐ型Ｓｉ基板１１の主表面に
はｐウェル領域１２が形成されており、このｐウェル領
域１２内にｎチャネル型ＭＯＳＦＥＴのソース・ドレイ
ン領域１３としてのｎ+ 型拡散層が設けられている。上
記ｐ型Ｓｉ基板１１の主表面には溝が形成され、この溝
内に埋め込み酸化膜１４が形成されてＳＴＩ構造の素子
分離領域が形成されている。また、上記ソース・ドレイ
ン領域１３間の基板１１上には、ゲート絶縁膜１５を介
してゲート電極１６が設けられている。上記基板１１の
主表面上には層間絶縁膜（ＳｉＯ2 ／ＢＰＳＧ）１７が
形成されており、この層間絶縁膜１７の上記ソース・ド
レイン領域１３上に形成されたコンタクトホール内にコ
ンタクトプラグ１８が設けられている。そして、上記層
間絶縁膜１７上に、ソース・ドレイン電極１９としての
メタル配線が形成され、これらソース・ドレイン電極１
９はそれぞれ上記コンタクトプラグ１８を介してソース
・ドレイン領域１３と電気的に接続されている。
【０００４】次に、上記図１６（ａ），（ｂ），（ｃ）
に示したｎチャネル型ＭＯＳＦＥＴの製造方法について
説明する。図１７（ａ）ないし図２３（ａ）はそれぞれ
上記図１６（ａ）のＹ−Ｙ’線に沿った断面構造を製造
工程順に示す断面図であり、図１７（ｂ）ないし図２３
（ｂ）はそれぞれ上記図１６（ａ）のＸ−Ｘ’線に沿っ
た断面構造を製造工程順に示す断面図である。まず、図
１７（ａ），（ｂ）に示すように、ｐ型Ｓｉ基板１１の
主表面を熱酸化してＳｉＯ2 膜（バッファ膜）２１を例
えば１０ｎｍの厚さに形成し、その上にＬＰ−ＣＶＤ法
により多結晶Ｓｉ膜２２を２００ｎｍ程度の厚さに堆積
形成し、更にその上にＬＰ−ＣＶＤ法によりＳｉＯ2 膜
２３を２００ｎｍの厚さに堆積形成する。次に、写真蝕
刻法により上記ＳｉＯ2 膜２３上に、素子領域に対応す
るレジストパターン２４を形成する。このレジストパタ
ーン２４をマスクにして、多結晶Ｓｉに対して大きな選
択比を持つ異方性ドライエッチングによりＳｉＯ2 膜２
３をエッチングした後、このレジストパターン２４を剥
離する。その後、残存されたＳｉＯ2 膜２３のパターン
をマスクにして、酸化膜に対して選択比が十分に取れる
異方性ドライエッチングにて多結晶Ｓｉ膜２２をエッチ
ングし、更に、熱酸化膜（ＳｉＯ2 膜）２１をエッチン
グすると図１８（ａ），（ｂ）に示すようになる。
に示したｎチャネル型ＭＯＳＦＥＴの製造方法について
説明する。図１７（ａ）ないし図２３（ａ）はそれぞれ
上記図１６（ａ）のＹ−Ｙ’線に沿った断面構造を製造
工程順に示す断面図であり、図１７（ｂ）ないし図２３
（ｂ）はそれぞれ上記図１６（ａ）のＸ−Ｘ’線に沿っ
た断面構造を製造工程順に示す断面図である。まず、図
１７（ａ），（ｂ）に示すように、ｐ型Ｓｉ基板１１の
主表面を熱酸化してＳｉＯ2 膜（バッファ膜）２１を例
えば１０ｎｍの厚さに形成し、その上にＬＰ−ＣＶＤ法
により多結晶Ｓｉ膜２２を２００ｎｍ程度の厚さに堆積
形成し、更にその上にＬＰ−ＣＶＤ法によりＳｉＯ2 膜
２３を２００ｎｍの厚さに堆積形成する。次に、写真蝕
刻法により上記ＳｉＯ2 膜２３上に、素子領域に対応す
るレジストパターン２４を形成する。このレジストパタ
ーン２４をマスクにして、多結晶Ｓｉに対して大きな選
択比を持つ異方性ドライエッチングによりＳｉＯ2 膜２
３をエッチングした後、このレジストパターン２４を剥
離する。その後、残存されたＳｉＯ2 膜２３のパターン
をマスクにして、酸化膜に対して選択比が十分に取れる
異方性ドライエッチングにて多結晶Ｓｉ膜２２をエッチ
ングし、更に、熱酸化膜（ＳｉＯ2 膜）２１をエッチン
グすると図１８（ａ），（ｂ）に示すようになる。
【０００５】しかる後、酸化膜に対して選択比が十分に
取れる異方性ドライエッチングにてＳｉ基板１１を０．
５μｍ程度の深さまでエッチングして、図１９（ａ），
（ｂ）に示すようなＳＴＩ構造を形成するための溝部２
５を形成する。
取れる異方性ドライエッチングにてＳｉ基板１１を０．
５μｍ程度の深さまでエッチングして、図１９（ａ），
（ｂ）に示すようなＳＴＩ構造を形成するための溝部２
５を形成する。
【０００６】この後、ＬＰ−ＣＶＤ法により全面にＳｉ
Ｏ2 膜１４を１．５μｍ程度の厚さに堆積形成する。そ
して、多結晶Ｓｉに対して選択比の取れる化学的機械的
研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）により上記ＳｉＯ2 膜１４の平坦化
を行う。平坦化後、ＳｉＯ2 膜１４，２３をＮＨ4 Ｆあ
るいはドライエッチングにより多結晶Ｓｉ膜２２の表面
がちょうど露出するまでエッチングすると、溝部２５内
に上記ＳｉＯ2 膜が残存されて埋め込み酸化膜１４が形
成される（図２０（ａ），（ｂ）参照）。
Ｏ2 膜１４を１．５μｍ程度の厚さに堆積形成する。そ
して、多結晶Ｓｉに対して選択比の取れる化学的機械的
研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）により上記ＳｉＯ2 膜１４の平坦化
を行う。平坦化後、ＳｉＯ2 膜１４，２３をＮＨ4 Ｆあ
るいはドライエッチングにより多結晶Ｓｉ膜２２の表面
がちょうど露出するまでエッチングすると、溝部２５内
に上記ＳｉＯ2 膜が残存されて埋め込み酸化膜１４が形
成される（図２０（ａ），（ｂ）参照）。
【０００７】次に、ＳｉＯ2 に対して選択比が取れる等
方性ドライエッチングにて多結晶Ｓｉ膜２２をエッチン
グして除去した後、例えば１０００℃の温度にて埋め込
み酸化膜１４の膜応力低減のための熱処理を行う。この
後、Ｓｉ基板１１上のＳｉＯ2 膜２１をＮＨ4 Ｆでエッ
チングして除去し、例えば８００℃の熱酸化によりＳｉ
基板１１上に新たなＳｉＯ2 膜（犠牲酸化膜）２６を形
成する。引き続き、ｐウェル領域１２の形成のためにボ
ロン（Ｂ）を例えば加速電圧２００ＫｅＶでドーズ量８
×１０12ｃｍ-2程度打ち込み、更にｎチャネル型ＭＯＳ
ＦＥＴのしきい値電圧制御のためＢを例えば加速電圧５
０ＫｅＶ、ドーズ量１×１０13ｃｍ-2程度の条件で打ち
込む。この後、１０００℃で３０秒の熱処理を行うこと
により、導入した不純物の活性化を行う（図２１
（ａ），（ｂ））。
方性ドライエッチングにて多結晶Ｓｉ膜２２をエッチン
グして除去した後、例えば１０００℃の温度にて埋め込
み酸化膜１４の膜応力低減のための熱処理を行う。この
後、Ｓｉ基板１１上のＳｉＯ2 膜２１をＮＨ4 Ｆでエッ
チングして除去し、例えば８００℃の熱酸化によりＳｉ
基板１１上に新たなＳｉＯ2 膜（犠牲酸化膜）２６を形
成する。引き続き、ｐウェル領域１２の形成のためにボ
ロン（Ｂ）を例えば加速電圧２００ＫｅＶでドーズ量８
×１０12ｃｍ-2程度打ち込み、更にｎチャネル型ＭＯＳ
ＦＥＴのしきい値電圧制御のためＢを例えば加速電圧５
０ＫｅＶ、ドーズ量１×１０13ｃｍ-2程度の条件で打ち
込む。この後、１０００℃で３０秒の熱処理を行うこと
により、導入した不純物の活性化を行う（図２１
（ａ），（ｂ））。
【０００８】更に、Ｓｉ基板１１表面の犠牲酸化膜２６
を除去し、７５０℃の温度でＳｉ基板１１の表面を熱酸
化して厚さ６ｎｍのゲート酸化膜１５を形成する。しか
る後に、ＬＰ−ＣＶＤ法により全面に多結晶Ｓｉを３０
０ｎｍ堆積する。写真蝕刻法によりゲート電極を形成す
るためのレジストパターン２７を形成し、このレジスト
パターン２７をマスクにしてＳｉＯ2 に対して選択比の
十分に取れる異方性ドライエッチングを行って多結晶Ｓ
ｉ膜をパターニングしてゲート電極１５を形成する（図
２２（ａ），（ｂ））。
を除去し、７５０℃の温度でＳｉ基板１１の表面を熱酸
化して厚さ６ｎｍのゲート酸化膜１５を形成する。しか
る後に、ＬＰ−ＣＶＤ法により全面に多結晶Ｓｉを３０
０ｎｍ堆積する。写真蝕刻法によりゲート電極を形成す
るためのレジストパターン２７を形成し、このレジスト
パターン２７をマスクにしてＳｉＯ2 に対して選択比の
十分に取れる異方性ドライエッチングを行って多結晶Ｓ
ｉ膜をパターニングしてゲート電極１５を形成する（図
２２（ａ），（ｂ））。
【０００９】この後、Ｓｉ基板１１に砒素（Ａｓ）を加
速電圧５０ＫｅＶ、ドーズ量５×１０15ｃｍ-2の条件で
イオン注入し、１０００℃のＮ2 雰囲気で３０秒程度の
熱処理を行い、ソース・ドレイン領域１３として働くｎ
+ 型拡散層を形成するとともに、ゲート電極１５をｎ+
型にドーピングする（図２３（ａ），（ｂ））。
速電圧５０ＫｅＶ、ドーズ量５×１０15ｃｍ-2の条件で
イオン注入し、１０００℃のＮ2 雰囲気で３０秒程度の
熱処理を行い、ソース・ドレイン領域１３として働くｎ
+ 型拡散層を形成するとともに、ゲート電極１５をｎ+
型にドーピングする（図２３（ａ），（ｂ））。
【００１０】この後は、層間絶縁膜１７の形成工程、コ
ンタクトプラグ１８の形成工程、及び所定のメタライゼ
ーションによるソース・ドレイン電極１９の形成工程等
を経て、図１６（ａ），（ｂ），（ｃ）に示したような
ｎチャネル型ＭＯＳＦＥＴを形成する。
ンタクトプラグ１８の形成工程、及び所定のメタライゼ
ーションによるソース・ドレイン電極１９の形成工程等
を経て、図１６（ａ），（ｂ），（ｃ）に示したような
ｎチャネル型ＭＯＳＦＥＴを形成する。
【００１１】ところで、このようにＳＴＩ構造の素子分
離領域を形成したｎチャネル型ＭＯＳＦＥＴにおいて
は、図２４に示すようにＭＯＳＦＥＴのサブスレショル
ド特性に現れるキンク特性が大きな問題になっている。
キンク特性は図２４に示すように通常のＭＯＳＦＥＴで
は見られないサブスレショルド領域が２重になるような
特性である。このサブスレショルド特性は図２５（ａ）
に示すようにｎチャネル型ＭＯＳＦＥＴにおけるＳＴＩ
構造の端部２８で発生すると考えられており、その理由
として、 （１）ＳＴＩ端では、図２５（ｂ）に示すようなＬＯＣ
ＯＳ法で形成した素子分離絶縁膜（破線部２９参照）と
異なり、鋭利なＳｉ端がチャネル領域に接して存在して
おり、この角部において発生する電界集中のため、一部
の領域の実効的なしきい値電圧が低下してキンク特性を
生ずる。
離領域を形成したｎチャネル型ＭＯＳＦＥＴにおいて
は、図２４に示すようにＭＯＳＦＥＴのサブスレショル
ド特性に現れるキンク特性が大きな問題になっている。
キンク特性は図２４に示すように通常のＭＯＳＦＥＴで
は見られないサブスレショルド領域が２重になるような
特性である。このサブスレショルド特性は図２５（ａ）
に示すようにｎチャネル型ＭＯＳＦＥＴにおけるＳＴＩ
構造の端部２８で発生すると考えられており、その理由
として、 （１）ＳＴＩ端では、図２５（ｂ）に示すようなＬＯＣ
ＯＳ法で形成した素子分離絶縁膜（破線部２９参照）と
異なり、鋭利なＳｉ端がチャネル領域に接して存在して
おり、この角部において発生する電界集中のため、一部
の領域の実効的なしきい値電圧が低下してキンク特性を
生ずる。
【００１２】（２）ＳＴＩ構造にしたことにより、Ｓｉ
基板中の不純物がＳＴＩ構造の絶縁膜領域に外方拡散し
てしまい、このＳＴＩ端のチャネル領域の実効的なしき
い値電圧が低下してしまう。特にＳＴＩ構造ではＬＯＣ
ＯＳ法で形成した素子分離絶縁膜に対し、チャネル端で
絶縁膜と接する断面積が大きくなるため、この外方拡散
の影響を受けやすい。このため、ＳＴＩ端のＭＯＳＦＥ
Ｔのしきい値電圧が局所的に低下してしまいキンク特性
を生じる。
基板中の不純物がＳＴＩ構造の絶縁膜領域に外方拡散し
てしまい、このＳＴＩ端のチャネル領域の実効的なしき
い値電圧が低下してしまう。特にＳＴＩ構造ではＬＯＣ
ＯＳ法で形成した素子分離絶縁膜に対し、チャネル端で
絶縁膜と接する断面積が大きくなるため、この外方拡散
の影響を受けやすい。このため、ＳＴＩ端のＭＯＳＦＥ
Ｔのしきい値電圧が局所的に低下してしまいキンク特性
を生じる。
【００１３】これら二つの要因が重なり合って、ＭＯＳ
ＦＥＴのキンク現象が見られると考えられているが、こ
のキンク現象は同一プロセスでＣＭＯＳＦＥＴを製造し
た場合、ｎチャネル型ＭＯＳＦＥＴで顕著であり、ｐチ
ャネル型ＭＯＳＦＥＴではその発生が見られない。これ
は、ｐチャネル型ＭＯＳＦＥＴでは基板領域の不純物と
して、リン（Ｐｈｏｓ）や砒素（Ａｓ）といったＳＴＩ
領域中のＳｉＯ2 膜に対して不純物が外方拡散せずにパ
イルアップするものを用いているのに対し、ｎチャネル
型ＭＯＳＦＥＴでは基板領域の不純物としてＳＴＩ中に
外方拡散しやすいボロン（Ｂ）を用いていることに起因
している。
ＦＥＴのキンク現象が見られると考えられているが、こ
のキンク現象は同一プロセスでＣＭＯＳＦＥＴを製造し
た場合、ｎチャネル型ＭＯＳＦＥＴで顕著であり、ｐチ
ャネル型ＭＯＳＦＥＴではその発生が見られない。これ
は、ｐチャネル型ＭＯＳＦＥＴでは基板領域の不純物と
して、リン（Ｐｈｏｓ）や砒素（Ａｓ）といったＳＴＩ
領域中のＳｉＯ2 膜に対して不純物が外方拡散せずにパ
イルアップするものを用いているのに対し、ｎチャネル
型ＭＯＳＦＥＴでは基板領域の不純物としてＳＴＩ中に
外方拡散しやすいボロン（Ｂ）を用いていることに起因
している。
【００１４】このように、キンク特性は、そのチャネル
幅がＳＴＩ端のみで決まっているため、この部分のＭＯ
ＳＦＥＴの駆動力に対する関与は無視できるほど小さい
が、図２４からも明らかなように、通常現れないような
大きなリーク電流を生じてしまうため、素子の微細化や
高速化に対して大きな障害となる。ＬＳＩとしての高速
化を考慮すると、このキンク特性によりスタンバイ状態
のリーク電流の下限が決まってしまい、この寄生ＭＯＳ
ＦＥＴの与えるしきい値電圧によりＬＳＩ中のＭＯＳＦ
ＥＴのしきい値電圧の下限が決まってしまうため、その
影響は計り知れない。寄生ＭＯＳＦＥＴのしきい値電圧
が通常のＭＯＳＦＥＴに比べて０．２Ｖ低いとすると、
２．５Ｖの動作電圧で０．５Ｖのしきい値電圧設定を
０．７Ｖにせねばならず、ショックレイの電流モデルで
考えても１０％程度の性能低下が予想され、微細化に伴
う今後の電源電圧の低下を考えると、その影響はより顕
著となるため、高集積化と高性能化の両面でキンク特性
の改善が強く望まれている。
幅がＳＴＩ端のみで決まっているため、この部分のＭＯ
ＳＦＥＴの駆動力に対する関与は無視できるほど小さい
が、図２４からも明らかなように、通常現れないような
大きなリーク電流を生じてしまうため、素子の微細化や
高速化に対して大きな障害となる。ＬＳＩとしての高速
化を考慮すると、このキンク特性によりスタンバイ状態
のリーク電流の下限が決まってしまい、この寄生ＭＯＳ
ＦＥＴの与えるしきい値電圧によりＬＳＩ中のＭＯＳＦ
ＥＴのしきい値電圧の下限が決まってしまうため、その
影響は計り知れない。寄生ＭＯＳＦＥＴのしきい値電圧
が通常のＭＯＳＦＥＴに比べて０．２Ｖ低いとすると、
２．５Ｖの動作電圧で０．５Ｖのしきい値電圧設定を
０．７Ｖにせねばならず、ショックレイの電流モデルで
考えても１０％程度の性能低下が予想され、微細化に伴
う今後の電源電圧の低下を考えると、その影響はより顕
著となるため、高集積化と高性能化の両面でキンク特性
の改善が強く望まれている。
【００１５】
【発明が解決しようとする課題】上述したようにＳＴＩ
構造を有する従来のＭＩＳＦＥＴにおいては、キンク特
性が大きな問題となっている。キンク特性は、ＳＴＩ端
での電界集中の影響等により引き起こされるが、ＳＴＩ
端の一部のしきい値電圧が実効的に低下することによ
り、見かけ上しきい値電圧の低いＭＩＳＦＥＴが寄生す
るのと等価になり、ＭＩＳＦＥＴのリーク電流が増大す
るという問題があった。
構造を有する従来のＭＩＳＦＥＴにおいては、キンク特
性が大きな問題となっている。キンク特性は、ＳＴＩ端
での電界集中の影響等により引き起こされるが、ＳＴＩ
端の一部のしきい値電圧が実効的に低下することによ
り、見かけ上しきい値電圧の低いＭＩＳＦＥＴが寄生す
るのと等価になり、ＭＩＳＦＥＴのリーク電流が増大す
るという問題があった。
【００１６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、キンク特性に起
因するリーク電流を低減でき、高集積化や高性能化が図
れる半導体装置及びその製造方法を提供することにあ
る。
れたもので、その目的とするところは、キンク特性に起
因するリーク電流を低減でき、高集積化や高性能化が図
れる半導体装置及びその製造方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有
する半導体装置において、ＳＴＩ界面に隣接するＭＩＳ
ＦＥＴのＳｉ基板中に、窒素（Ｎ）のイオン注入によっ
て形成された窒化シリコン（ＳｉＮ）からなるバリア領
域を具備することを特徴としている。
載した半導体装置は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有
する半導体装置において、ＳＴＩ界面に隣接するＭＩＳ
ＦＥＴのＳｉ基板中に、窒素（Ｎ）のイオン注入によっ
て形成された窒化シリコン（ＳｉＮ）からなるバリア領
域を具備することを特徴としている。
【００１８】また、請求項２に記載したように、請求項
１の半導体装置において、前記バリア領域は、Ｓｉ基板
の主表面からＳＴＩ端におけるＭＩＳＦＥＴのしきい値
電圧を決める基板深さより深い領域まで分布することを
特徴とする。
１の半導体装置において、前記バリア領域は、Ｓｉ基板
の主表面からＳＴＩ端におけるＭＩＳＦＥＴのしきい値
電圧を決める基板深さより深い領域まで分布することを
特徴とする。
【００１９】請求項３に記載したように、請求項１の半
導体装置において、前記バリア領域は、前記ＭＩＳＦＥ
Ｔの実質的なチャネル領域には存在せず、ＳＴＩ端にお
けるＳｉ基板の主表面からＭＩＳＦＥＴのしきい値電圧
を決める基板深さより深い領域まで分布することを特徴
とする。
導体装置において、前記バリア領域は、前記ＭＩＳＦＥ
Ｔの実質的なチャネル領域には存在せず、ＳＴＩ端にお
けるＳｉ基板の主表面からＭＩＳＦＥＴのしきい値電圧
を決める基板深さより深い領域まで分布することを特徴
とする。
【００２０】請求項４に記載したように、前記バリア領
域の窒素濃度のピーク位置は、前記Ｓｉ基板の主表面よ
り深い位置にあることを特徴とする。更に、請求項５に
記載したように、請求項１ないし４いずれか１つの項に
記載の半導体装置において、前記ＭＩＳＦＥＴの基板不
純物は、ボロン（Ｂ）であることを特徴とする。
域の窒素濃度のピーク位置は、前記Ｓｉ基板の主表面よ
り深い位置にあることを特徴とする。更に、請求項５に
記載したように、請求項１ないし４いずれか１つの項に
記載の半導体装置において、前記ＭＩＳＦＥＴの基板不
純物は、ボロン（Ｂ）であることを特徴とする。
【００２１】また、この発明の請求項６に記載した半導
体装置の製造方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有
する半導体装置の製造方法において、Ｓｉ基板の主表面
にＳＴＩ用の溝を形成する工程と、前記溝内に露出され
たＳｉ基板中に窒素（Ｎ）をイオン注入し、前記溝の側
壁部に窒化シリコン（ＳｉＮ）からなるバリア領域を形
成する工程と、前記溝内に絶縁物を埋め込んでＳＴＩ構
造の素子分離領域を形成する工程と、素子領域にＭＩＳ
ＦＥＴを形成する工程とを具備することを特徴としてい
る。
体装置の製造方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有
する半導体装置の製造方法において、Ｓｉ基板の主表面
にＳＴＩ用の溝を形成する工程と、前記溝内に露出され
たＳｉ基板中に窒素（Ｎ）をイオン注入し、前記溝の側
壁部に窒化シリコン（ＳｉＮ）からなるバリア領域を形
成する工程と、前記溝内に絶縁物を埋め込んでＳＴＩ構
造の素子分離領域を形成する工程と、素子領域にＭＩＳ
ＦＥＴを形成する工程とを具備することを特徴としてい
る。
【００２２】この発明の請求項７に記載した半導体装置
の製造方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有する半
導体装置の製造方法において、Ｓｉ基板上にバッファ膜
を形成する工程と、前記バッファ膜上に前記Ｓｉ基板の
主表面にＳＴＩ用の溝を形成する際のマスクとなるパタ
ーンを形成する工程と、前記パターンをマスクにして前
記Ｓｉ基板中に窒素（Ｎ）をイオン注入する工程と、前
記パターンをマスクとして前記Ｓｉ基板の主表面をエッ
チングし、側壁部に窒化シリコン（ＳｉＮ）からなるバ
リア領域が位置する溝を形成する工程と、前記溝内に絶
縁物を埋め込んでＳＴＩ構造の素子分離領域を形成する
工程と、素子領域にＭＩＳＦＥＴを形成する工程とを具
備することを特徴としている。
の製造方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有する半
導体装置の製造方法において、Ｓｉ基板上にバッファ膜
を形成する工程と、前記バッファ膜上に前記Ｓｉ基板の
主表面にＳＴＩ用の溝を形成する際のマスクとなるパタ
ーンを形成する工程と、前記パターンをマスクにして前
記Ｓｉ基板中に窒素（Ｎ）をイオン注入する工程と、前
記パターンをマスクとして前記Ｓｉ基板の主表面をエッ
チングし、側壁部に窒化シリコン（ＳｉＮ）からなるバ
リア領域が位置する溝を形成する工程と、前記溝内に絶
縁物を埋め込んでＳＴＩ構造の素子分離領域を形成する
工程と、素子領域にＭＩＳＦＥＴを形成する工程とを具
備することを特徴としている。
【００２３】更に、この発明の請求項８に記載した半導
体装置の製造方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有
する半導体装置の製造方法において、Ｓｉ基板の主表面
にＳＴＩ用の溝を形成する工程と、前記溝内に絶縁物を
埋め込んでＳＴＩ構造の素子分離領域を形成する工程
と、前記素子分離領域との境界領域を除く素子領域上に
マスクを形成する工程と、前記マスクを介して前記Ｓｉ
基板の前記素子分離領域との境界領域中に窒素（Ｎ）を
イオン注入し、窒化シリコン（ＳｉＮ）からなるバリア
領域を形成する工程と、前記素子領域にＭＩＳＦＥＴを
形成する工程とを具備することを特徴としている。
体装置の製造方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有
する半導体装置の製造方法において、Ｓｉ基板の主表面
にＳＴＩ用の溝を形成する工程と、前記溝内に絶縁物を
埋め込んでＳＴＩ構造の素子分離領域を形成する工程
と、前記素子分離領域との境界領域を除く素子領域上に
マスクを形成する工程と、前記マスクを介して前記Ｓｉ
基板の前記素子分離領域との境界領域中に窒素（Ｎ）を
イオン注入し、窒化シリコン（ＳｉＮ）からなるバリア
領域を形成する工程と、前記素子領域にＭＩＳＦＥＴを
形成する工程とを具備することを特徴としている。
【００２４】請求項９に記載したように、請求項６に記
載の半導体装置の製造方法において、前記バリア領域を
形成する工程は、前記窒素のイオン注入時におけるＳｉ
基板の主表面に対する注入角度を変化させ、Ｓｉ基板を
回転させることにより深さを調整することを特徴とす
る。
載の半導体装置の製造方法において、前記バリア領域を
形成する工程は、前記窒素のイオン注入時におけるＳｉ
基板の主表面に対する注入角度を変化させ、Ｓｉ基板を
回転させることにより深さを調整することを特徴とす
る。
【００２５】請求項１０に記載したように、請求項６な
いし９いずれか１つの項に記載の半導体装置の製造方法
において、前記ＭＩＳＦＥＴの基板不純物は、ボロン
（Ｂ）であることを特徴とする。
いし９いずれか１つの項に記載の半導体装置の製造方法
において、前記ＭＩＳＦＥＴの基板不純物は、ボロン
（Ｂ）であることを特徴とする。
【００２６】請求項１のような構成によれば、ＳＴＩ端
に基板不純物のバリア材となる窒化シリコンの領域を設
けたので、Ｓｉ基板中の基板不純物がＳＴＩ領域中へ熱
拡散するのを阻止できる。これによって、ＳＴＩ端に形
成される寄生ＭＩＳＦＥＴのしきい値電圧の低下を抑制
でき、キンク特性を低減できる。しかも、ＳＴＩ端で不
純物がパイルアップすれば、不純物濃度で決まる実効的
なしきい値電圧が上昇し、ＳＴＩ端での電界集中による
しきい値電圧の低下分をキャンセルしてキンク特性の発
生しない良好なＭＩＳＦＥＴ特性を得ることができる。
このキンク特性の改善によりＭＩＳＦＥＴのオフ状態時
のリーク電流を低減できるので、ＬＳＩチップのスタン
バイパワーを一定に保ち、よりしきい値電圧を下げた高
性能のＭＩＳＦＥＴ特性を実現でき、これによってＬＳ
Ｉを高速化できる。
に基板不純物のバリア材となる窒化シリコンの領域を設
けたので、Ｓｉ基板中の基板不純物がＳＴＩ領域中へ熱
拡散するのを阻止できる。これによって、ＳＴＩ端に形
成される寄生ＭＩＳＦＥＴのしきい値電圧の低下を抑制
でき、キンク特性を低減できる。しかも、ＳＴＩ端で不
純物がパイルアップすれば、不純物濃度で決まる実効的
なしきい値電圧が上昇し、ＳＴＩ端での電界集中による
しきい値電圧の低下分をキャンセルしてキンク特性の発
生しない良好なＭＩＳＦＥＴ特性を得ることができる。
このキンク特性の改善によりＭＩＳＦＥＴのオフ状態時
のリーク電流を低減できるので、ＬＳＩチップのスタン
バイパワーを一定に保ち、よりしきい値電圧を下げた高
性能のＭＩＳＦＥＴ特性を実現でき、これによってＬＳ
Ｉを高速化できる。
【００２７】ＭＩＳＦＥＴのキンク特性は、ＳＴＩ端の
基板不純物濃度の低下により増長されるので、ＭＩＳＦ
ＥＴのしきい値電圧を決めるＳｉ基板の深さ分の不純物
をＳＴＩ領域へ拡散しないようにブロックするのが有効
である。よって、請求項２に示すように、この領域より
も深い位置にまでバリア材として働く窒化シリコンの領
域を設ければ、ＳＴＩ端での不純物のパイルアップの効
果がより増大し、キンク特性の抑制効果を高めることが
できる。
基板不純物濃度の低下により増長されるので、ＭＩＳＦ
ＥＴのしきい値電圧を決めるＳｉ基板の深さ分の不純物
をＳＴＩ領域へ拡散しないようにブロックするのが有効
である。よって、請求項２に示すように、この領域より
も深い位置にまでバリア材として働く窒化シリコンの領
域を設ければ、ＳＴＩ端での不純物のパイルアップの効
果がより増大し、キンク特性の抑制効果を高めることが
できる。
【００２８】一方、ＭＩＳＦＥＴのチャネル領域中の窒
素は準位を生成したり、Ｓｉ基板の主表面のラフネスを
悪化させ、モビリティの悪化要因となる。そこで、請求
項３に示すようにＭＩＳＦＥＴの実質的なチャネル領域
にはバリア材を形成せず、ＳＴＩ端の深い位置にまでバ
リア材として働く窒化シリコンの領域を設ければ、高い
駆動能力を持つＭＩＳＦＥＴを提供できる。
素は準位を生成したり、Ｓｉ基板の主表面のラフネスを
悪化させ、モビリティの悪化要因となる。そこで、請求
項３に示すようにＭＩＳＦＥＴの実質的なチャネル領域
にはバリア材を形成せず、ＳＴＩ端の深い位置にまでバ
リア材として働く窒化シリコンの領域を設ければ、高い
駆動能力を持つＭＩＳＦＥＴを提供できる。
【００２９】請求項４に示すように、窒化シリコンの領
域中に含まれる窒素濃度のピーク位置を、Ｓｉ基板の表
面より深い位置にすれば、ＭＩＳＦＥＴの駆動力の低下
を最小限に抑えることができる。
域中に含まれる窒素濃度のピーク位置を、Ｓｉ基板の表
面より深い位置にすれば、ＭＩＳＦＥＴの駆動力の低下
を最小限に抑えることができる。
【００３０】請求項５に示すように、この発明は、基板
不純物としてボロン（Ｂ）を用いるｎチャネル型ＭＯＳ
ＦＥＴにおいて、このボロンの外方拡散によるキンク特
性の抑制に対して大きな効果が得られる。
不純物としてボロン（Ｂ）を用いるｎチャネル型ＭＯＳ
ＦＥＴにおいて、このボロンの外方拡散によるキンク特
性の抑制に対して大きな効果が得られる。
【００３１】請求項６のような製造方法によれば、ＭＩ
ＳＦＥＴのチャネル領域に隣接するＳＴＩ近傍のＳｉ基
板中に、ボロン（Ｂ）等の基板不純物の外方拡散に対し
てバリア性を有する窒化シリコンの領域を容易に形成で
き、これによりボロンの外方拡散を抑制してキンク特性
を改善することができる。
ＳＦＥＴのチャネル領域に隣接するＳＴＩ近傍のＳｉ基
板中に、ボロン（Ｂ）等の基板不純物の外方拡散に対し
てバリア性を有する窒化シリコンの領域を容易に形成で
き、これによりボロンの外方拡散を抑制してキンク特性
を改善することができる。
【００３２】請求項７のような製造方法によれば、ＳＴ
Ｉ構造の形成前に、ＳＴＩ構造の形成予定領域の端部の
Ｓｉ基板中に窒化シリコンの領域を形成でき、これによ
りボロン等の基板不純物の外方拡散を抑制してキンク特
性を改善できる。
Ｉ構造の形成前に、ＳＴＩ構造の形成予定領域の端部の
Ｓｉ基板中に窒化シリコンの領域を形成でき、これによ
りボロン等の基板不純物の外方拡散を抑制してキンク特
性を改善できる。
【００３３】請求項８の製造方法では、ＳＴＩ領域中の
埋め込み酸化膜の平坦化後のウェル領域等の不純物イオ
ン注入前に、窒素をイオン注入することにより窒化シリ
コンの領域を形成する。この窒化シリコンの領域は、Ｓ
ＴＩ構造に隣接するＳｉ基板中に形成するので、ボロン
等の基板不純物の外方拡散を抑えてキンク特性を改善で
きる。
埋め込み酸化膜の平坦化後のウェル領域等の不純物イオ
ン注入前に、窒素をイオン注入することにより窒化シリ
コンの領域を形成する。この窒化シリコンの領域は、Ｓ
ＴＩ構造に隣接するＳｉ基板中に形成するので、ボロン
等の基板不純物の外方拡散を抑えてキンク特性を改善で
きる。
【００３４】請求項９に示すように、窒素イオンの注入
角度とＳｉ基板の回転により、窒化シリコンの領域の深
さを自由に設定できる。請求項１０に示すように、基板
不純物としてボロン（Ｂ）を用いるｎチャネル型ＭＯＳ
ＦＥＴの製造方法において、この発明はボロンの外方拡
散によるキンク特性の抑制に対して大きな効果が得られ
る。
角度とＳｉ基板の回転により、窒化シリコンの領域の深
さを自由に設定できる。請求項１０に示すように、基板
不純物としてボロン（Ｂ）を用いるｎチャネル型ＭＯＳ
ＦＥＴの製造方法において、この発明はボロンの外方拡
散によるキンク特性の抑制に対して大きな効果が得られ
る。
【００３５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。ｎチャネル型ＭＯＳＦＥ
Ｔのキンク特性を抑制するためには、ＭＯＳＦＥＴのＳ
ＴＩ端において基板不純物の外方拡散を抑える技術が必
要となる。そこで、この発明では、ｎチャネル型ＭＯＳ
ＦＥＴの基板不純物としてボロン（Ｂ）に着目し、ＭＯ
ＳＦＥＴのチャネル領域に隣接するＳＴＩ近傍のＳｉ基
板中に、このＢの外方拡散に対してバリア性を有する窒
化シリコンの領域を形成したものである。
いて図面を参照して説明する。ｎチャネル型ＭＯＳＦＥ
Ｔのキンク特性を抑制するためには、ＭＯＳＦＥＴのＳ
ＴＩ端において基板不純物の外方拡散を抑える技術が必
要となる。そこで、この発明では、ｎチャネル型ＭＯＳ
ＦＥＴの基板不純物としてボロン（Ｂ）に着目し、ＭＯ
ＳＦＥＴのチャネル領域に隣接するＳＴＩ近傍のＳｉ基
板中に、このＢの外方拡散に対してバリア性を有する窒
化シリコンの領域を形成したものである。
【００３６】図１（ａ），（ｂ），（ｃ）はそれぞれ、
この発明の第１の実施の形態に係る半導体装置について
説明するためのもので、図１（ａ）はｎチャネル型ＭＯ
ＳＦＥＴのパターン平面図、図１（ｂ）は図１（ａ）の
Ｙ−Ｙ’線に沿った断面図、図１（ｃ）は図１（ａ）の
Ｘ−Ｘ’線に沿った断面図である。ｐ型Ｓｉ基板３１の
主表面領域中にはｐウェル領域３２が形成されており、
このｐウェル領域３２内にｎチャネル型ＭＯＳＦＥＴの
ソース・ドレイン領域３３としてのｎ+ 型拡散層が離隔
して設けられている。上記ｐ型Ｓｉ基板３１の主表面に
は溝が形成され、この溝内に埋め込み酸化膜３４が形成
されてＳＴＩ構造の素子分離領域が形成されている。上
記素子分離領域としての埋め込み酸化膜３４と上記Ｓｉ
基板３１との境界領域のＳｉ基板３１中には、ボロン
（Ｂ）の外方拡散に対するバリア材として働く窒化シリ
コン領域４０が介在されている。この窒化シリコン領域
４０は、ＭＯＳＦＥＴの実質的なチャネル領域には存在
せず、ほぼ寄生ＭＯＳＦＥＴのチャネル領域に対応して
設けられており、Ｓｉ基板３１の主表面からＳＴＩ端に
おけるＭＯＳＦＥＴのしきい値電圧を決める基板深さよ
り深い領域まで形成されている。また、上記ソース・ド
レイン領域３３間のＳｉ基板３１上には、ゲート絶縁膜
３５を介してゲート電極３６が設けられている。上記Ｓ
ｉ基板３１の主表面上には層間絶縁膜（ＳｉＯ2 ／ＢＰ
ＳＧ）３７が形成されており、この層間絶縁膜３７の上
記ソース・ドレイン領域３３上に形成されたコンタクト
ホール内にはコンタクトプラグ３８が設けられている。
そして、上記層間絶縁膜３７上に、ソース・ドレイン電
極３９としてのメタル配線が形成され、これらソース・
ドレイン電極３９はそれぞれ上記コンタクトプラグ３８
を介してソース・ドレイン領域３３と電気的に接続され
ている。
この発明の第１の実施の形態に係る半導体装置について
説明するためのもので、図１（ａ）はｎチャネル型ＭＯ
ＳＦＥＴのパターン平面図、図１（ｂ）は図１（ａ）の
Ｙ−Ｙ’線に沿った断面図、図１（ｃ）は図１（ａ）の
Ｘ−Ｘ’線に沿った断面図である。ｐ型Ｓｉ基板３１の
主表面領域中にはｐウェル領域３２が形成されており、
このｐウェル領域３２内にｎチャネル型ＭＯＳＦＥＴの
ソース・ドレイン領域３３としてのｎ+ 型拡散層が離隔
して設けられている。上記ｐ型Ｓｉ基板３１の主表面に
は溝が形成され、この溝内に埋め込み酸化膜３４が形成
されてＳＴＩ構造の素子分離領域が形成されている。上
記素子分離領域としての埋め込み酸化膜３４と上記Ｓｉ
基板３１との境界領域のＳｉ基板３１中には、ボロン
（Ｂ）の外方拡散に対するバリア材として働く窒化シリ
コン領域４０が介在されている。この窒化シリコン領域
４０は、ＭＯＳＦＥＴの実質的なチャネル領域には存在
せず、ほぼ寄生ＭＯＳＦＥＴのチャネル領域に対応して
設けられており、Ｓｉ基板３１の主表面からＳＴＩ端に
おけるＭＯＳＦＥＴのしきい値電圧を決める基板深さよ
り深い領域まで形成されている。また、上記ソース・ド
レイン領域３３間のＳｉ基板３１上には、ゲート絶縁膜
３５を介してゲート電極３６が設けられている。上記Ｓ
ｉ基板３１の主表面上には層間絶縁膜（ＳｉＯ2 ／ＢＰ
ＳＧ）３７が形成されており、この層間絶縁膜３７の上
記ソース・ドレイン領域３３上に形成されたコンタクト
ホール内にはコンタクトプラグ３８が設けられている。
そして、上記層間絶縁膜３７上に、ソース・ドレイン電
極３９としてのメタル配線が形成され、これらソース・
ドレイン電極３９はそれぞれ上記コンタクトプラグ３８
を介してソース・ドレイン領域３３と電気的に接続され
ている。
【００３７】上記のような構成によれば、ＳＴＩ端に基
板不純物（ボロン）のバリア材となる窒化シリコン領域
４０を設けたので、Ｓｉ基板３１中のボロンがＳＴＩ領
域中へ外方拡散（熱拡散）するのを阻止でき、ＳＴＩ端
に形成される寄生ＭＯＳＦＥＴのしきい値電圧の低下を
抑制してキンク特性を低減できる。このキンク特性の改
善によりＭＯＳＦＥＴのオフ状態時のリーク電流を低減
できるので、ＬＳＩチップのスタンバイパワーを一定に
保ち、よりしきい値電圧を下げた高性能のＭＯＳＦＥＴ
特性を実現でき、これによってＬＳＩを高速化できる。
また、上記窒化シリコン領域４０は、ＳＴＩ端のＳｉ基
板３１中に形成するので、高集積化を妨げることもな
い。しかも、Ｓｉ基板３１の表面からＳＴＩ端における
ＭＯＳＦＥＴのしきい値電圧を決める基板深さより深い
領域まで形成されているので、ｐチャネル型ＭＯＳＦＥ
Ｔと同様に不純物をパイルアップする効果を引き出すこ
とができ、前述した（２）の原因をなくすことができ、
（１）の要因に起因するキンク特性も抑制したＭＯＳＦ
ＥＴ構造を実現できる。
板不純物（ボロン）のバリア材となる窒化シリコン領域
４０を設けたので、Ｓｉ基板３１中のボロンがＳＴＩ領
域中へ外方拡散（熱拡散）するのを阻止でき、ＳＴＩ端
に形成される寄生ＭＯＳＦＥＴのしきい値電圧の低下を
抑制してキンク特性を低減できる。このキンク特性の改
善によりＭＯＳＦＥＴのオフ状態時のリーク電流を低減
できるので、ＬＳＩチップのスタンバイパワーを一定に
保ち、よりしきい値電圧を下げた高性能のＭＯＳＦＥＴ
特性を実現でき、これによってＬＳＩを高速化できる。
また、上記窒化シリコン領域４０は、ＳＴＩ端のＳｉ基
板３１中に形成するので、高集積化を妨げることもな
い。しかも、Ｓｉ基板３１の表面からＳＴＩ端における
ＭＯＳＦＥＴのしきい値電圧を決める基板深さより深い
領域まで形成されているので、ｐチャネル型ＭＯＳＦＥ
Ｔと同様に不純物をパイルアップする効果を引き出すこ
とができ、前述した（２）の原因をなくすことができ、
（１）の要因に起因するキンク特性も抑制したＭＯＳＦ
ＥＴ構造を実現できる。
【００３８】次に、上記図１（ａ），（ｂ），（ｃ）に
示したｎチャネル型ＭＯＳＦＥＴの製造方法について説
明する。図２（ａ），（ｂ）ないし図１０（ａ），
（ｂ）はそれぞれ、この発明の第１の実施の形態に係る
半導体装置の製造方法について説明するためのもので、
図２（ａ）ないし図１０（ａ）はそれぞれ図１（ａ）の
Ｙ−Ｙ’線に沿った断面構造を製造工程順に順次示す断
面図、図２（ｂ）ないし図１０（ｂ）はそれぞれ図１
（ａ）のＸ−Ｘ’線に沿った断面構造を製造工程順に順
次示す断面図である。
示したｎチャネル型ＭＯＳＦＥＴの製造方法について説
明する。図２（ａ），（ｂ）ないし図１０（ａ），
（ｂ）はそれぞれ、この発明の第１の実施の形態に係る
半導体装置の製造方法について説明するためのもので、
図２（ａ）ないし図１０（ａ）はそれぞれ図１（ａ）の
Ｙ−Ｙ’線に沿った断面構造を製造工程順に順次示す断
面図、図２（ｂ）ないし図１０（ｂ）はそれぞれ図１
（ａ）のＸ−Ｘ’線に沿った断面構造を製造工程順に順
次示す断面図である。
【００３９】まず、従来と同様に、図２（ａ），（ｂ）
ないし図４（ａ），（ｂ）に示すような製造工程を経て
Ｓｉ基板上にＳＴＩ構造を形成するための溝を形成す
る。すなわち、図２（ａ），（ｂ）に示すように、ｐ型
Ｓｉ基板３１の主表面を熱酸化して、バッファ膜となる
例えば厚さ１０ｎｍのＳｉＯ2 膜４１を形成し、このＳ
ｉＯ2 膜４１上にＬＰ−ＣＶＤ法により２００ｎｍ程度
の厚さの多結晶Ｓｉ膜４２を堆積形成し、更にその上に
ＬＰ−ＣＶＤ法により約２００ｎｍの厚さのＳｉＯ2 膜
４３を堆積形成する。次に、上記ＳｉＯ2 膜４３上に写
真蝕刻法により素子領域に対応するレジストパターン４
４を形成する。そして、このレジストパターン４４をマ
スクにして、多結晶Ｓｉに対して大きな選択比を持つ異
方性ドライエッチングによりＳｉＯ2 膜４３をエッチン
グした後、このレジストパターン４４を剥離する。その
後、パターニングされたＳｉＯ2 膜４３をマスクにし
て、酸化膜に対して選択比が十分に取れる異方性ドライ
エッチングにより多結晶Ｓｉ膜４２をエッチングし、更
に、熱酸化膜（ＳｉＯ2 膜）４１をエッチングすると図
３（ａ），（ｂ）に示すような構造が得られる。
ないし図４（ａ），（ｂ）に示すような製造工程を経て
Ｓｉ基板上にＳＴＩ構造を形成するための溝を形成す
る。すなわち、図２（ａ），（ｂ）に示すように、ｐ型
Ｓｉ基板３１の主表面を熱酸化して、バッファ膜となる
例えば厚さ１０ｎｍのＳｉＯ2 膜４１を形成し、このＳ
ｉＯ2 膜４１上にＬＰ−ＣＶＤ法により２００ｎｍ程度
の厚さの多結晶Ｓｉ膜４２を堆積形成し、更にその上に
ＬＰ−ＣＶＤ法により約２００ｎｍの厚さのＳｉＯ2 膜
４３を堆積形成する。次に、上記ＳｉＯ2 膜４３上に写
真蝕刻法により素子領域に対応するレジストパターン４
４を形成する。そして、このレジストパターン４４をマ
スクにして、多結晶Ｓｉに対して大きな選択比を持つ異
方性ドライエッチングによりＳｉＯ2 膜４３をエッチン
グした後、このレジストパターン４４を剥離する。その
後、パターニングされたＳｉＯ2 膜４３をマスクにし
て、酸化膜に対して選択比が十分に取れる異方性ドライ
エッチングにより多結晶Ｓｉ膜４２をエッチングし、更
に、熱酸化膜（ＳｉＯ2 膜）４１をエッチングすると図
３（ａ），（ｂ）に示すような構造が得られる。
【００４０】しかる後に、酸化膜に対して選択比が十分
に取れる異方性ドライエッチングにてＳｉ基板３１を
０．５μｍ程度の深さまでエッチングしてＳＴＩ構造の
溝部４５を形成すると図４（ａ），（ｂ）に示すように
なる。
に取れる異方性ドライエッチングにてＳｉ基板３１を
０．５μｍ程度の深さまでエッチングしてＳＴＩ構造の
溝部４５を形成すると図４（ａ），（ｂ）に示すように
なる。
【００４１】その後、図５（ａ），（ｂ）に示すよう
に、溝部４５内に露出されているＳｉ基板３１の表面に
熱酸化膜４６を例えば５ｎｍの厚さに形成し、イオン注
入により窒素（Ｎ）をＳＴＩ側面に注入して窒化シリコ
ン領域４０を形成する。この際、Ｓｉ基板３１を回転さ
せながら、Ｓｉ基板３１の主表面に対して所定の角度、
例えば４５°で窒素イオンを注入する。その直後、Ｎ2
雰囲気中もしくは酸化雰囲気中にて熱処理し、溝部４５
のエッチング時にＳｉ基板３１の表面に形成された欠陥
を回復した後、図６（ａ），（ｂ）に示すように、ＬＰ
−ＣＶＤ法にて全面にＳｉＯ2 膜３４を１．５μｍ程度
の厚さに堆積形成する。次に、ＣＭＰ法にて多結晶Ｓｉ
膜４２が露出するまでＳｉＯ2 膜３４，４３を研磨し、
平坦化する。
に、溝部４５内に露出されているＳｉ基板３１の表面に
熱酸化膜４６を例えば５ｎｍの厚さに形成し、イオン注
入により窒素（Ｎ）をＳＴＩ側面に注入して窒化シリコ
ン領域４０を形成する。この際、Ｓｉ基板３１を回転さ
せながら、Ｓｉ基板３１の主表面に対して所定の角度、
例えば４５°で窒素イオンを注入する。その直後、Ｎ2
雰囲気中もしくは酸化雰囲気中にて熱処理し、溝部４５
のエッチング時にＳｉ基板３１の表面に形成された欠陥
を回復した後、図６（ａ），（ｂ）に示すように、ＬＰ
−ＣＶＤ法にて全面にＳｉＯ2 膜３４を１．５μｍ程度
の厚さに堆積形成する。次に、ＣＭＰ法にて多結晶Ｓｉ
膜４２が露出するまでＳｉＯ2 膜３４，４３を研磨し、
平坦化する。
【００４２】以降のプロセスは図２０（ａ），（ｂ）な
いし図２２（ａ），（ｂ）に示した従来の製造工程と同
様であり、ＳｉＯ2 膜３４，４３の表面をＮＨ4 Ｆを用
いたエッチング、あるいはドライエッチングを行って多
結晶Ｓｉ膜４２を完全に露出させ（図７（ａ），
（ｂ））、しかる後にＳｉＯ2 に対して高い選択比が取
れる等方性ドライエッチングにて多結晶Ｓｉ膜４２とそ
の側壁部に形成されたＳｉＮ膜４７をエッチングし、例
えば１０００℃の温度で残存されたＳｉＯ2 膜３４（埋
め込み酸化膜）の膜応力低減のための熱処理を行う。こ
の後、Ｓｉ基板３１上のＳｉＯ2 膜４１をＮＨ4 Ｆにて
エッチングして除去し、Ｓｉ基板３１の表面を例えば８
００℃の温度で熱酸化して新たなＳｉＯ2 膜（犠牲酸化
膜）４８を形成した後、このＳｉＯ2 膜４８を介してＳ
ｉ基板３１中にボロン（Ｂ）を例えば加速電圧２００Ｋ
ｅＶ、ドーズ量８×１０12ｃｍ-2の条件で打ち込んでｐ
ウェル領域３２を形成し、更にｎチャネル型ＭＯＳＦＥ
Ｔのしきい値電圧を制御するためＢを例えば加速電圧５
０ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で打ち込
む。この後、１０００℃の温度にて３０秒程度の熱処理
により、導入した不純物の活性化を行う（図８（ａ），
（ｂ））。
いし図２２（ａ），（ｂ）に示した従来の製造工程と同
様であり、ＳｉＯ2 膜３４，４３の表面をＮＨ4 Ｆを用
いたエッチング、あるいはドライエッチングを行って多
結晶Ｓｉ膜４２を完全に露出させ（図７（ａ），
（ｂ））、しかる後にＳｉＯ2 に対して高い選択比が取
れる等方性ドライエッチングにて多結晶Ｓｉ膜４２とそ
の側壁部に形成されたＳｉＮ膜４７をエッチングし、例
えば１０００℃の温度で残存されたＳｉＯ2 膜３４（埋
め込み酸化膜）の膜応力低減のための熱処理を行う。こ
の後、Ｓｉ基板３１上のＳｉＯ2 膜４１をＮＨ4 Ｆにて
エッチングして除去し、Ｓｉ基板３１の表面を例えば８
００℃の温度で熱酸化して新たなＳｉＯ2 膜（犠牲酸化
膜）４８を形成した後、このＳｉＯ2 膜４８を介してＳ
ｉ基板３１中にボロン（Ｂ）を例えば加速電圧２００Ｋ
ｅＶ、ドーズ量８×１０12ｃｍ-2の条件で打ち込んでｐ
ウェル領域３２を形成し、更にｎチャネル型ＭＯＳＦＥ
Ｔのしきい値電圧を制御するためＢを例えば加速電圧５
０ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で打ち込
む。この後、１０００℃の温度にて３０秒程度の熱処理
により、導入した不純物の活性化を行う（図８（ａ），
（ｂ））。
【００４３】更に、Ｓｉ基板３１表面の熱酸化膜（Ｓｉ
Ｏ2 膜）４８を除去し、７５０℃の温度で６ｎｍ程度の
厚さのゲート酸化膜３５を形成する。しかる後に、ＬＰ
−ＣＶＤ法により多結晶Ｓｉ膜３６を３００ｎｍ程度の
厚さに堆積形成する。更に写真蝕刻法により上記多結晶
Ｓｉ膜３６上にゲート電極を形成するためのレジストパ
ターン４９を形成し、このレジストパターン４９をマス
クにして、ＳｉＯ2 に対して選択比の十分に取れる異方
性ドライエッチングを行ってゲート電極３６を形成する
（図９（ａ），（ｂ））。
Ｏ2 膜）４８を除去し、７５０℃の温度で６ｎｍ程度の
厚さのゲート酸化膜３５を形成する。しかる後に、ＬＰ
−ＣＶＤ法により多結晶Ｓｉ膜３６を３００ｎｍ程度の
厚さに堆積形成する。更に写真蝕刻法により上記多結晶
Ｓｉ膜３６上にゲート電極を形成するためのレジストパ
ターン４９を形成し、このレジストパターン４９をマス
クにして、ＳｉＯ2 に対して選択比の十分に取れる異方
性ドライエッチングを行ってゲート電極３６を形成する
（図９（ａ），（ｂ））。
【００４４】この後、図１０（ａ），（ｂ）に示すよう
に、Ｓｉ基板３１中に砒素（Ａｓ）を加速電圧５０Ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入し、
１０００℃のＮ2 雰囲気中で３０秒程度の熱処理を行
い、ソース・ドレイン領域３３として働くｎ+ 型拡散層
を形成するとともに、ゲート電極３６をｎ+ 型にドーピ
ングする。
に、Ｓｉ基板３１中に砒素（Ａｓ）を加速電圧５０Ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入し、
１０００℃のＮ2 雰囲気中で３０秒程度の熱処理を行
い、ソース・ドレイン領域３３として働くｎ+ 型拡散層
を形成するとともに、ゲート電極３６をｎ+ 型にドーピ
ングする。
【００４５】この後は、所定のメタライゼーション工程
を経て、ｎチャネル型ＭＯＳＦＥＴを形成する。すなわ
ち、上記のようにして得られた半導体構造上に層間絶縁
膜（ＳｉＯ2 ／ＢＰＳＧ）３７を形成した後、上記ソー
ス・ドレイン領域３３としてのｎ+ 型拡散層上にコンタ
クトホールを形成し、このコンタクトホール内にＬＰ−
ＣＶＤ法により例えばタングステン（Ｗ）を埋め込んで
コンタクトプラグ３８を形成する。そして、上記層間絶
縁膜３８上にＡｌＣｕ等を蒸着し、パターニングを行っ
てソース・ドレイン電極３９としてのメタル配線を形成
すると、図１（ａ），（ｂ），（ｃ）に示したような構
造のｎチャネル型ＭＯＳＦＥＴが形成できる。
を経て、ｎチャネル型ＭＯＳＦＥＴを形成する。すなわ
ち、上記のようにして得られた半導体構造上に層間絶縁
膜（ＳｉＯ2 ／ＢＰＳＧ）３７を形成した後、上記ソー
ス・ドレイン領域３３としてのｎ+ 型拡散層上にコンタ
クトホールを形成し、このコンタクトホール内にＬＰ−
ＣＶＤ法により例えばタングステン（Ｗ）を埋め込んで
コンタクトプラグ３８を形成する。そして、上記層間絶
縁膜３８上にＡｌＣｕ等を蒸着し、パターニングを行っ
てソース・ドレイン電極３９としてのメタル配線を形成
すると、図１（ａ），（ｂ），（ｃ）に示したような構
造のｎチャネル型ＭＯＳＦＥＴが形成できる。
【００４６】上記のような製造方法によれば、ＭＯＳＦ
ＥＴのチャネル領域に隣接するＳＴＩ近傍のＳｉ基板３
１中に、基板不純物であるボロン（Ｂ）の外方拡散に対
してバリア性を有する窒化シリコン領域４０を形成した
ので、この領域４０によりＢの外方拡散を抑制してキン
ク特性を改善することができる。この時に形成される窒
化シリコン領域４０は、窒素（Ｎ）のイオン注入時のウ
ェハ（Ｓｉ基板３１）に対する注入角度を変化させ、ウ
ェハを回転させることによりその深さを自由に調整でき
る。Ｎを導入する深さは、ｐウェル領域３２とＭＯＳＦ
ＥＴのしきい値電圧を制御するためのイオン注入工程の
後、どの程度の温度による熱工程を経てＭＯＳＦＥＴを
形成するかにより異なるが、少なくともＭＯＳＦＥＴの
しきい値電圧が決まる深さ、またＭＯＳＦＥＴのソース
・ドレイン領域３３と基板（ｐウェル領域３２）との界
面で空乏層が最も延びる深さより深くするのが好まし
く、例えば０．２５μｍデザインルールで形成されるＭ
ＯＳＦＥＴではＳｉ基板３１の主表面からおよそ４０ｎ
ｍ以上となる。
ＥＴのチャネル領域に隣接するＳＴＩ近傍のＳｉ基板３
１中に、基板不純物であるボロン（Ｂ）の外方拡散に対
してバリア性を有する窒化シリコン領域４０を形成した
ので、この領域４０によりＢの外方拡散を抑制してキン
ク特性を改善することができる。この時に形成される窒
化シリコン領域４０は、窒素（Ｎ）のイオン注入時のウ
ェハ（Ｓｉ基板３１）に対する注入角度を変化させ、ウ
ェハを回転させることによりその深さを自由に調整でき
る。Ｎを導入する深さは、ｐウェル領域３２とＭＯＳＦ
ＥＴのしきい値電圧を制御するためのイオン注入工程の
後、どの程度の温度による熱工程を経てＭＯＳＦＥＴを
形成するかにより異なるが、少なくともＭＯＳＦＥＴの
しきい値電圧が決まる深さ、またＭＯＳＦＥＴのソース
・ドレイン領域３３と基板（ｐウェル領域３２）との界
面で空乏層が最も延びる深さより深くするのが好まし
く、例えば０．２５μｍデザインルールで形成されるＭ
ＯＳＦＥＴではＳｉ基板３１の主表面からおよそ４０ｎ
ｍ以上となる。
【００４７】なお、上述した製造方法では、窒化シリコ
ン領域４０をＳＴＩの側壁部に形成するようにしたが、
必要とする特性に合わせてイオン注入の角度を変化さ
せ、例えばＳｉ基板３１の主表面に対して４５°から９
０°に変化させれば、窒化シリコン領域４０をＳＴＩの
側壁部から底部に亘るＳｉ基板３１中に形成でき、ＭＯ
ＳＦＥＴの駆動力の低下を最小限に抑制できる。
ン領域４０をＳＴＩの側壁部に形成するようにしたが、
必要とする特性に合わせてイオン注入の角度を変化さ
せ、例えばＳｉ基板３１の主表面に対して４５°から９
０°に変化させれば、窒化シリコン領域４０をＳＴＩの
側壁部から底部に亘るＳｉ基板３１中に形成でき、ＭＯ
ＳＦＥＴの駆動力の低下を最小限に抑制できる。
【００４８】図１１（ａ），（ｂ）ないし図１３
（ａ），（ｂ）はそれぞれ、この発明の第２の実施の形
態に係る半導体装置及びその製造方法について説明する
ためのもので、ｎチャネル型ＭＯＳＦＥＴの他の製造工
程を示している。図１１（ａ）ないし図１３（ａ）はそ
れぞれ図１（ａ）のＹ−Ｙ’線に沿った断面構造を製造
工程の一部を抽出して示す断面図、図１１（ｂ）ないし
図１３（ｂ）はそれぞれ図１（ａ）のＸ−Ｘ’線に沿っ
た断面構造を製造の一部を抽出して示す断面図である。
（ａ），（ｂ）はそれぞれ、この発明の第２の実施の形
態に係る半導体装置及びその製造方法について説明する
ためのもので、ｎチャネル型ＭＯＳＦＥＴの他の製造工
程を示している。図１１（ａ）ないし図１３（ａ）はそ
れぞれ図１（ａ）のＹ−Ｙ’線に沿った断面構造を製造
工程の一部を抽出して示す断面図、図１１（ｂ）ないし
図１３（ｂ）はそれぞれ図１（ａ）のＸ−Ｘ’線に沿っ
た断面構造を製造の一部を抽出して示す断面図である。
【００４９】この第２の実施の形態では、図２（ａ），
（ｂ）及び図３（ａ），（ｂ）と同様な工程により、多
結晶Ｓｉ膜４２をエッチングしてパターニングした後、
Ｓｉ基板３１中に熱酸化膜４１を介して窒素（Ｎ）を例
えば加速電圧１００ＫｅＶでイオン注入する（図１１
（ａ），（ｂ））。これによって、素子分離領域として
の埋め込み酸化膜を形成する領域とその近傍のＳｉ基板
３１中に、ボロン（Ｂ）の外方拡散に対するバリア材と
して働く窒化シリコン領域５０が形成される。この窒化
シリコン領域５０は、後に形成されるＭＯＳＦＥＴの実
質的なチャネル領域には存在せず、Ｓｉ基板３１の表面
からＭＯＳＦＥＴのしきい値電圧を決める基板深さより
深い領域まで形成されている。
（ｂ）及び図３（ａ），（ｂ）と同様な工程により、多
結晶Ｓｉ膜４２をエッチングしてパターニングした後、
Ｓｉ基板３１中に熱酸化膜４１を介して窒素（Ｎ）を例
えば加速電圧１００ＫｅＶでイオン注入する（図１１
（ａ），（ｂ））。これによって、素子分離領域として
の埋め込み酸化膜を形成する領域とその近傍のＳｉ基板
３１中に、ボロン（Ｂ）の外方拡散に対するバリア材と
して働く窒化シリコン領域５０が形成される。この窒化
シリコン領域５０は、後に形成されるＭＯＳＦＥＴの実
質的なチャネル領域には存在せず、Ｓｉ基板３１の表面
からＭＯＳＦＥＴのしきい値電圧を決める基板深さより
深い領域まで形成されている。
【００５０】次に、上記熱酸化膜４１を除去してＳｉ基
板３１の主表面を露出させた後、Ｓｉ基板３１をエッチ
ングしてＳＴＩのための溝部４５を形成する。この溝部
４５の形成では、酸化膜に対して選択比が十分に取れる
異方性ドライエッチングによりＳｉ基板３１を０．５μ
ｍ程度の深さまでエッチングする。この結果、図１２
（ａ），（ｂ）に示すように、溝部４５の側壁部のＳｉ
基板３１中に窒化シリコン領域５０が残存される。
板３１の主表面を露出させた後、Ｓｉ基板３１をエッチ
ングしてＳＴＩのための溝部４５を形成する。この溝部
４５の形成では、酸化膜に対して選択比が十分に取れる
異方性ドライエッチングによりＳｉ基板３１を０．５μ
ｍ程度の深さまでエッチングする。この結果、図１２
（ａ），（ｂ）に示すように、溝部４５の側壁部のＳｉ
基板３１中に窒化シリコン領域５０が残存される。
【００５１】その後は、従来の製造方法と同様に、ＳＴ
Ｉ構造の素子分離領域の形成、ＭＯＳＦＥＴの形成、メ
タライゼーション等のプロセスを経て図１３（ａ），
（ｂ）に示すようなＭＯＳＦＥＴを製造する。
Ｉ構造の素子分離領域の形成、ＭＯＳＦＥＴの形成、メ
タライゼーション等のプロセスを経て図１３（ａ），
（ｂ）に示すようなＭＯＳＦＥＴを製造する。
【００５２】上記のような構成並びに製造方法によれ
ば、ＭＯＳＦＥＴのチャネル領域に隣接するＳＴＩ近傍
のＳｉ基板３１中に、ボロン（Ｂ）の外方拡散に対して
バリア性を有する窒化シリコン領域５０を容易に形成で
き、これにより上述した第１の実施の形態と同様な作用
効果が得られる。なお、窒化シリコン領域５０は、窒素
（Ｎ）のイオン注入時の加速電圧を変化させることによ
り、その幅や深さを高精度且つ自由に調整できる。
ば、ＭＯＳＦＥＴのチャネル領域に隣接するＳＴＩ近傍
のＳｉ基板３１中に、ボロン（Ｂ）の外方拡散に対して
バリア性を有する窒化シリコン領域５０を容易に形成で
き、これにより上述した第１の実施の形態と同様な作用
効果が得られる。なお、窒化シリコン領域５０は、窒素
（Ｎ）のイオン注入時の加速電圧を変化させることによ
り、その幅や深さを高精度且つ自由に調整できる。
【００５３】図１４（ａ），（ｂ）及び図１５（ａ），
（ｂ）はそれぞれ、この発明の第３の実施の形態に係る
半導体装置及びその製造方法について説明するためのも
ので、ｎチャネル型ＭＯＳＦＥＴの更に他の製造工程を
示している。図１４（ａ）及び図１５（ａ）はそれぞれ
図１（ａ）のＹ−Ｙ’線に沿った断面構造を製造工程の
一部を抽出して示す断面図、図１４（ｂ）及び図１５
（ｂ）はそれぞれ図１（ａ）のＸ−Ｘ’線に沿った断面
構造を製造の一部を抽出して示す断面図である。
（ｂ）はそれぞれ、この発明の第３の実施の形態に係る
半導体装置及びその製造方法について説明するためのも
ので、ｎチャネル型ＭＯＳＦＥＴの更に他の製造工程を
示している。図１４（ａ）及び図１５（ａ）はそれぞれ
図１（ａ）のＹ−Ｙ’線に沿った断面構造を製造工程の
一部を抽出して示す断面図、図１４（ｂ）及び図１５
（ｂ）はそれぞれ図１（ａ）のＸ−Ｘ’線に沿った断面
構造を製造の一部を抽出して示す断面図である。
【００５４】この第３の実施の形態では、従来の製造工
程と同様に、図１７（ａ），（ｂ）ないし図２１
（ａ），（ｂ）に示したような製造工程を経て、ＳＴＩ
のための埋め込み酸化膜３４を平坦化した後、ｐウェル
領域等の形成のための不純物のイオン注入前に、写真蝕
刻法によりＳＴＩ端部から例えば０．２μｍのオフセッ
トを有し、素子領域を覆うレジストパターン５１を形成
する。そして、このレジストパターン５１をマスクにし
て窒素（Ｎ）をＳｉ基板３１中にイオン注入する（図１
４（ａ），（ｂ））。
程と同様に、図１７（ａ），（ｂ）ないし図２１
（ａ），（ｂ）に示したような製造工程を経て、ＳＴＩ
のための埋め込み酸化膜３４を平坦化した後、ｐウェル
領域等の形成のための不純物のイオン注入前に、写真蝕
刻法によりＳＴＩ端部から例えば０．２μｍのオフセッ
トを有し、素子領域を覆うレジストパターン５１を形成
する。そして、このレジストパターン５１をマスクにし
て窒素（Ｎ）をＳｉ基板３１中にイオン注入する（図１
４（ａ），（ｂ））。
【００５５】この後、従来の製造工程と同様に、ｐウェ
ル領域３２の形成、しきい値電圧制御用の不純物のイオ
ン注入を行い、最終的に図１５（ａ），（ｂ）に示すよ
うなＭＯＳＦＥＴを形成する。図１４（ａ），（ｂ）で
導入した窒素（Ｎ）によって窒化シリコン領域６０が形
成され、前述した第１，第２の実施の形態と同様にＳＴ
Ｉと隣接するＳｉ基板３１中に窒化シリコン領域６０が
存在することにより、Ｂの外方拡散を抑え、キンク効果
を改善することができる。
ル領域３２の形成、しきい値電圧制御用の不純物のイオ
ン注入を行い、最終的に図１５（ａ），（ｂ）に示すよ
うなＭＯＳＦＥＴを形成する。図１４（ａ），（ｂ）で
導入した窒素（Ｎ）によって窒化シリコン領域６０が形
成され、前述した第１，第２の実施の形態と同様にＳＴ
Ｉと隣接するＳｉ基板３１中に窒化シリコン領域６０が
存在することにより、Ｂの外方拡散を抑え、キンク効果
を改善することができる。
【００５６】なお、上述した第１ないし第３の実施の形
態では、基板不純物としてボロン（Ｂ）を用いたｎチャ
ネル型ＭＯＳＦＥＴを例にとって説明したが、ＭＯＳＦ
ＥＴで外方拡散をする不純物イオンとこれに対するバリ
ア性を持つ材料をＳＴＩ界面に形成する場合においても
同様に適用可能である。
態では、基板不純物としてボロン（Ｂ）を用いたｎチャ
ネル型ＭＯＳＦＥＴを例にとって説明したが、ＭＯＳＦ
ＥＴで外方拡散をする不純物イオンとこれに対するバリ
ア性を持つ材料をＳＴＩ界面に形成する場合においても
同様に適用可能である。
【００５７】
【発明の効果】以上説明したように、この発明によれ
ば、キンク特性に起因するリーク電流を低減でき、高集
積化や高性能化が図れる半導体装置及びその製造方法が
得られる。
ば、キンク特性に起因するリーク電流を低減でき、高集
積化や高性能化が図れる半導体装置及びその製造方法が
得られる。
【図１】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はｎチャネル
型ＭＯＳＦＥＴのパターン平面図、（ｂ）図は（ａ）図
に示したパターンのＹ−Ｙ’線に沿った断面図、（ｃ）
図は（ａ）図に示したパターンのＸ−Ｘ’線に沿った断
面図。
について説明するためのもので、（ａ）図はｎチャネル
型ＭＯＳＦＥＴのパターン平面図、（ｂ）図は（ａ）図
に示したパターンのＹ−Ｙ’線に沿った断面図、（ｃ）
図は（ａ）図に示したパターンのＸ−Ｘ’線に沿った断
面図。
【図２】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第１の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
の製造方法について説明するためのもので、第１の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
【図３】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第２の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
の製造方法について説明するためのもので、第２の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
【図４】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第３の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
の製造方法について説明するためのもので、第３の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
【図５】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第４の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
の製造方法について説明するためのもので、第４の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
【図６】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第５の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
の製造方法について説明するためのもので、第５の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
【図７】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第６の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
の製造方法について説明するためのもので、第６の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
【図８】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第７の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
の製造方法について説明するためのもので、第７の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
【図９】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第８の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
の製造方法について説明するためのもので、第８の製造
工程を示しており、（ａ）図は図１（ａ）に示したパタ
ーンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−Ｘ’
線に沿った断面図。
【図１０】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、第９の製
造工程を示しており、（ａ）図は図１（ａ）に示したパ
ターンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−
Ｘ’線に沿った断面図。
置の製造方法について説明するためのもので、第９の製
造工程を示しており、（ａ）図は図１（ａ）に示したパ
ターンのＹ−Ｙ’線に沿った断面図、（ｂ）図はＸ−
Ｘ’線に沿った断面図。
【図１１】この発明の第２の実施の形態に係る半導体装
置及びその製造方法について説明するためのもので、製
造工程の一部を抽出して示しており、（ａ）図は図１
（ａ）に示したパターンのＹ−Ｙ’線に沿った断面図、
（ｂ）図はＸ−Ｘ’線に沿った断面図。
置及びその製造方法について説明するためのもので、製
造工程の一部を抽出して示しており、（ａ）図は図１
（ａ）に示したパターンのＹ−Ｙ’線に沿った断面図、
（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図１２】この発明の第２の実施の形態に係る半導体装
置及びその製造方法について説明するためのもので、図
１１に示した製造工程に続く工程を示しており、（ａ）
図は図１（ａ）に示したパターンのＹ−Ｙ’線に沿った
断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
置及びその製造方法について説明するためのもので、図
１１に示した製造工程に続く工程を示しており、（ａ）
図は図１（ａ）に示したパターンのＹ−Ｙ’線に沿った
断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図１３】この発明の第２の実施の形態に係る半導体装
置及びその製造方法について説明するためのもので、形
成されたｎチャネル型ＭＯＳＦＥＴの構成を示してお
り、（ａ）図は図１（ａ）に示したパターンのＹ−Ｙ’
線に沿った断面図、（ｂ）図はＸ−Ｘ’線に沿った断面
図。
置及びその製造方法について説明するためのもので、形
成されたｎチャネル型ＭＯＳＦＥＴの構成を示してお
り、（ａ）図は図１（ａ）に示したパターンのＹ−Ｙ’
線に沿った断面図、（ｂ）図はＸ−Ｘ’線に沿った断面
図。
【図１４】この発明の第３の実施の形態に係る半導体装
置及びその製造方法について説明するためのもので、製
造工程の一部を抽出して示しており、（ａ）図は図１
（ａ）に示したパターンのＹ−Ｙ’線に沿った断面図、
（ｂ）図はＸ−Ｘ’線に沿った断面図。
置及びその製造方法について説明するためのもので、製
造工程の一部を抽出して示しており、（ａ）図は図１
（ａ）に示したパターンのＹ−Ｙ’線に沿った断面図、
（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図１５】この発明の第３の実施の形態に係る半導体装
置及びその製造方法について説明するためのもので、形
成されたｎチャネル型ＭＯＳＦＥＴの構成を示してお
り、（ａ）図は図１（ａ）に示したパターンのＹ−Ｙ’
線に沿った断面図、（ｂ）図はＸ−Ｘ’線に沿った断面
図。
置及びその製造方法について説明するためのもので、形
成されたｎチャネル型ＭＯＳＦＥＴの構成を示してお
り、（ａ）図は図１（ａ）に示したパターンのＹ−Ｙ’
線に沿った断面図、（ｂ）図はＸ−Ｘ’線に沿った断面
図。
【図１６】従来の半導体装置について説明するためのも
ので、（ａ）図はｎチャネル型ＭＯＳＦＥＴのパターン
平面図、（ｂ）図は（ａ）図に示したパターンのＹ−
Ｙ’線に沿った断面図、（ｃ）図は（ａ）図に示したパ
ターンのＸ−Ｘ’線に沿った断面図。
ので、（ａ）図はｎチャネル型ＭＯＳＦＥＴのパターン
平面図、（ｂ）図は（ａ）図に示したパターンのＹ−
Ｙ’線に沿った断面図、（ｃ）図は（ａ）図に示したパ
ターンのＸ−Ｘ’線に沿った断面図。
【図１７】従来の半導体装置の製造方法について説明す
るためのもので、第１の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
るためのもので、第１の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図１８】従来の半導体装置の製造方法について説明す
るためのもので、第２の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
るためのもので、第２の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図１９】従来の半導体装置の製造方法について説明す
るためのもので、第３の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
るためのもので、第３の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図２０】従来の半導体装置の製造方法について説明す
るためのもので、第４の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
るためのもので、第４の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図２１】従来の半導体装置の製造方法について説明す
るためのもので、第５の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
るためのもので、第５の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図２２】従来の半導体装置の製造方法について説明す
るためのもので、第６の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
るためのもので、第６の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図２３】従来の半導体装置の製造方法について説明す
るためのもので、第７の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
るためのもので、第７の製造工程を示しており、（ａ）
図は図１６（ａ）に示したパターンのＹ−Ｙ’線に沿っ
た断面図、（ｂ）図はＸ−Ｘ’線に沿った断面図。
【図２４】ｎチャネル型ＭＯＳＦＥＴのサブスレショル
ド特性に現れるキンク特性について説明するための図、
ド特性に現れるキンク特性について説明するための図、
【図２５】サブスレショルド特性について説明するため
のもので、（ａ）図はＳＴＩ構造の場合、（ｂ）図はＬ
ＯＣＯＳ法で素子分離絶縁膜を形成した場合をそれぞれ
示す断面図。
のもので、（ａ）図はＳＴＩ構造の場合、（ｂ）図はＬ
ＯＣＯＳ法で素子分離絶縁膜を形成した場合をそれぞれ
示す断面図。
３１…Ｓｉ基板、３２…ｐウェル領域、３３…ソース・
ドレイン領域、３４…埋め込み酸化膜、３５…ゲート絶
縁膜、３６…ゲート電極、３７…層間絶縁膜、３８…コ
ンタクトプラグ、３９…ソース・ドレイン電極、４０，
５０，６０…窒化シリコン領域、４１…ＳｉＯ2 膜、４
２…多結晶Ｓｉ膜、４３…ＳｉＯ2 膜、４４…レジスト
パターン、４５…ＳＴＩ構造の溝部、４６…熱酸化膜、
４７，４９，５１…レジストパターン、４８…熱酸化膜
（ＳｉＯ2 膜）。
ドレイン領域、３４…埋め込み酸化膜、３５…ゲート絶
縁膜、３６…ゲート電極、３７…層間絶縁膜、３８…コ
ンタクトプラグ、３９…ソース・ドレイン電極、４０，
５０，６０…窒化シリコン領域、４１…ＳｉＯ2 膜、４
２…多結晶Ｓｉ膜、４３…ＳｉＯ2 膜、４４…レジスト
パターン、４５…ＳＴＩ構造の溝部、４６…熱酸化膜、
４７，４９，５１…レジストパターン、４８…熱酸化膜
（ＳｉＯ2 膜）。
Claims (10)
- 【請求項１】 ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有する半
導体装置において、ＳＴＩ界面に隣接するＭＩＳＦＥＴ
のＳｉ基板中に、窒素（Ｎ）のイオン注入によって形成
された窒化シリコン（ＳｉＮ）からなるバリア領域を具
備することを特徴とする半導体装置。 - 【請求項２】 前記バリア領域は、Ｓｉ基板の主表面か
らＳＴＩ端におけるＭＩＳＦＥＴのしきい値電圧を決め
る基板深さより深い領域まで分布することを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記バリア領域は、前記ＭＩＳＦＥＴの
実質的なチャネル領域には存在せず、ＳＴＩ端における
Ｓｉ基板の主表面からＭＩＳＦＥＴのしきい値電圧を決
める基板深さより深い領域まで分布することを特徴とす
る請求項１に記載の半導体装置。 - 【請求項４】 前記バリア領域の窒素濃度のピーク位置
は、前記Ｓｉ基板の主表面より深い位置にあることを特
徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記ＭＩＳＦＥＴの基板不純物は、ボロ
ン（Ｂ）であることを特徴とする請求項１ないし４いず
れか１つの項に記載の半導体装置。 - 【請求項６】 ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有する半
導体装置の製造方法において、Ｓｉ基板の主表面にＳＴ
Ｉ用の溝を形成する工程と、前記溝内に露出されたＳｉ
基板中に窒素（Ｎ）をイオン注入し、前記溝の側壁部に
窒化シリコン（ＳｉＮ）からなるバリア領域を形成する
工程と、前記溝内に絶縁物を埋め込んでＳＴＩ構造の素
子分離領域を形成する工程と、素子領域にＭＩＳＦＥＴ
を形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項７】 ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有する半
導体装置の製造方法において、Ｓｉ基板上にバッファ膜
を形成する工程と、前記バッファ膜上に前記Ｓｉ基板の
主表面にＳＴＩ用の溝を形成する際のマスクとなるパタ
ーンを形成する工程と、前記パターンをマスクにして前
記Ｓｉ基板中に窒素（Ｎ）をイオン注入する工程と、前
記パターンをマスクとして前記Ｓｉ基板の主表面をエッ
チングし、側壁部に窒化シリコン（ＳｉＮ）からなるバ
リア領域が位置する溝を形成する工程と、前記溝内に絶
縁物を埋め込んでＳＴＩ構造の素子分離領域を形成する
工程と、素子領域にＭＩＳＦＥＴを形成する工程とを具
備することを特徴とする半導体装置の製造方法。 - 【請求項８】 ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有する半
導体装置の製造方法において、Ｓｉ基板の主表面にＳＴ
Ｉ用の溝を形成する工程と、前記溝内に絶縁物を埋め込
んでＳＴＩ構造の素子分離領域を形成する工程と、前記
素子分離領域との境界領域を除く素子領域上にマスクを
形成する工程と、前記マスクを介して前記Ｓｉ基板の前
記素子分離領域との境界領域中に窒素（Ｎ）をイオン注
入し、窒化シリコン（ＳｉＮ）からなるバリア領域を形
成する工程と、前記素子領域にＭＩＳＦＥＴを形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項９】 前記バリア領域を形成する工程は、前記
窒素のイオン注入時におけるＳｉ基板の主表面に対する
注入角度を変化させ、Ｓｉ基板を回転させることにより
深さを調整することを特徴とする請求項６に記載の半導
体装置の製造方法。 - 【請求項１０】 前記ＭＩＳＦＥＴの基板不純物は、ボ
ロン（Ｂ）であることを特徴とする請求項６ないし９い
ずれか１つの項に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10251116A JP2000082808A (ja) | 1998-09-04 | 1998-09-04 | 半導体装置及びその製造方法 |
| KR1019990037241A KR100340657B1 (ko) | 1998-09-04 | 1999-09-03 | 반도체 장치 및 그 제조 방법 |
| US09/389,359 US6261920B1 (en) | 1998-09-04 | 1999-09-03 | N-channel MOSFET having STI structure and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10251116A JP2000082808A (ja) | 1998-09-04 | 1998-09-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000082808A true JP2000082808A (ja) | 2000-03-21 |
Family
ID=17217903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10251116A Pending JP2000082808A (ja) | 1998-09-04 | 1998-09-04 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6261920B1 (ja) |
| JP (1) | JP2000082808A (ja) |
| KR (1) | KR100340657B1 (ja) |
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| JP4832629B2 (ja) * | 2000-10-04 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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