JPH10303289A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH10303289A
JPH10303289A JP9112467A JP11246797A JPH10303289A JP H10303289 A JPH10303289 A JP H10303289A JP 9112467 A JP9112467 A JP 9112467A JP 11246797 A JP11246797 A JP 11246797A JP H10303289 A JPH10303289 A JP H10303289A
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film
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安司 松田
Hideo Miura
英生 三浦
Hirohiko Yamamoto
裕彦 山本
Masamichi Kobayashi
正道 小林
Shuji Ikeda
修二 池田
Akira Takamatsu
朗 高松
Norio Suzuki
範夫 鈴木
Hirobumi Shimizu
博文 清水
Yasuko Yoshida
安子 吉田
Kazuji Fukuda
和司 福田
Shinichi Horibe
晋一 堀部
Toshio Nozoe
俊夫 野添
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    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Abstract

(57)【要約】 【課題】 素子分離溝の形状を最適化して素子の微細化
を推進すると共に電気的特性を向上させる。 【解決手段】 溝４ａの側壁に露出した酸化シリコン膜
２をエッチングして活性領域側に後退させるときの後退
量を、後の熱酸化工程で溝４ａの内壁に形成する酸化シ
リコン膜５の膜厚（Ｔｒ）と同等もしくはそれ以上で、
かつこの膜厚（Ｔｒ）の２倍もしくはそれ以下の寸法の
範囲内とする。また、酸化シリコン膜５の膜厚（Ｔｒ）
が酸化シリコン膜２の膜厚（Ｔｐ）よりも厚く、かつこ
の膜厚（Ｔｐ）の３倍もしくはそれ以下の範囲内（Ｔｐ
＜Ｔｒ≦３Ｔｐ）となるように熱処理時間を制御するこ
とにより、１０００℃以下の低温熱処理で溝４ａの肩部
に丸みを付ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、半導体基板に素子分離溝を
形成する方法に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】素子分離技術としては、選択酸化（Loca
l Oxidization of Silicon；ＬＯＣＯＳ）によるものが
一般的であるが、半導体素子の微細化に伴ってＬＯＣＯ
Ｓによる素子分離に代わる新たな素子分離技術の開発が
進められている。
【０００３】半導体基板に形成した溝の内部に酸化シリ
コン膜などの絶縁膜を埋め込んで形成される素子分離溝
は、（ａ）素子分離間隔を縮小することができる、
（ｂ）素子分離膜厚の制御が容易であり、フィールド反
転電圧の設定がし易い、（ｃ）溝内の側壁と底部とで不
純物を打ち分けることにより、反転防止層を素子用の拡
散層やチャネル領域から分離できるので、サブスレッシ
ョルド特性の確保、接合リーク、バックゲート効果の低
減に対しても有利である、などの優れた利点を備えてい
る。
【０００４】半導体基板に素子分離溝を形成するには、
まず半導体基板を熱処理してその表面に薄い酸化シリコ
ン膜（パッド酸化膜）を形成する。このパッド酸化膜
は、後に溝の内部に埋め込んだ酸化シリコン膜をシンタ
リング（焼き締め）する際などに基板に加わるストレス
の緩和と、酸化のマスクに使用する窒化シリコン膜を除
去する際の活性領域の保護を目的として形成される。
【０００５】次に、パッド酸化膜の上にＣＶＤ(Chemica
l Vapor Deposition) 法で窒化シリコン膜を堆積し、フ
ォトレジストをマスクにしたエッチングで素子分離領域
の窒化シリコン膜を除去する。窒化シリコン膜は酸化さ
れにくい性質を持つので、その下部の基板表面の酸化を
防止するマスクとして利用される。また、窒化シリコン
膜は、基板をエッチングして溝を形成する際のマスクと
しても利用される。
【０００６】次に、窒化シリコン膜をマスクにしたエッ
チングで半導体基板に溝を形成した後、１０００℃以上
の水蒸気雰囲気で基板を酸化して溝の内壁に薄い酸化シ
リコン膜を形成する。この酸化シリコン膜は、溝の内壁
に生じたエッチングダメージの除去と、後の工程で溝の
内部に埋め込む酸化シリコン膜のストレス緩和を目的と
して形成される。
【０００７】次に、半導体基板上にＣＶＤ法で酸化シリ
コン膜を堆積して溝の内部に酸化シリコン膜を埋め込ん
だ後、半導体基板を熱処理することにより、溝の内部に
埋め込んだ酸化シリコン膜を焼締め（シンタリング）す
る。この焼締めは、溝の内部に埋め込んだ酸化シリコン
膜の膜質を改善するための工程である。
【０００８】次に、化学的機械研磨(Chemical Mechanic
al Polishing) 法などを用いて窒化シリコン膜の上部の
酸化シリコン膜を除去して溝の内部のみに残すことによ
り、酸化シリコン膜が埋め込まれた素子分離溝を形成す
る。その後、酸化のマスクに用いた窒化シリコン膜をエ
ッチングで除去した後、活性領域に半導体素子を形成す
る。
【０００９】上記した方法で形成される素子分離溝は、
その肩部が角張っていると、後の工程でその上部に形成
するゲート酸化膜が肩部で局所的に薄くなり、低い電圧
でもドレイン電流が流れてしまうという問題（ハンプ特
性）が生じるため、素子分離溝の肩部に丸みを付ける技
術が提案されている。
【００１０】また、溝の内部に埋め込んだ酸化シリコン
膜を焼締め（シンタリング）するには湿式あるいはスチ
ーム酸化が有効であるとされているが、湿式（スチー
ム）酸化を行うと溝の内部（特に側壁）が酸化されやす
い（酸化は溝の表面から始まるので溝の底部は比較的酸
化されにくい）。溝の側壁が酸化されると活性領域が狭
くなるという問題が生じる。また、この酸化膜が厚くな
ると基板との界面に大きなストレスが生じ、一旦丸めた
肩部がまた角張ってしまったりするという問題も生じ
る。そこで、溝の側壁が酸化されるのを防止するために
溝の内壁に窒化シリコン膜を敷く技術が提案されてい
る。
【００１１】特開平２−２６０６６０号公報は、半導体
基板の活性領域表面に形成した熱酸化膜と窒化シリコン
膜とをマスクに用いたエッチングで素子分離領域の半導
体基板に溝を形成した後、酸化時のバーズビークがより
入りやすくなるように、溝の端面に露出しているパッド
酸化膜をウェットエッチングして横方向に0.１μｍ程度
後退させた後、溝の内壁に熱酸化膜を形成し、溝の肩部
に丸みを付け技術を開示している。この方法によれば、
溝の肩部に丸みを付けることによって、寄生チャネル効
果が抑制できるようになるため、カットオフ特性の優れ
たＭＯＳ集積回路が得られる。
【００１２】特開平４−３０３９４２号公報に記載され
た溝形成方法は、まず半導体基板の活性領域表面に形成
した熱酸化膜と窒化シリコン膜とＰＳＧ膜をマスクに用
いたエッチングで素子分離領域の半導体基板に溝を形成
した後、ＰＳＧ膜をウェットエッチングで除去する（こ
のウェットエッチで窒化シリコン膜下の熱酸化膜が５０
０〜１０００Å程度アンダーカットされる）。次に、半
導体基板を酸化して溝の底部、側壁、およびアンダーカ
ット内に熱酸化膜を形成して肩部を丸める。その後、溝
の内部に絶縁膜を埋め込む。この方法によれば、アンダ
ーカットを熱酸化膜で埋め込んで凹部を無くすことによ
り、溝内に絶縁膜を完全に埋め込み、空洞が生じないよ
うにすることができる。
【００１３】特開平８−９７２７７号公報に記載された
溝形成方法は、まず基板に溝を掘り、溝の内面（側壁お
よび底面）に熱酸化膜を形成し、その表面に窒化シリコ
ン膜を形成し、さらにその表面にシリコン（アモルファ
ス、多結晶シリコン、単結晶シリコンのいずれか）膜を
形成した後、溝の内部を酸化シリコン膜で完全に埋め込
んで表面を平坦化する。酸化シリコン膜を基板全面に堆
積した後、平坦化を行う前に、約９５０℃、水蒸気を含
む酸化雰囲気中でシリコン膜を酸化し、酸化シリコン膜
に変える。このときシリコン基板は、窒化シリコン膜に
よって保護されているので酸化されない。この方法によ
れば、溝の内面に酸化シリコン膜と相性の良い膜（シリ
コン膜）を薄く形成しておくことにより、溝内にボイド
が生じることなく酸化シリコン膜を埋め込むことができ
る。溝内のシリコン膜は、その後、酸化して酸化シリコ
ン膜に変える必要があるが、シリコン膜と基板の間に窒
化シリコン膜が設けてあるので、シリコン膜を酸化する
際にシリコン基板が酸化されることはない。従って、素
子特性を劣化させることもない。
【００１４】
【発明が解決しようとする課題】従来の溝形成方法で
は、素子分離溝の肩部に丸みを付けるために１０００℃
以上の高温熱処理を行っている。しかし、大口径のウエ
ハでは、１０００℃以上の高温熱処理で転位（欠陥の核
となる）が発生しやすくなるため、ウエハの大口径化が
進む今後は１０００℃以上の高温熱処理プロセスの導入
は難しくなる。ところが、１０００℃以下の低温熱処理
では、素子分離溝の肩部に丸みが付き難いという問題が
生じる。
【００１５】本発明の目的は、素子分離溝の形状を最適
化して素子の微細化を推進すると共に電気的特性を向上
させる技術を提供することにある。
【００１６】本発明の他の目的は、素子分離溝に埋め込
んだ酸化シリコン膜のシンタリング（焼締め）に起因す
る活性領域へのストレスが素子特性に与える悪影響を低
減する技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００２０】（ａ）半導体基板を熱酸化してその主面に
第１の酸化シリコン膜を形成した後、前記第１の酸化シ
リコン膜上に窒化シリコン膜を堆積し、次いで、素子分
離領域の前記窒化シリコン膜、前記第１の酸化シリコン
膜および前記半導体基板を選択的にエッチングすること
により、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の内壁に露出した前記第１の酸化シリコン
膜をエッチングすることにより、前記第１の酸化シリコ
ン膜を、後の熱酸化工程で前記溝の内壁に形成される第
２の酸化シリコン膜の膜厚と同等もしくはそれ以上、か
つこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活
性領域側に後退させる工程、（ｃ）前記半導体基板を熱
酸化することにより、前記溝の内壁に、前記第１の酸化
シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もし
くはそれ以下の膜厚を有する第２の酸化シリコン膜を形
成すると共に、前記溝の肩部に丸みを付ける工程、
（ｄ）前記半導体基板の主面上に第３の酸化シリコン膜
を堆積して前記溝を前記第３の酸化シリコン膜で埋め込
む工程、（ｅ）前記半導体基板を熱処理することによ
り、前記溝に埋め込まれた前記第３の酸化シリコン膜を
焼き締める工程、（ｆ）前記窒化シリコン膜の上部の前
記第３の酸化シリコン膜を除去して前記溝の内部のみに
残すことにより、前記第３の酸化シリコン膜が埋め込ま
れた素子分離溝を形成する工程、（ｇ）前記素子分離溝
によって周囲を規定された活性領域の表面の前記窒化シ
リコン膜を除去した後、前記活性領域に半導体素子を形
成する工程。
【００２１】（２）本発明の半導体集積回路装置の製造
方法は、前記第１の酸化シリコン膜を形成するための熱
酸化温度、前記第２の酸化シリコン膜を形成するための
熱酸化温度、前記第３の酸化シリコン膜を焼き締めるた
めの熱処理温度が、いずれも１０００℃以下である。
【００２２】（３）本発明の半導体集積回路装置の製造
方法は、前記第２の酸化シリコン膜を形成するための熱
酸化温度が８００℃以上、１０００℃以下である。
【００２３】（４）本発明の半導体集積回路装置の製造
方法は、前記溝のテーパ角（θ）が８５°以下である。
【００２４】（５）本発明の半導体集積回路装置の製造
方法は、前記（ｃ）工程の後、前記（ｄ）工程に先立っ
て、前記溝の内壁を酸窒化処理することにより、前記溝
の内壁に形成された前記第２の酸化シリコン膜と前記半
導体基板の活性領域との界面近傍に窒化シリコン層を形
成する。
【００２５】（６）本発明の半導体集積回路装置の製造
方法は、前記（ｃ）工程の後、前記（ｄ）工程に先立っ
て、前記溝の内壁に形成された前記第２の酸化シリコン
膜と前記半導体基板の素子分離領域との界面近傍に窒素
をイオン打ち込みすることにより、前記溝の内壁に形成
された前記第２の酸化シリコン膜と前記半導体基板の素
子分離領域との界面近傍に窒化シリコン層を形成する。
【００２６】（７）本発明の半導体集積回路装置の製造
方法は、前記（ｄ）工程の後、前記窒化シリコン膜の上
部の前記第３の酸化シリコン膜を除去して前記溝の内部
のみに残すことにより、前記第３の酸化シリコン膜が埋
め込まれた素子分離溝を形成し、その後、前記半導体基
板を熱処理することにより、前記溝に埋め込まれた前記
第３の酸化シリコン膜の焼き締めを行う。
【００２７】（８）本発明の半導体集積回路装置の製造
方法は、前記（ｃ）工程を窒素を含む雰囲気中で行い、
前記溝の内壁に、前記第１の酸化シリコン膜の膜厚より
も厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を
有する第２の窒化シリコン膜を形成すると共に、前記溝
の肩部に丸みを付ける。
【００２８】（９）本発明の半導体集積回路装置の製造
方法は、前記（ｃ）工程の後、前記（ｄ）工程に先立っ
て、少なくとも前記第２の酸化シリコン膜の表面に第２
の窒化シリコン膜を形成する。
【００２９】（１０）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
窒化シリコン膜を堆積し、次いで、素子分離領域の前記
窒化シリコン膜、前記第１の酸化シリコン膜を選択的に
エッチングする工程、（ｂ）前記素子分離領域の前記半
導体基板の表面を等方的に浅くエッチングすることによ
り、前記素子分離領域の端部の前記半導体基板にアンダ
ーカットを形成する工程、（ｃ）前記素子分離領域の前
記半導体基板を選択的にエッチングすることにより、前
記半導体基板の主面に溝を形成する工程、（ｄ）前記半
導体基板を熱酸化することにより、前記溝の内壁に第２
の酸化シリコン膜を形成すると共に、前記溝の肩部に丸
みを付ける工程、（ｅ）前記半導体基板の主面上に第３
の酸化シリコン膜を堆積して前記溝を前記第３の酸化シ
リコン膜で埋め込む工程、（ｆ）前記半導体基板を熱処
理することにより、前記溝に埋め込まれた前記第３の酸
化シリコン膜を焼き締める工程、（ｇ）前記窒化シリコ
ン膜の上部の前記第３の酸化シリコン膜を除去し、前記
溝の内部のみに残すことにより、前記第３の酸化シリコ
ン膜が埋め込まれた素子分離溝を形成する工程、（ｈ）
前記素子分離溝によって周囲を規定された活性領域の表
面の前記窒化シリコン膜を除去した後、前記活性領域に
半導体素子を形成する工程。
【００３０】（１１）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
第１の窒化シリコン膜を堆積し、次いで、素子分離領域
の前記第１の窒化シリコン膜、前記第１の酸化シリコン
膜および前記半導体基板を選択的にエッチングすること
により、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の側壁に露出した前記第１の酸化シリコン
膜をエッチングすることにより、前記第１の酸化シリコ
ン膜を、後の熱酸化工程で前記溝の内壁に形成される第
２の酸化シリコン膜の膜厚と同等もしくはそれ以上、か
つこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活
性領域側に後退させる工程、（ｃ）前記半導体基板を熱
酸化することにより、前記溝の内壁に、前記第１の酸化
シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もし
くはそれ以下の膜厚を有する第２の酸化シリコン膜を形
成すると共に、前記溝の肩部に丸みを付ける工程、
（ｄ）前記溝の内部を含む前記半導体基板上にＣＶＤ法
で第２の窒化シリコン膜を堆積する工程、（ｅ）前記半
導体基板の主面上に第３の酸化シリコン膜を堆積して前
記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｆ）前記半導体基板を熱処理することにより、前記溝
に埋め込まれた前記第３の酸化シリコン膜を焼き締める
工程、（ｇ）前記第１の窒化シリコン膜の上部の前記第
３の酸化シリコン膜および前記第２の窒化シリコン膜を
除去し、前記溝の内部のみに残すことにより、前記第３
の酸化シリコン膜および前記第２の窒化シリコン膜が埋
め込まれた素子分離溝を形成する工程、（ｈ）前記素子
分離溝によって周囲を規定された活性領域の表面の前記
第１の窒化シリコン膜をエッチングで除去する工程、
（ｉ）前記素子分離溝の肩部の前記第３の酸化シリコン
膜を熱酸化してその膜厚を厚くすることにより、前記第
１の窒化シリコン膜をエッチングで除去する際に、前記
素子分離溝の肩部の前記第２の窒化シリコン膜が同時に
除去されることによって生じた凹みを塞ぐ工程、（ｊ）
前記活性領域に半導体素子を形成する工程。
【００３１】（１２）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
第１の窒化シリコン膜を堆積し、次いで、素子分離領域
の前記第１の窒化シリコン膜、前記第１の酸化シリコン
膜および前記半導体基板を選択的にエッチングすること
により、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の側壁に露出した前記第１の酸化シリコン
膜をエッチングすることにより、前記第１の酸化シリコ
ン膜を、後の熱酸化工程で前記溝の内壁に形成される第
２の酸化シリコン膜の膜厚と同等もしくはそれ以上、か
つこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活
性領域側に後退させる工程、（ｃ）前記半導体基板を熱
酸化することにより、前記溝の内壁に、前記第１の酸化
シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もし
くはそれ以下の膜厚を有する第２の酸化シリコン膜を形
成すると共に、前記溝の肩部に丸みを付ける工程、
（ｄ）前記溝の内部を含む前記半導体基板上にＣＶＤ法
で第２の窒化シリコン膜を堆積する工程、（ｅ）前記半
導体基板の主面上に第３の酸化シリコン膜を堆積して前
記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｆ）前記第１の窒化シリコン膜の上部の前記第３の酸
化シリコン膜および前記第２の窒化シリコン膜を除去
し、前記溝の内部のみに残すことにより、前記第３の酸
化シリコン膜および前記第２の窒化シリコン膜が埋め込
まれた素子分離溝を形成する工程、（ｇ）前記半導体基
板を熱処理することにより、前記溝に埋め込まれた前記
第３の酸化シリコン膜を焼き締めると共に、前記第１の
窒化シリコン膜の表面および前記素子分離溝の肩部の前
記第２の窒化シリコン膜の表面を酸化する工程、（ｈ）
前記素子分離溝で周囲を規定された活性領域の表面の前
記第１の窒化シリコン膜およびその表面の酸化膜をエッ
チングして除去する工程、（ｉ）前記活性領域に半導体
素子を形成する工程。
【００３２】（１３）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
窒化シリコン膜を堆積し、次いで、素子分離領域の前記
窒化シリコン膜、前記第１の酸化シリコン膜および前記
半導体基板を選択的にエッチングすることにより、前記
半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
側壁に露出した前記第１の酸化シリコン膜をエッチング
することにより、前記第１の酸化シリコン膜を、後の熱
酸化工程で前記溝の内壁に形成される第２の酸化シリコ
ン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２
倍もしくはそれ以下の寸法の範囲内で活性領域側に後退
させる工程、（ｃ）前記半導体基板の主面上に第２の酸
化シリコン膜を堆積して前記溝を前記第２の酸化シリコ
ン膜で埋め込む工程、（ｄ）前記半導体基板を熱酸化す
ることにより、前記溝に埋め込まれた前記第２の酸化シ
リコン膜を焼き締めると共に、前記溝の内壁に、前記第
１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の
３倍もしくはそれ以下の膜厚を有する第３の酸化シリコ
ン膜を形成し、併せて前記溝の肩部に丸みを付ける工
程、（ｅ）前記窒化シリコン膜の上部の前記第２の酸化
シリコン膜を除去し、前記溝の内部のみに残すことによ
り、前記第２の酸化シリコン膜が埋め込まれた素子分離
溝を形成する工程、（ｆ）前記素子分離溝で周囲を規定
された活性領域の表面の前記窒化シリコン膜を除去した
後、前記活性領域に半導体素子を形成する工程。
【００３３】（１４）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
窒化シリコン膜を堆積し、次いで、素子分離領域の前記
窒化シリコン膜、前記第１の酸化シリコン膜および前記
半導体基板を選択的にエッチングすることにより、前記
半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
側壁に露出した前記第１の酸化シリコン膜をエッチング
することにより、前記第１の酸化シリコン膜を、後の熱
酸化工程で前記溝の内壁に形成される第２の酸化シリコ
ン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２
倍もしくはそれ以下の寸法の範囲内で活性領域側に後退
させる工程、（ｃ）前記半導体基板の主面上に第２の酸
化シリコン膜を堆積して前記溝を前記第２の酸化シリコ
ン膜で埋め込む工程、（ｄ）前記窒化シリコン膜の上部
の前記第２の酸化シリコン膜を除去し、前記溝の内部の
みに残すことにより、前記第２の酸化シリコン膜が埋め
込まれた素子分離溝を形成する工程、（ｅ）前記半導体
基板を熱酸化することにより、前記溝に埋め込まれた前
記第２の酸化シリコン膜を焼き締めると共に、前記溝の
内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、
かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第
３の酸化シリコン膜を形成し、併せて前記溝の肩部に丸
みを付ける工程、（ｆ）前記素子分離溝で周囲を規定さ
れた活性領域の表面の前記窒化シリコン膜を除去した
後、前記活性領域に半導体素子を形成する工程。
【００３４】（１５）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
窒化シリコン膜を堆積し、次いで、素子分離領域の前記
窒化シリコン膜、前記第１の酸化シリコン膜および前記
半導体基板を選択的にエッチングすることにより、前記
半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
側壁に露出した前記第１の酸化シリコン膜をエッチング
することにより、前記第１の酸化シリコン膜を、後の熱
酸化工程で前記溝の内壁に形成される第２の酸化シリコ
ン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２
倍もしくはそれ以下の寸法の範囲内で活性領域側に後退
させる工程、（ｃ）前記半導体基板を熱酸化することに
より、前記溝の内壁に、前記第１の酸化シリコン膜の膜
厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の
膜厚を有する第２の酸化シリコン膜を形成すると共に、
前記溝の肩部に丸みを付ける工程、（ｄ）前記半導体基
板の主面上に多結晶シリコン膜を堆積する工程、（ｅ）
前記半導体基板の主面上に第３の酸化シリコン膜を堆積
して前記溝を前記第３の酸化シリコン膜で埋め込む工
程、（ｆ）前記半導体基板を熱処理することにより、前
記溝に埋め込まれた前記第３の酸化シリコン膜を焼き締
めると共に、前記多結晶シリコン膜を酸化して少なくと
もその一部を酸化シリコン膜に変える工程、（ｇ）前記
窒化シリコン膜の上部の前記第３の酸化シリコン膜およ
び前記酸化シリコン膜を除去し、前記溝の内部のみに残
すことにより、前記第３の酸化シリコン膜および前記酸
化シリコン膜が埋め込まれた素子分離溝を形成する工
程、（ｈ）前記素子分離溝で周囲を規定された活性領域
の表面の前記窒化シリコン膜を除去した後、前記活性領
域に半導体素子を形成する工程。
【００３５】（１６）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
窒化シリコン膜を堆積し、次いで、素子分離領域の前記
窒化シリコン膜、前記第１の酸化シリコン膜および前記
半導体基板を選択的にエッチングすることにより、前記
半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
側壁に露出した前記第１の酸化シリコン膜をエッチング
することにより、前記第１の酸化シリコン膜を、後の熱
酸化工程で前記溝の内壁に形成される第２の酸化シリコ
ン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２
倍もしくはそれ以下の寸法の範囲内で活性領域側に後退
させる工程、（ｃ）前記半導体基板を熱酸化することに
より、前記溝の内壁に、前記第１の酸化シリコン膜の膜
厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の
膜厚を有する第２の酸化シリコン膜を形成すると共に、
前記溝の肩部に丸みを付ける工程、（ｄ）前記半導体基
板の主面上に多結晶シリコン膜を堆積する工程、（ｅ）
前記半導体基板の主面上に第３の酸化シリコン膜を堆積
して前記溝を前記第３の酸化シリコン膜で埋め込む工
程、（ｆ）前記窒化シリコン膜の上部の前記第３の酸化
シリコン膜および前記多結晶シリコン膜を除去し、前記
溝の内部のみに残すことにより、前記第３の酸化シリコ
ン膜および前記多結晶シリコン膜が埋め込まれた素子分
離溝を形成する工程、（ｇ）前記半導体基板を熱処理す
ることにより、前記溝に埋め込まれた前記第３の酸化シ
リコン膜を焼き締めると共に、前記多結晶シリコン膜を
酸化して少なくともその一部を酸化シリコン膜に変える
工程、（ｈ）前記素子分離溝で周囲を規定された活性領
域の表面の前記窒化シリコン膜を除去した後、前記活性
領域に半導体素子を形成する工程。
【００３６】（１７）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
窒化シリコン膜を堆積し、次いで、素子分離領域の前記
窒化シリコン膜、前記第１の酸化シリコン膜および前記
半導体基板を選択的にエッチングすることにより、前記
半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
内壁に露出した前記第１の酸化シリコン膜をエッチング
することにより、前記第１の酸化シリコン膜を活性領域
側に後退させる工程、（ｃ）前記半導体基板を熱窒化す
ることにより、前記溝の内壁に第２の窒化シリコン膜を
形成する工程、（ｄ）前記半導体基板の主面上に第２の
酸化シリコン膜を堆積して前記溝を前記第２の酸化シリ
コン膜で埋め込む工程、（ｅ）前記半導体基板を熱処理
することにより、前記溝に埋め込まれた前記第２の酸化
シリコン膜を焼き締める工程、（ｆ）前記第１の窒化シ
リコン膜の上部の前記第２の酸化シリコン膜を除去して
前記溝の内部のみに残すことにより、前記第２の酸化シ
リコン膜が埋め込まれた素子分離溝を形成する工程、
（ｇ）前記素子分離溝によって周囲を規定された活性領
域の表面の前記第１の窒化シリコン膜を除去した後、前
記活性領域に半導体素子を形成する工程。
【００３７】（１８）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
窒化シリコン膜を堆積し、次いで、素子分離領域の前記
窒化シリコン膜、前記第１の酸化シリコン膜および前記
半導体基板を選択的にエッチングすることにより、前記
半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
内壁に露出した前記第１の酸化シリコン膜をエッチング
することにより、前記第１の酸化シリコン膜を活性領域
側に後退させる工程、（ｃ）前記半導体基板を熱酸化す
ることにより、前記溝の内壁に第２の酸化シリコン膜を
形成した後、前記第２の酸化シリコン膜を窒化処理する
ことにより、少なくともその一部を窒化シリコン膜に変
える工程、（ｄ）前記半導体基板の主面上に第３の酸化
シリコン膜を堆積して前記溝を前記第３の酸化シリコン
膜で埋め込む工程、（ｅ）前記半導体基板を熱処理する
ことにより、前記溝に埋め込まれた前記第３の酸化シリ
コン膜を焼き締める工程、（ｆ）前記第１の窒化シリコ
ン膜の上部の前記第３の酸化シリコン膜を除去して前記
溝の内部のみに残すことにより、前記第３の酸化シリコ
ン膜が埋め込まれた素子分離溝を形成する工程、（ｇ）
前記素子分離溝によって周囲を規定された活性領域の表
面の前記第１の窒化シリコン膜を除去した後、前記活性
領域に半導体素子を形成する工程。
【００３８】（１９）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。 （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
リコン膜を形成した後、前記第１の酸化シリコン膜上に
窒化シリコン膜を堆積し、次いで、素子分離領域の前記
窒化シリコン膜、前記第１の酸化シリコン膜および前記
半導体基板を選択的にエッチングすることにより、前記
半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
内壁に露出した前記第１の酸化シリコン膜をエッチング
することにより、前記第１の酸化シリコン膜を活性領域
側に後退させる工程、（ｃ）前記半導体基板上に多結晶
シリコン膜を堆積した後、前記多結晶シリコン膜を窒化
処理することにより、少なくともその一部を窒化シリコ
ン膜に変える工程、（ｄ）前記半導体基板の主面上に第
２の酸化シリコン膜を堆積して前記溝を前記第２の酸化
シリコン膜で埋め込む工程、（ｅ）前記半導体基板を熱
処理することにより、前記溝に埋め込まれた前記第２の
酸化シリコン膜を焼き締める工程、（ｆ）前記第１の窒
化シリコン膜の上部の前記第２の酸化シリコン膜を除去
して前記溝の内部のみに残すことにより、前記第２の酸
化シリコン膜が埋め込まれた素子分離溝を形成する工
程、（ｇ）前記素子分離溝によって周囲を規定された活
性領域の表面の前記第１の窒化シリコン膜を除去した
後、前記活性領域に半導体素子を形成する工程。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００４０】（実施の形態１）本発明の一実施の形態で
ある相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）の製造方法
を図１〜図２２を用いて説明する。
【００４１】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１を８００〜８５０℃で熱酸化してその主
面にストレス緩和および活性領域保護を目的とした酸化
シリコン膜（パッド酸化膜）２を形成した後、この酸化
シリコン膜２の上部にＣＶＤ法で窒化シリコン膜３を堆
積する。
【００４２】次に、図２に示すように、フォトレジスト
をマスクにしたエッチングで素子分離領域の窒化シリコ
ン膜３と酸化シリコン膜２とを除去した後、図３に示す
ように、窒化シリコン膜３をマスクにしたエッチングで
素子分離領域の半導体基板１に深さ３５０〜４００nmの
溝４ａを形成する。この溝４ａは、半導体基板１をエッ
チングするガスの組成などを調節してその側壁にテーパ
（例えばθ1 、θ2 ＝８５°またはそれ以下）を設け
る。溝４ａの側壁にテーパを設けることにより、溝４ａ
の内部に絶縁膜を埋め込み易くなる。
【００４３】また、この溝４ａは、フォトレジストをマ
スクにして素子分離領域の窒化シリコン膜３、酸化シリ
コン膜２および半導体基板１を順次エッチングして形成
することもできる。フォトレジストをマスクにして半導
体基板１をエッチングする場合は、熱酸化のマスクとな
る窒化シリコン膜３の膜減りを防ぐことができるので、
窒化シリコン膜３の初期膜厚を薄くすることができる。
【００４４】次に、溝４ａの内部をウェット洗浄してエ
ッチング残渣を除去した後、図４および図５（図４の要
部拡大図）に示すように、溝４ａの側壁に露出した酸化
シリコン膜２をフッ酸系のエッチング液で除去して活性
領域側に後退させる。このときの酸化シリコン膜２の後
退量（ｄ）は、後の熱酸化工程で溝４ａの内壁に形成す
る酸化シリコン膜（５）の膜厚（Ｔｒ）と同等もしくは
それ以上で、かつこの膜厚（Ｔｒ）の２倍もしくはそれ
以下の寸法の範囲内（Ｔｒ≦ｄ≦２Ｔｒ）とする。
【００４５】溝４ａの側壁に露出した酸化シリコン膜２
を上記した後退量の範囲内で後退させることにより、後
の熱酸化工程で溝４ａの内壁に酸化シリコン膜（５）を
形成する際に溝４ａの肩部に丸みを付けることが容易に
なる。酸化シリコン膜２を活性領域側に後退させない場
合あるいはその後退量が少ない場合は、溝４ａの肩部の
酸化が抑制され、１０００℃以下の熱処理温度では肩部
に丸みを付けることが困難となる。他方、酸化シリコン
膜２の後退量が多すぎる場合にも、肩部の形状が丸くな
り難い。また、この場合は、後に溝４ａの内壁に形成さ
れる酸化シリコン膜（５）のバーズビークが活性領域側
に長く延びるので、活性領域が狭くなってしまう。従っ
て、酸化シリコン膜２の後退量（ｄ）を上記した範囲内
（Ｔｒ≦ｄ≦２Ｔｒ）に制御することが重要である。
【００４６】次に、図６および図７（図６の要部拡大
図）に示すように、半導体基板１を、例えば９５０℃で
熱酸化して溝４ａの内壁に酸化シリコン膜５を形成す
る。この酸化シリコン膜５は、溝４ａの内壁に生じたエ
ッチングダメージを回復すると共に、後の工程で溝４ａ
の内部に埋め込まれる酸化シリコン膜（６）のストレス
を緩和するために形成される。このとき、酸化シリコン
膜５の膜厚（Ｔｒ）が前記酸化シリコン膜（パッド酸化
膜）２の膜厚（Ｔｐ）よりも厚く、かつこの膜厚（Ｔ
ｐ）の３倍もしくはそれ以下の範囲内（Ｔｐ＜Ｔｒ≦３
Ｔｐ）となるように熱処理時間を制御することにより、
溝４ａの肩部に丸みを付けることができる。また、半導
体基板１の熱処理温度が８００℃以下では酸化シリコン
膜５が成長し難く、１０００℃以上では、特に大口径の
ウエハで転位が発生し易くなるので、この熱処理は８０
０℃以上、１０００℃以下の温度範囲内で行う必要があ
る。
【００４７】酸化シリコン膜５の膜厚（Ｔｒ）が酸化シ
リコン膜（パッド酸化膜）２の膜厚（Ｔｐ）と同等もし
くはそれ以下の場合は、溝４ａの肩部に丸みを付けるこ
とが困難となる。他方、酸化シリコン膜５の膜厚（Ｔ
ｒ）が酸化シリコン膜２の膜厚（Ｔｐ）の３倍を超えた
場合は、成長した酸化シリコン膜５と熱酸化のマスクと
なる窒化シリコン膜３との間に大きなストレスが生じる
ため、溝４ａの肩部の形状が丸くなり難い。また、この
場合は、活性領域が狭くなってしまうという問題も生じ
る。従って、酸化シリコン膜５の膜厚（Ｔｒ）を上記し
た範囲内（Ｔｐ＜Ｔｒ≦３Ｔｐ）に制御することが重要
である。
【００４８】次に、図９に示すように、半導体基板１の
主面上にＣＶＤ法で酸化シリコン膜７を堆積することに
より、溝４ａの内部に酸化シリコン膜７を埋め込む。酸
化シリコン膜７は、例えばオゾン（Ｏ3)とテトラエトキ
シシラン((Ｃ2 Ｈ5)4 Ｓｉ)とを使って成膜される酸化
シリコン膜のように、流動性の良好な酸化シリコン材料
を使用する。このとき、酸化シリコン膜７を堆積する工
程に先立って、図８に示すように、溝４ａの内壁にＣＶ
Ｄ法で窒化シリコン膜６を薄く堆積してもよい。この窒
化シリコン膜６は、後の工程で溝４ａに埋め込んだ酸化
シリコン膜７をシンタリング（焼き締め）する際に、溝
４ａの内壁の酸化シリコン膜５が活性領域側に成長する
のを抑制するので、酸化シリコン膜５が活性領域の半導
体基板１にストレスを及ぼしてリークパスを形成する不
具合を抑制することができる。
【００４９】次に、半導体基板１を１０００℃以下の温
度、例えば８５０℃で湿式酸化することにより、溝４ａ
に埋め込んだ酸化シリコン膜７の膜質を改善するための
シンタリング（焼き締め）を行う。
【００５０】次に、図１０に示すように、例えば化学的
機械研磨（ＣＭＰ）法を用いて酸化シリコン膜７を研磨
し、その表面を平坦化する。この研磨は、活性領域を覆
う窒化シリコン膜３をストッパに用い、溝４ａの内部の
みに酸化シリコン膜７が残るようにする。これにより、
酸化シリコン膜７を埋め込んだ素子分離溝４が完成す
る。その後、図１１に示すように、活性領域を覆う窒化
シリコン膜３を熱リン酸などのエッチング液を用いて除
去する。
【００５１】溝４ａに埋め込んだ酸化シリコン膜７のシ
ンタリングは、化学的機械研磨法で酸化シリコン膜７を
研磨し、溝４ａの内部のみに酸化シリコン膜７を残した
後に行ってもよい。この場合は、酸化シリコン膜７を研
磨する前にシンタリングを行う場合に比べてシンタリン
グされる酸化シリコン膜７の膜厚が薄いので、シンタリ
ング時間を短縮することができる。
【００５２】前述した工程で、半導体基板１上に酸化シ
リコン膜７を堆積する際、溝４ａの径が微細な場合は、
その内部に酸化シリコン膜７を埋め込んだときに膜中に
ボイドが生じることがある。これを回避するためには、
図１２に示すように、まず、膜中にボイドが生じない程
度の膜厚の酸化シリコン膜７を堆積し、次いで、その上
部にＣＶＤ法で多結晶シリコン膜８を堆積することによ
り、溝４ａの内部を酸化シリコン膜７と多結晶シリコン
膜８の２層膜で完全に埋め込む。このとき、酸化シリコ
ン膜７を堆積する工程に先立って、溝４ａの内壁および
窒化シリコン膜３上にＣＶＤ法で窒化シリコン膜６を薄
く堆積し、シンタリング（焼き締め）時に酸化シリコン
膜５が活性領域側に成長するのを抑制するようにしても
よい。
【００５３】次に、図１３に示すように、前述した条件
で半導体基板１を熱処理して酸化シリコン膜７をシンタ
リングする。このとき、図１４に示すように、酸化シリ
コン膜７の上部の多結晶シリコン膜８が熱酸化されて酸
化シリコン膜８ａとなる。
【００５４】その後、図１５に示すように、酸化シリコ
ン膜８ａと酸化シリコン膜７とを研磨することにより、
ボイドのない素子分離溝４が得られる。
【００５５】次に、上記素子分離溝４で周囲を規定され
た半導体基板１の活性領域に以下の方法で相補型ＭＩＳ
ＦＥＴを形成する。
【００５６】まず、活性領域の表面に残った酸化シリコ
ン膜（パッド酸化膜）２をフッ酸水溶液などを用いて除
去した後、図１６に示すように、半導体基板１を８００
〜８５０℃で熱酸化してその表面に清浄なゲート酸化膜
９を形成する。このとき、素子分離溝４の肩部に丸みが
付いていることにより、肩部の上でート酸化膜９が薄く
なる不具合が防止される。
【００５７】次に、図１７に示すように、半導体基板１
の一部にＰ（リン）などのｎ型不純物をイオン打ち込み
し、他の一部にＢ（ホウ素）などのｐ型不純物をイオン
打ち込みした後、半導体基板１を１０００℃以下の温
度、例えば９５０℃で熱処理して上記２種の不純物を引
き延ばし拡散させることにより、ｎチャネル型ＭＩＳＦ
ＥＴの形成領域にｐ型ウエル１０を形成し、ｐチャネル
型ＭＩＳＦＥＴの形成領域にｎ型ウエル１１を形成す
る。前記ゲート酸化膜９は、ｐ型ウエル１０とｎ型ウエ
ル１１を形成した後にそれらの表面に形成してもよい。
【００５８】次に、図１８に示すように、ｐ型ウエル１
０の上部にｎチャネル型ＭＩＳＦＥＴのゲート電極１２
を形成し、ｎ型ウエル１１の上部にｐチャネル型ＭＩＳ
ＦＥＴのゲート電極１２を形成する。ゲート電極１２を
形成するには、例えば半導体基板１上にＣＶＤ法でＰを
ドープした多結晶シリコン膜、Ｗ（タングステン）シリ
サイド膜およびキャップ絶縁膜１３を堆積した後、フォ
トレジストをマスクにしたエッチングでこれらの膜をパ
ターニングして形成する。キャップ絶縁膜１３は、酸化
シリコン膜または窒化シリコン膜からなる。
【００５９】次に、図１９に示すように、ｐ型ウエル１
０にＰなどのｎ型不純物をイオン打ち込みしてｎチャネ
ル型ＭＩＳＦＥＴのｎ型半導体領域（ソース、ドレイ
ン）１４を形成し、ｎ型ウエル１１にＢ（ホウ素）など
のｐ型不純物をイオン打ち込みしてｐチャネル型ＭＩＳ
ＦＥＴのｐ型半導体領域（ソース、ドレイン）１５を形
成することにより、ｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐが得られる。
【００６０】次に、図２０に示すように、ゲート電極１
２の側壁にサイドウォールスペーサ１６を形成する。サ
イドウォールスペーサ１６は、半導体基板１上にＣＶＤ
法で酸化シリコン膜または窒化シリコン膜を堆積し、異
方性エッチングでこの膜をパターニングして形成する。
【００６１】次に、図２１に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜１７を堆積した後、図２
２に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型
半導体領域（ソース、ドレイン）１４、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｎ型半導体領域（ソース、ドレイン）
１５のそれぞれの上部の酸化シリコン膜１７にコンタク
トホール１８を形成し、次いで酸化シリコン膜１７の上
部にスパッタリング法で堆積したＡｌ（アルミニウム）
合金膜をパターニングして配線１９を形成する。
【００６２】（実施の形態２）本実施の形態による素子
分離溝４の形成方法を図２３〜図２６を用いて説明す
る。
【００６３】まず、図２３に示すように、半導体基板１
を８００〜８５０℃で熱酸化してその主面に酸化シリコ
ン膜（パッド酸化膜）２を形成した後、この酸化シリコ
ン膜２の上部にＣＶＤ法で窒化シリコン膜３を堆積し、
次いでフォトレジストをマスクにしたエッチングで素子
分離領域の窒化シリコン膜３と酸化シリコン膜２とを除
去する。
【００６４】次に、図２４に示すように、素子分離領域
の半導体基板１の表面を等方的に浅くエッチングするこ
とにより、素子分離領域の端部の半導体基板１にアンダ
ーカット（ａ）を形成する。
【００６５】次に、図２５に示すように、エッチングガ
スの組成などを変えて素子分離領域の半導体基板１を異
方的にエッチングすることにより、素子分離領域の半導
体基板１に溝４ａを形成する。次に、図２６に示すよう
に、半導体基板１を、例えば９５０℃で熱酸化して溝４
ａの内壁に酸化シリコン膜５を形成すると共に、溝４ａ
の肩部に丸みを付ける。その後の工程は前記実施の形態
１と同じである。
【００６６】本実施の形態によれば、溝４ａの内壁に酸
化シリコン膜５を形成する工程に先立って溝４ａの肩部
にアンダーカットを形成しておくことにより、溝４ａの
側壁に露出した酸化シリコン膜２を活性領域側に後退さ
せなくとも、溝４ａの肩部に容易に丸みを付けることが
できる。なお、溝４ａの肩部にアンダーカットを形成す
る本実施の形態の方法と、溝４ａの側壁に露出した酸化
シリコン膜２を活性領域側に後退させる前記実施の形態
１の方法とを併用することも可能である。
【００６７】（実施の形態３）本実施の形態による素子
分離溝４の形成方法を図２７〜図３４を用いて説明す
る。
【００６８】まず、図２７に示すように、前記実施の形
態１の方法または前記実施の形態２の方法で溝４ａの内
壁に酸化シリコン膜５を形成すると共に、溝４ａの肩部
に丸みを付けた後、図２８に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜６を薄く堆積する。窒化
シリコン膜６は、後の工程で溝４ａに埋め込んだ酸化シ
リコン膜７をシンタリング（焼き締め）する際に、溝４
ａの内壁の酸化シリコン膜５が活性領域側に成長するの
を抑制する目的で形成する。
【００６９】次に、図２９に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜７を堆積し、溝４ａの内
部に酸化シリコン膜７を埋め込んだ後、半導体基板１を
前述した温度条件で湿式酸化することにより、溝４ａに
埋め込んだ酸化シリコン膜７の膜質を改善するためのシ
ンタリングを行う。
【００７０】次に、図３０に示すように、化学的機械研
磨法を用いて酸化シリコン膜７を研磨し、溝４ａの内部
のみに酸化シリコン膜７を残すことによって素子分離溝
４を形成する。その後、活性領域を覆う窒化シリコン膜
３を熱リン酸などのエッチング液を用いて除去する際、
図３１に示すように、素子分離溝４の内壁の窒化シリコ
ン膜６も同時にエッチングされるため、この窒化シリコ
ン膜６が素子分離溝４の内側に後退し、素子分離溝４の
肩部に凹みが生じる。素子分離溝４の肩部にこのような
凹みが生じると、素子分離溝４に埋め込んだ酸化シリコ
ン膜７の表面が欠けて異物となったり、後の工程で堆積
する多結晶シリコンなどのゲート電極材料をエッチング
した際に凹みの内部にエッチ残りが生じたりする。
【００７１】上記のような不具合を回避するには、一例
として図３２に示すように、窒化シリコン膜３を除去し
た後、素子分離溝４の肩部の酸化シリコン膜７を８５０
〜９００℃の温度で再酸化してその膜厚を厚くすること
により、凹みを酸化シリコン膜７で塞ぐ。凹みを酸化シ
リコン膜７で塞ぐためには、膜厚の増加量を少なくとも
窒化シリコン膜６の膜厚の２倍以上にする必要がある
が、膜厚の増加量が多すぎると成長した酸化シリコン膜
５によって活性領域が狭められるため、膜厚の増加量が
窒化シリコン膜６の膜厚の２倍と同等もしくはそれより
も僅かに多くなるように酸化時間を制御する。
【００７２】素子分離溝４の肩部に凹みが生じるのを防
ぐ第２の方法は、図３３に示すように、化学的機械研磨
法で酸化シリコン膜７を研磨し、溝４ａの内部のみに酸
化シリコン膜７を残した後にシンタリングを行う。この
とき、シンタリング時間を長めに（あるいはシンタリン
グ温度を高めに）設定することにより、活性領域を覆う
窒化シリコン膜３の表面と素子分離溝４の肩部付近の窒
化シリコン膜６が酸化される。その後、窒化シリコン膜
３の表面の酸化膜をエッチングで除去し、続いて窒化シ
リコン膜３をエッチングで除去する。これにより、図３
４に示すように、素子分離溝４の肩部に凹みが生じるの
を防ぐことができる。
【００７３】（実施の形態４）本実施の形態による素子
分離溝４の形成方法を図３５、図３６を用いて説明す
る。
【００７４】まず、図３５に示すように、前述した方法
で溝４ａの内壁に酸化シリコン膜５を形成すると共に、
溝４ａの肩部に丸みを付けた後、図３６に示すように、
溝４ａの内壁を酸窒化処理することにより、溝４ａの内
壁に形成された酸化シリコン膜５と素子分離領域の側壁
との界面近傍に窒素を偏析させ、窒化シリコン層２０を
形成する。溝４ａの内壁を酸窒化処理するには、ＮＯ
（酸化窒素）あるいはＮ2 Ｏ（酸化窒素）雰囲気中で半
導体基板１を熱処理する。このとき、ＮＯあるいはＮ2
Ｏの熱分解によって発生した窒素が酸化シリコン膜５と
半導体基板１の素子分離領域との界面近傍に偏析し、そ
の後熱処理を行うことにより窒化シリコン層２０が形成
される。
【００７５】本実施の形態によれば、酸化シリコン膜５
と半導体基板１の素子分離領域との界面近傍に窒化シリ
コン層２０を形成することにより、その後、溝４ａの内
部に埋め込んだ酸化シリコン膜７をシンタリングする際
に上記界面近傍が酸化され難くなるので、酸化シリコン
膜５が活性領域側に成長するのを抑制することができ
る。
【００７６】酸化シリコン膜５と半導体基板１の活性領
域との界面近傍に窒化シリコン層２０を形成する他の方
法として、図３７に示すように、前述した方法で溝４ａ
の内壁に酸化シリコン膜５を形成すると共に、溝４ａの
肩部に丸みを付けた後、図３８に示すように、酸化シリ
コン膜５と半導体基板１の活性領域との界面近傍に窒素
をイオン打ち込みし、その後熱処理を行ってもよい。
【００７７】（実施の形態５）本実施の形態による素子
分離溝４の形成方法を図３９、図４０を用いて説明す
る。
【００７８】まず、図３９に示すように、窒化シリコン
膜３をマスクにしたエッチングで素子分離領域の半導体
基板１に溝４ａを形成した後、溝４ａの側壁に露出した
酸化シリコン膜２をフッ酸系のエッチング液で除去して
活性領域側に後退させる。ここまでの工程は、前記実施
の形態１と同じである。
【００７９】次に、図４０に示すように、半導体基板１
を酸窒化処理することにより、溝４ａの内壁に窒化シリ
コン膜２１を形成し、併せて溝４ａの肩部に丸みを付け
る。半導体基板１を酸窒化処理するには、例えばＮＯと
Ｎ2 の混合雰囲気中、９００℃程度で半導体基板１を熱
処理する。あるいは、Ｎ2 ＯとＮ2 の混合雰囲気中、１
０５０℃程度で半導体基板１を熱処理する。
【００８０】本実施の形態によれば、溝４ａの内壁に窒
化シリコン膜２１を形成することにより、その後、溝４
ａの内部に埋め込んだ酸化シリコン膜７をシンタリング
する際に上記界面近傍が酸化され難くなるので、酸化シ
リコン膜５が活性領域側に成長するのを抑制することが
できる。
【００８１】（実施の形態６）本実施の形態による素子
分離溝４の形成方法を図４１〜図４４を用いて説明す
る。
【００８２】まず、図４１に示すように、窒化シリコン
膜３をマスクにしたエッチングで素子分離領域の半導体
基板１に溝４ａを形成した後、図４２に示すように、溝
４ａの側壁に露出した酸化シリコン膜２をフッ酸系のエ
ッチング液で除去して活性領域側に後退させる。ここま
での工程は、前記実施の形態１と同じである。
【００８３】次に、図４３に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜７を堆積することによ
り、溝４ａの内部に酸化シリコン膜７を埋め込んだ後、
図４４に示すように、半導体基板１を湿式酸化して酸化
シリコン膜７をシンタリングする。このとき同時に、溝
４ａの内壁に酸化シリコン膜５を形成すると共に、溝４
ａの肩部に丸みを付ける。
【００８４】本実施の形態によれば、酸化シリコン膜７
のシンタリングと溝４ａの内壁に酸化シリコン膜５を形
成し、併せて溝４ａの肩部に丸みを付ける作業を同時に
行うことにより、素子分離溝４の形成工程を簡略化する
ことができる。
【００８５】（実施の形態７）本実施の形態による素子
分離溝４の形成方法を図４５〜図４８を用いて説明す
る。
【００８６】まず、図４５に示すように、窒化シリコン
膜３をマスクにしたエッチングで素子分離領域の半導体
基板１に溝４ａを形成した後、溝４ａの側壁に露出した
酸化シリコン膜２をフッ酸系のエッチング液で除去して
活性領域側に後退させる。ここまでの工程は、前記実施
の形態１と同じである。
【００８７】次に、図４６に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜７を堆積することによ
り、溝４ａの内部に酸化シリコン膜７を埋め込んだ後、
図４７に示すように、窒化シリコン膜３の上部の酸化シ
リコン膜７を除去し、溝４ａの内部のみに残すことによ
り、酸化シリコン膜７が埋め込まれた素子分離溝４を形
成する。その後、図４８に示すように、半導体基板１を
湿式酸化して酸化シリコン膜７をシンタリングする。こ
のとき同時に、溝４ａの内壁に酸化シリコン膜５を形成
すると共に、溝４ａの肩部に丸みを付ける。
【００８８】本実施の形態によれば、酸化シリコン膜７
のシンタリングと溝４ａの内壁に酸化シリコン膜５を形
成し、併せて溝４ａの肩部に丸みを付ける作業を同時に
行うことにより、素子分離溝４の形成工程を簡略化する
ことができる。
【００８９】（実施の形態８）本実施の形態による素子
分離溝４の形成方法を図４９〜図５４を用いて説明す
る。
【００９０】まず、図４９に示すように、窒化シリコン
膜３をマスクにしたエッチングで素子分離領域の半導体
基板１に溝４ａを形成した後、溝４ａの側壁に露出した
酸化シリコン膜２をフッ酸系のエッチング液で除去して
活性領域側に後退させる。
【００９１】次に、図５０に示すように、半導体基板１
を熱酸化して溝４ａの内壁に酸化シリコン膜５を形成
し、併せて溝４ａの肩部に丸みを付ける。ここまでの工
程は、前記実施の形態１と同じである。
【００９２】次に、図５１に示すように、半導体基板１
上にＣＶＤ法で多結晶シリコン膜２２を薄く堆積した
後、図５２に示すように、多結晶シリコン膜２２上にＣ
ＶＤ法で酸化シリコン膜７を堆積することにより、溝４
ａの内部に酸化シリコン膜７を埋め込む。
【００９３】次に、図５３に示すように、半導体基板１
を湿式酸化することにより、溝４ａに埋め込んだ酸化シ
リコン膜７をシンタリングする。このとき、多結晶シリ
コン膜２２も少なくともその一部が酸化されて酸化シリ
コン膜２３となる。このため、酸化シリコン膜５と半導
体基板１の活性領域との界面近傍の酸化が抑制される結
果、酸化シリコン膜５が活性領域側に成長するのを抑制
することができる。また、多結晶シリコン膜２２が酸化
されて酸化シリコン膜２３になるときは、その体積が２
倍程度増加する。そのため、溝４ａに埋め込んだ酸化シ
リコン膜７の中にボイドが生じた場合でも、酸化シリコ
ン膜２３の体積増大によってボイドを収縮させることが
できるという効果も得られる。
【００９４】その後、図５４に示すように、窒化シリコ
ン膜３の上部の酸化シリコン膜７と酸化シリコン膜２３
とを除去し、溝４ａの内部のみに残すことにより、素子
分離溝４を形成する。酸化シリコン膜７のシンタリング
および多結晶シリコン膜２２の酸化は、この素子分離溝
４を形成した後に行ってもよい。また、多結晶シリコン
膜２２に代えてアモルファスシリコン膜を使用してもよ
い。
【００９５】（実施の形態９）本実施の形態による素子
分離溝４の形成方法を図５５、図５６を用いて説明す
る。
【００９６】まず、図５５に示すように、窒化シリコン
膜３をマスクにしたエッチングで素子分離領域の半導体
基板１に溝４ａを形成した後、溝４ａの側壁に露出した
酸化シリコン膜２をフッ酸系のエッチング液で除去して
活性領域側に後退させる。ここまでの工程は、前記実施
の形態１と同じである。
【００９７】次に、図５６に示すように、半導体基板１
を窒素雰囲気中で熱処理することにより、溝４ａの内壁
に窒化シリコン膜２４を形成し、併せて溝４ａの肩部に
丸みを付ける。
【００９８】本実施の形態によれば、溝４ａの内壁に窒
化シリコン膜２４を形成することにより、その後、溝４
ａの内部に埋め込んだ酸化シリコン膜７をシンタリング
する際に半導体基板１の活性領域が酸化されるのを抑制
することができる。
【００９９】（実施の形態１０）本実施の形態による素
子分離溝４の形成方法を図５７、図５８を用いて説明す
る。
【０１００】まず、図５７に示すように、窒化シリコン
膜３をマスクにしたエッチングで素子分離領域の半導体
基板１に溝４ａを形成した後、溝４ａの側壁に露出した
酸化シリコン膜２をフッ酸系のエッチング液で除去して
活性領域側に後退させる。ここまでの工程は、前記実施
の形態１と同じである。その後、半導体基板１を熱酸化
して溝４ａの内壁に薄い酸化シリコン膜２５を形成す
る。
【０１０１】次に、図５８に示すように、半導体基板１
を窒素雰囲気中で熱処理することにより、溝４ａの内壁
の酸化シリコン膜２５を窒化シリコン膜２６に変換す
る。
【０１０２】本実施の形態によれば、溝４ａの内壁に窒
化シリコン膜２６を形成することにより、その後、溝４
ａの内部に埋め込んだ酸化シリコン膜７をシンタリング
する際に半導体基板１の活性領域が酸化されるのを抑制
することができる。
【０１０３】（実施の形態１１）本実施の形態による素
子分離溝４の形成方法を図５９、図６０を用いて説明す
る。
【０１０４】まず、図５９に示すように、窒化シリコン
膜３をマスクにしたエッチングで素子分離領域の半導体
基板１に溝４ａを形成した後、溝４ａの側壁に露出した
酸化シリコン膜２をフッ酸系のエッチング液で除去して
活性領域側に後退させる。ここまでの工程は、前記実施
の形態１と同じである。その後、半導体基板１上にＣＶ
Ｄ法で薄い多結晶シリコン膜２７を堆積する。
【０１０５】次に、図６０に示すように、半導体基板１
を窒素雰囲気中で熱処理することにより、多結晶シリコ
ン膜２７を窒化シリコン膜２８に変換する。
【０１０６】本実施の形態によれば、溝４ａの内壁に窒
化シリコン膜２８を形成することにより、その後、溝４
ａの内部に埋め込んだ酸化シリコン膜７をシンタリング
する際に半導体基板１の活性領域が酸化されるのを抑制
することができる。
【０１０７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０９】本発明によれば、１０００℃以下の低温熱
処理で素子分離溝の形状を最適化することができるの
で、素子の微細化を推進すると共に電気的特性を向上さ
せることができる。
【０１１０】本発明によれば、素子分離溝に埋め込んだ
酸化シリコン膜のシンタリング（焼締め）に起因する活
性領域へのストレスが素子特性に与える悪影響を低減す
ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である一実施の形態であ
る半導体集積回路装置の製造方法を示す半導体基板の要
部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５５】本発明の実施の形態９である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の実施の形態９である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の実施の形態１０である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図５８】本発明の実施の形態１０である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図５９】本発明の実施の形態１１である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図６０】本発明の実施の形態１１である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【符号の説明】
１ 半導体基板 ２ 酸化シリコン膜（パッド酸化膜） ３ 窒化シリコン膜 ４ 素子分離溝 ４ａ 溝 ５ 酸化シリコン膜 ６ 窒化シリコン膜 ７ 酸化シリコン膜 ８ 多結晶シリコン膜 ８ａ 酸化シリコン膜 ９ ゲート酸化膜 １０ ｐ型ウエル １１ ｎ型ウエル １２ ゲート電極 １３ キャップ絶縁膜 １４ ｎ型半導体領域（ソース、ドレイン） １５ ｐ型半導体領域（ソース、ドレイン） １６ サイドウォールスペーサ １７ 酸化シリコン膜 １８ コンタクトホール １９ 配線 ２０ 窒化シリコン層 ２１ 窒化シリコン膜 ２２ 多結晶シリコン膜 ２３ 酸化シリコン膜 ２４ 窒化シリコン膜 ２５ 酸化シリコン膜 ２６ 窒化シリコン膜 ２７ 多結晶シリコン膜 ２８ 窒化シリコン膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 英生 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 山本 裕彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小林 正道 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 池田 修二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 高松 朗 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 鈴木 範夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 清水 博文 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 福田 和司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 堀部 晋一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 野添 俊夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    窒化シリコン膜を堆積し、次いで、素子分離領域の前記
    窒化シリコン膜、前記第１の酸化シリコン膜および前記
    半導体基板を選択的にエッチングすることにより、前記
    半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
    内壁に露出した前記第１の酸化シリコン膜をエッチング
    することにより、前記第１の酸化シリコン膜を、後の熱
    酸化工程で前記溝の内壁に形成される第２の酸化シリコ
    ン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２
    倍もしくはそれ以下の寸法の範囲内で活性領域側に後退
    させる工程、（ｃ）前記半導体基板を熱酸化することに
    より、前記溝の内壁に、前記第１の酸化シリコン膜の膜
    厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の
    膜厚を有する第２の酸化シリコン膜を形成すると共に、
    前記溝の肩部に丸みを付ける工程、（ｄ）前記半導体基
    板の主面上に第３の酸化シリコン膜を堆積して前記溝を
    前記第３の酸化シリコン膜で埋め込む工程、（ｅ）前記
    半導体基板を熱処理することにより、前記溝に埋め込ま
    れた前記第３の酸化シリコン膜を焼き締める工程、
    （ｆ）前記窒化シリコン膜の上部の前記第３の酸化シリ
    コン膜を除去して前記溝の内部のみに残すことにより、
    前記第３の酸化シリコン膜が埋め込まれた素子分離溝を
    形成する工程、（ｇ）前記素子分離溝によって周囲を規
    定された活性領域の表面の前記窒化シリコン膜を除去し
    た後、前記活性領域に半導体素子を形成する工程。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１の酸化シリコン膜を形成する
    ための熱酸化温度、前記第２の酸化シリコン膜を形成す
    るための熱酸化温度、前記第３の酸化シリコン膜を焼き
    締めるための熱処理温度は、いずれも１０００℃以下で
    あることを特徴とする半導体集積回路装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第２の酸化シリコン膜を形成する
    ための熱酸化温度は、８００℃以上、１０００℃以下で
    あることを特徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記溝のテーパ角（θ）は、８５°以
    下であることを特徴とする半導体集積回路装置の製造方
    法。
  5. 【請求項５】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記（ｃ）工程の後、前記（ｄ）工程
    に先立って、前記溝の内壁を酸窒化処理することによ
    り、前記溝の内壁に形成された前記第２の酸化シリコン
    膜と前記半導体基板の活性領域との界面近傍に窒化シリ
    コン層を形成することを特徴とする半導体集積回路装置
    の製造方法。
  6. 【請求項６】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記（ｃ）工程の後、前記（ｄ）工程
    に先立って、前記溝の内壁に形成された前記第２の酸化
    シリコン膜と前記半導体基板の素子分離領域との界面近
    傍に窒素をイオン打ち込みすることにより、前記溝の内
    壁に形成された前記第２の酸化シリコン膜と前記半導体
    基板の素子分離領域との界面近傍に窒化シリコン層を形
    成することを特徴とする半導体集積回路装置の製造方
    法。
  7. 【請求項７】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記（ｄ）工程の後、前記窒化シリコ
    ン膜の上部の前記第３の酸化シリコン膜を除去して前記
    溝の内部のみに残すことにより、前記第３の酸化シリコ
    ン膜が埋め込まれた素子分離溝を形成し、その後、前記
    半導体基板を熱処理することにより、前記溝に埋め込ま
    れた前記第３の酸化シリコン膜を焼き締めることを特徴
    とする半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記（ｃ）工程を窒素を含む雰囲気中
    で行い、前記溝の内壁に、前記第１の酸化シリコン膜の
    膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下
    の膜厚を有する第２の窒化シリコン膜を形成すると共
    に、前記溝の肩部に丸みを付けることを特徴とする半導
    体集積回路装置の製造方法。
  9. 【請求項９】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記（ｃ）工程の後、前記（ｄ）工程
    に先立って、少なくとも前記第２の酸化シリコン膜の表
    面に第２の窒化シリコン膜を形成することを特徴とする
    半導体集積回路装置の製造方法。
  10. 【請求項１０】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    窒化シリコン膜を堆積し、次いで、素子分離領域の前記
    窒化シリコン膜、前記第１の酸化シリコン膜を選択的に
    エッチングする工程、（ｂ）前記素子分離領域の前記半
    導体基板の表面を等方的に浅くエッチングすることによ
    り、前記素子分離領域の端部の前記半導体基板にアンダ
    ーカットを形成する工程、（ｃ）前記素子分離領域の前
    記半導体基板を選択的にエッチングすることにより、前
    記半導体基板の主面に溝を形成する工程、（ｄ）前記半
    導体基板を熱酸化することにより、前記溝の内壁に第２
    の酸化シリコン膜を形成すると共に、前記溝の肩部に丸
    みを付ける工程、（ｅ）前記半導体基板の主面上に第３
    の酸化シリコン膜を堆積して前記溝を前記第３の酸化シ
    リコン膜で埋め込む工程、（ｆ）前記半導体基板を熱処
    理することにより、前記溝に埋め込まれた前記第３の酸
    化シリコン膜を焼き締める工程、（ｇ）前記窒化シリコ
    ン膜の上部の前記第３の酸化シリコン膜を除去し、前記
    溝の内部のみに残すことにより、前記第３の酸化シリコ
    ン膜が埋め込まれた素子分離溝を形成する工程、（ｈ）
    前記素子分離溝によって周囲を規定された活性領域の表
    面の前記窒化シリコン膜を除去した後、前記活性領域に
    半導体素子を形成する工程。
  11. 【請求項１１】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    第１の窒化シリコン膜を堆積し、次いで、素子分離領域
    の前記第１の窒化シリコン膜、前記第１の酸化シリコン
    膜および前記半導体基板を選択的にエッチングすること
    により、前記半導体基板の主面に溝を形成する工程、
    （ｂ）前記溝の側壁に露出した前記第１の酸化シリコン
    膜をエッチングすることにより、前記第１の酸化シリコ
    ン膜を、後の熱酸化工程で前記溝の内壁に形成される第
    ２の酸化シリコン膜の膜厚と同等もしくはそれ以上、か
    つこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活
    性領域側に後退させる工程、（ｃ）前記半導体基板を熱
    酸化することにより、前記溝の内壁に、前記第１の酸化
    シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もし
    くはそれ以下の膜厚を有する第２の酸化シリコン膜を形
    成すると共に、前記溝の肩部に丸みを付ける工程、
    （ｄ）前記溝の内部を含む前記半導体基板上にＣＶＤ法
    で第２の窒化シリコン膜を堆積する工程、（ｅ）前記半
    導体基板の主面上に第３の酸化シリコン膜を堆積して前
    記溝を前記第３の酸化シリコン膜で埋め込む工程、
    （ｆ）前記半導体基板を熱処理することにより、前記溝
    に埋め込まれた前記第３の酸化シリコン膜を焼き締める
    工程、（ｇ）前記第１の窒化シリコン膜の上部の前記第
    ３の酸化シリコン膜および前記第２の窒化シリコン膜を
    除去し、前記溝の内部のみに残すことにより、前記第３
    の酸化シリコン膜および前記第２の窒化シリコン膜が埋
    め込まれた素子分離溝を形成する工程、（ｈ）前記素子
    分離溝によって周囲を規定された活性領域の表面の前記
    第１の窒化シリコン膜をエッチングで除去する工程、
    （ｉ）前記素子分離溝の肩部の前記第３の酸化シリコン
    膜を熱酸化してその膜厚を厚くすることにより、前記第
    １の窒化シリコン膜をエッチングで除去する際に、前記
    素子分離溝の肩部の前記第２の窒化シリコン膜が同時に
    除去されることによって生じた凹みを塞ぐ工程、（ｊ）
    前記活性領域に半導体素子を形成する工程。
  12. 【請求項１２】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    第１の窒化シリコン膜を堆積し、次いで、素子分離領域
    の前記第１の窒化シリコン膜、前記第１の酸化シリコン
    膜および前記半導体基板を選択的にエッチングすること
    により、前記半導体基板の主面に溝を形成する工程、
    （ｂ）前記溝の側壁に露出した前記第１の酸化シリコン
    膜をエッチングすることにより、前記第１の酸化シリコ
    ン膜を、後の熱酸化工程で前記溝の内壁に形成される第
    ２の酸化シリコン膜の膜厚と同等もしくはそれ以上、か
    つこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活
    性領域側に後退させる工程、（ｃ）前記半導体基板を熱
    酸化することにより、前記溝の内壁に、前記第１の酸化
    シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もし
    くはそれ以下の膜厚を有する第２の酸化シリコン膜を形
    成すると共に、前記溝の肩部に丸みを付ける工程、
    （ｄ）前記溝の内部を含む前記半導体基板上にＣＶＤ法
    で第２の窒化シリコン膜を堆積する工程、（ｅ）前記半
    導体基板の主面上に第３の酸化シリコン膜を堆積して前
    記溝を前記第３の酸化シリコン膜で埋め込む工程、
    （ｆ）前記第１の窒化シリコン膜の上部の前記第３の酸
    化シリコン膜および前記第２の窒化シリコン膜を除去
    し、前記溝の内部のみに残すことにより、前記第３の酸
    化シリコン膜および前記第２の窒化シリコン膜が埋め込
    まれた素子分離溝を形成する工程、（ｇ）前記半導体基
    板を熱処理することにより、前記溝に埋め込まれた前記
    第３の酸化シリコン膜を焼き締めると共に、前記第１の
    窒化シリコン膜の表面および前記素子分離溝の肩部の前
    記第２の窒化シリコン膜の表面を酸化する工程、（ｈ）
    前記素子分離溝で周囲を規定された活性領域の表面の前
    記第１の窒化シリコン膜およびその表面の酸化膜をエッ
    チングして除去する工程、（ｉ）前記活性領域に半導体
    素子を形成する工程。
  13. 【請求項１３】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    窒化シリコン膜を堆積し、次いで、素子分離領域の前記
    窒化シリコン膜、前記第１の酸化シリコン膜および前記
    半導体基板を選択的にエッチングすることにより、前記
    半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
    側壁に露出した前記第１の酸化シリコン膜をエッチング
    することにより、前記第１の酸化シリコン膜を、後の熱
    酸化工程で前記溝の内壁に形成される第２の酸化シリコ
    ン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２
    倍もしくはそれ以下の寸法の範囲内で活性領域側に後退
    させる工程、（ｃ）前記半導体基板の主面上に第２の酸
    化シリコン膜を堆積して前記溝を前記第２の酸化シリコ
    ン膜で埋め込む工程、（ｄ）前記半導体基板を熱酸化す
    ることにより、前記溝に埋め込まれた前記第２の酸化シ
    リコン膜を焼き締めると共に、前記溝の内壁に、前記第
    １の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の
    ３倍もしくはそれ以下の膜厚を有する第３の酸化シリコ
    ン膜を形成し、併せて前記溝の肩部に丸みを付ける工
    程、（ｅ）前記窒化シリコン膜の上部の前記第２の酸化
    シリコン膜を除去し、前記溝の内部のみに残すことによ
    り、前記第２の酸化シリコン膜が埋め込まれた素子分離
    溝を形成する工程、（ｆ）前記素子分離溝で周囲を規定
    された活性領域の表面の前記窒化シリコン膜を除去した
    後、前記活性領域に半導体素子を形成する工程。
  14. 【請求項１４】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    窒化シリコン膜を堆積し、次いで、素子分離領域の前記
    窒化シリコン膜、前記第１の酸化シリコン膜および前記
    半導体基板を選択的にエッチングすることにより、前記
    半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
    側壁に露出した前記第１の酸化シリコン膜をエッチング
    することにより、前記第１の酸化シリコン膜を、後の熱
    酸化工程で前記溝の内壁に形成される第２の酸化シリコ
    ン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２
    倍もしくはそれ以下の寸法の範囲内で活性領域側に後退
    させる工程、（ｃ）前記半導体基板の主面上に第２の酸
    化シリコン膜を堆積して前記溝を前記第２の酸化シリコ
    ン膜で埋め込む工程、（ｄ）前記窒化シリコン膜の上部
    の前記第２の酸化シリコン膜を除去し、前記溝の内部の
    みに残すことにより、前記第２の酸化シリコン膜が埋め
    込まれた素子分離溝を形成する工程、（ｅ）前記半導体
    基板を熱酸化することにより、前記溝に埋め込まれた前
    記第２の酸化シリコン膜を焼き締めると共に、前記溝の
    内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、
    かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第
    ３の酸化シリコン膜を形成し、併せて前記溝の肩部に丸
    みを付ける工程、（ｆ）前記素子分離溝で周囲を規定さ
    れた活性領域の表面の前記窒化シリコン膜を除去した
    後、前記活性領域に半導体素子を形成する工程。
  15. 【請求項１５】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法；（ａ）半導体基板を熱酸
    化してその主面に第１の酸化シリコン膜を形成した後、
    前記第１の酸化シリコン膜上に窒化シリコン膜を堆積
    し、次いで、素子分離領域の前記窒化シリコン膜、前記
    第１の酸化シリコン膜および前記半導体基板を選択的に
    エッチングすることにより、前記半導体基板の主面に溝
    を形成する工程、（ｂ）前記溝の側壁に露出した前記第
    １の酸化シリコン膜をエッチングすることにより、前記
    第１の酸化シリコン膜を、後の熱酸化工程で前記溝の内
    壁に形成される第２の酸化シリコン膜の膜厚と同等もし
    くはそれ以上、かつこの膜厚の２倍もしくはそれ以下の
    寸法の範囲内で活性領域側に後退させる工程、（ｃ）前
    記半導体基板を熱酸化することにより、前記溝の内壁
    に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつ
    この膜厚の３倍もしくはそれ以下の膜厚を有する第２の
    酸化シリコン膜を形成すると共に、前記溝の肩部に丸み
    を付ける工程、（ｄ）前記半導体基板の主面上に多結晶
    シリコン膜を堆積する工程、（ｅ）前記半導体基板の主
    面上に第３の酸化シリコン膜を堆積して前記溝を前記第
    ３の酸化シリコン膜で埋め込む工程、（ｆ）前記半導体
    基板を熱処理することにより、前記溝に埋め込まれた前
    記第３の酸化シリコン膜を焼き締めると共に、前記多結
    晶シリコン膜を酸化して少なくともその一部を酸化シリ
    コン膜に変える工程、（ｇ）前記窒化シリコン膜の上部
    の前記第３の酸化シリコン膜および前記酸化シリコン膜
    を除去し、前記溝の内部のみに残すことにより、前記第
    ３の酸化シリコン膜および前記酸化シリコン膜が埋め込
    まれた素子分離溝を形成する工程、（ｈ）前記素子分離
    溝で周囲を規定された活性領域の表面の前記窒化シリコ
    ン膜を除去した後、前記活性領域に半導体素子を形成す
    る工程。
  16. 【請求項１６】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    窒化シリコン膜を堆積し、次いで、素子分離領域の前記
    窒化シリコン膜、前記第１の酸化シリコン膜および前記
    半導体基板を選択的にエッチングすることにより、前記
    半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
    側壁に露出した前記第１の酸化シリコン膜をエッチング
    することにより、前記第１の酸化シリコン膜を、後の熱
    酸化工程で前記溝の内壁に形成される第２の酸化シリコ
    ン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２
    倍もしくはそれ以下の寸法の範囲内で活性領域側に後退
    させる工程、（ｃ）前記半導体基板を熱酸化することに
    より、前記溝の内壁に、前記第１の酸化シリコン膜の膜
    厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の
    膜厚を有する第２の酸化シリコン膜を形成すると共に、
    前記溝の肩部に丸みを付ける工程、（ｄ）前記半導体基
    板の主面上に多結晶シリコン膜を堆積する工程、（ｅ）
    前記半導体基板の主面上に第３の酸化シリコン膜を堆積
    して前記溝を前記第３の酸化シリコン膜で埋め込む工
    程、（ｆ）前記窒化シリコン膜の上部の前記第３の酸化
    シリコン膜および前記多結晶シリコン膜を除去し、前記
    溝の内部のみに残すことにより、前記第３の酸化シリコ
    ン膜および前記多結晶シリコン膜が埋め込まれた素子分
    離溝を形成する工程、（ｇ）前記半導体基板を熱処理す
    ることにより、前記溝に埋め込まれた前記第３の酸化シ
    リコン膜を焼き締めると共に、前記多結晶シリコン膜を
    酸化して少なくともその一部を酸化シリコン膜に変える
    工程、（ｈ）前記素子分離溝で周囲を規定された活性領
    域の表面の前記窒化シリコン膜を除去した後、前記活性
    領域に半導体素子を形成する工程。
  17. 【請求項１７】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    窒化シリコン膜を堆積し、次いで、素子分離領域の前記
    窒化シリコン膜、前記第１の酸化シリコン膜および前記
    半導体基板を選択的にエッチングすることにより、前記
    半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
    内壁に露出した前記第１の酸化シリコン膜をエッチング
    することにより、前記第１の酸化シリコン膜を活性領域
    側に後退させる工程、（ｃ）前記半導体基板を熱窒化す
    ることにより、前記溝の内壁に第２の窒化シリコン膜を
    形成する工程、（ｄ）前記半導体基板の主面上に第２の
    酸化シリコン膜を堆積して前記溝を前記第２の酸化シリ
    コン膜で埋め込む工程、（ｅ）前記半導体基板を熱処理
    することにより、前記溝に埋め込まれた前記第２の酸化
    シリコン膜を焼き締める工程、（ｆ）前記第１の窒化シ
    リコン膜の上部の前記第２の酸化シリコン膜を除去して
    前記溝の内部のみに残すことにより、前記第２の酸化シ
    リコン膜が埋め込まれた素子分離溝を形成する工程、
    （ｇ）前記素子分離溝によって周囲を規定された活性領
    域の表面の前記第１の窒化シリコン膜を除去した後、前
    記活性領域に半導体素子を形成する工程。
  18. 【請求項１８】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    窒化シリコン膜を堆積し、次いで、素子分離領域の前記
    窒化シリコン膜、前記第１の酸化シリコン膜および前記
    半導体基板を選択的にエッチングすることにより、前記
    半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
    内壁に露出した前記第１の酸化シリコン膜をエッチング
    することにより、前記第１の酸化シリコン膜を活性領域
    側に後退させる工程、（ｃ）前記半導体基板を熱酸化す
    ることにより、前記溝の内壁に第２の酸化シリコン膜を
    形成した後、前記第２の酸化シリコン膜を窒化処理する
    ことにより、少なくともその一部を窒化シリコン膜に変
    える工程、（ｄ）前記半導体基板の主面上に第３の酸化
    シリコン膜を堆積して前記溝を前記第３の酸化シリコン
    膜で埋め込む工程、（ｅ）前記半導体基板を熱処理する
    ことにより、前記溝に埋め込まれた前記第３の酸化シリ
    コン膜を焼き締める工程、（ｆ）前記第１の窒化シリコ
    ン膜の上部の前記第３の酸化シリコン膜を除去して前記
    溝の内部のみに残すことにより、前記第３の酸化シリコ
    ン膜が埋め込まれた素子分離溝を形成する工程、（ｇ）
    前記素子分離溝によって周囲を規定された活性領域の表
    面の前記第１の窒化シリコン膜を除去した後、前記活性
    領域に半導体素子を形成する工程。
  19. 【請求項１９】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板を熱酸化してその主面に第１の酸化シ
    リコン膜を形成した後、前記第１の酸化シリコン膜上に
    窒化シリコン膜を堆積し、次いで、素子分離領域の前記
    窒化シリコン膜、前記第１の酸化シリコン膜および前記
    半導体基板を選択的にエッチングすることにより、前記
    半導体基板の主面に溝を形成する工程、（ｂ）前記溝の
    内壁に露出した前記第１の酸化シリコン膜をエッチング
    することにより、前記第１の酸化シリコン膜を活性領域
    側に後退させる工程、（ｃ）前記半導体基板上に多結晶
    シリコン膜を堆積した後、前記多結晶シリコン膜を窒化
    処理することにより、少なくともその一部を窒化シリコ
    ン膜に変える工程、（ｄ）前記半導体基板の主面上に第
    ２の酸化シリコン膜を堆積して前記溝を前記第２の酸化
    シリコン膜で埋め込む工程、（ｅ）前記半導体基板を熱
    処理することにより、前記溝に埋め込まれた前記第２の
    酸化シリコン膜を焼き締める工程、（ｆ）前記第１の窒
    化シリコン膜の上部の前記第２の酸化シリコン膜を除去
    して前記溝の内部のみに残すことにより、前記第２の酸
    化シリコン膜が埋め込まれた素子分離溝を形成する工
    程、（ｇ）前記素子分離溝によって周囲を規定された活
    性領域の表面の前記第１の窒化シリコン膜を除去した
    後、前記活性領域に半導体素子を形成する工程。
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