JP4750342B2 - Mos−fetおよびその製造方法、並びに半導体装置 - Google Patents

Mos−fetおよびその製造方法、並びに半導体装置 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特にMIS(Metal Insulator Semiconductor)型トランジスタおよびその製造方法に関する。
【0002】
【従来の技術】
シリコンLSIは、いわゆるスケーリング則に従った微細化を進めることで、デバイスの高性能化および高集積化を進め、その性能を飛躍的に高めている。スケーリング則によれば、デバイスの各構成要素の微細化と共に電源電圧を下げることで、各部にかかる電界はほぼ一定となり、微細化による高性能化を実現することができる。しかし、ゲート絶縁膜の物理膜厚が2.0nm以下となった現在のMOS-FET(Metal Oxide Semiconductor Field Effect Transistor)では、過大なトンネルリーク電流が流れるため更なる薄膜化は難しい。このため、ゲート絶縁膜薄膜化による反転層電荷の増加を見込むことができず、デバイス高性能化の妨げとなっている。
【0003】
このような状況において、MOS-FETを大電流化するためには、キャリア移動度を向上する方法が考えられる。その手段の1つとして、シリコンゲルマニウム層上にシリコン層をエピタキシャル成長した、歪みシリコンチャネルMOS-FETが提案されている。例えば、「2001 VLSIテクノロジーダイジェスト、pp.59-60」に記載されている(以下、従来例1と呼ぶ)。この従来例1の歪みシリコンチャネルMOS-FETでは、シリコンゲルマニウム層とシリコン層の格子間距離の相違を利用して、チャネルとなるシリコン層に引っ張り応力を印加する。引っ張り応力を印加されたシリコン層は、バンド構造が変化してn型/p型共に高移動度化するため、従来のシリコンMOS-FETに比べて高駆動電流のデバイスを得ることができる。
【0004】
このような高駆動電流特性を持つ歪みシリコンチャネルMOS-FETを用いた大規模LSIを実現するためには、近年用いられている浅溝素子分離(Shallow Trench Isolation)をシリコンゲルマニウムに接する形で形成することが望ましい。しかし、従来の浅溝素子分離の形成工程において重要な溝内酸化工程を、シリコンゲルマニウム層に対して行うことは難しい。なぜならば、ゲルマニウムの酸化物はシリコンの酸化物に比べて物理的に不安定であり、また電気的な絶縁特性が良好なものを得ることが難しいためである。
【0005】
この問題を解決するために、シリコンゲルマニウム層の表面にシリコン層をエピタキシャル成長させ、そのシリコン層表面を酸化して浅溝素子分離を形成する方法が提案されている。例えば、米国特許第5266813号(以下、従来例2と呼ぶ)に開示されている。この従来例2のシリコン層表面の酸化膜は、浅溝内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。また、シリコンゲルマニウム層がシリコン層に覆われているため、酸化工程の際に不安定なゲルマニウムの酸化物が形成されることはなく、ゲルマニウムによる酸化炉の汚染も発生しない。
【0006】
【発明が解決しようとする課題】
浅溝素子分離をMOS-FETの素子分離として用いるためには、浅溝素子分離と接している活性領域の結晶性や形状を制御し、MOS-FETのキンクと呼ばれるリーク電流を発生させないことが重要である。しかし、従来の技術では、この部分のリーク電流を抑制することが難しい。例えば、前記した従来例2の方法では、シリコンゲルマニウム層の表面にシリコン層をエピタキシャル成長させる際に、シリコン酸化膜やシリコン窒化膜などの形成過程で残っている絶縁物の表面にも同時に多結晶シリコン層が成長する。このため、活性領域端の多結晶シリコンがリーク電流の原因となり、MOS-FETの待機時電流の増加といった不良が発生する。
【0007】
本発明の目的は、シリコンゲルマニウム層内に安定な浅溝素子分離を形成し、浅溝素子分離と接している活性領域の結晶性や形状を制御し、MOS-FETのキンクと呼ばれるリーク電流を抑制した半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法の代表的な一例を示せば次の通りである。すなわち、本発明に係る半導体装置の製造方法は、表面にシリコンゲルマニウム層を有する半導体基板の、前記シリコンゲルマニウム層に溝を形成する工程と、前記溝内に第1単結晶シリコン層を形成する工程と、前記第1単結晶シリコン層を酸化して表面に第1熱酸化膜を形成する熱酸化工程と、前記溝内に絶縁物を埋め込んで素子分離領域を形成する工程と、前記素子分離領域により分離された前記シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、前記素子を形成する工程は、前記第1単結晶シリコン層の下にあるシリコンゲルマニウム層中にまで届く深さの拡散層を形成する工程を含むことを特徴とするものである。
【0009】
さらに具体的に言えば、シリコン基板上の歪み緩和したシリコンゲルマニウム層に素子分離用の浅溝を形成した後、溝内を含む基板面全面にシリコン層をエピタキシャル成長する(例えば、2〜30nm程度)際に、シリコン層のエピタキシャル成長を行う溝内を含む基板面全面が、シリコン単結晶ウエハと同程度の結晶性を有するシリコンゲルマニウム層もしくはシリコン層で覆われていることを特徴とする半導体装置の製造方法である。
【0010】
したがって、シリコン層は基板面全面でエピタキシャル成長され、多結晶シリコンとなる部分はない。この結果、浅溝素子分離と活性領域が接する部分での多結晶シリコン起因のリーク電流を抑制することができる。
【0011】
このシリコン層表面を酸化し(例えば、1〜10nm程度)、さらにその上にシリコン窒化膜とシリコン酸化膜をCVD(Chemical Vapor Depositon)法にて堆積してCMP(Chemical Mechanical Polishing)法により平坦化を行い、浅溝素子分離を形成すればよい。
【0012】
本製造方法により形成したシリコン層は、溝内ではシリコンゲルマニウム層のキャップ層として機能する。また、基板面に堆積したシリコン層は、そのまま歪みシリコンチャネル層として用いることができる。あるいはまた、そのシリコン層が極薄い場合(例えば、2nm程度)には、シリコンゲルマニウム層もMOS-FETのチャネルとして用いることができる。また、浅溝素子分離と活性領域が接する部分の形状は、従来の浅溝素子分離構造の形成時に用いられる一般的な方法で制御することができ、ゲート電界が集中することにより発生するリーク電流を低減することも容易である。
【0013】
あるいは、本発明に係る半導体装置の製造方法は、シリコン基板上の歪み緩和したシリコンゲルマニウム層にシリコン層をエピタキシャル成長し(例えば、2〜30nm程度)、そのシリコン層を酸化してシリコン酸化膜を(例えば、1〜10nm程度)形成した後、さらにその上にシリコン窒化膜とシリコン酸化膜をCVD法にて堆積し、これらのシリコン窒化膜、シリコン酸化膜、シリコン層およびシリコンゲルマニウム層の積層構造に素子分離用の浅溝を形成後、基板面全面にシリコン層をエピタキシャル成長する条件で堆積し、次に、溝内に充填するシリコン酸化膜を堆積し、続いてCMP法により平坦化を行った後、酸化するという方法であってもよい。
【0014】
この場合、基板面全面にシリコン層をエピタキシャル成長する条件では、シリコン層とシリコンゲルマニウム層の表面にはシリコン層がエピタキシャル成長するが、シリコン酸化膜とシリコン窒化膜の表面および側面には、エピタキシャル成長できないため多結晶シリコンが堆積される。しかし、平坦化後の酸化により、浅溝素子分離と活性領域が接している境界に残っている多結晶シリコンは酸化されるため、この製造方法によっても、多結晶シリコン起因のリーク電流成分を削減することができる。
【0015】
また、上記のエピタキシャル成長条件でのシリコン層の堆積を選択エピタキシャル成長する条件で行うこともできる。選択エピタキシャル成長させることにより、シリコン酸化膜やシリコン窒化膜上にはシリコン層は堆積されず、リーク電流の原因となる多結晶シリコン層がないため、リーク電流を低減することができる。選択エピタキシャル成長したシリコン層は、本来活性領域の端の位置を決めるシリコン窒化膜の端部よりも、活性領域を広げる。このことにより、浅溝素子分離に充填されたシリコン酸化膜が、工程を経る間の洗浄工程等によって削れ、活性領域よりも酸化膜面が下がる量を低減することができる。このような酸化膜面のくぼみが活性領域端に存在すると、ソース・ドレインとウエル間のリーク電流が増える。本発明はこのようなリーク電流を低減する効果もある。
【0016】
本発明に係る半導体装置は、上記いずれかの製造方法を用いることにより、半導体基板上に形成されたシリコンゲルマ層に設けた浅溝の側面及び底面がシリコンゲルマ層で、浅溝内に充填された絶縁物と浅溝の側面及び底面のシリコンゲルマ層との間にシリコン膜が介在する構造であることを特徴とする。このような構造により、浅溝素子分離と活性領域が接する部分には、多結晶シリコン層が無いため、多結晶シリコン層に起因するリーク電流を抑制することができる。
【0017】
【発明の実施の形態】
以下、本発明の好適な幾つかの実施の形態について、添付図面を参照しながら詳細に説明する。
【0018】
<第1の実施の形態>
図1から図8は、本発明の第1の実施の形態における浅溝素子分離の形成方法を示す工程断面図である。
まず、図1に示すように、シリコン(Si)基板11上にシリコンゲルマニウム(Si1-xGex)層12をエピタキシャル成長させる。このとき、Si基板11側から表面側にかけてx=0〜0.4でゲルマニウム(Ge)組成比の傾斜プロファイルを形成し、SiとSi1-xGexの間の格子間距離の差により発生する歪み応力を徐々に緩和する。表面側には歪み応力が緩和されたSi1-xGex面を形成するため、Si1-xGex層12は2〜3μm程度の厚みが必要である。ただし、シリコンゲルマニウム層の歪み緩和が行えれば、ゲルマニウムのプロファイルや膜形成方法は限定されない。
【0019】
図2に示すように、ホトレジスト21を用いたリソグラフィ工程、および異方性ドライエッチング技術を用いて、Si1-xGex層12内に浅溝22を形成する。このSi1-xGex層12の表面に、表面保護膜としての1〜20nm程度のシリコンキャップ層があっても構わないが、浅溝22の深さは0.2〜0.4μm程度であり、浅溝22内の側面および底面共に、Si1-xGex層12内に形成されている。
【0020】
図3に示すように、アッシングによるホトレジスト21の除去と洗浄工程を経た後、浅溝22内を含めたSi1-xGex層12の全面に、先ず、Si層13を10〜30nmの厚さエピタキシャル成長する。これにより、引っ張り歪み応力の印加された歪みSi層13が形成される。このSi層13は、トランジスタのソース・ドレイン拡散層やチャネルを形成する活性領域31上と浅溝22内で浅溝素子分離を形成する領域上の双方に形成されるため、そのそれぞれに必要な最適な膜厚が異なる場合もあり、後に選択エピタキシャル成長を用いて活性領域31のSi層の膜厚を調整する場合には2nmまで薄くしてもよい。次に、Si層13の表面を1〜10nm酸化し、酸化膜14をウエハ全面に形成する。このとき、酸化後にSi層13が1nmでも残っていれば、その下のSi1-xGex層12は酸化されないので、その範囲内で酸化膜厚を最適化することができる。
【0021】
次に、CVD法によりシリコン窒化膜15を約20nm堆積する。酸化膜14は、活性領域31上では後にシリコン窒化膜15を除去する際の加工ストッパおよびゲート絶縁膜形成時の犠牲酸化膜として機能するが、同時に浅溝22内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。また、Si1-xGex層12の全面がSi層13に覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【0022】
以降、CVD法による0.25〜0.5μmのシリコン酸化膜16の堆積(図4参照)と、CMP法による平坦化(図5参照)と、研磨ストッパとなるシリコン窒化膜15の除去を行い、図6に示した浅溝素子分離構造を形成する。
【0023】
その後、ウエル拡散層61を形成するが、前述したように、この段階でシリコン層の選択エピタキシャル成長を行い、活性領域となるシリコン層の膜厚を調整することもできる。
【0024】
続いて、ゲート絶縁膜62、ゲート多結晶シリコン63、ゲートサイドウォール構造64およびソース・ドレイン拡散層65を形成し、図7に示すように、歪みSi層13をチャネルとするMOS-FETを形成する。図8は、ドレイン・ソース拡散層を含む活性領域31と浅溝素子分離領域の全体とを含めたMOS-FETの断面図である。
【0025】
本実施の形態におけるMOS-FETの構造は、ソース・ドレイン拡散層65とウエル拡散層61で形成されるPN接合と浅溝素子分離の接する部分は、エピタキシャル成長したシリコン13を酸化して得られた安定なシリコン酸化膜14と接しているため、従来のシリコンゲルマニウムを用いないMOS-FET、すなわちシリコンを用いたMOS―FETと同程度の低リーク特性を得ることができる。また、シリコン層は基板面全面でエピタキシャル成長されるため、多結晶シリコンとなる部分はなく、活性領域端でのリーク電流を低減できる。
【0026】
これに対して、図2から図3の工程で述べたようにSi1-xGex層12の表面をSi層13で覆うということをせずに、Si1-xGex層12の表面を直接酸化する場合には、図40に示すように、PN接合が不安定なGeの酸化物71と接するため接合リークが増加する。あるいは、活性領域端に多結晶シリコン72が残るためリーク電流が流れる。
【0027】
なお、図1〜図7では、本発明の構造の特徴を理解し易くするために、MOS-FET素子のゲートと浅溝素子分離間の要部断面構造を示したが、第2の実施の形態以降においても、MOS-FETのゲートと浅溝素子分離間の要部断面構造を用いて説明する。活性領域31と浅溝素子分離領域の全体とを含めたMOS-FETの断面図は、図8の対応する構造部分を、それぞれの実施の形態の構造に置き換えればよいので、以後は図8に相当するMOS-FETの図を省略する。
【0028】
<第2の実施の形態>
図9から図15は、本発明の第2の実施の形態における浅溝素子分離の形成方法を示す工程断面図である。
本実施の形態でも、第1の実施の形態と同様に、Si基板11上に歪み応力が緩和されるようにSi1-xGex層12を2〜3μmエピタキシャル成長する。その上に全面にSi層を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層となる歪みSi層81が形成される。さらに、Si層81表面を1〜10nm酸化して酸化膜82をウエハ全面に形成した後、CVD法によりシリコン窒化膜83を140nm程度堆積する(図9参照)。
【0029】
次に、図10に示すように、リソグラフィ工程および異方性ドライエッチング技術を用いて、シリコン窒化膜83およびシリコン酸化膜82を加工し、続いてSi層81とSi1-xGex層12の積層構造(以下、このような積層構造を表面側から順に、Si層81/Si1-xGex層12と簡単に表す)内に浅溝22を0.2〜0.4μm程度の深さで形成する。
【0030】
洗浄工程を経た後、浅溝内にSi層101を2〜10nm選択エピタキシャル成長させる。次に、Si層101表面を1〜10nm酸化し、シリコン酸化膜102を浅溝内の底面および側面に形成する(図11参照)。
【0031】
このシリコン酸化膜102は浅溝22内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。また、溝内のSi1-xGex層12の露出部は全てSi層101に覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【0032】
以降、CVD法を用いて膜厚0.25〜0.5μmのシリコン酸化膜111を堆積し(図12参照)、CMP法による平坦化(図13参照)、研磨ストッパとなるシリコン窒化膜83の除去を行い(図14参照)、続いて酸化膜82をウェットエッチングによりを除去する際に、熱酸化で形成した酸化膜82とCVD法で形成したシリコン酸化膜111間の段差は、酸化膜間のエッチング速度の違いにより段差の影響が無くなる程度に平坦化されて浅溝素子分離構造が形成される。
【0033】
その後、ウエル拡散層61、ゲート絶縁膜62、ゲート多結晶シリコン63、ゲートサイドウォール構造64およびソース・ドレイン拡散層65を形成し、歪みSi層81をチャネルとするMOS-FETを形成する(図15参照)。
【0034】
本実施の形態におけるMOS-FETの構造は、ソース・ドレイン拡散層65とウエル拡散層61で形成されるPN接合と浅溝素子分離の接する部分が、エピタキシャル成長したシリコンを酸化して得られた安定なシリコン酸化膜102と接しているため、従来のシリコンゲルマニウムを用いないMOS-FETと同程度の低リーク特性を得ることができる。また、シリコン層は選択エピタキシャル成長されるため、多結晶シリコンとなる部分はなく、活性領域端でのリーク電流を低減できる。
【0035】
またさらに、選択エピタキシャル成長したSi層101は、本来活性領域の端の位置を決めるシリコン窒化膜83の端部よりも活性領域を広げている。このことにより、浅溝素子分離に充填されたシリコン酸化膜111が、工程を経る間の洗浄工程等によって削れ、活性領域よりも酸化膜111の面が下がる量を低減することができる。このような酸化膜面のくぼみが活性領域端に存在すると、シリサイド等を媒介としてソース・ドレイン拡散層65とウエル拡散層61間のリーク電流が流れてしまう。本実施の形態のMOS-FETの構造は、このようなリーク電流を低減する効果もある。
【0036】
<第3の実施の形態>
図9、図10および図16〜図21の工程断面図を用いて、本発明の第3の実施の形態における浅溝素子分離の形成方法を説明する。
本実施の形態でも、第1の実施の形態と同様に、Si基板11上に歪み応力が緩和されるようにSi1-xGex層12を2〜3μmエピタキシャル成長する。その上に全面にSi層を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層となる歪みSi層81を形成する。
【0037】
さらに第2の実施の形態と同様に、Si層81表面を1〜10nm酸化して酸化膜82をウエハ全面に形成した後、CVD法によりシリコン窒化膜83を140nm程度堆積する(図9参照)。
【0038】
次に、第2の実施の形態と同様に、リソグラフィ工程および異方性ドライエッチング技術を用いて、シリコン窒化膜83およびシリコン酸化膜82を加工し、続いてSi層81/Si1-xGex層12内に浅溝22を0.2〜0.4μm程度の深さで形成する(図10参照)。
【0039】
洗浄工程を経た後、浅溝22内にSi層171aを2〜10nmエピタキシャル成長させる。この時、シリコン酸化膜82の側面や、シリコン窒化膜83の表面および側面では、Si層がエピタキシャル成長できないため、多結晶シリコン層171bが堆積される。
【0040】
次に、Si層171aおよび多結晶シリコン層171bの表面を1〜10nm酸化し、シリコン酸化膜172をウエハ全面に形成する(図16参照)。このシリコン酸化膜172は、浅溝22内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。また、Si1-xGex層12の露出部は全てSi層171aに覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【0041】
この後、CVD法を用いてシリコン酸化膜181を0.25〜0.5μmの厚さ堆積し(図17参照)、CMP法による平坦化(図18参照)と研磨ストッパとなるシリコン窒化膜83の除去(図19参照)を行った時点で、浅溝とチャネル領域の境界には多結晶シリコン層171bが残っているため、酸化雰囲気中でこの部分を酸化し、酸化膜211とする(図20参照)。あるいは、Si層81が酸化されることを防ぐため、シリコン窒化膜83を除去する前に酸化してもよい。これにより、ゲート幅方向のチャネル端におけるリーク電流を低減することができ、良好な絶縁特性を示す浅溝素子分離構造が形成される。
【0042】
その後、ウエル拡散層61、ゲート絶縁膜62、ゲート多結晶シリコン63、ゲートサイドウォール構造64およびソース・ドレイン拡散層65を形成し、歪みSi層81をチャネルとするMOS-FETを形成する(図21参照)。なお、図20の工程で残っていた酸化膜82と、酸化膜181,172,211との間の段差は、酸化膜82をウエットエッチングにより除去する際に、酸化膜間のエッチング速度の違いにより段差の影響が無くなる程度に平坦化されてしまう。
【0043】
本実施の形態の構造において、ソース・ドレイン拡散層65とウエル拡散層61で形成されるPN接合が浅溝素子分離に接する部分は、エピタキシャル成長したシリコン171aを酸化して得られた安定なシリコン酸化膜172と接しているため、従来のシリコンゲルマニウムを用いないMOS-FETと同程度の低リーク特性を得ることができる。また、エピタキシャル成長時に同時に堆積された多結晶シリコン171bは、酸化により除去されており、活性領域端でのリーク電流を低減することができる。
【0044】
<第4の実施の形態>
図9および図22〜図29の工程断面図を用いて、本発明の第4の実施の形態における浅溝素子分離の形成方法を説明する。
本実施の形態でも、第1の実施の形態と同様に、Si基板11上に歪み応力が緩和されるようにSi1-xGex層12を2〜3μmエピタキシャル成長する。その上に全面にSi層を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層となる歪みSi層81を形成する。さらにSi層81表面を1〜10nm酸化して酸化膜82をウエハ全面に形成した後、CVD法によりシリコン窒化膜83を140nm程度堆積する(図9参照)。
【0045】
次に、図22に示すように、リソグラフィ工程および異方性ドライエッチング技術を用いて、シリコン窒化膜83およびシリコン酸化膜82を加工する。
【0046】
次に、CVD法によりシリコン酸化膜を10〜30nm堆積した後、異方性ドライエッチングにより堆積した膜厚分を除去する。これにより、シリコン窒化膜83の側壁のみにシリコン酸化膜241を残す(図23参照)。
【0047】
続いて、図24に示すように、Si層81/Si1-xGex層12内に浅溝22を0.2〜0.4μm程度の深さで形成する。洗浄工程を経た後、図25に示すように、浅溝内にSi層261を2〜10nm選択エピタキシャル成長させる。
【0048】
次に、図26に示すように、0.5%フッ酸溶液で3〜5分ウェットエッチングを行い、シリコン酸化膜241を選択的に除去し、続いて酸化雰囲気中でSi層261とSi層81の表面を1〜10nm酸化し、シリコン酸化膜271を形成する。あるいは、Si層の選択エピタキシャル成長をシリコン酸化膜241のウエットエッチングによる除去後に行っても良い。
【0049】
このような工程により酸化することで、活性領域となるSi膜の浅溝近傍部分の形状を酸化により丸くすることができ、ゲート電界集中によるリーク電流を低減することができる。また、このシリコン酸化膜271は浅溝内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。
【0050】
さらに、Si1-xGex層12の露出部は、図25に示したように、全てSi層261に覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【0051】
この後、CVD法によるシリコン酸化膜281の堆積(0.25〜0.5μm)(図27参照)、CMP法による平坦化(図28参照)、研磨ストッパとなるシリコン窒化膜83と酸化膜82の除去を行い、浅溝素子分離構造を形成する。
【0052】
その後、ウエル拡散層61、ゲート絶縁膜62、ゲート多結晶シリコン63、ゲートサイドウォール構造64およびソース・ドレイン拡散層65を形成し、歪みSi層81をチャネルとするMOS-FETを形成する(図29参照)。
【0053】
本実施の形態の構造において、ソース・ドレイン拡散層65とウエル拡散層61で形成されるPN接合が浅溝素子分離に接する部分は、エピタキシャル成長したシリコン261を酸化して得られた安定なシリコン酸化膜271と接しているため、従来のシリコンゲルマニウムを用いないMOS-FETと同程度の低リーク特性を得ることができる。また、シリコン層261は選択エピタキシャル成長により形成されるため、多結晶シリコンとなる部分はなく、活性領域端でのリーク電流を低減できる。
【0054】
<第5の実施の形態>
図30から図35は、本発明の第5の実施の形態における浅溝素子分離の形成方法を示す工程断面図である。
まず、シリコン基板11上にシリコンゲルマニウム層311、シリコン酸化膜層312、単結晶シリコンゲルマニウム層313の積層構造を形成する。この構造は、SOI(Silicon on Insulator)構造の形成方法として一般に知られている貼り合わせ法やSIMOX(Separation by Implanted Oxygen)法により形成する。したがって、その形成法によってはシリコンゲルマニウム層311はシリコン層であっても構わない。ここで単結晶シリコンゲルマニウム層313の膜厚は、形成法や用途に応じて10〜500nmの範囲で可変だが、表面近傍では歪み応力がなく、その上に全面にSi層81を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層を形成することができる。さらにSi層81表面を1〜10nm酸化して酸化膜82をウエハ全面に形成した後、CVD法によりシリコン窒化膜83を50nm程度堆積する(図30参照)。
【0055】
次に、リソグラフィ工程および異方性ドライエッチング技術を用いて、シリコン窒化膜83およびシリコン酸化膜82を加工した後、続いてシリコン窒化膜83と酸化膜82をマスクにして異方性ドライエッチングにより、Si層81/単結晶シリコンゲルマニウム層313に浅溝22を形成する(図31参照)。
【0056】
浅溝22の深さは、単結晶シリコンゲルマニウム層313の膜厚による。本実施の形態では、浅溝22の深さをシリコン酸化膜層312に達するまでとしているが、そこまで達しない場合でも下部に絶縁膜であるシリコン酸化膜層312が存在することが異なるだけであり、第1〜第4の実施の形態と同じ方法を用いて浅溝素子分離を形成することができる。
【0057】
洗浄工程を経た後、図32に示すように、浅溝22内の側壁にSi層331を2〜10nm選択エピタキシャル成長し、続いて酸化雰囲気中でSi膜331の表面を1〜10nm酸化し、シリコン酸化膜332を形成する。このシリコン酸化膜332は、浅溝22内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。さらに、単結晶シリコンゲルマニウム層311の露出部は全てSi層331に覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。また、Si層331の選択エピタキシャル成長の代りに、全面にエピタキシャル成長を行うことにより、シリコン窒化膜83の上面等に多結晶シリコンが成長するケースも考えられるが、この場合は第3の実施の形態と同様の方法で活性領域端の多結晶シリコンによるリーク電流を低減することができる。
【0058】
この後、図33に示すように、CVD法によりシリコン酸化膜341を0.01〜0.5μmの厚さ堆積し、CMP法による平坦化(図34参照)と研磨ストッパとなるシリコン窒化膜83の除去を行い、更に酸化膜82をエッチング除去して浅溝素子分離構造を形成する。
【0059】
その後、図35に示すように、ウエル拡散層61、ゲート絶縁膜62、ゲート多結晶シリコン63、ゲートサイドウォール構造64およびソース・ドレイン拡散層65を形成し、歪みSi層81をチャネルとするMOS-FETを形成する。
【0060】
本実施の形態の構造において、ソース・ドレイン拡散層65とウエル拡散層61で形成されるPN接合が浅溝素子分離に接する部分は、エピタキシャル成長したシリコン層331を酸化して得られた安定なシリコン酸化膜332と接しているため、従来のシリコンゲルマニウムを用いないMOS-FETと同程度の低リーク特性を得ることができる。また、シリコン層が選択エピタキシャル成長される場合は多結晶シリコンとなる部分はなく、あるいはエピタキシャル成長時に同時に多結晶シリコンが堆積される場合は酸化により除去されており、活性領域端でのリーク電流を低減することができる。
【0061】
<第6の実施の形態>
図36から図38は、本発明の第6の実施の形態における浅溝素子分離の形成方法を示す工程断面図である。
まず、シリコン基板11上にシリコンゲルマニウム層311、シリコン酸化膜層312、単結晶シリコンゲルマニウム層313の積層構造を形成する。この構造は、SOI構造の形成方法として一般に知られている貼り合わせ法やSIMOX法により形成する。したがって、その形成法によってはシリコンゲルマニウム層311はシリコン層であっても構わない。ここで単結晶シリコンゲルマニウム層313の膜厚は、形成法や用途に応じて10〜500nmの範囲で可変だが、表面近傍では歪み応力がなく、その上に全面にSi層81を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層を形成することができる。
【0062】
Si層81表面を1〜10nm酸化して酸化膜82をウエハ全面に形成した後、リソグラフィ工程および異方性ドライエッチング技術を用いて、ホトレジスト371をマスクにして、シリコン酸化膜82およびSi層81/単結晶シリコンゲルマニウム層313を加工し、単結晶シリコンゲルマニウム層313に浅溝22を形成する(図36参照)。このとき、浅溝22の深さは単結晶シリコンゲルマニウム層313の膜厚による。本実施の形態では、シリコン酸化膜層312に達するまでとしているが、そこまで達しない場合でも下部に絶縁膜である酸化膜312が存在することが異なるだけであり、第1〜第4の実施の形態と同じ方法を用いて浅溝素子分離を形成することができる。また、シリコン酸化膜層82およびSi層81がなく、シリコンゲルマニウム層313のみをホトレジスト371を用いて加工することも有りうる。
【0063】
アッシングによりホトレジスト371を除去し、洗浄工程を経た後、図37に示すように、浅溝内の側壁およびSi層81表面にSi層381を2〜10nm選択エピタキシャル成長する。なお、上記のようにSi層81層がない場合は、このSi層381が引っ張り歪み応力の印加されたチャネル層となる。あるいは、シリコン酸化膜層82を残して選択エピタキシャル成長した場合は、浅溝内の側壁のみにSi層381が成長する。
【0064】
その後、図38に示すように、ウエル拡散層61、ゲート絶縁膜62、ゲート多結晶シリコン63、ゲートサイドウォール構造64およびソース・ドレイン拡散層65を形成し、歪みSi層381あるいはSi層381とSi層81の積層構造をチャネルとするMOS-FETを形成する。
【0065】
このような形成プロセスにおいては、浅溝22内を覆う酸化膜としてゲート絶縁膜62が形成される。したがって、図39に示すゲート幅方向の断面でも見られるように、活性領域端部やその側壁においてもゲート下に不安定なGeの酸化物が存在することはなく、リーク電流を低減することができる。
また、形成プロセス途中において、単結晶シリコンゲルマニウム層313の露出部は全てSi層381に覆われているため、酸化工程の際にGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【0066】
【発明の効果】
前述した各実施の形態より明らかなように、本発明によれば、歪みシリコンチャネルMOS-FETの浅溝素子分離を形成する際に、溝内酸化膜の形成をシリコン層の酸化により行うことができるため、シリコンゲルマニウム層を酸化する必要がない。このため、デバイスのPN接合が不安定なゲルマニウムの酸化物に接することはなく、従来の、シリコンゲルマニウムを用いないMOS-FETと同等の低リーク素子分離を実現することができる。
【0067】
また、本発明によれば、MOS-FETのオフ状態でのリーク電流を低減することができる。リーク電流の原因である活性領域端の多結晶シリコン層あるいは多結晶シリコンを酸化した層が存在しない構造を実現できるためである。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図2】図1の製造工程の次の工程を示す断面図。
【図3】図2の製造工程の次の工程を示す断面図。
【図4】図3の製造工程の次の工程を示す断面図。
【図5】図4の製造工程の次の工程を示す断面図。
【図6】図5の製造工程の次の工程を示す断面図。
【図7】図6の製造工程の次の工程を示す断面図。
【図8】第1の実施の形態のドレイン・ソース拡散層を含む活性領域と浅溝素子分離領域の全体とを含めたMOS-FETの断面図。
【図9】本発明の第2の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図10】図9の製造工程の次の工程を示す断面図。
【図11】図10の製造工程の次の工程を示す断面図。
【図12】図11の製造工程の次の工程を示す断面図。
【図13】図12の製造工程の次の工程を示す断面図。
【図14】図13の製造工程の次の工程を示す断面図。
【図15】図14の製造工程の次の工程を示す断面図。
【図16】本発明の第3の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図17】図16の製造工程の次の工程を示す断面図。
【図18】図17の製造工程の次の工程を示す断面図。
【図19】図18の製造工程の次の工程を示す断面図。
【図20】図19の製造工程の次の工程を示す断面図。
【図21】図20の製造工程の次の工程を示す断面図。
【図22】本発明の第4の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図23】図22の製造工程の次の工程を示す断面図。
【図24】図23の製造工程の次の工程を示す断面図。
【図25】図24の製造工程の次の工程を示す断面図。
【図26】図25の製造工程の次の工程を示す断面図。
【図27】図26の製造工程の次の工程を示す断面図。
【図28】図27の製造工程の次の工程を示す断面図。
【図29】図28の製造工程の次の工程を示す断面図。
【図30】本発明の第5の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図31】図30の製造工程の次の工程を示す断面図。
【図32】図31の製造工程の次の工程を示す断面図。
【図33】図32の製造工程の次の工程を示す断面図。
【図34】図33の製造工程の次の工程を示す断面図。
【図35】図34の製造工程の次の工程を示す断面図。
【図36】本発明の第6の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図37】図36の製造工程の次の工程を示す断面図。
【図38】図37の製造工程の次の工程を示す断面図。
【図39】図36の製造工程のゲート幅方向の構造を示す断面図。
【図40】本発明の第1の実施形態で図2から図3の工程で述べたSi1-xGex層表面をSi層で覆う工程を行わずに、Si1-xGex層の表面を直接酸化して浅溝素子分離を完成した場合の断面図。
【符号の説明】
11…シリコン基板、12,311,313…シリコンゲルマニウム層、13,81,101,171a…シリコン層、14,16,64,82…シリコン酸化膜、15,83…シリコン窒化膜、21,371…ホトレジスト、22…浅溝、61…ウエル拡散層、62…ゲート絶縁膜、63,72,171b…多結晶シリコン膜、65…ソース・ドレイン拡散層、71…ゲルマニウム酸化物、102,111,172…シリコン酸化膜、181,241,271,…シリコン酸化膜、261,331,381…シリコン層、281,312,332,341…シリコン酸化膜。

Claims (18)

  1. 表面に単結晶シリコンゲルマニウム層を有する半導体基板の、前記シリコンゲルマニウム層に溝を形成する工程と、
    前記溝内および前記半導体基板主面を一体で覆うように第1単結晶シリコン層を形成する工程と、
    前記第1単結晶シリコン層を酸化して表面に第1熱酸化膜を形成する工程と、
    前記溝内および前記半導体基板主面を一体で覆うように前記第1熱酸化膜の上面に平坦化エッチング停止用パッド層を形成する工程と、
    前記溝内に絶縁物を埋め込む工程と、
    埋め込んだ絶縁膜を前記パッド層に至るまでエッチングして平坦化することにより素子分離領域を形成する工程と、
    前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
    前記素子を形成する工程は、前記第1単結晶シリコン層の下の単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするMOS−FETの製造方法。
  2. 請求項1に記載のMOS−FETの製造方法において、
    前記溝の形成は、ホトレジストをマスクにして、異方性ドライエッチングにより形成することを特徴とするMOS−FETの製造方法。
  3. 請求項1または請求項2に記載のMOS−FETの製造方法において、
    前記第1単結晶シリコン層はエピタキシャル成長により前記溝内面及び活性領域上の全面に形成することを特徴とするMOS−FETの製造方法。
  4. 請求項1〜3のいずれかに記載のMOS−FETの製造方法において、
    前記溝内に埋め込む絶縁物は、前記半導体基板側から順にシリコン窒化物とシリコン酸化膜を全面に堆積した積層膜であることを特徴とするMOS−FETの製造方法。
  5. 表面に単結晶シリコンゲルマニウム層を有する半導体基板上に第1単結晶シリコン層を形成する工程と、
    前記第1単結晶シリコン層を酸化して表面に第1熱酸化膜を形成する工程と、
    前記第1熱酸化膜上にシリコン窒化膜を形成する工程と、
    前記単結晶シリコンゲルマニウム層、前記第1単結晶シリコン層、前記第1熱酸化膜、及び前記シリコン窒化膜からなる積層構造に、前記単結晶シリコンゲルマニウム層内まで達する深さの溝を形成する工程と、
    前記溝内に第2単結晶シリコン層を選択エピタキシャル成長により形成する工程と、
    前記第2単結晶シリコン層を酸化して表面に第2熱酸化膜を形成する工程と、
    前記溝内に絶縁物を埋め込んで素子分離領域を形成する工程と、
    前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
    前記素子を形成する工程は、前記第1単結晶シリコン層の下の単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするMOS−FETの製造方法。
  6. 表面に単結晶シリコンゲルマニウム層を有する半導体基板上に第1単結晶シリコン層を形成する工程と、
    前記第1単結晶シリコン層を酸化して表面に第1熱酸化膜を形成する工程と、
    前記第1熱酸化膜上にシリコン窒化膜を形成する工程と、
    素子分離領域となる部分の前記シリコン窒化膜と前記第1熱酸化膜を除去する工程と、
    前記シリコン窒化膜と前記第1熱酸化膜の側壁に側壁シリコン酸化膜を形成する工程と、
    前記シリコン窒化膜と側壁シリコン酸化膜をマスクに前記単結晶シリコンゲルマニウム層に溝を形成する工程と、
    前記溝内に第2単結晶シリコン層を選択エピタキシャル成長により形成する工程と、
    前記側壁シリコン酸化膜を選択的に除去する工程と、
    前記第2単結晶シリコン層と、前記側壁シリコン酸化膜の除去により露出した部分の前記第1単結晶シリコン層とを酸化して表面に第2熱酸化膜を形成する工程と、
    前記溝内に絶縁物を埋め込んで素子分離領域を形成する工程と、
    前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
    前記素子を形成する工程は、前記第1単結晶シリコン層の下の単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするMOS−FETの製造方法。
  7. 表面から順に、単結晶シリコンゲルマニウム層と、シリコン酸化膜層と、シリコンまたはシリコンゲルマニウム層との積層構造を有する半導体基板の、前記単結晶シリコンゲルマニウム層上に第1単結晶シリコン層を形成する工程と、
    前記第1単結晶シリコン層を酸化して表面に第1熱酸化膜を形成する工程と、
    前記第1熱酸化膜上にシリコン窒化膜を形成する工程と、
    表面から順に前記シリコン窒化膜、前記第1熱酸化膜、前記第1単結晶シリコン層、及び前記単結晶シリコンゲルマニウム層からなる積層構造に、前記単結晶シリコンゲルマニウム層内まで達する溝を形成する工程と、
    前記溝内の前記第1単結晶シリコン層と前記単結晶シリコンゲルマニウム層の側壁に、第2単結晶シリコン層を選択エピタキシャル成長により形成する工程と、
    前記第2単結晶シリコン層を酸化して表面に第2熱酸化膜を形成する工程と、
    前記溝内に絶縁物を埋め込んで素子分離領域を形成する工程と、
    前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
    前記素子を形成する工程は、前記第1単結晶シリコン層の下にある単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするMOS−FETの製造方法。
  8. 請求項5〜7のいずれかに記載のMOS−FETの製造方法において、
    前記溝の形成は、前記シリコン窒化膜をマスクにして異方性ドライエッチングにより形成することを特徴とするMOS−FETの製造方法。
  9. 請求項5〜7のいずれかに記載のMOS−FETの製造方法において、
    前記溝内に埋め込む絶縁物は、全面に堆積したシリコン酸化膜であることを特徴とするMOS−FETの製造方法。
  10. 請求項1〜7のいずれかに記載のMOS−FETの製造方法において、
    前記半導体基板は単結晶シリコン基板であり、
    前記単結晶シリコンゲルマニウム層は、前記単結晶シリコン基板側から表面に向かってゲルマニウム組成比を変化させてエピタキシャル成長により形成した傾斜プロファイルを有する層であることを特徴とするMOS−FETの製造方法。
  11. 請求項〜7のいずれかに記載のMOS−FETの製造方法において、
    前記絶縁物埋込み工程は、前記絶縁物を、活性領域上の前記シリコン窒化膜を研磨ストッパとして化学的機械研磨により平坦化した後、前記シリコン窒化膜を除去し、更に表面の前記第1熱酸化膜を除去する工程からなることを特徴とするMOS−FETの製造方法。
  12. 請求項1〜7のいずれかに記載のMOS−FETの製造方法において、
    前記素子を形成する工程は、活性領域にウエル拡散層を形成する工程、前記第1単結晶シリコン層上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート多結晶シリコンを形成する工程、ゲートサイドウォール構造を形成する工程、およびソース・ドレイン拡散層を形成する工程からなることを特徴とするMOS−FETの製造方法。
  13. 表面から順に、単結晶シリコンゲルマニウム層と、シリコン酸化膜層と、シリコンまたはシリコンゲルマニウム層との積層構造を有する半導体基板の、前記単結晶シリコンゲルマニウム層上に第1単結晶シリコン層を形成する工程と、
    前記第1単結晶シリコン層を酸化して表面に第1熱酸化膜を形成する工程と、
    表面から順に、前記第1熱酸化膜、前記第1単結晶シリコン層、及び前記単結晶シリコンゲルマニウム層からなる積層構造に、前記単結晶シリコンゲルマニウム層の下の前記シリコン酸化膜まで達する溝を形成する工程と、
    前記第1熱酸化膜を除去して前記溝の側壁および前記第1単結晶シリコン層上に第2単結晶シリコン層を形成する工程または前記第1熱酸化膜を除去せずに前記溝の側壁に第2単結晶シリコン層を形成する工程と、
    前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
    前記素子を形成する工程は、前記第1単結晶シリコン層の下の単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするMOS−FETの製造方法。
  14. 請求項13に記載のMOS−FETの製造方法において、
    前記溝の形成は、ホトレジストをマスクにして、異方性ドライエッチングにより形成することを特徴とするMOS−FETの製造方法。
  15. 請求項13に記載のMOS−FETの製造方法において、
    前記素子を形成する工程は、前記活性領域にウエル拡散層を形成する工程と、前記第2単結晶シリコン層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート多結晶シリコンを形成する工程と、ゲートサイドウォール構造を形成する工程、及びソース・ドレイン拡散層を形成する工程からなることを特徴とするMOS−FETの製造方法。
  16. 表面に単結晶シリコンゲルマニウム層を有する半導体基板の、前記シリコンゲルマニウム層に溝を形成する工程と、
    前記溝内および前記半導体基板主面を一体で覆うように第1単結晶シリコン層を形成する工程と、
    前記第1単結晶シリコン層の上面に、前記溝内および前記半導体基板主面を一体で覆うように第1熱酸化膜を形成する工程と、
    前記溝の側壁部および底部に形成された前記第1熱酸化膜に接するように第1の絶縁膜を形成する工程と、
    さらに前記溝内に第2の絶縁膜を埋め込み、前記第2の絶縁膜の表面と前記半導体基板表面に形成された第1単結晶シリコン層の表面との標高差が概ねなくなるように平坦化する工程と、
    前記第2の絶縁膜が埋め込まれた領域を素子分離領域とし、前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層主面上の第1単結晶シリコン層が形成された領域に活性領域を形成する工程と、
    前記第1単結晶シリコン層の下の単結晶シリコンゲルマニウム層に届く深さのソース・ドレイン拡散層を形成する工程を有することを特徴とするMOS−FETの製造方法。
  17. 半導体基板上に形成されたシリコンゲルマニウム層に溝を有する半導体装置であって、
    前記溝の側面および底面がシリコンゲルマニウム層であり、前記側面および底面のシリコンゲルマニウム層並びに前記半導体基板主面のシリコンゲルマニウム層の一体を単結晶シリコン層が覆い、前記溝内に充填された絶縁物と前記溝の側面および底面のシリコンゲルマニウム層との間にシリコン膜が介在し、前記シリコン膜の酸化物が前記絶縁物側に接する構造であることを特徴とするMOS−FET。
  18. 請求項17に記載のMOS−FETを有することを特徴とする半導体装置。
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