KR100356793B1 - 비씨-에스오아이 소자의 제조방법 - Google Patents
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Abstract
본 발명은 비씨-에스오아이(BC-SOI) 소자의 제조방법에 관한 것으로, 본 발명의 비씨-에스오아이 소자의 제조방법은, 지지기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계; 상기 에스오아이 웨이퍼의 반도체층 상에 그의 소자분리영역을 노출시키도록 패드산화막과 패드질화막의 적층 패턴을 형성하는 단계; 상기 노출된 반도체층의 소자분리영역을 식각하여 소정 깊이의 트렌치를 형성하는 단계; 상기 트렌치의 양측벽에 스페이서를 형성하는 단계; 상기 결과물에 불순물을 이온주입하여 상기 스페이서에 의해 가려지지 않은 트렌치 저면 아래의 반도체층 부분에 매몰산화막과 접하도록 불순물 영역을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 결과물 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 상기 산화막, 패드질화막 및 패드산화막을 연마하여 트렌치형 소자분리막을 형성하는 단계; 및 상기 소자분리막에 의해 한정된 반도체층의 소자 영역에 트랜지스터를 형성하는 단계를 포함한다.
Description
본 발명은 비씨-에스오아이(BC-SOI : Body contact - Silicon On Insulator) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자 특성 및 소자분리 특성을확보할 수 있는 비씨-에스오아이 소자의 제조방법에 관한 것이다.
반도체 소자의 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 단결정 실리콘 웨이퍼를 대신하여, 지지 수단인 베이스 기판과 소자가 형성될 반도체층 사이에 매몰산화막이 개재된 구조의 에스오아이(SOI : Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이러한 SOI 웨이퍼 상에 형성된 반도체 소자는 접합 용량(junction capacitance)의 감소에 따른 고속화 및 완전한 소자 분리에 따른 래치 업(latch-up) 감소 등의 장점을 갖는다.
한편, 상기 SOI 소자는 단결정 실리콘 웨이퍼에 집적되는 통상의 반도체 소자와는 달리, 반도체층에 형성되는 트랜지스터의 몸체가 매몰산화막에 의해 베이스 기판과 완전분리됨으로써, 상기 트랜지스터의 동작시, 부동 몸체 효과(Floating Body Effect)가 일어나게 되고, 그래서, 그 동작 특성이 불안정해지는 문제점이 있다.
자세하게, 트랜지스터의 동작시, 드레인 전압이 높을 경우에는 채널 영역에 존재하는 전자들은 드레인 근방에서 충돌 이온화에 의해 전자-전공쌍을 생성할 정도의 큰 전계를 얻어 된다. 그런데, 상기 충돌 이온화에 의해 발생된 전자들은 채널과 드레인으로 흡수되어 드레인 전류와 함께 흐르고, 정공들은 부유되어 있는 기판의 낮은 전위 부분으로 이동되기 때문에, 상기 트랜지스터의 바디에 존재하는 정공들은 점점 증가하게 되고, 이에 따라, 드레인 전류가 비정상적으로 증가되는 킹크(kink) 효과와 같은 부동 몸체 효과가 발생하게 된다.
따라서, 상기 부동 몸체 효과를 방지하기 위한 여러가지 기술들이 제안되고있으며, 그 하나의 예로서, 얕은 트렌치 소자분리(Shallow Trench Isolation : 이하, STI) 공정을 이용한 BC-SOI 소자가 제안되었다. 상기 BC-SOI 소자는, 도시하지는 않았으나, 소자들간의 분리를 위한 소자분리막을 STI 공정을 이용하여 매몰산화막과 이격되는 깊이로 형성시켜서, 채널 영역에 전공, 즉, 전하가 축적되는 것을 방지함으로써, 부동 몸체 효과의 발생을 방지한다.
그러나, 종래의 STI 공정을 이용한 BC-SOI 소자의 제조방법은 소자가 형성되는 반도체층의 두께가 얇고, 특히, 그 두께 변화가 심한 것과 관련하여 소자 특성은 물론 소자분리 특성을 확보하기 어려운 문제점이 있다.
즉, STI 공정을 이용한 BC-SOI 소자의 제조에 있어서는 트렌치를 형성한 후에 소자분리 특성을 확보하기 위하여 이온주입 공정을 수행하는 것이 필수적인데, 상기 트렌치의 하부에 잔류되는 반도체의 두께가 매우 얇고, 특히, 그 두께 변화가 심한 것과 관련하여 불순물의 도핑 농도의 조절이 어렵고, 이에 따라, 몸체 저항이 증가되어, 부동 몸체 효과가 발생될 수 있다. 또한, 불순물의 도핑 농도를 증가시킬 경우에는 접합 캐패시터의 가장자리(edge) 성분이 증가되고, 특히, 후속의 열 공정에 의해 상기 트렌치의 하부에 이온주입된 불순물이 소자 영역으로 확산되기 때문에 트랜지스터의 동작 특성이 불량해진다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 소자 특성 및 소자분리 특성을 확보할 수 있는 BC-SOI 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 비씨-에스오아이 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 베이스 기판 2 : 매몰산화막
3 : 반도체층 10 : 에스오아이 웨이퍼
11 : 패드산화막 12 : 패드질화막
13 : 트렌치 14 : 희생 산화막
15 : 스페이서 16 : 불순물
17 : 불순물 영역 18 : 소자분리막
21 : 게이트 산화막 22 : 게이트 전극
23 : 소오스/드레인 전극 30 : 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명의 BC-SOI 소자의 제조방법은, 지지기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 SOI 웨이퍼를 제공하는 단계; 상기 SOI 웨이퍼의 반도체층 상에 그의 소자분리영역을 노출시키도록 패드산화막과 패드질화막의 적층 패턴을 형성하는 단계; 상기 노출된 반도체층의 소자분리영역을 식각하여 소정 깊이의 트렌치를 형성하는 단계; 상기 트렌치의 양측벽에 스페이서를 형성하는 단계; 상기 결과물에 불순물을 이온주입하여 상기 스페이서에 의해 가려지지 않은 트렌치 저면 아래의 반도체층 부분에 매몰산화막과 접하도록 불순물 영역을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 결과물 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 상기 산화막, 패드질화막 및 패드산화막을 연마하여 트렌치형 소자분리막을 형성하는 단계; 및 상기 소자분리막에 의해 한정된 반도체층의 소자 영역에 트랜지스터를 형성하는 단계를 포함한다.
본 발명에 따르면, 트렌치의 측벽에 스페이서를 형성하고, 이를 마스크로하여 이온주입을 행함으로써, 후속의 열 공정에 의해 불순물이 확산되는 정도를 감소시킬 수 있으며, 이에 따라, 몸체 저항을 감소시킬 수 있고, 아울러, 접합 특성의 저하를 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 BC-SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하면, 지지기판(1)과 매몰산화막(2) 및 반도체층(3)의 적층 구조로 이루어진 SOI 웨이퍼(10)를 마련한다. 그런다음, 상기 SOI 웨이퍼(10)의 반도체층(3) 상에 패드산화막(11)과 패드질화막(12)을 30Å 이상의 두께로 차레로 형성하고, 이어서, 상기 반도체층(3)의 소자분리 영역이 노출되도록, 공지된 포토리소그라피 공정을 통해 상기 패드질화막(12)과 패드산화막(11)을 패터닝한 후, 그리고나서, 노출된 반도체층 부분을 건식 식각해서, 소정 깊이의 트렌치(13)를 형성한다. 이때, 상기 트렌치(13)의 하부에 잔류되는 반도체층의 두께는 100Å 이상, 바람직하게는, 100 내지 150Å 정도가 되도록 한다.
도 1b를 참조하면, 전 단계의 식각 공정에 기인된 데미지(damage)가 보상되도록 희생 산화 공정을 수행하고, 이 결과로, 상기 트렌치(13)의 내벽에 50Å 이상, 바람직하게는, 50 내지 100Å의 두께로 희생 산화막(14)을 형성시킨다. 이어서, 상기 결과물 상에 500Å의 두께로 폴리실리콘막을 형성하고, 그런다음, 상기 폴리실리콘막을 전면 식각하여 상기 트렌치(13)의 양측벽에 스페이서(15)를 형성한다. 여기서, 상기 스페이서(15)는 후속의 이온주입 공정에 의한 불순물 영역의 형성시에 그 크기를 한정하기 위하여 형성시킨 것으로, 상기 폴리실리콘 대신에 실리콘 에피층 또는 산화막으로 형성하는 것도 가능하다. 또한, 상기 스페이서(15)는 PSG막으로 형성하는 것도 가능하며, 이 경우에는 이온주입 공정없이 후속의 열처리 공정을 통해 상기 PSG막에 함유된 불순물이 상기 트렌치(13) 하부의 반도체층 부분에 확산되도록 하여 불순물 영역이 형성되도록 할 수 있다.
도 1c를 참조하면, 노출된 트렌치(13) 저면의 반도체층 부분에 소정의 불순물(16)을 이온주입하여, 몸체 포텐셜을 일정하게 유지하고, 아울러, 몸체 저항을 낮추기 위한 불순물 영역(17)을 형성한다. 이때, 스페이서(15)는 이온주입 방지막으로서 기능한다.
도 1d를 참조하면, 이온주입 마스크로 이용된 스페이서를 제거한 상태에서, 트렌치(13)가 완전히 매립될 정도의 충분한 두께로 상기 결과물의 상부에 산화막을 증착하고, 그런다음, 반도체층(3)의 표면이 노출되도록, 상기 산화막, 패드질화막 및 패드산화막을 연마하여 상기 트렌치(13) 내에 산화막이 매립되어 이루어진 트렌치형의 소자분리막(18)을 형성한다.
도 1e를 참조하면, 트렌치형의 소자분리막(18)에 의해 한정된 반도체층(3)의 소자 영역 상에 공지된 공정으로 트랜지스터(30)를 형성한다. 상기 트랜지스터(30)는 상기 반도체층(3)의 소자 영역 상에 형성된 게이트 산화막(21)을 갖는 게이트 전극(22)과, 상기 게이트 전극(22) 양측의 상기 반도체층(3)의 소자 영역 내에 형성된 소오스/드레인 전극(23)을 포함한다.
여기서, 트랜지스터(30)의 소오스/드레인 영역(23)의 형성시에는 필연적으로 열 공정이 수반되는데, 이때, 도시된 바와 같이, 소자분리막(18) 하부의 반도체층 부분에 형성시킨 불순물 영역(17)은, 비록, 상기 열 공정에 의해 어느 정도의 확산은 일어나지만, 스페이서에 의해 상기 불순물 영역(17)의 크기가 제한되었던 것에 기인하여, 소자 영역으로의 확산은 거의 일어나지 않으며, 그래서, 몸체 저항의 증가를 방지할 수 있고, 아울러, 접합 특성의 저하도 방지할 수 있다.
이상에서와 같이, 본 발명은 트렌치의 양측벽에 스페이서를 형성한 후, 상기 스페이서를 마스크로하여 이온주입 공정을 수행함으로써, 몸체 전위를 조절하기 위한 불순물 영역에서의 불순물 확산 정도를 억제시키거나 감소시킬 수 있으며, 이에 따라, 접합 특성 및 몸체 저항의 증가를 방지할 수 있는 것에 기인하여 소자분리 특성 및 소자 특성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한, 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (8)
- 지지기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계;상기 에스오아이 웨이퍼의 반도체층 상에 그의 소자분리영역을 노출시키도록 패드산화막과 패드질화막의 적층 패턴을 형성하는 단계;상기 노출된 반도체층의 소자분리영역을 식각하여 소정 깊이의 트렌치를 형성하는 단계;상기 트렌치의 양측벽에 스페이서를 형성하는 단계;상기 결과물에 불순물을 이온주입하여 상기 스페이서에 의해 가려지지 않은 트렌치 저면 아래의 반도체층 부분에 매몰산화막과 접하도록 불순물 영역을 형성하는 단계;상기 스페이서를 제거하는 단계;상기 결과물 상에 트렌치를 매립하도록 산화막을 증착하는 단계;상기 산화막, 패드질화막 및 패드산화막을 연마하여 트렌치형 소자분리막을 형성하는 단계; 및상기 소자분리막에 의해 한정된 반도체층의 소자 영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 트렌치는,상기 트렌치의 하부에 잔류되는 반도체층의 두께가 100 내지 150Å 정도가 되는 깊이로 형성하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 트렌치를 형성하는 단계 후, 상기 스페이서를 형성하는 단계 전,희생 산화 공정을 수행하여 상기 트렌치 내벽에 희생 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 3 항에 있어서, 상기 희생 산화 공정은,상기 트렌치 내벽에 50 내지 100Å의 희생 산화막이 형성되도록 수행하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서는,폴리실리콘, 실리콘 에피층 및 산화막으로 이루어진 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 불순물 영역을 형성하는 단계는,상기 스페이서를 마스크로하는 이온주입 공정을 통해 수행하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
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