KR0132507B1 - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 플로팅 소오스/드레인 영역을 갖는 모스 트랜지스터에 관한 것이다.

필드산화막의 상부 표면과 평면을 이루도록 반도체 기판상에 에피택셜층을 채널영역으로 성장시켜 단차를 감소시키고, 에피택셜층에 의해 형성되는 리세스부를 폴리실리콘막으로 채워주고 이 폴리실리콘막에 불순물을 이온주입하여 플로팅 소오스/드레인 영역을 형성한다.

접합 누설을 방지하고 절연 특성을 향상시키기 위하여 리세스부에 채워진 폴리실리콘막을 매몰산화막으로 감싸준다.

Description

반도체 소자 및 그 제조방법

제1도 (a)-(f)는 일반적인 모스 트랜지스터의 제조공정도.

제2도는 종래의 SOI 모스 트랜지스터의 단면도.

제3도 (a)-(m)은 본 발명의 제1실시예에 따른 모스 트랜지스터의 제조공정도.

제4도 (a)-(m)은 본 발명의 제2실시예에 따른 모스 트랜지스터의 제조공정도.

제5도는 본 발명에서 사용되는 패턴 마스크를 나타내는 도면으로서, (a)는 통상적인 방향으로 배열된 셀인 경우 (b)는 대각선 방향으로 배열된 셀인 경우.

＊ 도면의 주요 부분에 대한 부호의 설명

71, 111 : 실리콘기판 73, 83, 113, 123 : 산화막

75, 85, 115, 125 : 질화막 77, 127 : 포토레지스트막

79, 119 : 액티브 영역 80, 120 : 필드영역

81, 121 : 필드산화막 89,129 : 채널영역

91 : 에피택셜층 92 : 리세스부

93, 133 : 스페이서 95, 135 : 매몰산화막

97, 137 : 폴리실리콘막 131 : 트렌치

99, 139 : 게이트산화막 101, 141 : 게이트

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 특히 소오스/드레인영역을 플로팅시켜 접합누설전류 및 절연특성을 향상시킨 모스 트랜지스터 및 그의 제조방법에 관한 것이다.

제1도 (a)-(f)는 일반적인 n형 모스 트랜지스터의 제조공정도이다.

제1도 (a)를 참조하면, p형 기판(11)상에 패드산화막(13)과 패드질화막(15)을 순차 형성한다.

패드질화막(15)상에 포토레지스트막(17)을 도포하고 패터닝하여 액티브영역(19)과 필드영역(20)을 정의한다.

제1도 (b)를 참조하면, 포토레지스트막(17)을 마스크로 패드질화막(15)과 패드산화막(13)을 순차 식각하여 필드영역(20)의 실리콘기판(11)을 노출시킨다.

그리고 포토레지스트막(17)을 모두 제거한다.

제1도 (c)를 참조하면, 필드산화공정으로 노출된 실리콘기판(11)에서 산화막을 성장시켜 소자 분리용 필드산화막(21)을 두껍게 형성한다.

제1도 (d)를 참조하면, 필드산화용 패드산화막(13)과 패드질화막(15)을 모두 제거하고, 기판(11)으로 한계전압(V_T)조절용 이온을 주입한다.

제1도 (e)를 참조하면, 기판(11)상에 박막의 산화막(23)을 성장시킨 후 폴리실리콘막(25)을 증착시키고, 패터닝하여 게이트 산화막과 게이트를 형성한다.

최종적으로 제1도 (f)와 같이 게이트(25)를 마스크로 n형 불순물을 이온 주입하여 소오스/드레인영역(27)을 형성한다.

그러나, 제1도 (f)에 도시된 모스 트랜지스터는 액티브영역(19)간의 분리를 위한 분리영역으로 필드산화막(21)만이 사용되므로 분리영역의 평면적 손실이 많다.

소오스/드레인영역(27)인 n형 확산영역이 p형 기판(11)상에 직접 형성되어 pn접합을 형성하는데, 이 pn 접합이 각종 누설통로(leakage path)로 작용하는 문제점이 있다.

또한, 제1도 (d)에 도시된 바와 같이 필드산화막(21)이 두껍게 형성되어 실리콘 기판(11)과 상당한 단차를 형성하는데, 이 단차는 후속 공정시 포토리소그라피공정 수행시 문제가 된다.

소자의 축소화에 대한 요구는 LSI에 형성되는 개개의 트랜지스터의 크기를 감소시켰다.

그러나, 이로 인하여 트랜지스터사이의 영역도 그 크기가 감소하게 되었다.

트랜지스터간의 소자분리영역으로 두꺼운 산화막을 사용하는 고집적 MOS트랜지스터에 있어서, 트랜지스터사이의 영역이 더욱더 작아짐에 따라 트랜지스터 사이의 펀치스루(punch-through)가 문제되었다.

이 펀치스루를 해결하기 위한 방법으로 트랜지스터사이의 실리콘기판의 표면 농도를 높게 도우핑시켜주는 방법이 있다.

이 방법은 기판의 농도가 증가하면 접합 용량(junction capacitance)이 커지고, 이에 따른 소자의 고속 동작이 영향을 받게되는 문제점이 있다.

이러한 문제점을 해결하기 위한 것으로서, 액티브층과 기판을 전기적으로 절연시켜 주기 위한 절연막이 실리콘기판상에 형성된 구조를 갖는 SOI(silicon On Insulator)반도체 소자가 제안되었다.

제2도는 일반적인 SOI 반도체 소자의 단면도를 도시한 것이다.

참조번호 31은 실리콘기판, 32는 실리콘기판(31)으로부터 p형 실리콘 액티브층(33)을 전기적으로 절연시켜 주기 위한 매몰산화막, 34, 35는 n형 소오스/드레인영역, 36은 게이트 절연막인 박막의 산화막 및 37은 게이트를 각각 나타낸다.

상기의 SOI 모스트랜지스터는 게이트(37)에 인가된 전압에 따라 액티브층(33)이 공핍(deplet)되므로 드레인영역(35)과 액티브층(33)간에 인가되는 드레인 전계를 억제시켜 줄 수 있을 뿐만 아니라 한계전압의 단채널효과(short channel effect)도 억제시켜줄 수 있다.

또한, 드레인영역(35)밑의 매몰산화막(32)의 두께를 증가시키면 기생접합 용량도 감소시킬 수 있다.

그러므로 SOI 모스 트랜지스터는 고집적도 및 고속동작특성을 얻을 수 있는 이점이 있다.

그러나, 액티브층(33) 하부의 매몰산화막(32)의 두께를 아주 두껍게 형성하면 드레인 전계가 매몰산화막(32)을 통해 액티브층(33)의 전계분포에 역으로 영향을 미치게 되어 단채널효과를 증가시키게 된다.

한편, 액티브층(33)하부의 매몰산화막(32)의 두께를 제2도의 두께보다 얇게 형성하면 단채널효과는 억제시킬 수 있으나 드레인영역(35) 하부의 매몰산화막(32)의 두께 감소에 따른 기생용량은 증가하게 되어 고속동작특성을 얻을 수 없게된다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 접합누설전류 및 절연특성을 향상시킬 수 있는 플로팅 소오스/드레인영역을 갖는 모스트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 필드영역과 채널영역이 정의된 반도체 기판과, 반도체 기판의 필드영역상에 형성된 후막의 필드산화막과, 그의 표면이 필드산화막의 상부 표면과 평면을 이루며, 채널영역상에 형성되어 반도체 기판상에 리세스부를 제공하는 제1반도체층과, 상기 리세스부에 완전히 채워진 제2반도체층과, 제2반도체층의 하부 표면에 형성되고 그의 일측이 필드산화막과 인접한 절연막과, 상기 제1반도체층의 표면과 필드산화막에 인접한 제2반도체층의 상부 표면상에 형성된 게이트 산화막과, 게이트 산화막상에 형성된 게이트를 포함하는 반도체 소자를 제공한다.

본 발명은 반도체 기판상에 필드산화막을 형성하는 스텝과, 반도체 기판의 전면에 산화막과 질화막을 형성하는 스텝과, 질화막상에 포토레지스트막을 도포하고 패터닝하여 채널영역을 정의하는 스톱과, 포토레지스트막을 마스크로 채널영역상의 질화막과 산화막을 식각하여 반도체 기판을 노출시키는 스텝과, 노출된 반도체 기판상에 에피택셜층을 형성하여 리세스부를 제공하는 스텝과, 기판으로 한계전압 조절용 이온을 주입하는 스텝과, 질화막과 산화막을 제거하여 채널영역을 제외한 기판을 노출시키는 스텝과, 에피택셜층의 측벽에 스페이서를 형성하는 스텝과, 노출된 기판과 에피택셜층의 표면에 매몰산화막을 형성하는 스텝과, 스페이서를 제거하는 스텝과, 폴리실리콘막을 두껍게 증착하고, 에치백하여 리세스부를 완전히 채워 전표면을 평탄화시키는 스텝과, 에피택셜층과 필드산화막에 인접한 폴리실리콘막의 표면상에 게이트 산화막과 게이트를 순차 형성하는 스텝과, 게이트를 마스크로하여 리세스부에 채워진 폴리실리콘막으로 불순물을 이온 주입하여 소오스/드레인영역을 형성하는 스텝을 포함하는 반도체가 소자의 제조방법을 제공한다.

이하 본 발명의 실시예를 첨부 도면에 의거하여 상세히 설명한다.

제3도 (a)-(m)는 본 발명의 제1실시예에 따른 모스 트랜지스터부의 제조공정도이다.

제3도 (a)를 참조하면, p형 실리콘기판(71)상에 제1산화막(73)과 제1질화막(75)을 순차 형성하고, 질화막(75)상에 포토레지스트막(77)을 도포하고 패터닝하여 액티브영역(79)과 필드영역(80)을 정의한다.

제3도 (b)를 참조하면, 상기 포토레지스트막(77)을 마스크로하여 필드영역(80)상의 제1질화막(75)과 제1산화막(73)을 식각하여 실리콘기판(71)을 노출시킨다.

제3도 (c)를 참조하면, 필드산화 공정을 수행하여 노출된 실리콘기판(71)에서 산화막을 성장시켜 필드산화막(81)을 형성한다.

필드산화막(81)을 형성한 후 제1질화막(75)과 제1산화막(73)을 모두 제거한다.

제3도 (d) 내지 (f)는 에피택시 마스크층(epitaxy mask layer)을 형성하기위한 공정을 도시한 것이다.

기판 전면에 제2산화막(83)과 제2질화막(85)을 순차 형성하고(제3도 (d) ), 포토레지스트막(87)을 제2질화막(85)상에 도포하고 제5도에 도시된 패턴 마스크를 사용하여 패터닝하여 채널영역(89)을 정의한다(제3도 (e) ).

즉, 제5도에 도시된 패턴 마스크를 사용할 경우 포지티브 포토레지스트막(87)을 사용하여 채널영역(89)이외의 포토레지스트막(87)은 남겨두고, 채널영역(89)에 해당하는 부분의 포토레지스트막(87)은 사진 식각하여 제거한다.

포토레지스트막(87)을 마스크로 제2질화막(85)과 제2산화막(83)을 식각하여 채널영역(89)에 해당하는 실리콘 기판(71)을 노출시킨다(제3도 (f) ).

제3도 (g)를 참조하면, 제2산화막(83)과 제2질화막(85)을 마스크층으로하여 노출된 기판(71)상에 에피택셜층(91)을 성장시킨다.

이어서 기판(71)으로 이온을 주입하여 한계전압(VT)을 조절한다.

제3도 (h)를 참조하면, 에피택시 마스크층인 제2산화막(83)과 제2질화막(85)을 모두 제거한다.

따라서, 실리콘기판(71)은 에피택셜층(91)의 성장에 따라 리세스부(92)를 갖는다.

제3도 (i)와 같이 제3질화막을 기판 전면에 증착하고 이방성 에칭하여 에피택셜층(91)의 측면에 질화막 스페이서(93)를 형성한다.

제3도 (j)와 같이 노출된 실리콘기판(71)과 에피택셜층(91)의 표면에 매몰산화막(95)을 형성한다.

매몰산화막(95)은 노출된 기판(71)이나 에피택셜층(91)을 산화시켜 형성하거나, 또는 화학증착법으로 증착시켜 형성하기도 한다.

제3도 (k)를 참조하면, 질화막 스페이서(93)를 모두 제거하고, 폴리실리콘막(97)을 기판 전면에 증착한다.

에치백 공정으로 필드산화막(81)이 노출될 때까지 폴리실리콘막(97)을 에칭하면 리세스부(92)에 폴리실리콘막(97)이 완전히 채워져 기판전표면을 평탄화시킨다.

제3도 (l)을 참조하면, 기판 전면에 박막의 산화막과 폴리실리콘막을 증착하고, 패터닝하여 에피택셜층(91)상에 게이트(101)를 형성한다.

제3도 (m)을 참조하면, 게이트(101)를 마스크로 리세스부(92)에 채워진 폴리실리콘막(97)으로 불순물을 이온 주입한다.

불순물이 이온 주입된 폴리실리콘막(97)은 모스 트랜지스터의 소오스/드레인영역으로 작용한다.

제4도 (a)-(m)는 본 발명의 제2실시예에 따른 모스 트랜지스터의 제조 공정도이다.

제4도 (a)를 참조하면, 실리콘기판(111)상에 제1산화막(113)과 제1질화막(115)을 순차 형성하고, 그 위에 포토레지스트막(117)을 도포하고 패터닝하여 액티브영역(119)과 필드영역(120)을 형성한다.

제4도 (b)를 참조하면 포토레지스트막(117)을 마스크로 제1질화막(115)과 제1산화막(113)을 식각하여 필드영역(120)에 해당하는 실리콘기판(111)을 노출시킨다.

남아있는 포토레지스트막(117)을 제거한다.

필드산화 공정을 수행하여 제4도 (c)와 같이 필드산화막(121)을 형성한다.

제4도 (d)를 참조하면, 필드산화 공정을 수행하여 필드산화막(121)을 형성한 후 기판 전면에 기판 에칭용 마스크층으로 제2산화막(123)과 제2질화막(125)을 형성한다.

제4도 (e)를 참조하면, 제2질화막(125)상에 다시 포토레지스트막(127)을 도포한 후 제5도에 도시된 패턴 마스크를 사용하여 패터닝한다.

이로써 채널영역(129)이 정의된다.

이때, 제2실시예에서는 네가티브 레지스트막을 사용하여 채널영역(129) 이외의 포토레지스트막(127)은 사진 식각하여 모두 제거하고, 채널영역(129)상의 포토레지스트막(127)은 남겨둔다.

제4도 (f)를 참조하면, 포토레지스트막(127)을 마스크로 제2질화막(125)과 제2산화막(123)을 식각하여 실리콘 기판(111)을 노출시키고, 남아있는 포토레지스트막(127)을 제거한다.

제4도 (g)와 같이 제2질화막(125)과 제2산화막(123)을 마스크로하여 노출된 실리콘기판(111)을 식각하여 트렌치(131)를 형성한다.

제4도 (h)와 같이 마스크층인 제2질화막(125)과 제2산화막(123)을 모두 제거하고, 한계전압을 조절하기 위한 이온 주입공정을 실시한다.

제4도 (i)와 같이 기판 전면에 질화막을 형성하고 이방성 에칭하여 트렌치(131)의 측벽에 질화막 스페이서(133)를 형성한다.

제4도 (j)와 같이 노출된 실리콘기판(111)과 트렌치(131)내의 실리콘기판(111′)에 매몰산화막(135)을 형성한다.

매몰산화막(135)은 노출된 실리콘기판(111)(111′)을 산화시켜 형성하거나, 화학증착법으로 증착시켜 실리콘기판(111)(111′)상에 형성하기도 한다.

제4도 (k)를 참조하면, 기판상에 폴리실리콘막(137)을 두껍게 증착하고, 실리콘기판(111)이 노출될 때까지 에치백하여 기판 표면을 평탄화시켜준다.

이때, 폴리실리콘막(137)은 트렌치(131)내에 완전히 채워지게 되고, 실리콘기판(111)상의 매몰산화막(135)은 에치백 공정시 제거되고 트렌치(131)내의 매몰산화막(135)만 남게된다.

제4도 (l)과 같이 실리콘기판(111)상에 박막의 산화막과 폴리실리콘막을 형성한 후 패터닝하여 게이트 산화막(139)과 게이트(141)를 형성한다.

제4도 (m)과 같이 게이트(141)를 마스크로 트렌치 내에 채워진 폴리실리콘막(137)으로 불순물을 이온 주입하여 소오스/드레인영역을 형성한다.

상기 모스트랜지스터의 제조시, n형 모스트랜지스터의 경우에는 p형 실리콘기판에 n형 불순물을 이온 주입하여 n형 소오스/드레인영역을 형성한다.

이와는 달리 p형 모스트랜지스터의 경우에는 n형 실리콘기판에 p형 불순물을 이온 주입하여 p형 소오스/드레인영역을 형성한다.

제5도는 본 발명의 제1실시예 및 제2실시예에 사용된 패턴 마스크도를 나타낸 것으로서, 제5도 (a)는 통상적으로 셀을 배열하는 경우 패턴 마스크도이고 제5도 (b)는 대각선 방향으로 셀을 배열하는 경우의 패턴 마스크도를 나타낸다.

상기한 바와 같은 본 발명에 의하면 다음과 같은 효과를 얻을 수 있다.

첫째로, 플로팅 소오스/드레인영역의 바로 아래에 박막의 매몰산화막이 형성되어 소오스/드레인영역을 감싸주므로 접합누설(junction leakage)을 감소시킨다.

둘째로, 플로팅 소오스/드레인영역의 바로 아래에 형성된 매몰산화막이 소자분리용 필드산화막과 같은 역할을 수행하므로 분리영역의 평면적을 감소시킬 수 있다.

셋째로, 소오스/드레인영역이 필드산화막과 평면을 이루어 그들간의 단차를 줄여줌으로써 후속의 포토리소그라피 공정을 용이하게 해준다.

Claims (22)

1. 필드영역과 채널영역이 정의된 반도체 기판과, 상기 필드영역상에 형성된 필드산화막과, 상기 채널영역상에 형성되어 상기 반도체 기판상에 리세스부를 제공하는 제 1 반도체층과, 상기 리세스부에 충적되는 제 2 반도체층과, 상기 제 2 반도체층의 하부에 형성된 절연막과, 상기 반도체기판상에 형성된 게이트 산화막과 게이트를 포함하는 것을 특징으로 하는 반도체소자.
2. 제1항에 있어서, 제1반도체층은 에피택셜층인 것을 특징으로 하는 반도체 소자.
3. 제1항에 있어서, 제2반도체층은 불순물이 이온 주입된 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
4. 제3항에 있어서, 제2반도체층은 소오스/드레인영역으로 작용하는 것을 특징으로 하는 반도체 소자.
5. 제1항에 있어서, 절연막은 산화막인 것을 특징으로 하는 반도체소자.
6. 반도체 기판상에 필드산화막을 형성하는 스텝과, 반도체 기판의 전면에 산화막과 질화막을 형성하는 스텝과, 질화막상에 포토레지스트막을 도포하고 패터닝하여 채널영역을 정의하는 스텝과, 포토레지스트막을 마스크로 채널영역상의 질화막과 산화막을 식각하여 반도체 기판을 노출시키는 스텝과, 노출된 반도체기판상에 에피택셜층을 형성하여 리세스부를 제공하는 스텝과, 기판으로 한계 전압 조절용 이온을 주입하는 스텝과, 질화막과 산화막을 제거하여 채널영역을 제외한 기판을 노출시키는 스텝과, 에피택셜층의 측벽에 스페이서를 형성하는 스텝과, 노출된 기판과 에피택셜층의 표면에 매몰산화막을 형성하는 스텝과, 폴리실리콘막을 두껍게 증착하고, 에치백하여 리세스부를 완전히 채워 전표면을 평탄화시키는 스텝과, 에피택셜층과 필드산화막에 인접한 폴리실리콘막의 표면상에 게이트 산화막과 게이트를 순차 형성하는 스텝과, 게이트를 마스크로하여 리세스부를 채워진 폴리실리콘막으로 불순물을 이온 주입하여 소오스/드레인영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제6항에 있어서, 포토레지스트막은 포지티브인 것을 특징으로 하는 반도체소자의 제조방법.
8. 제6항에 있어서, 남아있는 질화막과 산화막은 에피택셜층의 형성시 마스크층으로 작용하는 것을 특징으로 하는 반도체 소자의 제조방법.
9. 제6항에 있어서, 매몰산화막은 노출된 실리콘기판과 에피택셜층의 표면을 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
10. 제6항에 있어서, 스페이서는 매몰산화막은 산화막을 화학증착법으로 증착시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
11. 제6항에 있어서, 스페이서는 매몰산화막의 형성시 산화마스크층으로서 역할을 하는 것을 특징으로 하는 반도체 소자의 제조방법.
12. 제11항에 있어서, 스페이서가 질화막으로 된 것을 특징으로 하는 반도체소자의 제조방법.
13. 제6항에 있어서, 폴리실리콘막의 에치백시 필드산화막이 에칭 스톱 종료점(etching stop end point)으로 작용하는 것을 특징으로 하는 반도체소자의 제조방법.
14. 복수개의 트렌치가 형성된 액티브영역과 필드영역이 정의된 반도체 기판과, 상기 필드영역상에 형성된 필드산화막과, 상기 트렌치 내에 충적된 반도체층과, 상기 반도체층의 하부 표면에 형성된 절연막과, 반도체 기판상에 형성된 게이트산화막 및 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
15. 반도체 기판상에 필드산화막을 형성하는 스텝과, 반도체 기판의 전면에 산화막과 질화막을 형성하는 스텝과, 질화막상에 포토레지스트막을 도포하고 패터닝하여 채널영역을 정의하는 스텝과, 포토레지스트막을 마스크로 채널영역이외의 질화막과 산화막을 식각하여 반도체 기판을 노출시키는 스텝과, 노출된 반도체 기판을 에칭하여 트렌치를 형성하는 스텝과, 질화막과 산화막을 제거하여 기판을 노출시키는 스텝과, 노출된 기판으로 한계전압 조절용 이온을 주입하는 스텝과, 트렌치의 측벽에 스페이서를 형성하고 트랜치의 실리콘기판을 노출시키는 스텝과, 노출된 실리콘기판과 트랜치내의 노출된 실리콘기판의 표면에 절연막을 형성하는 스텝과, 스페이서를 제거하는 스텝과, 폴리실리콘막을 두껍게 증착하고, 에치백하여 트렌치를 완전히 채워주는 스텝과, 실리콘기판과, 폴리실리콘막과 필드산화막간의 표면에 게이트산화막과 게이트를 순차 형성하는 스텝과, 게이트를 마스크로하여 트렌치에 채워진 폴리실리콘막으로 불순물을 이온 주입하여 소오스/드레인영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
16. 제15항에 있어서, 폴리실리콘막의 에치백시 실리콘기판을 에칭 스톱 종료적으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
17. 제15항에 있어서, 포토레지스트막은 네가티브인 것을 특징으로 하는 반도체 소자의 제조방법.
18. 제1항에 있어서, 상기 필드산화막의 표면은 상기 제 2 반도체층의 표면과 평행한 것을 특징으로 하는 반도체소자.
19. 제1항에 있어서, 상기 절연막의 일부가 필드산화막과 연결된 것을 특징으로 하는 반도체소자.
20. 제14항에 있어서, 상기 반도체층은 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체소자.
21. 제14항에 있어서, 상기 반도체층은 소오스/드레인 영역인 것을 특징으로 하는 반도체소자.
22. 제14항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체소자.