KR20010004601A - 이중 게이트를 갖는 에스오아이 소자의 제조방법 - Google Patents

이중 게이트를 갖는 에스오아이 소자의 제조방법 Download PDF

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Abstract

본 발명은 이중 게이트를 갖는 에스오아이(SOI : Silicon On Insulator) 소자를 제조함에 있어서, 하부 게이트와 상부 게이트간의 오정렬이 발생되는 것을 방지하기 위한 방법을 개시한다. 개시된 본 발명의 실시예에서는 하부 게이트의 형성시에 상부 게이트가 형성될 영역을 한정함으로써, 후속 공정에서 형성되는 상부 게이트가 이전에 형성된 하부 게이트와 오정렬이 일어나는 것을 방지한다. 또한, 개시된 본 발명의 실시예에서는 소오스/드레인 영역을 선택적 에피텍셜 성장법으로 성장시킨 실리콘 에피층에 소정 불순물을 이온주입하여 형성하며, 특히, 채널 영역 보다 두껍게 형성시킴으로써, 자체 저항을 낮춘다.

Description

이중 게이트를 갖는 에스오아이 소자의 제조방법{Method of manufacturing SOI device having double gate}
본 발명은 에스오아이(SOI : Silicon On Insulator) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 상부 게이트와 하부 게이트간의 오정렬을 방지하기 위한 이중 게이트를 갖는 에스오아이 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 웨이퍼를 대신하여 SOI 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다.
상기 SOI 웨이퍼는 지지 수단인 제1실리콘 기판과 소자가 형성될 제2실리콘 기판 사이에 매몰산화막이 개재된 구조이며, 두 장의 실리콘 기판을 본딩시키는 본딩법, 또는, 실리콘 웨이퍼 내에 산소 이온을 이온주입하는 SIMOX(seperation by implanted oxygen)법을 통해 제조된다.
이러한 SOI 웨이퍼에 형성된 소자(이하, SOI 소자라 칭함)는 소자가 형성되는 반도체층이 박막이고, 특히, 소오스 및 드레인 영역이 매몰산화막에 접하도록 형성되기 때문에 접합 용량(junction capacitance)을 감소시킬 수 있으며, 이에 따라, 고속 및 저전력 소자로 이용할 수 있다. 또한, 액티브 영역은 소자분리막과 매몰산화막에 의해 완전히 분리되므로, 씨모스(CMOS) 트랜지스터의 주된 문제점인 래치-업(latch-up) 등의 문제가 발생되지 않는다.
한편, 상기와 같은 잇점들을 갖는 SOI 소자는, 현재 빠른 속도로 그 성능 향상이 진행되고 있으며, 한 예로, 도 1에 도시된 바와 같이, 채널 영역(6c)의 상부 및 하부 각각에 게이트(4, 8)를 형성시킨 이중 게이트를 갖는 SOI 소자의 개발이 진행되고 있다. 여기서, 미설명된 도면부호 1은 제1실리콘 기판, 2는 매몰산화막, 3은 제2실리콘 기판, 5 및 7은 게이트 산화막, 6a 및 6b는 소오스/드레인 영역이다.
이러한 이중 게이트를 갖는 SOI 소자는 SOI 소자의 특성을 그대로 유지하면서도, 그의 동작시에 하부 게이트(4)에 전압을 가하여 트랜지스터의 단채널 효과 및 DIBL(Drain-Induced Barrier Lowering) 효과 등을 감소시킬 수 있다는 것이 알려져 있다.
그러나, 상기와 같은 종래의 이중 게이트를 갖는 SOI 소자는 하부 게이트와 상부 게이트를 별개의 공정으로 각각 형성하기 때문에, 그들간의 오정렬이 발생될 수 있으며, 이 경우에는, 원하는 소자 특성을 얻을 수 없고, 특히, 소오스 영역 또는 드레인 영역과 겹치는 부분에서 오버랩 캐패시턴스가 발생되는 것으로 인하여 회로 동작 속도가 저하된다는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 하부 게이트와 상부 게이트간의 오정렬을 방지할 수 있는 이중 게이트를 갖는 SOI 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 이중 게이트를 갖는 에스오아이 소자를 도시한 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 이중 게이트를 갖는 에스오아이 소자의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 제1실리콘 기판 22 : 매몰산화막
23 : 제2실리콘 기판 30 : 에스오아이 웨이퍼
31 : 제1게이트 산화막 32 : 제1게이트용 도전막
32a : 하부 게이트 33 : 제1질화막
34 : 감광막 패턴 35 : 질화막 스페이서
36 : 제1산화막 37a,37b : 소오스/드레인 영역
38 : 제2질화막 39 : 제2산화막
40 : 제3실리콘 기판 41 : 채널 영역
42 : 제2게이트 산화막 43 : 제2게이트용 도전막
43a : 상부 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 이중 게이트를 갖는 SOI 소자의 제조방법은, 제1실리콘 기판과 매몰산화막 및 제2실리콘 기판의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계; 상기 에스오아이 웨이퍼의 제2실리콘 기판 상에 제1게이트 산화막, 제1게이트용 도전막, 제1질화막 및 하부 게이트 예정 영역을 가리는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 마스크로해서, 상기 제1질화막, 제1게이트용 도전막 및 제1게이트 산화막을 식각하여, 하부 게이트를 형성하는 단계; 상기 감광막 패턴을 제거하고, 상기 하부 게이트와 제1질화막으로된 적층물의 측벽에 질화막 스페이서를 형성하는 단계; 채널 영역이 한정되도록, 상기 질화막 스페이서 및 제1질화막을 마스크로해서, 상기 제2실리콘 기판 및 매몰산화막을 식각하는 단계; 상기 결과물 상부에 산화막을 증착하고, 상기 산화막을 평탄화시키는 단계; 상기 산화막을 선택적으로 식각해서, 하부 게이트가 잔류된 영역 이외의 액티브 영역에 해당하는 제1실리콘 기판 부분을 노출시키는 단계; 노출된 제1실리콘 기판 부분 상에 잔류된 제1실리콘 기판 보다 높게 되는 두께로 실리콘 에피층을 성장시키고, 상기 실리콘 에피층 내에 소정 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계; 상기 제2산화막을 제거하고, 상기 결과물의 상부에 하부 구조물의 표면을 따라 제2질화막을 증착하는 단계; 상기 제2질화막 상에 표면 평탄화가 이루어진 제2산화막을 형성하는 단계; 상기 제2산화막 상에 제3실리콘 기판을 본딩시키는 단계; 상기 소오스/드레인 영역 및 매몰산화막이 노출되도록, 상기 제2질화막을 연마정지층으로 하는 연마 공정으로 상기 제1실리콘 기판을 제거하고, 채널 영역이 되는 제2실리콘 기판이 노출되도록, 상기 매몰산화막을 제거하는 단계; 노출된 제2실리콘 기판에 채널 이온을 이온주입하여 채널 영역을 형성하는 단계; 상기 결과물 상부에 제2게이트 산화막과 제2게이트용 도전막을 차례로 증착하는 단계; 및 상기 제2게이트용 도전막 및 제2게이트 산화막을 연마해서, 상기 채널 영역 및 소오스/드레인 영역의 측부에 상부 게이트를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 하부 게이트의 형성시에 상부 게이트가 형성될 영역을 한정시키기 때문에, 후속 공정에서 형성되는 상부 게이트와 이전 공정에서 형성된 하부 게이트간의 정렬도를 향상시킬 수 있으며, 이에 따라, 소자 특성의 저하를 방지할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 이중 게이트를 갖는 SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 제1실리콘 기판(21)과 매몰산화막(22) 및 제2실리콘 기판(23)의 적층 구조로 이루어진 SOI 기판(30)을 마련하고, 상기 SOI 기판(30)의 제2실리콘 기판(23) 상에 제1게이트 산화막(31), 제1게이트용 도전막(32) 및 제1질화막(33)을 차례로 형성한다. 그런다음, 상기 제1질화막(33) 상에 하부 게이트가 형성될 영역을 가리는 감광막 패턴(34)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 제2실리콘 기판(23)이 노출되도록, 감광막 패턴(34)을 식각 마스크로해서 제1질화막(33), 제1게이트용 도전막 및 제1게이트 산화막(31)을 식각하고, 이 결과로, 하부 게이트(32a)를 형성한다. 그런다음, 노출된 반도체층(23) 부분에 LDD(Lightly Doped Drain) 이온주입을 수행한다.
다음으로, 도 2c에 도시된 바와 같이, 식각 마스크로 사용된 감광막 패턴을 제거한 상태에서, 상기 결과물의 상부에 질화막을 증착하고, 이어서, 상기 질화막에 대한 에치백 공정을 수행하여 제1게이트 산화막(31)와 하부 게이트(32a) 및 제1질화막(33)으로 이루어진 적층물의 양 측벽에 질화막 스페이서(35)를 형성한다.
계속해서, 도 2d에 도시된 바와 같이, 하부 게이트(32a) 상에 잔류된 제1질화막(33)과 질화막 스페이서(35)를 식각 마스크로해서, 제1실리콘 기판(21)이 노출되도록, 제2실리콘 기판(23) 및 매몰산화막(22)을 식각하고, 상기 결과물의 상부에 산화막(36)을 두껍게 증착한 후, 공지된 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 산화막(36)을 연마하여, 그 상부 표면을 평탄화시킨다.
다음으로, 도 2e에 도시된 바와 같이, 산화막(36)에 대한 선택적 식각 공정을 수행하여, 필드 영역에 해당하는 제1실리콘 기판(21) 부분 상에는 상기 산화막(36)을 잔류시키되, 하부 게이트(32a)를 포함한 적층 패턴들이 형성된 영역을 제외한 나머지 액티브 영역에 해당하는 제1실리콘 기판(21) 부분은 노출시킨다. 그런다음, 노출된 제1실리콘 기판(21) 부분 상에 공지된 선택적 에피텍셜 성장법 (selective Epitaxial Growth)으로 실리콘 에피층을 성장시키고, 상기 실리콘 에피층 내에 소정 도전형의 불순물을 고농도로 이온주입하여 소오스/드레인 영역(37a, 37b)을 형성한다.
상기에서, 상기 실리콘 에피층의 성장시에는, 성장된 실리콘 에피층이 후속 공정에서 채널 영역으로 되는 잔류된 제2실리콘 기판(23) 보다 더 높게 되는 두께가 되도록 한다. 이렇게 함으로써, 소오스/드레인 영역의 자체 저항을 낮출 수 있으며, 이에 따라, 소자 특성의 향상을 도포할 수 있다.
한편, 실리콘 에피층을 제2실리콘 기판(23) 보다 높게 성장시킬 경우에는 상기 실리콘 에피층과 하부 게이트(32a)가 단락될 수 있으나, 본 발명의 실시예에서는 하부 게이트(32a)의 측벽에 질화막 스페이서(35)가 형성되어 있기 때문에, 상기 실리콘 에피층과 하부 게이트(32a)간의 단락은 발생되지 않는다.
다음으로, 도 2f에 도시된 바와 같이, 제1실리콘 기판(21)의 필드 영역 상에 잔류시킨 산화막을 습식 식각 공정으로 제거하고, 이어서, 상기 결과물 상부에 하부 구조물을 따라 적절한 두께로 제3질화막(38)을 증착한다. 여기서, 상기 제3질화막(38)은 후속의 CMP 공정에서 연마정지층으로 이용하기 위한 막이다.
그 다음, 도 2g에 도시된 바와 같이, 제3질화막(38) 상에 제2산화막(39)을 두껍게 증착하고, CMP 공정으로 상기 제2산화막(39)의 상부 표면을 평탄화시킨다. 그런다음, 표면 평탄화가 이루어진 제2산화막(39) 상에 제3실리콘 기판(40)을 본딩시킨다.
이후, 도 2h 내지 도 2j에 대한 설명은 상기 도 2g의 도면을 역으로 배치시킨 상태에서 설명한다.
계속해서, 도 2h에 도시된 바와 같이, 소오스/드레인 영역 및 매몰산화막이 노출되도록, 상기 제3질화막(38)을 연마정지층으로 하는 CMP 공정으로 상기 제1실리콘 기판을 연마·제거하고, 그런다음, 습식 식각 공정으로 노출된 매몰산화막을 제거하여 잔류된 제2실리콘 기판을 노출시키고, 이어서, 노출된 제2실리콘 기판에 채널 이온주입을 수행하여 채널 영역(41)을 형성한다.
다음으로, 도 2i에 도시된 바와 같이, 상기 결과물의 상부에 제2게이트 산화막(42) 및 제2게이트용 도전막(43)을 차례로 증착하고, 그리고나서, 도 2j에 도시된 바와 같이, 제3절연막(38)을 연마정지층으로 하는 CMP 공정으로 상기 제2게이트용 도전막과 제2게이트 산화막을 연마하여, 채널 영역(41) 상부에 제2게이트 산화막(42)이 개재된 상부 게이트(43a)를 형성함으로써, 이중 게이트를 갖는 SOI 소자를 형성한다.
여기서, 상부 게이트(43a)를 형성하기 전에, 매몰산화막을 제거하는 것에 의해 상기 상부 게이트가 형성될 영역을 미리 한정시켜 주기 때문에, 상기 상부 게이트(43a)를 원하는 위치에 형성되며, 이에 따라, 상부 게이트(43a)와 하부 게이트(32a)간의 오정렬은 발생되지 않는다. 따라서, 하부 게이트와 상부 게이트 간의 오정렬을 방지할 수 있기 때문에, 이에 따른 소자 특성의 저하는 방지된다.
이상에서와 같이, 본 발명은 이중 게이트를 형성함에 있어서, 상부 게이트가 형성될 영역을 상기 상부 게이트를 형성하기 전에 미리 한정시켜 줌으로써, 상부 게이트와 하부 게이트간의 오정렬을 방지할 수 있다. 따라서, 이중 게이트 구조에서 하부 게이트와 상부 게이트간의 정렬도를 향상시킬 수 있기 때문에, 소자 특성의 향상을 기대할 수 있다.
또한, 소오스/드레인 영역을 두껍게 형성시키기 때문에, 상기 소오스/드레인 영역의 자체 저항을 낮출 수 있고, 이에 따라, 소자 특성의 향상을 얻을 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 제1실리콘 기판과 매몰산화막 및 제2실리콘 기판의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계;
    상기 에스오아이 웨이퍼의 제2실리콘 기판 상에 제1게이트 산화막, 제1게이트용 도전막, 제1질화막 및 하부 게이트 예정 영역을 가리는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 마스크로해서, 상기 제1질화막, 제1게이트용 도전막 및 제1게이트 산화막을 식각하여 하부 게이트를 형성하는 단계;
    상기 감광막 패턴을 제거하고, 상기 하부 게이트와 제1질화막으로된 적층물의 측벽에 질화막 스페이서를 형성하는 단계;
    채널 영역이 한정되도록, 상기 질화막 스페이서 및 제1질화막을 마스크로해서, 상기 제2실리콘 기판 및 매몰산화막을 식각하는 단계;
    상기 결과물 상부에 산화막을 증착하고, 상기 산화막을 평탄화시키는 단계;
    상기 산화막을 선택적으로 식각해서, 하부 게이트가 잔류된 영역 이외의 액티브 영역에 해당하는 제1실리콘 기판 부분을 노출시키는 단계;
    노출된 제1실리콘 기판 부분 상에 잔류된 제1실리콘 기판 보다 높게 되는 두께로 실리콘 에피층을 성장시키고, 상기 실리콘 에피층 내에 소정 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계;
    상기 제2산화막을 제거하고, 상기 결과물의 상부에 하부 구조물의 표면을 따라 제2질화막을 증착하는 단계;
    상기 제2질화막 상에 표면 평탄화가 이루어진 제2산화막을 형성하는 단계;
    상기 제2산화막 상에 제3실리콘 기판을 본딩시키는 단계;
    상기 소오스/드레인 영역 및 매몰산화막이 노출되도록 상기 제2질화막을 연마정지층으로 하는 연마 공정으로 상기 제1실리콘 기판을 제거하고, 채널 영역이 되는 제2실리콘 기판이 노출되도록 상기 매몰산화막을 제거하는 단계;
    노출된 제2실리콘 기판에 채널 이온을 이온주입하여 채널 영역을 형성하는 단계;
    상기 결과물 상부에 제2게이트 산화막과 제2게이트용 도전막을 차례로 증착하는 단계; 및
    상기 제2게이트용 도전막 및 제2게이트 산화막을 연마해서, 상기 채널 영역 및 소오스/드레인 영역의 측부에 상부 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이중 게이트를 갖는 에스오아이 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 하부 게이트를 형성하는 단계와 상기 질화막 스페이서를 형성하는 단계 사이에, 노출된 제2실리콘 기판 내에 저도핑 드레인용 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 이중 게이트를 갖는 에스오아이 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100497672B1 (ko) * 2002-05-10 2005-07-01 재단법인서울대학교산학협력재단 자기 배열 에스오아이 더블 게이트 트랜지스터를 이용한디램 및 이의 제조방법

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