KR100223811B1 - 반도체 소자 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 제조 방법에 관한 것으로 특히, 평탄화시켜 고집적 칩 제조에 적당하도록한 반도체 소자 및 제조방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자 및 제조방법은 기판과, 다수개의 트렌치를 갖고 상기 기판상에 형성되는 제 1 절연막과, 상기 트렌치내에 형성되는 다수개의 게이트 전극들과, 상기 게이트 전극들 상에 형성되는 제 2 절연막과, 상기 제 2 절연막상에 형성되는 채널영역과, 그리고 상기 채널영역 양측의 제 1 절연막위에 형성되는 제 1, 제 2 불순물 영역을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자 및 제조 방법에 관한 것으로 특히, 평탄화시켜 고집적 칩 제조에 적당하도록한 반도체 소자 및 제조방법에 관한 것이다.
이하 종래의 반도체 소자 및 제조 방법에 관하여 첨부된 도면을 참고하여 설명하면 다음과 같다.
도1은 종래 기술에 따른 트랜지스터의 구조 단면도이다.
도1에서와 같이, 에피텍셜층(12)을 포함한 반도체 기판(11)과, 상기 반도체 기판(11)상에 형성된 제 1 절연막(13)과, 상기 제 1 절연막(13)을 게이트가 형성될 부위에 패터닝하고, 차례로 형성되는 다수개의 제 2 절연막(15)과, 다수개의 게이트(16)와, 다수개의 제 3 절연막(18)과, 상기 게이트(16)들 상측에 정공 또는 전자의 통로로써 형성되는 채널영역(19)과, 상기 채널영역(19)일측에 이온주입하여 형성될 트렌치 구조의 제 1 불순물 영역(21)과, 상기 채널 영역(19)의 다른 일측에 형성되는 직사각형 모양의 제 2 불순물 영역(22)과, 상기 제 1 불순물 영역(21)상의 소정부위에 형성되는 제 4 절연막(23)과, 상기 제 4 절연막(23)과 제 1 절연막(13)상에 형성되는 제 1 도전층(25)과, 상기 제 1 도전층(25)을 포함한 전면에 형성되어 상기 제 2 불순물 영역상에 콘택홀을 갖는 제 5 절연막(26)과, 상기 제 5 절연막(26)상에 형성되는 제 2 도전층(27)으로 종래의 트렌지스터가 형성된다.
도2a 내지 도2g는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
도2a에서와 같이, 반도체 기판(11)상에 에피텍셜층(12)을 성장시킨다.
그리고 상기 에피텍셜층(12)상에 제 1 질화막(13)과 제 1 감광막(14)을 차례로 증착한다. 이어 상기 제 1 감광막(14)을 게이트가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
도2b에서와 같이, 상기 선택적으로 노광 및 현상된 제 1 감광막(14)을 마스크로 이용하여 상기 제 1 질화막(13)을 선택적으로 식각하고 상기 제 1 감광막(14)을 제거한다.
그리고 열을 가하여 상기 제 1 질화막(13)의 선택적 식각으로 노출된 에피텍셜층(12)상에 얇은 제 1 산화막(15)을 성장시킨다.
도2c에서와 같이, 상기 제 1 산화막(15)을 포함한 제 1 질화막(13) 전면에 두껍게 다결정 실리콘을 증착한 후, 에치백(Etch back)하여 상기 제 1 산화막(15)상에 제 1 질화막(13)의 높이 보다 약간 낮은 다수개의 게이트(16)들을 형성한다.
제2d에서와 같이, 상기 게이트(16)들을 포함한 제 1 질화막(13) 전면에 제 2 감광막(17)을 도포하고 상기 한쌍의 게이트(16)들 사이와 반대편 게이트(16)일측에 선택적으로 제거되도록 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(17)을 마스크로 이용하여 차례로 상기 제 1 질화막(13)과, 에피텍셜층(12)과, 반도체 기판(11)을 선택적으로 식각한다. 여기서 상기 반도체 기판(11)을 어느 정도 얇게 식각한다. 결국 트렌치(Trench)구조를 형성한다.
도2e에서와 같이, 상기 제 2 감광막(17)을 제거하고 열을 가하여 상기 노출된 게이트(16)들과, 에피텍셜층(12)과, 반도체 기판(11)표면상에 제 2 산화막(18)을 성장시킨다.
그리고 상기 제 2 산화막(18)을 포함한 제 1 질화막(13) 표면상에 단결정 실리콘을 증착한다.
이어 상기 단결정 실리콘 상에 제 3 감광막(20)을 도포하고 상기 게이트(16)와 반대편 트렌치의 일측에 선택적으로 제거되도록 노광 및 현상한다.
그리고 상기 선택적으로 노광 및 현상된 제 3 감광막(20)을 마스크로 이용하여 상기 단결정 실리콘을 선택적으로 식각한다.
도2f에서와 같이, 상기 제 3 감광막(20)을 제거하고 상기 단결정 실리콘을 포함한 제 1 질화막(13)상에 제 4 감광막(도면에 도시하지 않음)을 도포한다.
그리고 상기 제 4 감광막을 상기 제 3 감광막(20)이 제거된 부위와, 게이트(16)들 상측에서만 남도록 선택적으로 노광 및 현상한다.
이어 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 상기 단결정 실리콘에 불순물 이온을 이온 주입하므로 제1, 제 2 불순물 영역(21, 22)을 형성하고 불순물 영역 사이에는 채널영역(19)으로 사용한다.
여기서 상기 제 1 불순물 영역(21)은 트렌치 구조를 갖고 제 2 불순물 영역(22)은 직사각형 구조를 갖는다. 그리고 상기 제 4 감광막을 제거한다.
이어 상기 제 1, 제 2 불순물 영역(21, 22)과, 채널 영역(19) 표면 상에 열을 가하여 제 3 산화막(23)을 성장시킨다.
그리고 상기 제 3 산화막(23)을 포함한 제 1 질화막(13)전면에 제 5 감광막(24)을 도포하고 상기 제 1 불순물 영역(21)의 트렌치 구조내의 제 2 산화막(18)과 채널 영역(19)사이에 선택적으로 제거되도록 노광 및 현상한다.
이어 상기 선택적으로 노광 및 현상된 제 5 감광막(24)을 마스크로 이용하여 상기 제 3 산화막(23)을 선택적으로 식각한다.
도2g에서와 같이, 상기 제 5 감광막(24)을 제거하고 상기 제 3 산화막(23)과, 제 1 불순물 영역(21)과, 채널 영역(19)과, 제 2 불순물 영역(22)을 포함한 제 1 질화막(13)상에 제 1 도전층(25)과, 제 6 감광막(도면에 도시하지 않음)을 차례로 형성한다. 그리고 상기 제 6 감광막을 상기 제 5 감광막(24)이 제거된 부위에 제거되도록 선택적으로 노광 및 현상한다.
이어 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 상기 제 1 도전층(25)을 선택적으로 식각한다. 그리고 상기 제 6 감광막을 제거한다.
이어서, 상기 제 1, 제 2 불순물 영역(21, 22)과, 채널 영역(19)을 포함한 제 1 도전층(25)상에 절연막(26)과, 제 7 감광막(도면에 도시하지 않음)을 차례로 형성한다.
이어 상기 제 7 감광막을 상기 제 2 불순물 영역(22)상측에 선택적으로 제거되도록 노광 및 현상한다.
그리고 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 이용하여 상기 절연막(26)을 선택적으로 식각한다. 그리하여 상기 제 2 불순물 영역(22)상측에 비아홀을 형성한다.
이어서 상기 제 7 감광막을 제거하고 상기 제 2 불순물 영역(22)을 포함한 절연막(26)상에 제 2 도전층(27)을 형성함으로 종래의 트랜지스터를 형성한다.
종래의 반도체 소자 및 제조방법은 트랜지스터 상호간의 격리가 없고 게이트와 기판사이에 신뢰성이 약하며 평탄하지 못하므로 수직으로 트랜지스터를 적층하기에 부적합하여 집적도가 낮은 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 트랜지스터 상호간에 절연막을 증착하여 격리를 확실히 하고 트랜지스터를 평탄화하여 계속 트랜지스터를 집적하도록 하는 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따른 트랜지스터의 구조 단면도.
도2a 내지 도2g는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.
도3은 본 발명의 제 1 실시예에 따른 반도체 소자의 구조 단면도.
도4a 내지 도4e는 본 발명의 제 1 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.
도5는 본 발명의 제 2 실시예에 따른 반도체 소자의 구조 단면도.
도6a 내지 도6e는 본 발명의 제 2 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
41 : 반도체 기판 42 : 제 1 산화막
43 : 제 1 질화막 45 : 게이트
본 발명의 반도체 소자는 기판과, 다수개의 트렌치를 갖고 상기 기판상에 형성되는 제 1 절연막과, 상기 트렌치내에 형성되는 다수개의 게이트 전극들과, 상기 게이트 전극들 상에 형성되는 제 2 절연막과, 상기 제 2 절연막상에 형성되는 채널영역과, 그리고 상기 채널영역 양측의 제 1 절연막 위에 형성되는 제1, 제2 불순물 영역을 포함하여 구성됨을 특징으로 한다.
본 발명의 반도체 소자의 제조방법은 기판상에 다수개의 트렌치를 갖는 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막의 트렌치내에 다수개의 게이트들을 형성하는 단계와, 상기 게이트상에 제 2 절연막을 형성하는 단계와, 상기 제1, 제 2 절연막위에 반도체층을 형성하는 단계와, 상기 제 1 절연막상의 반도체층에 선택적으로 불순물을 이온 주입하여 불순물 영역을 형성하는 단계와, 그리고 상기 불순물 영역중 중간부분을 서로 격리 되도록 제거하는 단계를 포함하여 이루어짐을 특징으로 한다. 상기와 같은 본 발명에 따른 반도체 소자 및 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명의 제 1 실시예에 따른 반도체 소자의 구조 단면도이다.
도3에서와 같이, 얇은 반도체 기판(41)과, 상기 반도체 기판(41)상에 제 1, 제 2 산화막(42, 43)으로 형성되어 다수개의 트렌치를 갖는 제 1 절연막과, 상기 제 1 절연막의 트렌치내에 제 1 절연막의 표면보다 얇게 형성되는 다수개의 게이트(45)들과, 상기 게이트(45)들 상에 제 1 절연막의 표면과 게이트(45)의 표면사이의 차이만큼 형성되는 제 2 절연막(46)과, 상기 제 2 절연막(46)상에 평탄하게 형성되어 정공 또는 전자통로인 채널영역(49)과 상기 채널영역(49)양측에 불순물을 이온주입하여 형성되는 불순물 영역(47)과, 상기 불순물 영역 중간에 라운딩 구조로 형성되는 격리 영역을 포함하여 트랜지스터가 형성되고 상기 트랜지스터상에 같은 구조의 트랜지스터를 적층하여 본 발명의 반도체 소자가 형성된다.
도4a 내지 도4e는 본 발명의 제 1 실시예에 따른 트랜지스터 제조방법을 나타낸 공정 단면도이다.
도4a에서와 같이, 두께가 얇은 반도체 기판(41)상에 제 1 산화막(42)을 성장시키고, 상기 제 1 산화막(42)상에 CVD(Chemical Vapour Deposition)법을 이용하여 제 2 산화막(43)을 형성한다.
이어 상기 제 2 산화막(43)상에 제 1 감광막(44)을 도포하고 상기 제 1 감광막(44)을 게이트가 형성될 부위에만 제거되도록 선택적으로 현상한다.
도4b에서와 같이, 상기 선택적으로 노광 및 현상된 제 1 감광막(44)을 마스크로 이용하여 상기 제 2 산화막(43)을 선택적으로 식각하고 상기 제 1 감광막(44)을 제거한다.
이어 상기 제 2 산화막(43)을 포함한 제 1 산화막(42)상에 두껍게 다결정 실리콘을 증착한 후, 에치백 하여 상기 제 2 산화막(43)의 높이보다 약간 낮은 다수개의 게이트(45)들을 형성한다.
그리고 상기 게이트(45)들 상에 열을 가하여 제 3 산화막(46)을 성장시킨 다음, 상기 제 2 산화막(43)의 높이 만큼 식각한다.
도4c에서와 같이, 상기 제 3 산화막(46)을 포함한 제 2 산화막(43)전면에 단결정 실리콘과 제 2 감광막(도면에 도시하지 않음)을 형성한다.
여기서 상기 단결정 실리콘의 두께 조절로 트랜지스터의 정션(junction)깊이 조절이 가능하다.
그리고 상기 제 2 감광막을 상기 게이트(45)들 상측에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 단결정 실리콘에 불순물 이온을 이온주입하므로 불순물 영역(47)을 형성한다.
여기서 상기 불순물 이온주입후, 제 2 감광막상에 절연막을 증착하고 에치백하여 측벽을 형성한다.
이어 상기 절연막을 이용하여 고농도 불순물을 이온 주입하므로 LDD(Lightly Doped Drain)의 구조를 갖는 불순물 영역을 형성하는 방법도 있다. 그리고 상기 제 2 감광막을 제거한다. 그 결과 상기 불순물 영역(47)사이는 채널 영역(49)으로 사용한다.
도4d에서와 같이, 상기 채널영역(49)을 포함한 불순물 영역(47) 전면에 제 3 감광막(도면에 도시하지 않음)을 도포하고 상기 불순물 영역(47)중간 부분에만 제거되도록 선택적으로 노광 및 현상한다.
그리고 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 상기 불순물 영역(47)의 단결정 실리콘을 습식식각 후 건식식각을 하여 라운딩(Rounding)구조의 격리 영역을 형성한다.
이어 상기 채널 영역(49)과 제 2 산화막(43)을 포함한 불순물 영역(47)전면에 열을 가하여 제 4 산화막(50)을 성장시킨다.
여기서 상기 제 4 산화막 대신 질화막으로 형성하는 방법도 있다.
그리고 상기 제 4 산화막(50) 전면에 SOG층(Spin on Glass)(51)과 제 4 감광막(도면에 도시하지 않음)을 차례로 형성한다.
이어서 상기 제 4 감광막을 상기 격리 영역상에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 상기 SOG층(51)을 선택적으로 식각하고 상기 제 4 감광막을 제거한다. 그리하여 상기 격리 영역을 제 4 산화막(50)과 SOG층(51)으로 메운다. 그 결과 하나의 트랜지스터를 형성한다.
도4e에서와 같이, 상기 SOG층(51)을 포함한 제 4 산화막(50)전면에 제 5 감광막(52)을 증착하고 게이트 제1, 제 2 불순물 영역, 격리영역, 채널영역을 상기 도4a 내지 도4c의 과정을 반복하므로 본 발명의 반도체 소자를 형성한다. 그리고 필요한 만큼 상기 도4a 내지 도4d의 과정을 반복한다.
도5는 본 발명의 제 2 실시예에 따른 반도체 소자의 구조 단면도이다.
도5에서와 같이, 얇은 반도체 기판(41)과, 상기 반도체 기판(41)상에 제1, 제 2 산화막(42, 43)으로 형성되어 다수개의 트렌치를 갖는 제 1 절연막과, 상기 제 1 절연막의 트렌치내에 제 1 절연막의 표면보다 얇게 형성되는 다수개의 게이트(45)들과, 상기 게이트(45)들 상에 제 1 절연막의 표면과 게이트(45)의 표면사이의 차이만큼 형성되는 제 2 절연막(46)과, 상기 제 2 절연막(46)상에 평탄하게 형성되어 정공 또는 전자 통로인 채널영역(49)과 상기 채널영역(49)양츠거에 불순물을 이온 주입하여 형성되는 불순물 영역(47)과, 상기 불순물 영역 중간에 콘택홀 구조로 형성되는 격리 영역을 포함하여 트랜지스터가 형성되고 상기 트랜지스터상에 같은 구조의 트랜지스터를 적층하여 본 발명의 반도체 소자가 형성된다.
도6a 내지 도6e는 본 발명의 제 2 실시예에 따른 트랜지스터 제조방법을 나타낸 공정 단면도이다.
도6a에서와 같이, 두께가 얇은 반도체 기판(41)상에 제 1 산화막(42)을 성장시키고, 상기 제 1 산화막(42)상에 CVD법을 이용하여 제 2 산화막(43)을 형성한다.
이어 상기 제 2 산화막(43)상에 제 1 감광막(44)을 도포하고 상기 제 1 감광막(44)을 게이트가 형성될 부위에만 제거되도록 선택적으로 현상한다.
도6b에서와 같이, 상기 선택적으로 노광 및 현상된 제 1 감광막(44)을 마스크로 이용하여 상기 제 2 산화막(43)을 선택적으로 식각하고 상기 제 1 감광막(44)을 제거한다.
이어 상기 제 2 산화막(43)을 포함한 제 1 산화막(42)상에 두껍게 다결정 실리콘을 증착한 후, 에치백 하여 상기 제 2 산화막(43)의 높이보다 약간 낮은 다수개의 게이트(45)들을 형성한다.
그리고 상기 게이트(45)들 상에 열을 가하여 제 3 산화막(46)을 성장시킨 다음, 상기 제 2 산화막(43)의 높이 만큼 식각한다.
도6c에서와 같이, 상기 제 3 산화막(46)을 포함한 제 2 산화막(43)전면에 단결정 실리콘과 제 2 감광막(도면에 도시하지 않음)을 형성한다. 여기서 상기 단결정 실리콘의 두께 조절로 트랜지스터의 정션 깊이 조절이 가능하다.
그리고 상기 제 2 감광막을 상기 게이트(45)들 상측에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 단결정 실리콘에 불순물 이온을 이온 주입하므로 불순물 영역(47)을 형성한다.
여기서 상기 불순물 이온 주입후, 제 2 감광막상에 절연막을 증착하고 에치백하여 측벽을 형성한다.
이어 상기 절연막을 이용하여 고농도 불순물을 이온 주입하므로 LDD의 구조를 갖는 불순물 영역을 형성하는 방법도 있다. 그리고 상기 제 2 감광막을 제거한다. 그 결과 상기 불순물 영역(47)사이는 채널 영역(49)으로 사용한다.
도6d에서와 같이, 상기 채널영역(49)을 포함한 불순물 영역(47)전면에 제 3 감광막(도면에 도시하지 않음)을 도포하고 상기 불순물 영역(47)중간 부분에만 제거되도록 선택적으로 노광 및 현상한다.
그리고 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 상기 불순물 영역(47)의 단결정 실리콘을 선택적으로 건식식각하여 격리 영역을 형성한다.
이어 상기 채널영역(49)과 제 2 산화막(43)을 포함한 불순물 영역(47)전면에 열을 가하여 제 4 산화막(50)을 성장시킨다. 여기서 상기 제 4 산화막(50) 대신 질화막으로 형성하는 방법도 있다.
그리고 상기 제 4 산화막(50)전면에 SOG층(51)과 제 4 감광막(도면에 도시하지 않음)을 차례로 형성한다.
이어서 상기 제 4 감광막을 상기 격리영역상에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 상기 SOG층(51)을 선택적으로 식각하고 상기 제 4 감광막을 제거한다. 그리하여 상기 격리 영역을 제 4 산화막(50)과, SOG층(51)으로 메운다. 그 결과 트랜지스터를 형성한다.
도6e에서와 같이, 상기 SOG층(51)을 포함한 제 4 산화막(50)전면에 제 5 감광막(52)을 증착하고 게이트, 제1, 제 2 불순물 영역, 격리영역, 채널영역을 상기 도6a 내지 도6c의 과정을 반복하므로 본 발명의 반도체 소자를 형성한다. 그리고 필요한 만큼 상기 도6a 내지 도6d의 과정을 반복한다.
본 발명의 반도체 소자 및 제조방법은 소자간의 격리가 확실하고 평탄하므로 수직적으로 적층할 수 있어 소자의 고집적화에 큰 효과가 있다.
Claims (9)
- (정정) 기판; 다수개의 트렌치를 갖고 기판상에 형성되는 절연막; 상기 다수개의 트렌치내에 소정깊이로 형성된 게이트전극들; 상기 트렌치내의 게이트전극 상에 상기 절연막과 평행한 높이로 형성된 게이트절연막; 상기 게이트절연막상부에 일정높이로 형성된 채널영역; 상기 채널영역 양측의 상기 절연막상에 형성되는 제 1, 제 2 불순물영역을 포함하여 구성됨을 특징으로 하는 반도체소자.
- (정정) 제1항에 있어서, 일측 게이트전극의 제 1 또는 제 2 불순물영역과 인접한 타측 게이트전극의 제 1 또는 제 2 불순물영역의 사이에 격리영역을 형성하는 것을 포함함을 특징으로 하는 반도체소자.
- 제2항에 있어서, 상기 격리영역은 라운딩 구조를 갖는 것을 특징으로 하는 반도체소자.
- 제1항에 있어서, 채널영역과 제 1, 제 2 불순물영역은 동일높이로 형성됨을 특징으로 하는 반도체소자.
- (정정) 기판상에 다수개의 트렌치를 갖는 절연막을 형성하는 단계; 상기 절연막의 트렌치내에 소정깊이로 게이트전극들을 형성하는 단계; 상기 트렌치내의 상기 게이트전극 상에 상기 절연막과 평행한 높이로 게이트 절연막을 형성하는 단계; 상기 게이트절연막을 포함한 상기 절연막상에 반도체층을 형성하는 단계; 상기 게이트전극상부의 반도체층을 제외한 상기 반도체층에 불순물을 이온주입하여 불순물영역을 형성하는 단계; 상기 불순물영역의 중간부분을 상기 절연막이 드러나도록 제거하여 격리시키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조방법.
- (정정)제5항에 있어서, 불순물영역의 제거방법을 습식식각 한 후 건식식각하여 라운딩 구조의 격리영역을 형성함을 특징으로 하는 반도체소자의 제조방법.
- 제5항에 있어서, 불순물영역이 제거된 부분에 산화막과 SOG층을 매립함을 특징으로 하는 반도체소자의 제조방법.
- 제5항에 있어서, 격리영역을 질화막과 SOG층으로 매립함을 특징으로 하는 반도체소자의 제조방법.
- 제5항에 있어서, 반도체층의 두께로 소자의 정션 깊이를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
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| KR1019960037840A KR100223811B1 (ko) | 1996-09-02 | 1996-09-02 | 반도체 소자 및 제조방법 |
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Publications (2)
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| KR19980019639A KR19980019639A (ko) | 1998-06-25 |
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Family Applications (1)
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| KR1019960037840A KR100223811B1 (ko) | 1996-09-02 | 1996-09-02 | 반도체 소자 및 제조방법 |
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| KR (1) | KR100223811B1 (ko) |
-
1996
- 1996-09-02 KR KR1019960037840A patent/KR100223811B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR19980019639A (ko) | 1998-06-25 |
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