JP2003031495A - 半導体装置用基板の製造方法および半導体装置の製造方法 - Google Patents
半導体装置用基板の製造方法および半導体装置の製造方法Info
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
Abstract
(57)【要約】
【課題】 本願発明は、電界効果型半導体装置の性能向
上のために、平坦かつ低欠陥密度の歪緩和ＳｉＧｅ仮想
基板を提供する。 【解決手段】ＳＯＩ基板上に形成されたＳｉＧｅ層の上
部を絶縁膜で被覆してＧｅ蒸発を防止し、さらにＳｉＧ
ｅ層のＧｅ含有率により決まる固相線以上の温度でＳｉ
Ｇｅ層を部分溶融状態にし、ここから絶縁層上Ｓｉ層に
Ｇｅを拡散させて行くことにより固化させ、歪緩和Ｓｉ
Ｇｅ仮想基板を得る。
上のために、平坦かつ低欠陥密度の歪緩和ＳｉＧｅ仮想
基板を提供する。 【解決手段】ＳＯＩ基板上に形成されたＳｉＧｅ層の上
部を絶縁膜で被覆してＧｅ蒸発を防止し、さらにＳｉＧ
ｅ層のＧｅ含有率により決まる固相線以上の温度でＳｉ
Ｇｅ層を部分溶融状態にし、ここから絶縁層上Ｓｉ層に
Ｇｅを拡散させて行くことにより固化させ、歪緩和Ｓｉ
Ｇｅ仮想基板を得る。
Description
【０００１】
【発明の属する技術分野】本願発明は半導体装置用の基
板の製造方法及びこれを用いた半導体装置の製造方法に
関するものである。
板の製造方法及びこれを用いた半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】シリコンを用いた絶縁ゲート型電界効果
トランジスタ（以下、Ｓｉ−ＭＯＳＦＥＴと略記する）
を用いた集積回路では、いわゆるスケ−リング則にのっ
とって、デバイス寸法の縮小や動作電圧の低減などを行
うことにより、消費電力の低減と、高速化を両立してき
た。しかしながら、最近に至りゲ−ト長が０.１マイク
ロメ−トル以下まで縮小されてくると、短チャネル効果
の問題や、ドレイン電圧としきい値電圧の近接による動
作マ−ジンの低下など、多くの問題点が生じてきてい
る。又、高速化の指標となる移動度に目を向けると、上
記のさまざまな改良が、実デバイスにおけるＳｉの移動
度をさらに低下させるという皮肉な結果に陥っている。
このように従来のＳｉ−ＭＯＳＦＥＴでは、もはや性能
向上がきわめて困難になってきている。
トランジスタ（以下、Ｓｉ−ＭＯＳＦＥＴと略記する）
を用いた集積回路では、いわゆるスケ−リング則にのっ
とって、デバイス寸法の縮小や動作電圧の低減などを行
うことにより、消費電力の低減と、高速化を両立してき
た。しかしながら、最近に至りゲ−ト長が０.１マイク
ロメ−トル以下まで縮小されてくると、短チャネル効果
の問題や、ドレイン電圧としきい値電圧の近接による動
作マ−ジンの低下など、多くの問題点が生じてきてい
る。又、高速化の指標となる移動度に目を向けると、上
記のさまざまな改良が、実デバイスにおけるＳｉの移動
度をさらに低下させるという皮肉な結果に陥っている。
このように従来のＳｉ−ＭＯＳＦＥＴでは、もはや性能
向上がきわめて困難になってきている。
【０００３】これ以上の性能向上には、１つには埋め込
み絶縁層上Ｓｉ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）を用いた電界効果型トランジスタの利
用、もう１つは半導体材料そのものの改良で高速化を図
る必要性がある。
み絶縁層上Ｓｉ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）を用いた電界効果型トランジスタの利
用、もう１つは半導体材料そのものの改良で高速化を図
る必要性がある。
【０００４】高集積化が可能なこれまでのＳｉプロセス
技術を最大限利用することを考慮すれば、ＳＯＩ技術に
加えて、Ｓｉおよびこれと同族元素であるＧｅなどの組
合せを用いることにより、低消費電力で高速な電界効果
トランジスタを有する半導体装置を提供することがより
現実的な解決方法である。
技術を最大限利用することを考慮すれば、ＳＯＩ技術に
加えて、Ｓｉおよびこれと同族元素であるＧｅなどの組
合せを用いることにより、低消費電力で高速な電界効果
トランジスタを有する半導体装置を提供することがより
現実的な解決方法である。
【０００５】具体的には、電界効果トランジスタのチャ
ネルが形成されるチャネル形成層に歪印加半導体層によ
り歪を印加せしめ、チャネル中のキャリアの移動度を無
歪のチャネル形成層の材料より大きくすることにより達
成できる。すなわち、チャネル形成層の材料がＳｉの場
合、歪印加によりＳｉチャネル形成層の面内の格子定数
を無歪のＳｉより大きくする。
ネルが形成されるチャネル形成層に歪印加半導体層によ
り歪を印加せしめ、チャネル中のキャリアの移動度を無
歪のチャネル形成層の材料より大きくすることにより達
成できる。すなわち、チャネル形成層の材料がＳｉの場
合、歪印加によりＳｉチャネル形成層の面内の格子定数
を無歪のＳｉより大きくする。
【０００６】ＳｉあるいはＧｅに歪を印加すると、歪を
受けないＳｉあるいはＧｅに比べてキャリアの移動度が
増大しうることが理論的に示唆されている。これは、例
えば、ジャーナル オブ アプライド フィジクス（J.
Appl.Phys.）８０巻（１９９６）第２２３４頁の論文
（M.V.Fischetti and S.E.Laux著）に見られる。
受けないＳｉあるいはＧｅに比べてキャリアの移動度が
増大しうることが理論的に示唆されている。これは、例
えば、ジャーナル オブ アプライド フィジクス（J.
Appl.Phys.）８０巻（１９９６）第２２３４頁の論文
（M.V.Fischetti and S.E.Laux著）に見られる。
【０００７】第１の方法として、Ｓｉに歪を与える方法
がある。それは、Ｓｉ基板上に十分な厚みのＳｉＧｅ混
晶膜を成長させ、更に、その上にＳｉ薄膜を成長させる
方法が一般に用いられる。十分な厚みのＳｉＧｅ混晶膜
を成長する際に、膜内に転移が発生すると同時にＳｉＧ
ｅ混晶膜の成長面内格子定数が増大し、バルクＳｉＧｅ
と同程度になる。すなわち、ＳｉＧｅ膜の格子歪が緩和
される。こうして成長された歪緩和ＳｉＧｅ膜の上にＳ
ｉ膜を成長するとＳｉ膜は面内で２軸の引張歪を受ける
ことになる。
がある。それは、Ｓｉ基板上に十分な厚みのＳｉＧｅ混
晶膜を成長させ、更に、その上にＳｉ薄膜を成長させる
方法が一般に用いられる。十分な厚みのＳｉＧｅ混晶膜
を成長する際に、膜内に転移が発生すると同時にＳｉＧ
ｅ混晶膜の成長面内格子定数が増大し、バルクＳｉＧｅ
と同程度になる。すなわち、ＳｉＧｅ膜の格子歪が緩和
される。こうして成長された歪緩和ＳｉＧｅ膜の上にＳ
ｉ膜を成長するとＳｉ膜は面内で２軸の引張歪を受ける
ことになる。
【０００８】一方、第２の方法として、ＳＯＩ技術とＳ
ｉＧｅの組み合わせの方法がある。即ち、この方法は、
既存のＳＯＩ基板上にＳｉＧｅ層を形成して、歪緩和を
行う方法が試みられている。これは、例えば、日本国、
特許公開公報、特開平７−１６９９２６号、あるいはア
プライド フィジクス レター（Appl. Phys. Lett.）
６４巻（１９９４）第１８５６頁の論文（A. R. Powel
l, S. ＳＩyer, and F.K. LeGoues著）に見られる。
又、第３の方法として、酸素イオン注入分離法（ＳＩＭ
ＯＸ）により埋め込みＳｉ酸化膜上に、歪緩和ＳｉＧｅ
層を形成する方法も試みられている。これは、例えば、
日本国、特許公開公報、特開平９−３２１３０７号、あ
るいはシイン ソリッド フイルム（Thin Solid Film
s）３６９巻（２０００）第１９９頁の論文（N. Sugiya
ma, T. Mizuno, S. Takagi, M. Koike, and A. Kurobe
著）に見られる。更に、第４の方法として、日本国、特
許公開公報、特開２０００−２４３９４６号にはＳＯＩ
基板上にＳｉＧｅ層を積層し、しかる後に熱処理ないし
は酸化工程によってＧｅを拡散させつつ歪緩和を行う方
法が示されている。
ｉＧｅの組み合わせの方法がある。即ち、この方法は、
既存のＳＯＩ基板上にＳｉＧｅ層を形成して、歪緩和を
行う方法が試みられている。これは、例えば、日本国、
特許公開公報、特開平７−１６９９２６号、あるいはア
プライド フィジクス レター（Appl. Phys. Lett.）
６４巻（１９９４）第１８５６頁の論文（A. R. Powel
l, S. ＳＩyer, and F.K. LeGoues著）に見られる。
又、第３の方法として、酸素イオン注入分離法（ＳＩＭ
ＯＸ）により埋め込みＳｉ酸化膜上に、歪緩和ＳｉＧｅ
層を形成する方法も試みられている。これは、例えば、
日本国、特許公開公報、特開平９−３２１３０７号、あ
るいはシイン ソリッド フイルム（Thin Solid Film
s）３６９巻（２０００）第１９９頁の論文（N. Sugiya
ma, T. Mizuno, S. Takagi, M. Koike, and A. Kurobe
著）に見られる。更に、第４の方法として、日本国、特
許公開公報、特開２０００−２４３９４６号にはＳＯＩ
基板上にＳｉＧｅ層を積層し、しかる後に熱処理ないし
は酸化工程によってＧｅを拡散させつつ歪緩和を行う方
法が示されている。
【０００９】
【発明が解決しようとする課題】本願発明の目的は、十
分に平坦かつ欠陥密度の小さいＳＯＩ型の新たな半導体
装置用基板の製造方法およびこれを用いた高性能な半導
体装置の製造方法を提供することにある。
分に平坦かつ欠陥密度の小さいＳＯＩ型の新たな半導体
装置用基板の製造方法およびこれを用いた高性能な半導
体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本願発明の代表的な形態
は、絶縁層の上部に形成された単結晶シリコン層（以
下、単結晶Ｓｉ層と記す）上に、シリコンとゲルマニウ
ムの混晶層（以下、シリコンとゲルマニウムの混晶をＳ
ｉＧｅ、シリコンとゲルマニウムの混晶層をＳｉＧｅ層
と記す）を形成する工程と、前記ＳｉＧｅ層を溶融する
工程と、前記単結晶Ｓｉ層に対して前記ＳｉＧｅ層より
ゲルマニウム（以下、Ｇｅと記す）を拡散しつつ当該Ｓ
ｉＧｅ層を固化させる工程を含む半導体装置用基板の製
造方法である。
は、絶縁層の上部に形成された単結晶シリコン層（以
下、単結晶Ｓｉ層と記す）上に、シリコンとゲルマニウ
ムの混晶層（以下、シリコンとゲルマニウムの混晶をＳ
ｉＧｅ、シリコンとゲルマニウムの混晶層をＳｉＧｅ層
と記す）を形成する工程と、前記ＳｉＧｅ層を溶融する
工程と、前記単結晶Ｓｉ層に対して前記ＳｉＧｅ層より
ゲルマニウム（以下、Ｇｅと記す）を拡散しつつ当該Ｓ
ｉＧｅ層を固化させる工程を含む半導体装置用基板の製
造方法である。
【００１１】本願発明の別な形態は、絶縁層の上部に形
成された単結晶Ｓｉ層上に、ＳｉＧｅ層を形成する工程
と、前記ＳｉＧｅ層のＧｅ含有率により決定される固相
線温度よりも高く、且つ前記単結晶Ｓｉ層と前記ＳｉＧ
ｅ層との混合層のＧｅ含有率により決定される固相線温
度より低い温度にて前記ＳｉＧｅ層を溶融する工程と、
当該ＳｉＧｅ混晶層を当該ＳｉＧｅ層のＧｅの含有量の
低下に従って固化が発生する工程を有する半導体装置用
基板の製造方法である。
成された単結晶Ｓｉ層上に、ＳｉＧｅ層を形成する工程
と、前記ＳｉＧｅ層のＧｅ含有率により決定される固相
線温度よりも高く、且つ前記単結晶Ｓｉ層と前記ＳｉＧ
ｅ層との混合層のＧｅ含有率により決定される固相線温
度より低い温度にて前記ＳｉＧｅ層を溶融する工程と、
当該ＳｉＧｅ混晶層を当該ＳｉＧｅ層のＧｅの含有量の
低下に従って固化が発生する工程を有する半導体装置用
基板の製造方法である。
【００１２】又、前記ＳｉＧｅ層上にＳｉ層及び絶縁層
の少なくとも一者を形成した後、前記ＳｉＧｅ層を溶融
することが好ましい。
の少なくとも一者を形成した後、前記ＳｉＧｅ層を溶融
することが好ましい。
【００１３】本願発明の半導体装置用基板の製造方法に
よって形成された半導体装置用基板の上部に、少なくと
も単結晶シリコン層を形成し、当該単結晶シリコン層を
母材として半導体素子を形成する半導体装置の製造方法
が有用なことは云うまでもない。この場合、ＳｉＧｅ仮
想基板の歪緩和ＳｉＧｅ層上部にＳｉ層を形成する工程
と、ゲ−ト絶縁膜およびゲ−ト電極を形成する工程と、
ソ−スドレイン領域を形成する工程と、配線を形成する
工程などが実施されるが、これらの工程は通例の方法で
十分である。又、半導体集積回路装置を具体的に構成す
る場合、前記ＳｉＧｅ層を溶融する工程の前に、前記単
結晶Ｓｉ層と前記ＳｉＧｅ層の積層体の主面内を所望領
域に画定してから、これ以降の半導体装置の製造を行う
のが好都合である。
よって形成された半導体装置用基板の上部に、少なくと
も単結晶シリコン層を形成し、当該単結晶シリコン層を
母材として半導体素子を形成する半導体装置の製造方法
が有用なことは云うまでもない。この場合、ＳｉＧｅ仮
想基板の歪緩和ＳｉＧｅ層上部にＳｉ層を形成する工程
と、ゲ−ト絶縁膜およびゲ−ト電極を形成する工程と、
ソ−スドレイン領域を形成する工程と、配線を形成する
工程などが実施されるが、これらの工程は通例の方法で
十分である。又、半導体集積回路装置を具体的に構成す
る場合、前記ＳｉＧｅ層を溶融する工程の前に、前記単
結晶Ｓｉ層と前記ＳｉＧｅ層の積層体の主面内を所望領
域に画定してから、これ以降の半導体装置の製造を行う
のが好都合である。
【００１４】
【発明の実施の形態】具体的な実施の形態を例示するに
先立って、本願発明の原理等を詳細に説明する。
先立って、本願発明の原理等を詳細に説明する。
【００１５】発明者らはＳＯＩ層上に形成されたＳｉＧ
ｅ層の歪緩和過程を詳細に検討した結果、以下に示す手
段が歪緩和をし、低欠陥で平坦な絶縁層上ＳｉＧｅ半導
体基板の製造に重要であることを見いだした。尚、通
例、ＳＯＩ基板は、シリコン基板上にシリコン酸化膜を
介して単結晶シリコン層が形成されている。本願発明
は、この単結晶シリコン層上にＳｉＧｅ層を形成した半
導体基板の製造に関するものである。
ｅ層の歪緩和過程を詳細に検討した結果、以下に示す手
段が歪緩和をし、低欠陥で平坦な絶縁層上ＳｉＧｅ半導
体基板の製造に重要であることを見いだした。尚、通
例、ＳＯＩ基板は、シリコン基板上にシリコン酸化膜を
介して単結晶シリコン層が形成されている。本願発明
は、この単結晶シリコン層上にＳｉＧｅ層を形成した半
導体基板の製造に関するものである。
【００１６】本願発明の要点の第１は、ＳｉＧｅ層を熱
処理にて溶融を行う際に、はじめのＳｉＧｅ層のＧｅ含
有率により決まる固相線以上に温度を設定することによ
り、ＳｉＧｅ層を部分溶融状態にし、ここから絶縁層上
Ｓｉ層にＧｅを拡散させて行くことである。このことに
よって、歪緩和をし、低欠陥で平坦な絶縁層上に形成さ
れたＳｉＧｅ半導体基板の製造を可能とする。
処理にて溶融を行う際に、はじめのＳｉＧｅ層のＧｅ含
有率により決まる固相線以上に温度を設定することによ
り、ＳｉＧｅ層を部分溶融状態にし、ここから絶縁層上
Ｓｉ層にＧｅを拡散させて行くことである。このことに
よって、歪緩和をし、低欠陥で平坦な絶縁層上に形成さ
れたＳｉＧｅ半導体基板の製造を可能とする。
【００１７】その第２は、前記ＳｉＧｅ層を熱処理する
に当って、当該ＳｉＧｅ層の上部を絶縁膜で被覆するこ
とによりＧｅ蒸発を防止し、より高温での熱処理を可能
にし、より十分に歪緩和をし、低欠陥で平坦な絶縁層上
に形成されたＳｉＧｅ半導体基板の製造を可能とする。
に当って、当該ＳｉＧｅ層の上部を絶縁膜で被覆するこ
とによりＧｅ蒸発を防止し、より高温での熱処理を可能
にし、より十分に歪緩和をし、低欠陥で平坦な絶縁層上
に形成されたＳｉＧｅ半導体基板の製造を可能とする。
【００１８】上記原理を図１を用いて説明する。図１は
ＳｉＧｅ系の状態図である。図の横軸はＳｉＧｅのＧｅ
含有率、縦軸は温度である。図中に２本ある曲線のう
ち、上の曲線を液相線といい、これより高温側では完全
に溶融し液体状態である。下の曲線を固相線といい、こ
れより低温側では固体状態である。２本の曲線に挟まれ
た領域では部分溶融状態になっている。
ＳｉＧｅ系の状態図である。図の横軸はＳｉＧｅのＧｅ
含有率、縦軸は温度である。図中に２本ある曲線のう
ち、上の曲線を液相線といい、これより高温側では完全
に溶融し液体状態である。下の曲線を固相線といい、こ
れより低温側では固体状態である。２本の曲線に挟まれ
た領域では部分溶融状態になっている。
【００１９】厚さ５０ｎｍのＳＯＩ層（埋込み酸化膜上
のシリコン）に、厚さ５０ｎｍでＧｅ含有率６０％のＳ
ｉＧｅ層を積層して熱処理する場合を例にとり説明す
る。ＳＯＩ層と前記ＳｉＧｅ層の両層が完全に混合した
場合には、厚さ１００ｎｍでＧｅ含有率３０％のＳｉＧ
ｅ層ができる。この積層膜を１２００℃で熱処理する場
合、初期状態ではＳｉＧｅ層のＧｅ含有率は６０％であ
るため、図に○（始め）で示したごとく部分溶融状態に
ある。同じ温度で熱処理を続けた場合、Ｇｅが拡散して
ＳｉＧｅ層のＧｅ含有率が低下するに従い、図の矢印の
ごとく推移して、最終状態では固相線の下側に入る。即
ち、層は固化する。この時、重要な事は、熱処理工程の
全てにわたって絶縁層に接したＳＯＩ層の下部は溶融す
ることが無いという点である。ＳＯＩ層の上部のシリコ
ン層にＧｅが拡散してＳｉＧｅ層になっても、絶縁層に
接したＳＯＩ層の下部は溶融することが無いことが肝要
である。このため、上層のＳｉＧｅ層が固化する際に、
下部の結晶層から液層エピタキシャル成長により単結晶
が形成されることになる。熱処理温度が高すぎた場合、
すなわちＧｅが完全に拡散した後でも、固相線より上に
ある場合には絶縁層上部のＳｉＧｅ層は全て溶融してし
まうために、熱処理終了後の降温過程において固化する
ことになる。このとき、絶縁層は非晶質であるために多
結晶のＳｉＧｅ層が形成されることになる。従って、結
晶性の良い単結晶ＳｉＧｅ層を成長させるためには、熱
処理初期状態においてＳｉＧｅ層が溶融し、熱処理終了
状態においてＳｉＧｅ層が固化するような温度条件にす
ることが最良であることがわかる。この場合、熱処理過
程全体に渡って温度を一定にする必要は必ずしも無く、
最初に溶融、最後に固化という条件が満たされさえすれ
ばよい。尚、本願発明は、このように前述した従来技術
の第４の方法とは、結晶成長に関する根本思想が異なる
ことが明らかである。
のシリコン）に、厚さ５０ｎｍでＧｅ含有率６０％のＳ
ｉＧｅ層を積層して熱処理する場合を例にとり説明す
る。ＳＯＩ層と前記ＳｉＧｅ層の両層が完全に混合した
場合には、厚さ１００ｎｍでＧｅ含有率３０％のＳｉＧ
ｅ層ができる。この積層膜を１２００℃で熱処理する場
合、初期状態ではＳｉＧｅ層のＧｅ含有率は６０％であ
るため、図に○（始め）で示したごとく部分溶融状態に
ある。同じ温度で熱処理を続けた場合、Ｇｅが拡散して
ＳｉＧｅ層のＧｅ含有率が低下するに従い、図の矢印の
ごとく推移して、最終状態では固相線の下側に入る。即
ち、層は固化する。この時、重要な事は、熱処理工程の
全てにわたって絶縁層に接したＳＯＩ層の下部は溶融す
ることが無いという点である。ＳＯＩ層の上部のシリコ
ン層にＧｅが拡散してＳｉＧｅ層になっても、絶縁層に
接したＳＯＩ層の下部は溶融することが無いことが肝要
である。このため、上層のＳｉＧｅ層が固化する際に、
下部の結晶層から液層エピタキシャル成長により単結晶
が形成されることになる。熱処理温度が高すぎた場合、
すなわちＧｅが完全に拡散した後でも、固相線より上に
ある場合には絶縁層上部のＳｉＧｅ層は全て溶融してし
まうために、熱処理終了後の降温過程において固化する
ことになる。このとき、絶縁層は非晶質であるために多
結晶のＳｉＧｅ層が形成されることになる。従って、結
晶性の良い単結晶ＳｉＧｅ層を成長させるためには、熱
処理初期状態においてＳｉＧｅ層が溶融し、熱処理終了
状態においてＳｉＧｅ層が固化するような温度条件にす
ることが最良であることがわかる。この場合、熱処理過
程全体に渡って温度を一定にする必要は必ずしも無く、
最初に溶融、最後に固化という条件が満たされさえすれ
ばよい。尚、本願発明は、このように前述した従来技術
の第４の方法とは、結晶成長に関する根本思想が異なる
ことが明らかである。
【００２０】上記条件により設定された高温状態で熱処
理を行った場合、溶融状態からの析出という過程をとる
ために、結晶欠陥が生じる可能性がきわめて小さくな
る。これはＳｉや化合物半導体結晶の例を考えれば明ら
かなように、高品質の結晶というものが必ず液層からの
析出、すなわち単結晶引き上げないしは液層エピタキシ
ャル成長によっている。このように、本願発明の手法が
高品質ＳｉＧｅ結晶を成長するうえで特に優れた方法で
あることがわかる。特にＳｉＧｅの場合、単結晶引き上
げを行おうとすると溶融帯の移動に伴う偏析現象のため
に結晶中のＧｅ含有量が不均一になる問題点がある。し
かし、本手法の場合は絶縁層に囲まれた空間において溶
融−固化の過程を取り、この閉じられた空間においてＧ
ｅの総量が保存されるために熱処理に伴ってＧｅ含有量
は均一化されることになる。このため、結晶引き上げと
比べても優れた、ＳｉＧｅ系としては唯一の高品質結晶
成長方法といえる。
理を行った場合、溶融状態からの析出という過程をとる
ために、結晶欠陥が生じる可能性がきわめて小さくな
る。これはＳｉや化合物半導体結晶の例を考えれば明ら
かなように、高品質の結晶というものが必ず液層からの
析出、すなわち単結晶引き上げないしは液層エピタキシ
ャル成長によっている。このように、本願発明の手法が
高品質ＳｉＧｅ結晶を成長するうえで特に優れた方法で
あることがわかる。特にＳｉＧｅの場合、単結晶引き上
げを行おうとすると溶融帯の移動に伴う偏析現象のため
に結晶中のＧｅ含有量が不均一になる問題点がある。し
かし、本手法の場合は絶縁層に囲まれた空間において溶
融−固化の過程を取り、この閉じられた空間においてＧ
ｅの総量が保存されるために熱処理に伴ってＧｅ含有量
は均一化されることになる。このため、結晶引き上げと
比べても優れた、ＳｉＧｅ系としては唯一の高品質結晶
成長方法といえる。
【００２１】更には、高温熱処理であるために、ＳｉＧ
ｅ層とこれと接する絶縁層の間で原子がよくスリップす
ることにより転位を生ずることなく効果的にＳｉＧｅ層
の歪を緩和させることが出来る。
ｅ層とこれと接する絶縁層の間で原子がよくスリップす
ることにより転位を生ずることなく効果的にＳｉＧｅ層
の歪を緩和させることが出来る。
【００２２】次に、半導体基板の製造工程を順を追って
説明する。まず、ＳＯＩ基板を用意する。ＳＯＩ基板の
製法は特に問わず、張り合わせ法でも、ＳＩＭＯＸ法
（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ
ＯＸｙｇｅｎ：酸素イオン分離法）によるものでも良
い。ＳＯＩ基板のＳＯＩ層（埋め込み絶縁膜上の単結晶
Ｓｉ層）の厚みは任意であるが、５ｎｍ以上２００ｎｍ
以下が適当である。なぜなら、５ｎｍ以下では膜厚制御
が困難であることと、上部にＳｉＧｅ層を成長する際の
クリ−ニング熱処理過程においてＳＯＩ層にボイドが生
じるなどの問題があるためである。又、２００ｎｍを超
えて厚い場合、熱処理（Ｇｅ拡散）後に十分なＧｅ比率
のＳｉＧｅ層を形成するためには、始めに形成するＳｉ
Ｇｅ層の膜厚あるいはＧｅ含有率を高くする必要がある
ため、不利である。実際に製造する電界効果型半導体素
子で必要となる絶縁膜上半導体層の厚みもたかだか５０
０ｎｍ程度であるため、ＳｉＧｅ層をこれ以上厚くする
意味は特にない。従って、ＳＯＩ層上に堆積するＳｉＧ
ｅ層の厚みも５ｎｍ以上５００ｎｍ以下にすることが望
ましい。このように、ＳｉＧｅ層は、この層に形成する
半導体装置の要求に応じて設定すれば良い。
説明する。まず、ＳＯＩ基板を用意する。ＳＯＩ基板の
製法は特に問わず、張り合わせ法でも、ＳＩＭＯＸ法
（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ
ＯＸｙｇｅｎ：酸素イオン分離法）によるものでも良
い。ＳＯＩ基板のＳＯＩ層（埋め込み絶縁膜上の単結晶
Ｓｉ層）の厚みは任意であるが、５ｎｍ以上２００ｎｍ
以下が適当である。なぜなら、５ｎｍ以下では膜厚制御
が困難であることと、上部にＳｉＧｅ層を成長する際の
クリ−ニング熱処理過程においてＳＯＩ層にボイドが生
じるなどの問題があるためである。又、２００ｎｍを超
えて厚い場合、熱処理（Ｇｅ拡散）後に十分なＧｅ比率
のＳｉＧｅ層を形成するためには、始めに形成するＳｉ
Ｇｅ層の膜厚あるいはＧｅ含有率を高くする必要がある
ため、不利である。実際に製造する電界効果型半導体素
子で必要となる絶縁膜上半導体層の厚みもたかだか５０
０ｎｍ程度であるため、ＳｉＧｅ層をこれ以上厚くする
意味は特にない。従って、ＳＯＩ層上に堆積するＳｉＧ
ｅ層の厚みも５ｎｍ以上５００ｎｍ以下にすることが望
ましい。このように、ＳｉＧｅ層は、この層に形成する
半導体装置の要求に応じて設定すれば良い。
【００２３】ＳＯＩ基板は、通常のＳｉＯ2が埋め込ま
れた基板以外にも、絶縁層として空隙を設けた所謂ＳＯ
Ｎ（Ｓｉlｉｃｏｎ ｏｎ Ｎｏｔｈｉｎｇ）基板を用
いることも可能である。但し、この場合には、ＳｉＧｅ
層との拡散熱処理以前の工程において、空隙内部表面を
熱酸化する工程を加えて空隙内へのＧｅ蒸発を防止する
ことが望ましい。
れた基板以外にも、絶縁層として空隙を設けた所謂ＳＯ
Ｎ（Ｓｉlｉｃｏｎ ｏｎ Ｎｏｔｈｉｎｇ）基板を用
いることも可能である。但し、この場合には、ＳｉＧｅ
層との拡散熱処理以前の工程において、空隙内部表面を
熱酸化する工程を加えて空隙内へのＧｅ蒸発を防止する
ことが望ましい。
【００２４】ＳＯＩ基板上にＳｉＧｅ層を堆積する工程
は、低圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）などの通常ＳｉＧｅ膜成長に用いる
方法を用いることが出来る。特に方法は問わない。Ｓｉ
Ｇｅ層の表面は、化学的安定性がＳｉに比べて乏しいた
め、ＳｉＧｅ膜成長に連続してＳｉ膜を成長させること
が望ましい。こうして成長したＳｉ膜は熱酸化すること
により前記のＧｅ蒸発防止用絶縁膜として作用させるこ
とが出来る。但し、この工程において酸化させるのは表
面のＳｉにとどめ、内部のＳｉＧｅ層にまで達しないよ
うにする方が欠陥密度を低減させるためには望ましい。
又、Ｓｉ酸化膜の代わりに、あるいはこれに加えてＳｉ
窒化膜を前記絶縁膜として用いることも拡散防止効果に
優れるため好ましい。更に、熱酸化工程を経ずにＳｉ膜
上ないしはＳｉＧｅ層上に直接、ＣＶＤ法などによって
ＳｉＯ2やＳｉＮなどの絶縁膜を堆積させても構わな
い。
は、低圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）などの通常ＳｉＧｅ膜成長に用いる
方法を用いることが出来る。特に方法は問わない。Ｓｉ
Ｇｅ層の表面は、化学的安定性がＳｉに比べて乏しいた
め、ＳｉＧｅ膜成長に連続してＳｉ膜を成長させること
が望ましい。こうして成長したＳｉ膜は熱酸化すること
により前記のＧｅ蒸発防止用絶縁膜として作用させるこ
とが出来る。但し、この工程において酸化させるのは表
面のＳｉにとどめ、内部のＳｉＧｅ層にまで達しないよ
うにする方が欠陥密度を低減させるためには望ましい。
又、Ｓｉ酸化膜の代わりに、あるいはこれに加えてＳｉ
窒化膜を前記絶縁膜として用いることも拡散防止効果に
優れるため好ましい。更に、熱酸化工程を経ずにＳｉ膜
上ないしはＳｉＧｅ層上に直接、ＣＶＤ法などによって
ＳｉＯ2やＳｉＮなどの絶縁膜を堆積させても構わな
い。
【００２５】上記ＳＯＩ基板上へのＳｉＧｅ層の形成工
程において、形成方法、ＳｉＧｅ層の厚みやＧｅの含有
量によっては内部歪が増大するために表面平坦性が悪化
したり転移が生じる場合がある。このような場合には、
上記層の形成を結晶層でなく非晶質層を形成する条件に
より行い、しかる後に、結晶化処理をおこなってやれ
ば、表面平坦性が維持されるため好ましい。非晶質層の
形成を通常のＣＶＤ法によって行う場合、成長温度を低
下させれば良いが、このために成長速度が著しく低下す
る場合がある。このような場合にはプラズマ励起や光励
起により原料ガスを効率的に分解する手法を用いてやれ
ばよい。あるいは、ＳＯＩ基板表面を、わずかに酸化す
るあるいはごく薄くシリコン酸化膜等を堆積した状態で
ＳｉＧｅ層を形成してやれば、酸化あるいは被覆しない
場合に比べて成長温度を高くしても非晶質膜を堆積可能
になり、成長速度低下の問題を解決できる。この場合、
ＳＯＩ基板表面に被覆された層は後の熱処理過程におい
て拡散し、ＳｉＧｅ層の結晶性に与える影響を軽微にす
ることが出来る。
程において、形成方法、ＳｉＧｅ層の厚みやＧｅの含有
量によっては内部歪が増大するために表面平坦性が悪化
したり転移が生じる場合がある。このような場合には、
上記層の形成を結晶層でなく非晶質層を形成する条件に
より行い、しかる後に、結晶化処理をおこなってやれ
ば、表面平坦性が維持されるため好ましい。非晶質層の
形成を通常のＣＶＤ法によって行う場合、成長温度を低
下させれば良いが、このために成長速度が著しく低下す
る場合がある。このような場合にはプラズマ励起や光励
起により原料ガスを効率的に分解する手法を用いてやれ
ばよい。あるいは、ＳＯＩ基板表面を、わずかに酸化す
るあるいはごく薄くシリコン酸化膜等を堆積した状態で
ＳｉＧｅ層を形成してやれば、酸化あるいは被覆しない
場合に比べて成長温度を高くしても非晶質膜を堆積可能
になり、成長速度低下の問題を解決できる。この場合、
ＳＯＩ基板表面に被覆された層は後の熱処理過程におい
て拡散し、ＳｉＧｅ層の結晶性に与える影響を軽微にす
ることが出来る。
【００２６】ＳＯＩ基板上にＳｉＧｅ層およびこれを被
覆する層を形成した後に、熱処理工程にはいるが、その
工程以前にＳＯＩ基板の絶縁層上に積層された各層に溝
を形成するなどして領域を分断してやることもできる。
この種の歪緩和ＳｉＧｅ仮想基板には、電界効果トラン
ジスタ等の半導体装置が形成されるのが通常であるが、
こうした素子をもちいて集積回路を製造する場合には素
子を分離するために素子分離領域を設けて半導体膜の活
性領域を分断する場合が多い。この工程をここにて行う
ことが可能である。例えば上記の如く、基板の主面上か
らＳＯＩ基板の絶縁層に達するまで溝を掘り、さらに溝
を絶縁物で埋め込むことによりなされる。このようにす
ると、ＳＯＩ層とＳｉＧｅ層およびこれを被覆する層は
上記溝で囲まれた領域まで狭められたことになり、ウェ
ハ−全面を覆っている場合に比べてより容易に歪緩和を
行わせることが出来るし、ウェハ−全面に歪が印加され
ることによるウェハ−そりの問題も解消し、更には、素
子分離領域に埋め込まれた絶縁物などによる、新たな応
力発生の問題もその後の工程の高温熱処理によって解消
される、といった数々の利点を生ずることになる。
覆する層を形成した後に、熱処理工程にはいるが、その
工程以前にＳＯＩ基板の絶縁層上に積層された各層に溝
を形成するなどして領域を分断してやることもできる。
この種の歪緩和ＳｉＧｅ仮想基板には、電界効果トラン
ジスタ等の半導体装置が形成されるのが通常であるが、
こうした素子をもちいて集積回路を製造する場合には素
子を分離するために素子分離領域を設けて半導体膜の活
性領域を分断する場合が多い。この工程をここにて行う
ことが可能である。例えば上記の如く、基板の主面上か
らＳＯＩ基板の絶縁層に達するまで溝を掘り、さらに溝
を絶縁物で埋め込むことによりなされる。このようにす
ると、ＳＯＩ層とＳｉＧｅ層およびこれを被覆する層は
上記溝で囲まれた領域まで狭められたことになり、ウェ
ハ−全面を覆っている場合に比べてより容易に歪緩和を
行わせることが出来るし、ウェハ−全面に歪が印加され
ることによるウェハ−そりの問題も解消し、更には、素
子分離領域に埋め込まれた絶縁物などによる、新たな応
力発生の問題もその後の工程の高温熱処理によって解消
される、といった数々の利点を生ずることになる。
【００２７】次に、上記積層膜および基板を熱処理する
が、この条件は前述した如く、ＳｉＧｅ層を最初に溶融
し熱処理終了時に固化するような条件によって行うこと
が望ましい。熱処理を行う雰囲気については、酸素を１
０％以下含む雰囲気あるいは不活性雰囲気において行う
ことが望ましい。なぜなら、熱処理過程を酸素の多い雰
囲気下で行った場合、表面からＳｉないしはＳｉＧｅの
酸化が進行する可能性がある。酸化がＳｉＧｅ層にまで
達した場合、ＳｉＧｅ層のうちＳｉのみが選択的に酸化
されるという現象が起こり、界面付近のＧｅ濃度が上昇
することになりＳｉＧｅ層内のＧｅ含有率がなかなか均
一にならないのに加えて、酸化にともなう点欠陥が多量
に発生して結晶品質を低下させる。雰囲気中の酸素含有
率を１０％以下にしてやれば、上記の問題は解消され
る。
が、この条件は前述した如く、ＳｉＧｅ層を最初に溶融
し熱処理終了時に固化するような条件によって行うこと
が望ましい。熱処理を行う雰囲気については、酸素を１
０％以下含む雰囲気あるいは不活性雰囲気において行う
ことが望ましい。なぜなら、熱処理過程を酸素の多い雰
囲気下で行った場合、表面からＳｉないしはＳｉＧｅの
酸化が進行する可能性がある。酸化がＳｉＧｅ層にまで
達した場合、ＳｉＧｅ層のうちＳｉのみが選択的に酸化
されるという現象が起こり、界面付近のＧｅ濃度が上昇
することになりＳｉＧｅ層内のＧｅ含有率がなかなか均
一にならないのに加えて、酸化にともなう点欠陥が多量
に発生して結晶品質を低下させる。雰囲気中の酸素含有
率を１０％以下にしてやれば、上記の問題は解消され
る。
【００２８】上記の如く、領域を分断してから熱処理を
行う場合には、これまで述べてきたことに関わらず、必
ずしも熱処理温度をＳｉＧｅを部分溶融状態に至らせる
温度まで上昇しなくてもよい。つまり歪緩和を行う領域
が狭いことにより欠陥が素子分離領域に向かって抜けや
すいことが幸いして品質の良いＳｉＧｅ膜を得ることが
可能である。勿論、Ｇｅを拡散させるための十分な温度
と時間が必要なことはいうまでもなく、また、溶融状態
に至らせることがより望ましいことを否定するものでも
ない。
行う場合には、これまで述べてきたことに関わらず、必
ずしも熱処理温度をＳｉＧｅを部分溶融状態に至らせる
温度まで上昇しなくてもよい。つまり歪緩和を行う領域
が狭いことにより欠陥が素子分離領域に向かって抜けや
すいことが幸いして品質の良いＳｉＧｅ膜を得ることが
可能である。勿論、Ｇｅを拡散させるための十分な温度
と時間が必要なことはいうまでもなく、また、溶融状態
に至らせることがより望ましいことを否定するものでも
ない。
【００２９】又、上記の利点にも関わらず、前記絶縁膜
を形成する工程の後に、直ちに拡散熱処理を行い、必要
に応じて上部絶縁膜等の除去とＳｉ層等のエピタキシャ
ル成長を行い、歪Ｓｉ半導体装置用ＳｉＧｅ仮想基板を
得、これに素子分離工程等を経て半導体装置を製造して
も勿論構わない。
を形成する工程の後に、直ちに拡散熱処理を行い、必要
に応じて上部絶縁膜等の除去とＳｉ層等のエピタキシャ
ル成長を行い、歪Ｓｉ半導体装置用ＳｉＧｅ仮想基板を
得、これに素子分離工程等を経て半導体装置を製造して
も勿論構わない。
【００３０】歪緩和熱処理を行った後の基板は、もとも
とのＳＯＩ基板の埋込絶縁層の上部にＳｉＧｅ層、さら
に上部に絶縁層等が積層されており、場合によっては、
周辺を素子分離領域が囲んだ構造となっている。この状
態から、ＳｉＧｅ上部の層をエッチング等により除去す
ると表面に歪緩和ＳｉＧｅ層が露出する。この上にＳｉ
層をエピタキシャル成長させると、Ｓｉ層は歪緩和Ｓｉ
Ｇｅ層のＧｅ含有量に応じて面内に引っ張り歪を受ける
ことになる。歪Ｓｉをチャネルとした電界効果トランジ
スタを形成する場合を考慮すると、歪の量として１％程
度以上あると性能向上率が大きくなり、しかも歪の偏差
による性能向上率の影響が小さくなるため望ましい。こ
の程度の歪を与えるためには歪緩和ＳｉＧｅ層のＧｅ含
有率は３０％程度以上あれば良い。
とのＳＯＩ基板の埋込絶縁層の上部にＳｉＧｅ層、さら
に上部に絶縁層等が積層されており、場合によっては、
周辺を素子分離領域が囲んだ構造となっている。この状
態から、ＳｉＧｅ上部の層をエッチング等により除去す
ると表面に歪緩和ＳｉＧｅ層が露出する。この上にＳｉ
層をエピタキシャル成長させると、Ｓｉ層は歪緩和Ｓｉ
Ｇｅ層のＧｅ含有量に応じて面内に引っ張り歪を受ける
ことになる。歪Ｓｉをチャネルとした電界効果トランジ
スタを形成する場合を考慮すると、歪の量として１％程
度以上あると性能向上率が大きくなり、しかも歪の偏差
による性能向上率の影響が小さくなるため望ましい。こ
の程度の歪を与えるためには歪緩和ＳｉＧｅ層のＧｅ含
有率は３０％程度以上あれば良い。
【００３１】ＳＯＩ基板のＳＯＩ層の膜厚に偏差がある
と、ＳｉＧｅ層との相互拡散により全体のＧｅ含有率が
決定するという本手法の特徴のためにＧｅ含有率にも偏
差が生じる。ＳＯＩ層の膜厚偏差が現在の技術水準であ
る５％程度ある場合、ＳｉＧｅ層の厚みがＳＯＩ層の同
程度としたときでもＧｅ含有率の偏差は５％を下回るこ
とができて、上記３０％程度以上のＧｅ含有量の範囲に
しておけばこの偏差は電界効果トランジスタの性能偏差
にほとんど影響を与えなくなる。但し、ＳＯＩ層の膜厚
偏差は絶えざる改良が続いており、膜厚偏差の低減に従
ってＧｅ含有率の条件も緩和される。
と、ＳｉＧｅ層との相互拡散により全体のＧｅ含有率が
決定するという本手法の特徴のためにＧｅ含有率にも偏
差が生じる。ＳＯＩ層の膜厚偏差が現在の技術水準であ
る５％程度ある場合、ＳｉＧｅ層の厚みがＳＯＩ層の同
程度としたときでもＧｅ含有率の偏差は５％を下回るこ
とができて、上記３０％程度以上のＧｅ含有量の範囲に
しておけばこの偏差は電界効果トランジスタの性能偏差
にほとんど影響を与えなくなる。但し、ＳＯＩ層の膜厚
偏差は絶えざる改良が続いており、膜厚偏差の低減に従
ってＧｅ含有率の条件も緩和される。
【００３２】歪Ｓｉ層の膜厚は、歪Ｓｉ層自体に転位が
生じて歪緩和を起こさないために、上記歪量に対して概
ね５０ｎｍ以下にすることが望ましい。又、あまり薄く
なると絶縁層による散乱の影響を受けて特性が悪化する
懸念があるために５ｎｍ以上にすることが望ましい。
又、この工程においては、あくまでもプロセスにおける
ＳｉＧｅ層の保護のためにＳｉ層を上記膜厚限定範囲に
関わらず積層しておき、チャネルとなる歪Ｓｉ層は後の
工程で積層させることも勿論可能である。この場合、保
護層としてはＳｉ層に限定されるものではない。
生じて歪緩和を起こさないために、上記歪量に対して概
ね５０ｎｍ以下にすることが望ましい。又、あまり薄く
なると絶縁層による散乱の影響を受けて特性が悪化する
懸念があるために５ｎｍ以上にすることが望ましい。
又、この工程においては、あくまでもプロセスにおける
ＳｉＧｅ層の保護のためにＳｉ層を上記膜厚限定範囲に
関わらず積層しておき、チャネルとなる歪Ｓｉ層は後の
工程で積層させることも勿論可能である。この場合、保
護層としてはＳｉ層に限定されるものではない。
【００３３】以上の工程によって得られたＳｉＧｅ仮想
基板は、このままで半導体装置用の基板として供するこ
とができる。
基板は、このままで半導体装置用の基板として供するこ
とができる。
【００３４】更に、この基板を用いて電界効果型半導体
装置を製造する事が出来る。未だ素子分離領域が形成さ
れていない基板については、新たに素子分離領域の形成
工程を行う。基本的に従来のＳＯＩ基板と変わらないた
め、埋込絶縁層に達するような溝を掘り、必要に応じて
絶縁膜を埋め込む素子分離方法をとることが望ましい。
すでに素子分離領域が形成されている基板については当
然この工程は省略される。
装置を製造する事が出来る。未だ素子分離領域が形成さ
れていない基板については、新たに素子分離領域の形成
工程を行う。基本的に従来のＳＯＩ基板と変わらないた
め、埋込絶縁層に達するような溝を掘り、必要に応じて
絶縁膜を埋め込む素子分離方法をとることが望ましい。
すでに素子分離領域が形成されている基板については当
然この工程は省略される。
【００３５】次にウェル層形成用、パンチスル−防止用
等のイオン注入処理と活性化熱処理を行う。さらに前記
ＳｉＧｅ仮想基板にチャネル用の歪Ｓｉ層が形成されて
いない場合には、必要に応じて上部保護層を剥離した後
に、歪Ｓｉ層をエピタキシャル成長する。この際、素子
分離絶縁上までＳｉ層が成長しないような選択エピタキ
シャル成長法を用いることが望ましい。
等のイオン注入処理と活性化熱処理を行う。さらに前記
ＳｉＧｅ仮想基板にチャネル用の歪Ｓｉ層が形成されて
いない場合には、必要に応じて上部保護層を剥離した後
に、歪Ｓｉ層をエピタキシャル成長する。この際、素子
分離絶縁上までＳｉ層が成長しないような選択エピタキ
シャル成長法を用いることが望ましい。
【００３６】以後、しきい値電圧調整用のイオン注入・
活性化処理、ゲ−ト酸化膜形成、ゲ−ト電極膜形成、ゲ
−ト加工、パンチスル−防止、ソ−スドレインエクステ
ンション領域用、ソ−スドレイン用等の各種イオン注入
と活性化熱処理、層間絶縁膜形成、配線形成等の工程を
経由して電界効果型半導体装置の製造が完了する。これ
らの工程の種類および順序はこれに限定されるものでは
なく、本発明により得られた基板上に半導体装置を形成
できるものではどのようなものでも構わず、それによっ
て本発明の効果を享受することが可能になる。 ＜本願発明と公知技術との比較＞次に、前述した従来技
術と本願発明とを比較検討する。尚、この項において引
用される第１の技術より第４の技術などは、前述の従来
の技術の欄に示した諸技術である。
活性化処理、ゲ−ト酸化膜形成、ゲ−ト電極膜形成、ゲ
−ト加工、パンチスル−防止、ソ−スドレインエクステ
ンション領域用、ソ−スドレイン用等の各種イオン注入
と活性化熱処理、層間絶縁膜形成、配線形成等の工程を
経由して電界効果型半導体装置の製造が完了する。これ
らの工程の種類および順序はこれに限定されるものでは
なく、本発明により得られた基板上に半導体装置を形成
できるものではどのようなものでも構わず、それによっ
て本発明の効果を享受することが可能になる。 ＜本願発明と公知技術との比較＞次に、前述した従来技
術と本願発明とを比較検討する。尚、この項において引
用される第１の技術より第４の技術などは、前述の従来
の技術の欄に示した諸技術である。
【００３７】前述の第１の技術であるＳｉ基板上にＳｉ
Ｇｅ層を形成した場合、第２の技術であるＳＯＩ基板上
にＳｉＧｅ層を形成した場合には、次のような難点があ
る。即ち、格子不整合の緩和の為に、ＳｉＧｅ混晶膜に
転位を入れることになる。この為、ＳｉＧｅ混晶膜表面
の平坦性を著しく悪化させる結果に陥り、更に、貫通転
位密度も１００,０００毎平方センチメ−トル以下にす
ることが極めて難しい。このように平坦性が悪化し、欠
陥の多い表面に歪Ｓｉ層を成長してＭＯＳＦＥＴを作製
しても、キャリアの散乱が増大するために歪による移動
度増大の効果が相殺されてしまうし、高性能素子製造に
必須な微細なリソグラフィ−にも悪影響を与えてしま
う。又、欠陥密度が高いためにデバイスの歩留まりも向
上しない。
Ｇｅ層を形成した場合、第２の技術であるＳＯＩ基板上
にＳｉＧｅ層を形成した場合には、次のような難点があ
る。即ち、格子不整合の緩和の為に、ＳｉＧｅ混晶膜に
転位を入れることになる。この為、ＳｉＧｅ混晶膜表面
の平坦性を著しく悪化させる結果に陥り、更に、貫通転
位密度も１００,０００毎平方センチメ−トル以下にす
ることが極めて難しい。このように平坦性が悪化し、欠
陥の多い表面に歪Ｓｉ層を成長してＭＯＳＦＥＴを作製
しても、キャリアの散乱が増大するために歪による移動
度増大の効果が相殺されてしまうし、高性能素子製造に
必須な微細なリソグラフィ−にも悪影響を与えてしま
う。又、欠陥密度が高いためにデバイスの歩留まりも向
上しない。
【００３８】上述の第３の技術では、熱処理温度を１０
５０℃まで高めることにより、歪緩和を促進させ、かつ
貫通転位密度もある程度減少させたとされている。しか
しながら、表面がＳｉＧｅ層であるために、熱処理中に
Ｇｅが蒸発する懸念がありこれ以上の熱処理温度の上昇
は不可能であり、従って転位密度のさらなる低下は不可
能であった。さらに、表面のＳｉＧｅ層が歪緩和に伴っ
てうねりを生ずるために平坦性の向上も困難であった。
５０℃まで高めることにより、歪緩和を促進させ、かつ
貫通転位密度もある程度減少させたとされている。しか
しながら、表面がＳｉＧｅ層であるために、熱処理中に
Ｇｅが蒸発する懸念がありこれ以上の熱処理温度の上昇
は不可能であり、従って転位密度のさらなる低下は不可
能であった。さらに、表面のＳｉＧｅ層が歪緩和に伴っ
てうねりを生ずるために平坦性の向上も困難であった。
【００３９】又、第３の技術の場合は、ＳｉＧｅ層に酸
素イオンを注入しアニ−ルすることにより埋め込み絶縁
層を形成している。従って、このアニ−ルには１４００
℃近い高温が必要であるので、ＳｉＧｅ層の溶融を防止
するためにＧｅの含有率を１０％以下にする必要があっ
た。歪による顕著な移動度増大を実現させるためには２
０−３０％程度のＧｅ含有率が必要となるために、この
方法では十分な性能向上が期待できない。更に、ＳｉＧ
ｅ層を酸化しつつ埋め込み絶縁層（シリコン酸化物）を
形成するために絶縁層近傍の点欠陥密度が高くなり埋め
込み絶縁層の耐圧が不十分になるという問題もあった。
素イオンを注入しアニ−ルすることにより埋め込み絶縁
層を形成している。従って、このアニ−ルには１４００
℃近い高温が必要であるので、ＳｉＧｅ層の溶融を防止
するためにＧｅの含有率を１０％以下にする必要があっ
た。歪による顕著な移動度増大を実現させるためには２
０−３０％程度のＧｅ含有率が必要となるために、この
方法では十分な性能向上が期待できない。更に、ＳｉＧ
ｅ層を酸化しつつ埋め込み絶縁層（シリコン酸化物）を
形成するために絶縁層近傍の点欠陥密度が高くなり埋め
込み絶縁層の耐圧が不十分になるという問題もあった。
【００４０】又、第４の技術においては、表面に絶縁層
を被覆した上で熱処理ないしは酸化を行っているため
に、前記ＳｉＧｅの蒸発の問題は生じない。しかし、熱
処理温度が不十分であるために十分に高品質なＳｉＧｅ
結晶を得ることは困難であった。更に詳しく説明すれ
ば、第４の方法の第４の実施形態にて開示されているこ
とは、ＳｉＧｅ中のＧｅの含有率が高くなるにつれてＳ
ｉＧｅ層が劣化することがある、あるいはＧｅが分離し
て溶けだしたりするために、Ｇｅ含有率の上昇に従って
熱処理温度を下げる必要性を説いている。しかし、本発
明者らの検討した結果によれば、第４の方法のようにＳ
ｉＧｅを溶融させない状態でＧｅの拡散および歪緩和処
理をさせても結晶性は不十分であり、欠陥密度を十分に
低減することは不可能であった。さらには、この例では
酸化状態での熱処理を行っているために、ＳｉＧｅ層の
酸化による新たな欠陥発生という難点も生ずる。
を被覆した上で熱処理ないしは酸化を行っているため
に、前記ＳｉＧｅの蒸発の問題は生じない。しかし、熱
処理温度が不十分であるために十分に高品質なＳｉＧｅ
結晶を得ることは困難であった。更に詳しく説明すれ
ば、第４の方法の第４の実施形態にて開示されているこ
とは、ＳｉＧｅ中のＧｅの含有率が高くなるにつれてＳ
ｉＧｅ層が劣化することがある、あるいはＧｅが分離し
て溶けだしたりするために、Ｇｅ含有率の上昇に従って
熱処理温度を下げる必要性を説いている。しかし、本発
明者らの検討した結果によれば、第４の方法のようにＳ
ｉＧｅを溶融させない状態でＧｅの拡散および歪緩和処
理をさせても結晶性は不十分であり、欠陥密度を十分に
低減することは不可能であった。さらには、この例では
酸化状態での熱処理を行っているために、ＳｉＧｅ層の
酸化による新たな欠陥発生という難点も生ずる。
【００４１】以下、具体例を挙げて本願発明を詳細に説
明する。 ＜実施の形態１＞本実施例において、実際にＳＯＩ基板
上にＳｉＧｅ仮想基板を形成してその優れた結晶性を検
証し、本発明の手法の妥当性を示す。本例では、平面基
板の製造、歪緩和、組成均一、平坦（歪Ｓｉ層上）、低
欠陥などについて詳細に説明がなされる。
明する。 ＜実施の形態１＞本実施例において、実際にＳＯＩ基板
上にＳｉＧｅ仮想基板を形成してその優れた結晶性を検
証し、本発明の手法の妥当性を示す。本例では、平面基
板の製造、歪緩和、組成均一、平坦（歪Ｓｉ層上）、低
欠陥などについて詳細に説明がなされる。
【００４２】図２を参照しつつ、手順を説明する。図２
は本例の基板を製造する工程順に示した基板の断面図で
ある。ＳＯＩ基板１を化学洗浄し、分子線エピタキシ装
置に導入した。ＳＯＩ基板は、ＳＯＩ層３の厚さが５０
ｎｍ、埋込絶縁層２が１００ｎｍの張り合わせＳＯＩ基
板である。尚、符号０はシリコン基体を示している。分
子線エピタキシ装置内では、超高真空状態において表面
清浄化を行い、１００ｎｍのＳｉＧｅ層４、続いて５０
ｎｍのＳｉ層５を堆積した。堆積温度は６００℃でエピ
タキシャル成長させた場合と、室温で非晶質膜を堆積し
て最後に６００℃に昇温して固相結晶化させる場合の両
方を行った。この状態が図２の（ａ）に示される。
は本例の基板を製造する工程順に示した基板の断面図で
ある。ＳＯＩ基板１を化学洗浄し、分子線エピタキシ装
置に導入した。ＳＯＩ基板は、ＳＯＩ層３の厚さが５０
ｎｍ、埋込絶縁層２が１００ｎｍの張り合わせＳＯＩ基
板である。尚、符号０はシリコン基体を示している。分
子線エピタキシ装置内では、超高真空状態において表面
清浄化を行い、１００ｎｍのＳｉＧｅ層４、続いて５０
ｎｍのＳｉ層５を堆積した。堆積温度は６００℃でエピ
タキシャル成長させた場合と、室温で非晶質膜を堆積し
て最後に６００℃に昇温して固相結晶化させる場合の両
方を行った。この状態が図２の（ａ）に示される。
【００４３】次に、この基板を取り出し、電気炉におい
て５０ｎｍの表面Ｓｉ層のうち数ｎｍ（５ａ）を残して
９００℃で湿式熱酸化した。この結果、表面には１００
ｎｍのＳｉＯ2層６が形成された（図２の（ｂ））。こ
うして、ＳｉＧｅ層上にＳｉ層及び絶縁層が形成され
る。更に、電気炉において窒素雰囲気、１０００℃−１
２００℃の温度範囲で２時間の熱処理を行った。この状
態で図２の（ｃ）の状態となる。
て５０ｎｍの表面Ｓｉ層のうち数ｎｍ（５ａ）を残して
９００℃で湿式熱酸化した。この結果、表面には１００
ｎｍのＳｉＯ2層６が形成された（図２の（ｂ））。こ
うして、ＳｉＧｅ層上にＳｉ層及び絶縁層が形成され
る。更に、電気炉において窒素雰囲気、１０００℃−１
２００℃の温度範囲で２時間の熱処理を行った。この状
態で図２の（ｃ）の状態となる。
【００４４】異なる温度で各々２時間の熱処理した代表
的試料のラマンスペクトルを図３に示す。図３は１００
ｎｍのＳｉ0.55Ｇｅ0.45を５０ｎｍのＳＯＩ層に積層し
たもので、Ｇｅ均一拡散後の出来上がりが１５０ｎｍの
Ｓｉ0.7Ｇｅ0.3、図４は１００ｎｍのＳｉ0.4Ｇｅ0.6を
５０ｎｍのＳＯＩ層に積層したもので、出来上がりが１
５０ｎｍのＳｉ0.6Ｇｅ0.4となるべき試料である。熱処
理温度は１２００、１１５０、１１００、１０００℃の
順に実線、点線、破線、一点鎖線でプロットしてある。
図の左側（低波数側）のピ−クがＳｉＧｅ層のＳｉ−Ｓ
ｉ振動に起因するピ−ク、右側が基板のＳｉのＳｉ−Ｓ
ｉ振動ピ−クである。
的試料のラマンスペクトルを図３に示す。図３は１００
ｎｍのＳｉ0.55Ｇｅ0.45を５０ｎｍのＳＯＩ層に積層し
たもので、Ｇｅ均一拡散後の出来上がりが１５０ｎｍの
Ｓｉ0.7Ｇｅ0.3、図４は１００ｎｍのＳｉ0.4Ｇｅ0.6を
５０ｎｍのＳＯＩ層に積層したもので、出来上がりが１
５０ｎｍのＳｉ0.6Ｇｅ0.4となるべき試料である。熱処
理温度は１２００、１１５０、１１００、１０００℃の
順に実線、点線、破線、一点鎖線でプロットしてある。
図の左側（低波数側）のピ−クがＳｉＧｅ層のＳｉ−Ｓ
ｉ振動に起因するピ−ク、右側が基板のＳｉのＳｉ−Ｓ
ｉ振動ピ−クである。
【００４５】図３のＳｉＧｅ層のピ−クに着目すると、
実線で示した１２００℃の試料が最も低波数側にピ−ク
があり強度も強い。ピ−ク位置は、丁度Ｇｅ濃度３０％
で、かつ完全に歪緩和している場合に相当する位置とな
っている。これより、１２００℃で熱処理することによ
ってＳｉＧｅ層とＳｉ層が均一に混合し十分に歪緩和し
ていることが理解される。これに対して、一点鎖線で示
される１０００℃熱処理試料では、ピ−ク幅が広く分裂
しており強度も低い。これより１０００℃、２時間の熱
処理では、未だＧｅの拡散と歪緩和が不十分なことがわ
かる。
実線で示した１２００℃の試料が最も低波数側にピ−ク
があり強度も強い。ピ−ク位置は、丁度Ｇｅ濃度３０％
で、かつ完全に歪緩和している場合に相当する位置とな
っている。これより、１２００℃で熱処理することによ
ってＳｉＧｅ層とＳｉ層が均一に混合し十分に歪緩和し
ていることが理解される。これに対して、一点鎖線で示
される１０００℃熱処理試料では、ピ−ク幅が広く分裂
しており強度も低い。これより１０００℃、２時間の熱
処理では、未だＧｅの拡散と歪緩和が不十分なことがわ
かる。
【００４６】次に、図４に着目すると、点線で示した１
１５０℃熱処理の試料が最もピ−ク強度が強く、歪緩和
も十分であることがわかる。これに対して１２００℃熱
処理の試料ではピ−ク幅が広く強度も低い。図１の状態
図を見ると、この試料（即ち、この試料の出来上がりＧ
ｅ濃度４０％である）の場合１２００℃では、まだ部分
溶融状態にあることがわかる。つまり、ＳｉＯ2で挟ま
れた層全てが溶融状態にあるために熱処理後の冷却過程
で固化し多結晶化したことがわかる。このように、Ｇｅ
が均一に拡散した熱処理終了時点でＳｉＧｅ層が状態図
の固相線の下に来るなるべく高い温度に熱処理温度を設
定することが最適なことがわかる。
１５０℃熱処理の試料が最もピ−ク強度が強く、歪緩和
も十分であることがわかる。これに対して１２００℃熱
処理の試料ではピ−ク幅が広く強度も低い。図１の状態
図を見ると、この試料（即ち、この試料の出来上がりＧ
ｅ濃度４０％である）の場合１２００℃では、まだ部分
溶融状態にあることがわかる。つまり、ＳｉＯ2で挟ま
れた層全てが溶融状態にあるために熱処理後の冷却過程
で固化し多結晶化したことがわかる。このように、Ｇｅ
が均一に拡散した熱処理終了時点でＳｉＧｅ層が状態図
の固相線の下に来るなるべく高い温度に熱処理温度を設
定することが最適なことがわかる。
【００４７】出来上がりのＳｉＧｅ組成を変えた試料に
対してラマンシフトの値をプロットしたものを図５に示
す。ラマンシフトの値より算出されるＳｉに対する格子
定数比を図の右縦軸に示す。本例の特性は、ラマンシフ
ト８（□）で示される。一方、従来のＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）による傾斜組
成ＳｉＧｅ膜の場合は９（◇）で示される。本例のラマ
ンシフト８はＭＢＥで製造した試料のラマンシフト９よ
り大きい。更に、本例のラマンシフト８はベガード（Ｖ
ｅｇａｒｄ）則を仮定した場合の依存性１０（点線）に
沿っており、ほぼ完全に歪緩和していることがわかる。
対してラマンシフトの値をプロットしたものを図５に示
す。ラマンシフトの値より算出されるＳｉに対する格子
定数比を図の右縦軸に示す。本例の特性は、ラマンシフ
ト８（□）で示される。一方、従来のＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）による傾斜組
成ＳｉＧｅ膜の場合は９（◇）で示される。本例のラマ
ンシフト８はＭＢＥで製造した試料のラマンシフト９よ
り大きい。更に、本例のラマンシフト８はベガード（Ｖ
ｅｇａｒｄ）則を仮定した場合の依存性１０（点線）に
沿っており、ほぼ完全に歪緩和していることがわかる。
【００４８】更に、Ｘ線回折法により（００４）および
（１１５）ピ−ク位置から格子定数を求めた結果、
（１）面内方向と膜厚方向の格子定数は一致しており立
方晶になっていること、（２）Ｓｉに対する格子定数比
１１（図４に○でプロット）がＶｅｇａｒｄ則に従って
いることから、やはり完全に緩和していることが示され
た。
（１１５）ピ−ク位置から格子定数を求めた結果、
（１）面内方向と膜厚方向の格子定数は一致しており立
方晶になっていること、（２）Ｓｉに対する格子定数比
１１（図４に○でプロット）がＶｅｇａｒｄ則に従って
いることから、やはり完全に緩和していることが示され
た。
【００４９】ラザフォ−ド後方散乱測定（ＲＢＳ）によ
り求めた組成の深さ方向分布を図６に示す。用いた試料
は、図３に示したと同じ１００ｎｍのＳｉ0.55Ｇｅ0.45
と５０ｎｍのＳＯＩ（Ｓｉ）層との積層で、出来上がり
が１５０ｎｍのＳｉ0.7Ｇｅ0 .3となるべきものである。
尚、表面の酸化膜は除去してある。図６より、表面から
１５０ｎｍの深さまでＧｅ濃度が３２％のＳｉＧｅ層、
そこから２５０ｎｍまでがＳｉＯ2、更に、内部がＳｉ
と、ほぼ設計通りの断面組成分布となっており、ＳｉＧ
ｅ層のＧｅ濃度も均一であることが示された。
り求めた組成の深さ方向分布を図６に示す。用いた試料
は、図３に示したと同じ１００ｎｍのＳｉ0.55Ｇｅ0.45
と５０ｎｍのＳＯＩ（Ｓｉ）層との積層で、出来上がり
が１５０ｎｍのＳｉ0.7Ｇｅ0 .3となるべきものである。
尚、表面の酸化膜は除去してある。図６より、表面から
１５０ｎｍの深さまでＧｅ濃度が３２％のＳｉＧｅ層、
そこから２５０ｎｍまでがＳｉＯ2、更に、内部がＳｉ
と、ほぼ設計通りの断面組成分布となっており、ＳｉＧ
ｅ層のＧｅ濃度も均一であることが示された。
【００５０】同じく、ＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋ−ｓｃａｔｔｅｒｉｎｇｓｐｅｃｔｒｏｓｃｏ
ｐｙ：ラザフォード後方散乱）により図７に示す如くラ
ンダム イールド（Random Yield）およびRandom Yield
のスペクトルを測定した。結晶性を示す指標であるRand
om Yieldに対するAligned Yield比の最低値は６.３％と
なり、エピタキシャル薄膜として良好な結晶性を持つこ
とが示された。さらに、ＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆ
ｒａｃｔｉｏｎ：Ｘ線回折法）による（００４）反射の
ロッキングカ−ブもＳｉＧｅ層の膜厚１５０ｎｍに対応
するピ−ク幅となっており結晶性が優れていることが示
された。 ＜お願い：上記下線部の略号に正式名称を加入下さい。
＞次に、歪緩和ＳｉＧｅ層形成の各過程における表面
（界面）ラフネスの変化について説明する。（１）Ｓｉ
ＧｅおよびＳｉ層をＭＢＥ成長した後の表面、（２）Ｓ
ｉ層を熱酸化した後のＳｉＯ2との界面、（３）拡散熱
処理後のＳｉＯ2との界面をそれぞれ原子間力顕微鏡
（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃ
ｏｐｙ）観察した。尚、ＳｉＯ2との界面についてはＳ
ｉＯ2層を化学的に除去した後の表面を観察することに
よった。各々の観察領域は２ミクロン角であり、高さ方
向スケ−ルは、第１の試料のみ２０ｎｍ、他は５ｎｍで
ある。第１の試料は６００℃で５０ｎｍのＳｉと１００
ｎｍのＳｉ0.55Ｇｅ0.45を５０ｎｍのＳＯＩ層上に成長
した試料、第２の試料は室温で第１の試料と同じ組成の
非晶質膜形成を行った後６００℃で固相結晶化（ＳＰ
Ｅ）を行った試料である。第１の試料ではＳｉＧｅ層の
ＭＢＥ成長中に歪緩和に起因する表面ラフニングが生じ
ており、表面荒さが２.１ｎｍ（ＲＭＳ）と大きい。こ
れに対して非晶質膜を固相結晶化させた試料では表面荒
さが０.４９ｎｍと大幅に小さくなる。表面にＳｉが被
覆された状態で固相結晶化を行ったために表面ラフニン
グを抑制できたものと思われる。次に、第２の試料の試
料を９００℃で５０ｍｉｎ間、酸化させた後ＳｉＯ2を
除去した試料（第３の試料）、第２の試料を熱酸化し、
１２００℃で２ｈ間、拡散熱処理を施した後ＳｉＯ2を
除去した試料（第４の試料）の表面荒さはそれぞれ０.
４８、０.３９ｎｍであった。第４の試料では高温熱処
理のため細かな起伏が消えさらに平坦化した。次に上記
第４の試料と同じ試料に欠陥観察用化学エッチングを行
った表面の光学顕微鏡像を観察した。傾斜組成バッファ
層を持つ第２の試料では格子緩和に起因するクロスハッ
チ状のコントラストに加えて貫通転位に起因する輝点が
観察される。概ね５０ミクロン角の領域で１５個程度観
察されることから貫通転位密度は６０００００毎平方セ
ンチメ−トル程度になる。これに対して、本手法による
試料では、観察した範囲（少なくとも０.１ｍｍ角）で
全く貫通転位は発見されなかった。すなわち、貫通転位
密度は多く見積もっても１０００毎平方センチメ−トル
以下であると推定される。歪緩和ＳｉＧｅ膜でここまで
転位密度の低い試料が得られた例はこれまで全く報告例
がない。 ＜実施の形態２＞本例では、特に素子分離基板を用い、
非溶融でのＧｅ拡散の例を示す。
Ｂａｃｋ−ｓｃａｔｔｅｒｉｎｇｓｐｅｃｔｒｏｓｃｏ
ｐｙ：ラザフォード後方散乱）により図７に示す如くラ
ンダム イールド（Random Yield）およびRandom Yield
のスペクトルを測定した。結晶性を示す指標であるRand
om Yieldに対するAligned Yield比の最低値は６.３％と
なり、エピタキシャル薄膜として良好な結晶性を持つこ
とが示された。さらに、ＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆ
ｒａｃｔｉｏｎ：Ｘ線回折法）による（００４）反射の
ロッキングカ−ブもＳｉＧｅ層の膜厚１５０ｎｍに対応
するピ−ク幅となっており結晶性が優れていることが示
された。 ＜お願い：上記下線部の略号に正式名称を加入下さい。
＞次に、歪緩和ＳｉＧｅ層形成の各過程における表面
（界面）ラフネスの変化について説明する。（１）Ｓｉ
ＧｅおよびＳｉ層をＭＢＥ成長した後の表面、（２）Ｓ
ｉ層を熱酸化した後のＳｉＯ2との界面、（３）拡散熱
処理後のＳｉＯ2との界面をそれぞれ原子間力顕微鏡
（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃ
ｏｐｙ）観察した。尚、ＳｉＯ2との界面についてはＳ
ｉＯ2層を化学的に除去した後の表面を観察することに
よった。各々の観察領域は２ミクロン角であり、高さ方
向スケ−ルは、第１の試料のみ２０ｎｍ、他は５ｎｍで
ある。第１の試料は６００℃で５０ｎｍのＳｉと１００
ｎｍのＳｉ0.55Ｇｅ0.45を５０ｎｍのＳＯＩ層上に成長
した試料、第２の試料は室温で第１の試料と同じ組成の
非晶質膜形成を行った後６００℃で固相結晶化（ＳＰ
Ｅ）を行った試料である。第１の試料ではＳｉＧｅ層の
ＭＢＥ成長中に歪緩和に起因する表面ラフニングが生じ
ており、表面荒さが２.１ｎｍ（ＲＭＳ）と大きい。こ
れに対して非晶質膜を固相結晶化させた試料では表面荒
さが０.４９ｎｍと大幅に小さくなる。表面にＳｉが被
覆された状態で固相結晶化を行ったために表面ラフニン
グを抑制できたものと思われる。次に、第２の試料の試
料を９００℃で５０ｍｉｎ間、酸化させた後ＳｉＯ2を
除去した試料（第３の試料）、第２の試料を熱酸化し、
１２００℃で２ｈ間、拡散熱処理を施した後ＳｉＯ2を
除去した試料（第４の試料）の表面荒さはそれぞれ０.
４８、０.３９ｎｍであった。第４の試料では高温熱処
理のため細かな起伏が消えさらに平坦化した。次に上記
第４の試料と同じ試料に欠陥観察用化学エッチングを行
った表面の光学顕微鏡像を観察した。傾斜組成バッファ
層を持つ第２の試料では格子緩和に起因するクロスハッ
チ状のコントラストに加えて貫通転位に起因する輝点が
観察される。概ね５０ミクロン角の領域で１５個程度観
察されることから貫通転位密度は６０００００毎平方セ
ンチメ−トル程度になる。これに対して、本手法による
試料では、観察した範囲（少なくとも０.１ｍｍ角）で
全く貫通転位は発見されなかった。すなわち、貫通転位
密度は多く見積もっても１０００毎平方センチメ−トル
以下であると推定される。歪緩和ＳｉＧｅ膜でここまで
転位密度の低い試料が得られた例はこれまで全く報告例
がない。 ＜実施の形態２＞本例では、特に素子分離基板を用い、
非溶融でのＧｅ拡散の例を示す。
【００５１】ＳｉＧｅ層を積層したＳＯＩ基板に溝を掘
り、領域分断する手法について説明する。以下にプロセ
ス概略を図８より図１６を用いて例示する。各図は本例
の製造工程の順に従って示した素子の主要部の断面図で
ある。 （１）ＳＯＩ基板１上にＳｉＧｅ層４とＳｉ層５を成長
する（図８）。ＳＯＩ基板１を化学洗浄した後、直ちに
低圧化学気相成長装置に導入し、８５０℃での水素クリ
−ニングを行う。この後、モノシランガスとゲルマンガ
スを原料ガスに用いて４５０℃で非晶質ＳｉＧｅ膜を堆
積した後、原料ガスを停止して水素雰囲気中で７５０℃
で結晶化処理を施した。ここではＳｉＧｅ層４のＧｅ含
有率は４５％で厚さは５０ｎｍ、ＳＯＩ基板１のＳＯＩ
膜厚３は２５ｎｍとした。この２層でＧｅが完全に拡散
すると厚さ７５ｎｍでＧｅ含有率３０％のＳｉＧｅ膜７
となる。この上部にＳｉ層５を成長する。 （２）次に、表面Ｓｉ層５を９００℃で熱酸化しＳｉＯ
2層６を形成し、さらにＣＭＰストッパ−用ｐｏｌｙ−
Ｓｉ膜１２、ＳｉＯ2膜１３の順にＣＶＤ法で堆積した
（図９）。 （３）フォトリソグラフィーとドライエッチングを用い
て、素子分離用の溝１４を形成した（図１０）。溝は２
ミクロン角の正方形状で溝の幅は０.２ミクロンとし
た。又、溝の深さはＳｉＧｅ層４とＳＯＩ層３までが完
全に除去され、ＳＯＩ基板の埋込絶縁層２に達するまで
とした。 （４）次にＣＶＤ法により、溝および周辺部にＳｉＯ2
膜１５を埋め込んだ（図１１）。（５）この状態でＧｅ
拡散及び歪緩和熱処理を１１２０℃で６ｈ間行った（図
１２）。層３０が熱処理を終えたＳｉＧｅ層である。
（６）ＣＭＰ処理によりｐｏｌｙ−Ｓｉストッパ−層１
２に達するまで研磨し、平坦化した（図１３）。（７）
ｐｏｌｙ−Ｓｉ層１２とＳｉＯ2層６を除去し、ＳｉＧ
ｅ層７を露出させる（図１４）。（８）ＣＶＤ法により
ごく薄い（５ｎｍ）表面酸化膜１６形成後にウェル形成
用のインプラと活性化アニ−ルを行った（図１５）。
（９）酸化膜１６を除去した後、低圧化学気相成長法に
より厚さ２０ｎｍの歪Ｓｉ層１７を選択成長して素子分
離領域が形成されたＳｉＧｅ仮想基板が完成する（図１
６）。
り、領域分断する手法について説明する。以下にプロセ
ス概略を図８より図１６を用いて例示する。各図は本例
の製造工程の順に従って示した素子の主要部の断面図で
ある。 （１）ＳＯＩ基板１上にＳｉＧｅ層４とＳｉ層５を成長
する（図８）。ＳＯＩ基板１を化学洗浄した後、直ちに
低圧化学気相成長装置に導入し、８５０℃での水素クリ
−ニングを行う。この後、モノシランガスとゲルマンガ
スを原料ガスに用いて４５０℃で非晶質ＳｉＧｅ膜を堆
積した後、原料ガスを停止して水素雰囲気中で７５０℃
で結晶化処理を施した。ここではＳｉＧｅ層４のＧｅ含
有率は４５％で厚さは５０ｎｍ、ＳＯＩ基板１のＳＯＩ
膜厚３は２５ｎｍとした。この２層でＧｅが完全に拡散
すると厚さ７５ｎｍでＧｅ含有率３０％のＳｉＧｅ膜７
となる。この上部にＳｉ層５を成長する。 （２）次に、表面Ｓｉ層５を９００℃で熱酸化しＳｉＯ
2層６を形成し、さらにＣＭＰストッパ−用ｐｏｌｙ−
Ｓｉ膜１２、ＳｉＯ2膜１３の順にＣＶＤ法で堆積した
（図９）。 （３）フォトリソグラフィーとドライエッチングを用い
て、素子分離用の溝１４を形成した（図１０）。溝は２
ミクロン角の正方形状で溝の幅は０.２ミクロンとし
た。又、溝の深さはＳｉＧｅ層４とＳＯＩ層３までが完
全に除去され、ＳＯＩ基板の埋込絶縁層２に達するまで
とした。 （４）次にＣＶＤ法により、溝および周辺部にＳｉＯ2
膜１５を埋め込んだ（図１１）。（５）この状態でＧｅ
拡散及び歪緩和熱処理を１１２０℃で６ｈ間行った（図
１２）。層３０が熱処理を終えたＳｉＧｅ層である。
（６）ＣＭＰ処理によりｐｏｌｙ−Ｓｉストッパ−層１
２に達するまで研磨し、平坦化した（図１３）。（７）
ｐｏｌｙ−Ｓｉ層１２とＳｉＯ2層６を除去し、ＳｉＧ
ｅ層７を露出させる（図１４）。（８）ＣＶＤ法により
ごく薄い（５ｎｍ）表面酸化膜１６形成後にウェル形成
用のインプラと活性化アニ−ルを行った（図１５）。
（９）酸化膜１６を除去した後、低圧化学気相成長法に
より厚さ２０ｎｍの歪Ｓｉ層１７を選択成長して素子分
離領域が形成されたＳｉＧｅ仮想基板が完成する（図１
６）。
【００５２】実施例１と同様にラマン散乱測定を行った
ところ、歪は十分に緩和されており、本条件においては
熱処理温度と組成の関係と図１から明らかなように溶融
状態を経ていないにも関わらず十分にＧｅが拡散してい
ることが明らかとなった。素子分離領域に囲まれた部分
について欠陥観察を行ったが、どの領域においても欠陥
の存在は認められなかった。表面平坦性も実施例１と同
様であり表面荒さが０.４１ｎｍであった。領域を限定
したがために効率よく欠陥が素子分離領域の向かって逃
げ低欠陥の歪緩和ＳｉＧｅ層が形成されたことが示され
た。 ＜実施の形態３＞実施の形態２と同様のプロセスにより
基板を形成した。但し、前記（５）のプロセスにおい
て、熱処理温度を１２００℃に上昇し、熱処理時間を２
ｈと短縮した。この場合においても、実施の形態１、２
と同様に十分に歪が緩和されていること、Ｇｅが均一に
拡散していること、素子分離領域に囲まれた領域全てに
わたって欠陥が観察されないことを確認した。更に、表
面荒さが０.２６ｎｍと、領域を限定することによっ
て、より平坦化が進むことが示された。 ＜実施の形態４＞本例では、前記実施例３と同様のプロ
セスにより歪緩和ＳｉＧｅ仮想基板を得、これに相補型
電界効果型半導体装置を製造する工程について説明す
る。図１７の装置の断面図を用いて説明する。実施の形
態３の工程（９）において、既に、通例の半導体装置の
分野の諸技術を用いて、素子分離領域、ウェル領域、お
よび歪Ｓｉチャネル層が形成されている。尚、ウェル形
成プロセスでは、ｐ型トランジスタを形成する領域にリ
ンをイオン注入させて導電型をｎ型とし、ｎ型トランジ
スタを形成する領域にホウ素をイオン注入させて導電型
をｐ型としてある。以降は、表面の歪Ｓｉ層を化学洗浄
したのち、直ちに酸化炉に導入して２ｎｍのゲ−ト酸化
膜１８を８００℃で形成し、続いてゲ−トポリシリコン
膜１９のＣＶＤを行った。又、しきい値電圧適正化のた
めに、ｐ型およびｎ型トランジスタのゲ−トポリシリコ
ン膜には、それぞれホウ素およびリンをイオン注入し
た。次に、ＫｒＦによるフォトリソグラフィーとドライ
エッチングによるゲ−トを形成し、ハロ−型パンチスル
−ストッパ−およびソ−スドレインエクステンション領
域のイオン注入を行った。更に、ゲ−ト側壁２０をＣＶ
Ｄ法によるＳｉＯ2膜堆積とドライエッチングにより形
成した後に、ソ−スドレイン領域２１へのイオン注入を
おこないCＭＯＳＦＥＴの主要部分が完成する。さら
に、層間絶縁膜２２形成、コンタクトホ−ル２３形成、
配線２４形成を行い、本半導体装置が完成する。
ところ、歪は十分に緩和されており、本条件においては
熱処理温度と組成の関係と図１から明らかなように溶融
状態を経ていないにも関わらず十分にＧｅが拡散してい
ることが明らかとなった。素子分離領域に囲まれた部分
について欠陥観察を行ったが、どの領域においても欠陥
の存在は認められなかった。表面平坦性も実施例１と同
様であり表面荒さが０.４１ｎｍであった。領域を限定
したがために効率よく欠陥が素子分離領域の向かって逃
げ低欠陥の歪緩和ＳｉＧｅ層が形成されたことが示され
た。 ＜実施の形態３＞実施の形態２と同様のプロセスにより
基板を形成した。但し、前記（５）のプロセスにおい
て、熱処理温度を１２００℃に上昇し、熱処理時間を２
ｈと短縮した。この場合においても、実施の形態１、２
と同様に十分に歪が緩和されていること、Ｇｅが均一に
拡散していること、素子分離領域に囲まれた領域全てに
わたって欠陥が観察されないことを確認した。更に、表
面荒さが０.２６ｎｍと、領域を限定することによっ
て、より平坦化が進むことが示された。 ＜実施の形態４＞本例では、前記実施例３と同様のプロ
セスにより歪緩和ＳｉＧｅ仮想基板を得、これに相補型
電界効果型半導体装置を製造する工程について説明す
る。図１７の装置の断面図を用いて説明する。実施の形
態３の工程（９）において、既に、通例の半導体装置の
分野の諸技術を用いて、素子分離領域、ウェル領域、お
よび歪Ｓｉチャネル層が形成されている。尚、ウェル形
成プロセスでは、ｐ型トランジスタを形成する領域にリ
ンをイオン注入させて導電型をｎ型とし、ｎ型トランジ
スタを形成する領域にホウ素をイオン注入させて導電型
をｐ型としてある。以降は、表面の歪Ｓｉ層を化学洗浄
したのち、直ちに酸化炉に導入して２ｎｍのゲ−ト酸化
膜１８を８００℃で形成し、続いてゲ−トポリシリコン
膜１９のＣＶＤを行った。又、しきい値電圧適正化のた
めに、ｐ型およびｎ型トランジスタのゲ−トポリシリコ
ン膜には、それぞれホウ素およびリンをイオン注入し
た。次に、ＫｒＦによるフォトリソグラフィーとドライ
エッチングによるゲ−トを形成し、ハロ−型パンチスル
−ストッパ−およびソ−スドレインエクステンション領
域のイオン注入を行った。更に、ゲ−ト側壁２０をＣＶ
Ｄ法によるＳｉＯ2膜堆積とドライエッチングにより形
成した後に、ソ−スドレイン領域２１へのイオン注入を
おこないCＭＯＳＦＥＴの主要部分が完成する。さら
に、層間絶縁膜２２形成、コンタクトホ−ル２３形成、
配線２４形成を行い、本半導体装置が完成する。
【００５３】以上のプロセスを経て完成したトランジス
タは、歪印加層によりチャネルに歪が印加されているこ
と、歪Ｓｉチャネルとゲ−ト酸化膜界面がきわめて平坦
なこと、ＳｉＧｅ層および歪Ｓｉ層が多くとも１０００
／ｃｍ2以下と低欠陥密度であることによって、同じゲ
−ト長や酸化膜厚をもつ通常のＳＯＩ−ＣＭＯＳにくら
べて６０％もの電流駆動能力の向上が達成された。ま
た、従来の歪Ｓｉ−ＣＭＯＳでは８０ｍＶ／ｄｅｃを下
回ることが困難であったサブスレッショルドスロ−プも
６８ｍＶ／ｄｅｃと理想的な値を達成し、スタンバイ電
力の低減も可能になった。
タは、歪印加層によりチャネルに歪が印加されているこ
と、歪Ｓｉチャネルとゲ−ト酸化膜界面がきわめて平坦
なこと、ＳｉＧｅ層および歪Ｓｉ層が多くとも１０００
／ｃｍ2以下と低欠陥密度であることによって、同じゲ
−ト長や酸化膜厚をもつ通常のＳＯＩ−ＣＭＯＳにくら
べて６０％もの電流駆動能力の向上が達成された。ま
た、従来の歪Ｓｉ−ＣＭＯＳでは８０ｍＶ／ｄｅｃを下
回ることが困難であったサブスレッショルドスロ−プも
６８ｍＶ／ｄｅｃと理想的な値を達成し、スタンバイ電
力の低減も可能になった。
【００５４】このように、本発明によれば高速かつ低消
費電力の相補型電界効果トランジスタおよびこれを内蔵
する半導体装置を実現できる。
費電力の相補型電界効果トランジスタおよびこれを内蔵
する半導体装置を実現できる。
【００５５】
【発明の効果】本願発明は、十分に平坦かつ欠陥密度の
小さいＳＯＩ型の新たな半導体装置用基板の製造方法お
よびこれを用いた高性能な半導体装置の製造方法を提供
することが出来る。
小さいＳＯＩ型の新たな半導体装置用基板の製造方法お
よびこれを用いた高性能な半導体装置の製造方法を提供
することが出来る。
【図１】図１は本発明の課題を解決するための手段に示
した、ＳｉＧｅ系の状態図である。
した、ＳｉＧｅ系の状態図である。
【図２】図２は本発明の実施の形態１に示した、ＳＯＩ
基板上へＳｉＧｅ仮想基板を形成する工程を示す断面図
である。
基板上へＳｉＧｅ仮想基板を形成する工程を示す断面図
である。
【図３】図３は本発明の実施の形態１に示した、ＳＯＩ
基板上に形成したＳｉＧｅ仮想基板のラマンスペクトル
である。
基板上に形成したＳｉＧｅ仮想基板のラマンスペクトル
である。
【図４】図４はＳＯＩ基板上に形成した別なＳｉＧｅ仮
想基板のラマンスペクトルである。
想基板のラマンスペクトルである。
【図５】本発明の実施の形態１に示した、ＳＯＩ基板上
に形成したＳｉＧｅ仮想基板のラマンシフトおよびＳｉ
に対する格子定数比を示す図である。
に形成したＳｉＧｅ仮想基板のラマンシフトおよびＳｉ
に対する格子定数比を示す図である。
【図６】本発明の実施の形態１に示した、ＳＯＩ基板上
に形成したＳｉＧｅ仮想基板のＧｅの深さ方向分布を示
す図である。
に形成したＳｉＧｅ仮想基板のＧｅの深さ方向分布を示
す図である。
【図７】本発明の実施の形態１に示した、ＳＯＩ基板上
に形成したＳｉＧｅ仮想基板のラザフォ−ド後方散乱ス
ペクトルである。
に形成したＳｉＧｅ仮想基板のラザフォ−ド後方散乱ス
ペクトルである。
【図８】図８は本発明の実施の形態２に示したＳｉＧｅ
仮想基板の製造工程の順に従った基板の断面図である。
仮想基板の製造工程の順に従った基板の断面図である。
【図９】図９は本発明の実施の形態２に示したＳｉＧｅ
仮想基板の製造工程の順に従った基板の断面図である。
仮想基板の製造工程の順に従った基板の断面図である。
【図１０】図１０は本発明の実施の形態２に示したＳｉ
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
【図１１】図１１は本発明の実施の形態２に示したＳｉ
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
【図１２】図１２は本発明の実施の形態２に示したＳｉ
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
【図１３】図１３は本発明の実施の形態２に示したＳｉ
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
【図１４】図１４は本発明の実施の形態２に示したＳｉ
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
【図１５】図１５は本発明の実施の形態２に示したＳｉ
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
【図１６】図１６は本発明の実施の形態２に示したＳｉ
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
Ｇｅ仮想基板の製造工程の順に従った基板の断面図であ
る。
【図１７】図１７は本発明の実施の形態４に示した、Ｓ
ｉＧｅ仮想基板を用いて製造した相補型電界効果半導体
装置の例の断面図である。
ｉＧｅ仮想基板を用いて製造した相補型電界効果半導体
装置の例の断面図である。
０…シリコン基体、１…ＳＯＩ基板、２…埋込絶縁層、
３…ＳＯＩ層、４…ＳｉＧｅ層、５…Ｓｉ層、５a…酸
化により残されたＳｉ層、６…ＳｉＯ2層、７…拡散熱
処理後のＳｉＧｅ層、８…拡散熱処理後のＳｉＧｅ層の
ラマンシフト、９…傾斜組成ＳｉＧｅ膜の場合のラマン
シフト、１０…Ｖｅｇａｒｄ則を仮定した場合の依存
性、１１…Ｓｉに対する格子定数比、１２…ＣＭＰスト
ッパー用ｐｏｌｙ−Ｓｉ膜、１３…ＳｉＯ2膜、１４…
素子分離用の溝、１５…素子分離絶縁膜、１６…イオン
注入用スクリ−ニング酸化膜、１７…歪Ｓｉ層、１８…
ゲ−ト酸化膜、１９…ゲ−トポリシリコン膜、２０…ゲ
−ト側壁、２１…ソ−スドレイン領域、２２…層間絶縁
膜、２３…コンタクトホ−ル、２４…配線。
３…ＳＯＩ層、４…ＳｉＧｅ層、５…Ｓｉ層、５a…酸
化により残されたＳｉ層、６…ＳｉＯ2層、７…拡散熱
処理後のＳｉＧｅ層、８…拡散熱処理後のＳｉＧｅ層の
ラマンシフト、９…傾斜組成ＳｉＧｅ膜の場合のラマン
シフト、１０…Ｖｅｇａｒｄ則を仮定した場合の依存
性、１１…Ｓｉに対する格子定数比、１２…ＣＭＰスト
ッパー用ｐｏｌｙ−Ｓｉ膜、１３…ＳｉＯ2膜、１４…
素子分離用の溝、１５…素子分離絶縁膜、１６…イオン
注入用スクリ−ニング酸化膜、１７…歪Ｓｉ層、１８…
ゲ−ト酸化膜、１９…ゲ−トポリシリコン膜、２０…ゲ
−ト側壁、２１…ソ−スドレイン領域、２２…層間絶縁
膜、２３…コンタクトホ−ル、２４…配線。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鷲尾 勝由
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F052 AA11 AA17 DA01 DA03 GC05
JA01 KA01 KA07
5F110 AA01 AA09 BB04 CC02 DD05
DD13 EE09 EE32 EE45 FF02
FF23 GG01 GG06 GG12 GG25
GG32 GG42 GG52 GG58 HJ13
HM15 NN02
Claims (10)
- 【請求項１】 絶縁層の上部に形成された単結晶シリコ
ン層上に、シリコンとゲルマニウムの混晶層を形成する
工程と、前記シリコンとゲルマニウムの混晶層を溶融す
る工程と、前記単結晶シリコン層に対して前記シリコン
とゲルマニウムの混晶層よりゲルマニウムを拡散しつつ
当該シリコンとゲルマニウムの混晶層を固化させる工程
を含むことを特徴とする半導体装置用基板の製造方法。 - 【請求項２】 絶縁層の上部に形成された単結晶シリコ
ン層上に、シリコンとゲルマニウムの混晶層を形成する
工程と、前記シリコンとゲルマニウムの混晶層のゲルマ
ニウム含有率により決定される固相線温度よりも高く、
且つ前記単結晶シリコン層と前記シリコンとゲルマニウ
ムの混晶層との混合層のゲルマニウム含有率により決定
される固相線温度より低い温度にて前記シリコンとゲル
マニウムの混晶層を溶融する工程と、当該シリコンとゲ
ルマニウムの混晶層を当該シリコンとゲルマニウムの混
晶層のゲルマニウムの含有量の低下に従って固化が発生
する工程を含むことを特徴とする半導体装置用基板の製
造方法。 - 【請求項３】 前記シリコンとゲルマニウムの混晶層上
にシリコン層及び絶縁層の少なくとも一者を形成した
後、前記シリコンとゲルマニウムの混晶層を溶融する工
程を有することを特徴とする請求項１及び請求項２のい
ずれかに記載の半導体装置用基板の製造方法。 - 【請求項４】 前記シリコンとゲルマニウムの混晶層に
シリコン層及び絶縁層の中の少なくとも一者を被覆する
工程は、前記シリコンとゲルマニウムの混晶層を形成後
に、当該シリコンとゲルマニウムの混晶層上にシリコン
層を形成し、当該シリコン層の少なくとも一部を酸化す
ることを特徴とする請求項３に記載の半導体装置用基板
の製造方法。 - 【請求項５】 前記請求項１に記載の熱処理工程が、非
酸化性雰囲気中にて行われることを特徴とする請求項１
より請求項２のいずれかに記載の半導体装置用基板の製
造方法。 - 【請求項６】 前記シリコンとゲルマニウムの混晶層を
形成する工程及び前記シリコンとゲルマニウムの混晶層
上にシリコン層及び絶縁層の少なくとも一者を形成する
工程において、前記シリコンとゲルマニウムの混晶層及
び前記シリコン層が、非晶質材料によって形成された
後、結晶化されることを特徴とする請求項３に記載の半
導体装置用基板の製造方法。 - 【請求項７】 絶縁層の上部に形成された単結晶シリコ
ン層上に、シリコンとゲルマニウムの混晶層を形成する
工程と、前記単結晶シリコン層と前記シリコンとゲルマ
ニウムの混晶層の積層体の主面内を所望領域に画定する
工程と、少なくとも前記画定された所望領域の前記シリ
コンとゲルマニウムの混晶層を溶融する工程と、前記単
結晶シリコン層に対して前記シリコンとゲルマニウムの
混晶層よりゲルマニウムを拡散しつつ当該シリコンとゲ
ルマニウムの混晶層を固化させる工程を含むことを特徴
とする半導体装置用基板の製造方法。 - 【請求項８】 前記シリコンとゲルマニウムの混晶層を
溶融する工程の前に、前記単結晶シリコン層と前記シリ
コンとゲルマニウムの混晶層の積層体の主面内を所望領
域に画定する工程を有することを特徴とする請求項１及
び請求項２のいずれかに記載の半導体装置用基板の製造
方法。 - 【請求項９】 前記単結晶シリコン層と前記シリコンと
ゲルマニウムの混晶層の積層体の主面内を所望領域に画
定する工程が、当該単結晶シリコン層と前記シリコンと
ゲルマニウムの混晶層の積層体に溝を形成する工程と、
この溝に絶縁物を埋め込む工程と、を有することを特徴
とする請求項８に記載の半導体装置用基板の製造方法。 - 【請求項１０】 前記請求項１より９のいずれかに記載
の半導体装置用基板の製造方法によって形成された半導
体装置用基板の上部に、少なくとも単結晶シリコン層を
形成し、当該単結晶シリコン層を母材として半導体素子
が形成されることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001211801A JP2003031495A (ja) | 2001-07-12 | 2001-07-12 | 半導体装置用基板の製造方法および半導体装置の製造方法 |
| US10/163,312 US6723541B2 (en) | 2001-07-12 | 2002-06-07 | Method of producing semiconductor device and semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001211801A JP2003031495A (ja) | 2001-07-12 | 2001-07-12 | 半導体装置用基板の製造方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031495A true JP2003031495A (ja) | 2003-01-31 |
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ID=19047056
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001211801A Pending JP2003031495A (ja) | 2001-07-12 | 2001-07-12 | 半導体装置用基板の製造方法および半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6723541B2 (ja) |
| JP (1) | JP2003031495A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363199A (ja) * | 2003-06-02 | 2004-12-24 | Sumitomo Mitsubishi Silicon Corp | 半導体基板の製造方法 |
| JP2005244187A (ja) * | 2004-01-30 | 2005-09-08 | Toshiba Ceramics Co Ltd | 歪みシリコンウエハおよびその製造方法 |
| JP2007507874A (ja) * | 2003-09-30 | 2007-03-29 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | ボンディング層が消滅する間接ボンディング |
| JP2007516606A (ja) * | 2003-05-30 | 2007-06-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 選択されたパラメータを有するＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製作する方法（酸化、薄型化、およびエピタキシャル再成長の組み合わせを使用するＳｉＧｅ格子工学） |
| JP2007535814A (ja) * | 2004-04-30 | 2007-12-06 | フリースケール セミコンダクター インコーポレイテッド | シリコンゲルマニウムを用いる半導体構造の製造方法 |
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