JP2010021235A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】SiGe膜をチャネル領域に用いるFETにおいて、このSiGe膜中のGe濃度及びSiGe膜の膜厚のばらつきを抑制する。
【解決手段】シリコンを主成分とする基板と、前記基板に形成され、素子領域を区画する溝と、前記基板上に形成されたSiGe膜と、前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、を備える。
【選択図】図1(i)
【解決手段】シリコンを主成分とする基板と、前記基板に形成され、素子領域を区画する溝と、前記基板上に形成されたSiGe膜と、前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、を備える。
【選択図】図1(i)
Description
本発明は半導体装置、例えば歪シリコン技術を用いた電界効果トランジスタ、及びその製造方法に関する。
近時、半導体装置の微細化が進んでおり、65nm以下のゲート長を有する超微細化・超高速半導体装置が研究開発されている。このような超微細化・超高速半導体装置のうち電界効果トランジスタ(FET)では、ゲート電極直下のチャネル領域の面積が、従来のFETと比較して非常に小さくなっている。このため、チャネル領域を走行するキャリア(電子あるいは正孔)の移動度が、チャネル領域に印加される応力により、大きな影響を受けることが知られている。このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが活発になされている。
例えば特許文献1に記載されているように、シリコン基板のチャネル領域に二軸圧縮歪みSiGe薄膜を形成する技術を用いることにより、キャリアの移動度を増加させ、FETの性能を向上させることが知られている。
また、メタルゲート電極と高誘電率絶縁膜をスタックしたゲート構造を有する次世代のFETについても研究されている。このFETの閾値電圧を制御する方法の一つとして、チャネル領域に形成されたSiGe膜を利用する方法が検討されている。SiGe膜中のGe濃度を変化させることで、SiGeの仕事関数を変化させることができる。SiGeの仕事関数とメタルゲート電極の仕事関数との差を制御することにより、閾値電圧を制御することが可能となる。この方法の利点として、SiGeの組成比を変えることで比較的容易に閾値電圧を制御できるため、ゲート電極となるメタル材料の選択幅が広がるという点が挙げられる。
特開平10−92947号公報
本発明は、SiGe膜をチャネル領域に用いるFETにおいて、このSiGe膜中のGe濃度及びSiGe膜の膜厚のばらつきを抑制することのできる半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様によれば、シリコンを主成分とする基板と、前記基板に形成され、素子領域を区画する溝と、前記基板上に形成されたSiGe膜と、前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、を備えることを特徴とする半導体装置が提供される。
本発明の別態様によれば、シリコンを主成分とする基板上に絶縁膜を形成し、前記絶縁膜および前記基板をエッチングすることにより、前記基板に素子領域を区画する溝を形成し、シリコン流動防止層を形成するために、前記溝の側壁の少なくとも上部を窒化及び/又は炭化し、前記シリコン流動防止層を形成した後、前記絶縁膜を剥離し、水素アニールを行うことにより前記基板上の自然酸化膜を還元除去し、前記水素アニールを行った後、前記基板上にSiGe膜をエピタキシャル成長させる、ことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、SiGe膜をチャネル領域に用いるFETにおいて、このSiGe膜中のGe濃度及びSiGe膜の膜厚のばらつきを抑制することができる。
本発明の実施形態を説明する前に、本発明者が本発明をなすに至った経緯について説明する。
従来、エピタキシャル成長によるSiGeチャネル形成技術では、次のような問題があった。FET素子領域のマスク材(SiO2)の開口およびSiGe膜のエピタキシャル成長の前処理の際にエッチング処理が実施されるが、このとき、FET素子領域を区画するSTI溝に埋め込まれたシリコン酸化膜も一緒にエッチングされる。これにより、ディボッド(divot)と呼ばれる落ち込み部分が生じ、STI溝の側壁の一部が露呈する。その後、SiGe膜を形成する前に基板表面に形成されたシリコン酸化物などの自然酸化膜を還元除去するため、水素アニールが行われる。この際、FET素子領域端のSi原子が前述のディボットに流動(マイグレーション)する。これにより、Si原子が流動した領域の面方位は通常の面方位からずれてしまう。よって、面方位がずれた領域ではSiGe膜を正常にエピタキシャル成長させることができなくなる。その結果、FET素子領域端の付近に形成されるSiGe膜中のGe濃度および成長膜厚にばらつきが生じてしまう。このSiGe膜の組成および成長膜厚のばらつきにより、FETの閾値電圧にばらつきが生じることが懸念される。さらに、ゲート絶縁膜がハフニウム(Hf)を含む高誘電率絶縁膜材料からなる場合、ハフニウムとSiGe膜に含まれるゲルマニウムとの異常反応によるFET素子の動作不良が懸念される。
図3は、エピタキシャル成長によりSiGe膜を形成した後のFET素子領域端付近の断面のTEM像を示している。この図からわかるように、SiGe膜はSTI溝に近づくにつれて膜厚が小さくなっている。このようなFET素子領域端付近のSiGe膜の形成不良は、素子の微細化が進展するにつれて、素子の特性に大きな影響を与えることが懸念される。
以上のことは、本発明者独自の技術的認識である。本発明はこのような本発明者に独自の技術的認識に基づいてなされたものである。
以下、本発明に係る2つの実施形態について図面を参照しながら説明する。
第1の実施形態及び第2の実施形態の相違点の一つは、Si原子のディボットへの流動を防止するためのシリコン流動防止層の形成方法である。
(第1の実施形態)
第1の実施形態について図1(a)〜図1(i)を用いて説明する。
図1(a)〜図1(i)は、本実施形態に係るSiGeチャネルを有するp型FET100の工程断面図を示している。
(1)まず、図1(a)に示すように、n型のシリコン基板101の(001)面または(011)面上に、シリコン酸化膜102とシリコン窒化膜103を順次形成する。このシリコン酸化膜102は、シリコン酸化膜以外の絶縁膜でもよい。
なお、このシリコン窒化膜103は、後述の素子分離絶縁膜105をエッチングする際にシリコン酸化膜102がエッチングされないようにするためのマスク材である。
(2)次に、図1(b)に示すように、シリコン基板101、シリコン酸化膜102及びシリコン窒化膜103からなる積層構造膜をパターンニングした後、異方性エッチングを行うことにより、素子分離用のSTI溝104を形成する。このSTI溝104はFET素子領域を区画する。
(3)次に、図1(c)に示すように、このSTI溝104にシリコン酸化膜を埋め込み、素子分離絶縁膜105を形成する。
(4)次に、図1(d)に示すように、素子分離絶縁膜105のエッチングを行い、STI溝の側壁の一部104aを露呈させる。このエッチング処理は、希釈HF等の薬液によるウエットエッチング又はNH3ガス等によるドライエッチングにより行われる。
(5)次に、図1(e)に示すように、薬液処理等によるエッチングを行うことによりシリコン窒化膜103を剥離する。
(6)次に、図1(e)に示すように、プラズマ窒化処理を行い、露呈したSTI溝の側壁の一部104aを窒化し、シリコン流動防止層106を形成する。このシリコン流動防止層106は、少なくとも2.5×1020cm−3の窒素を含むシリコンであることが好ましい。シリコン流動防止層106の厚さは少なくとも1nm以上であることが好ましい。また、このシリコン流動防止層106は、窒素の代わりに炭素(C)を含むシリコン、又は窒素と炭素の両方を含むシリコンでもよい。
(7)次に、図1(f)に示すように、エッチングを行うことによりシリコン酸化膜102を剥離する。このエッチング処理は、希釈HF等の薬液によるウエットエッチング又はNH3ガス等によるドライエッチングにより行われる。
(8)次に、還元性の水素雰囲気で熱処理(水素アニール)を行うことによって、シリコン基板101の表面に形成されたシリコン酸化物などの自然酸化膜を還元除去し、シリコン基板の表面にダングリングボンドを形成する。この際、シリコン流動防止層106が形成されているので、FET素子領域のSi原子はSTI溝104に流動しない。
(9)次に、図1(g)に示すように、シリコン基板101の表面に、SiGe膜107をエピタキシャル成長する。このSiGe膜107のエピタキシャル成長は、微減圧(例えば、5〜10Torr)、還元性の雰囲気(例えば水素ガス又はシランガス)において行われる。
(10)次に、図1(g)に示すように、SiGe膜107の上にSiキャップ膜108をエピタキシャル成長する。このシリコンキャップ膜108は、SiGe膜107の表面の酸化などを防止し、SiGe膜107の結晶性を保つためのものである。このSiキャップ膜108の膜厚は、例えば、1nmである。
(11)次に、図1(h)に示すように、Siキャップ膜108の上にゲート絶縁膜109、ゲート電極110及びマスク材となるシリコン窒化膜111を順次形成し、この積層構造膜をパターニングすることによりゲート電極構造を形成する。ここで、ゲート絶縁膜109の材料として、SiO2、SiONのほか、高誘電率材料であるHfSiON、HfO2を使用してもよい。ゲート電極110の材料として、多結晶シリコン(Poly−Si)のほか、金属材料である窒化チタン(TiN)、炭化タンタル(TaC)、窒化タングステン(WN)を使用してもよい。
なお、Siキャップ膜108は、ゲート絶縁膜109を形成する際に酸化されてゲート絶縁膜109の一部となり、最終的に残らないこともある。
(12)次に、シリコン基板101及びシリコン窒化膜111の上に2〜10nm程度の薄いシリコン窒化膜を堆積した後、RIE等の異方性エッチングを行うことにより、図1(h)に示すように、オフセットスペーサーとなる第1の側壁112を形成する。その後、p型不純物をイオン注入技術により打ち込み、RTA(Rapid Thermal Annealing)等の高温短時間の熱処理を行うことで、図1(h)に示すように、シリコン基板101の表面にp型のソース/ドレインエクステンション領域113(拡散層)を形成する。ここで、p型不純物としてボロン(B)又は二フッ化ボロン(BF2)が使用される。
(13)次に、シリコン基板101、シリコン窒化膜111及び第1の側壁112の上にシリコン窒化膜を堆積した後、RIE等の異方性エッチングを行うことにより、図1(i)に示すように、第2の側壁114を形成する。その後、p型不純物をイオン注入技術によりシリコン基板表面に打ち込み、RTA等の高温短時間の熱処理を行うことで、図1(i)に示すように、p型のソース/ドレインコンタクト領域115(拡散層)を形成する。ここで、p型不純物としてボロン(B)又は二フッ化ボロン(BF2)が使用される。
第1の実施形態について図1(a)〜図1(i)を用いて説明する。
図1(a)〜図1(i)は、本実施形態に係るSiGeチャネルを有するp型FET100の工程断面図を示している。
(1)まず、図1(a)に示すように、n型のシリコン基板101の(001)面または(011)面上に、シリコン酸化膜102とシリコン窒化膜103を順次形成する。このシリコン酸化膜102は、シリコン酸化膜以外の絶縁膜でもよい。
なお、このシリコン窒化膜103は、後述の素子分離絶縁膜105をエッチングする際にシリコン酸化膜102がエッチングされないようにするためのマスク材である。
(2)次に、図1(b)に示すように、シリコン基板101、シリコン酸化膜102及びシリコン窒化膜103からなる積層構造膜をパターンニングした後、異方性エッチングを行うことにより、素子分離用のSTI溝104を形成する。このSTI溝104はFET素子領域を区画する。
(3)次に、図1(c)に示すように、このSTI溝104にシリコン酸化膜を埋め込み、素子分離絶縁膜105を形成する。
(4)次に、図1(d)に示すように、素子分離絶縁膜105のエッチングを行い、STI溝の側壁の一部104aを露呈させる。このエッチング処理は、希釈HF等の薬液によるウエットエッチング又はNH3ガス等によるドライエッチングにより行われる。
(5)次に、図1(e)に示すように、薬液処理等によるエッチングを行うことによりシリコン窒化膜103を剥離する。
(6)次に、図1(e)に示すように、プラズマ窒化処理を行い、露呈したSTI溝の側壁の一部104aを窒化し、シリコン流動防止層106を形成する。このシリコン流動防止層106は、少なくとも2.5×1020cm−3の窒素を含むシリコンであることが好ましい。シリコン流動防止層106の厚さは少なくとも1nm以上であることが好ましい。また、このシリコン流動防止層106は、窒素の代わりに炭素(C)を含むシリコン、又は窒素と炭素の両方を含むシリコンでもよい。
(7)次に、図1(f)に示すように、エッチングを行うことによりシリコン酸化膜102を剥離する。このエッチング処理は、希釈HF等の薬液によるウエットエッチング又はNH3ガス等によるドライエッチングにより行われる。
(8)次に、還元性の水素雰囲気で熱処理(水素アニール)を行うことによって、シリコン基板101の表面に形成されたシリコン酸化物などの自然酸化膜を還元除去し、シリコン基板の表面にダングリングボンドを形成する。この際、シリコン流動防止層106が形成されているので、FET素子領域のSi原子はSTI溝104に流動しない。
(9)次に、図1(g)に示すように、シリコン基板101の表面に、SiGe膜107をエピタキシャル成長する。このSiGe膜107のエピタキシャル成長は、微減圧(例えば、5〜10Torr)、還元性の雰囲気(例えば水素ガス又はシランガス)において行われる。
(10)次に、図1(g)に示すように、SiGe膜107の上にSiキャップ膜108をエピタキシャル成長する。このシリコンキャップ膜108は、SiGe膜107の表面の酸化などを防止し、SiGe膜107の結晶性を保つためのものである。このSiキャップ膜108の膜厚は、例えば、1nmである。
(11)次に、図1(h)に示すように、Siキャップ膜108の上にゲート絶縁膜109、ゲート電極110及びマスク材となるシリコン窒化膜111を順次形成し、この積層構造膜をパターニングすることによりゲート電極構造を形成する。ここで、ゲート絶縁膜109の材料として、SiO2、SiONのほか、高誘電率材料であるHfSiON、HfO2を使用してもよい。ゲート電極110の材料として、多結晶シリコン(Poly−Si)のほか、金属材料である窒化チタン(TiN)、炭化タンタル(TaC)、窒化タングステン(WN)を使用してもよい。
なお、Siキャップ膜108は、ゲート絶縁膜109を形成する際に酸化されてゲート絶縁膜109の一部となり、最終的に残らないこともある。
(12)次に、シリコン基板101及びシリコン窒化膜111の上に2〜10nm程度の薄いシリコン窒化膜を堆積した後、RIE等の異方性エッチングを行うことにより、図1(h)に示すように、オフセットスペーサーとなる第1の側壁112を形成する。その後、p型不純物をイオン注入技術により打ち込み、RTA(Rapid Thermal Annealing)等の高温短時間の熱処理を行うことで、図1(h)に示すように、シリコン基板101の表面にp型のソース/ドレインエクステンション領域113(拡散層)を形成する。ここで、p型不純物としてボロン(B)又は二フッ化ボロン(BF2)が使用される。
(13)次に、シリコン基板101、シリコン窒化膜111及び第1の側壁112の上にシリコン窒化膜を堆積した後、RIE等の異方性エッチングを行うことにより、図1(i)に示すように、第2の側壁114を形成する。その後、p型不純物をイオン注入技術によりシリコン基板表面に打ち込み、RTA等の高温短時間の熱処理を行うことで、図1(i)に示すように、p型のソース/ドレインコンタクト領域115(拡散層)を形成する。ここで、p型不純物としてボロン(B)又は二フッ化ボロン(BF2)が使用される。
以上の工程により、SiGeチャネルを有するp型FET100が得られる。
なお、実際の半導体装置では、この後、ソース/ドレインコンタクト領域115およびゲート電極110の表面にニッケルモノシリサイド(NiSi)膜を形成し、そのNiSi膜と接続される配線層を形成する。
以上説明したように、本実施形態によれば、STI溝の側壁の一部104aの表面から内部にシリコン流動防止層106を形成することにより、FET素子領域の端部のSi原子がSTI溝104に流動することを防止し、SiGe膜を正常にエピタキシャル成長させることができる。これにより、SiGe膜107中のGe濃度およびSiGe膜107の膜厚のばらつきを抑制し、FETの閾値電圧のばらつきや動作不良を防止することができる。その結果、高速動作および閾値電圧の制御が可能という優れた特徴を持つ、SiGeチャネルを有するFETを実現することができる。特に、前述のSi原子のマイグレーション範囲が素子サイズと比較して無視できなくなる程に微細化されたFET素子に好適である。
(第2の実施形態)
次に、第2の実施形態について図2(a)〜図2(i)を用いて説明する。
図2(a)〜図2(i)は、本実施形態に係るSiGeチャネルを有するp型FET200の工程断面図を示している。
(1)まず、図2(a)に示すように、n型のシリコン基板201の(001)面または(011)面上に、シリコン酸化膜202とシリコン窒化膜203を順次形成する。このシリコン酸化膜202は、シリコン酸化膜以外の絶縁膜でもよい。
なお、このシリコン窒化膜203は、後述の素子分離絶縁膜205をエッチングする際にシリコン酸化膜202がエッチングされないようにするためのマスク材である。
(2)次に、図2(b)に示すように、シリコン基板201、シリコン酸化膜202及びシリコン窒化膜203からなる積層構造膜をパターンニングした後、異方性エッチングを行うことにより、素子分離用のSTI溝204を形成する。このSTI溝204はFET素子領域を区画する。
(3)次に、図2(c)に示すように、このSTI溝204にシリコン酸化膜を埋め込み、素子分離絶縁膜205を形成する。
(4)次に、図2(d)に示すように、素子分離絶縁膜205のエッチングを行い、STI溝の側壁の一部204aを露呈させる。このエッチング処理は、希釈HF等の薬液によるウエットエッチング又はNH3ガス等によるドライエッチングにより行われる。
(5)次に、薬液処理等によるエッチングを行うことにより、シリコン窒化膜203を剥離する。
(6)次に、第2図(e)に示すように、シリコン酸化膜202及び素子分離絶縁膜205の上に、シリコン化合物膜206Aを形成する。このシリコン化合物膜206Aの材料として、窒素を含むシリコン、炭素を含むシリコン、又は窒素と炭素の両方を含むシリコン(例えば、Si3N4、SiC又はSiCN)を用いることができる。また、このシリコン化合物膜206Aの膜厚は、1〜5nm程度であることが好ましい。
(7)次に、図2(f)に示すように、シリコン化合物膜206Aに対してRIE等の異方性エッチングを行い、STI溝の側壁の一部204aの上にシリコン化合物膜206Aを残存させることにより、シリコン流動防止層206を形成する。
(8)次に、図2(g)に示すように、エッチングを行うことによりシリコン酸化膜202を剥離する。このエッチング処理は、希釈HF等の薬液によるウエットエッチング又はNH3ガス等によるドライエッチングにより行われる。
(9)次に、還元性の水素雰囲気で熱処理(水素アニール)を行うことによって、シリコン基板201の表面に形成されたシリコン酸化物などの自然酸化膜を還元除去し、シリコン基板の表面にダングリングボンドを形成する。この際、シリコン流動防止層206が形成されているので、FET素子領域のSi原子はSTI溝204に流動しない。
(10)次に、図2(g)に示すように、シリコン基板201表面に、SiGe207をエピタキシャル成長する。このSiGe膜207のエピタキシャル成長は、微減圧(例えば、5〜10Torr)、還元性の雰囲気(例えば水素ガス又はシランガス)において行われる。
(11)次に、図2(g)に示すように、SiGe膜207の上にSiキャップ膜208をエピタキシャル成長する。このシリコンキャップ膜208は、SiGe膜207の表面の酸化などを防止し、SiGe膜207の結晶性を保つためのものである。このSiキャップ膜208の膜厚は、例えば、1nmである。
(12)次に、図2(h)に示すように、Siキャップ膜208の上にゲート絶縁膜209、ゲート電極210及びマスク材となるシリコン窒化膜211を順次形成し、この積層構造膜をパターニングすることによりゲート電極構造を形成する。ここで、ゲート絶縁膜209の材料として、SiO2、SiONのほか、高誘電率材料であるHfSiON、HfO2を使用してもよい。ゲート電極210の材料として、多結晶シリコン(Poly−Si)のほか、金属材料である窒化チタン(TiN)、炭化タンタル(TaC)、窒化タングステン(WN)を使用してもよい。
なお、Siキャップ膜208は、ゲート絶縁膜209を形成する際に酸化されてゲート絶縁膜209の一部となり、最終的に残らないこともある。
(13)次に、シリコン基板201及びシリコン窒化膜211の上に2〜10nm程度の薄いシリコン窒化膜を堆積した後、RIE等の異方性エッチングを行うことにより、図2(h)に示すように、オフセットスペーサーとなる第1の側壁212を形成する。その後、p型不純物をイオン注入技術により打ち込み、RTA等の高温短時間の熱処理を行うことで、図2(h)に示すように、シリコン基板201の表面にp型のソース/ドレインエクステンション領域213(拡散層)を形成する。ここで、p型不純物としてボロン(B)又は二フッ化ボロン(BF2)が使用される。
(14)次に、シリコン基板201、シリコン窒化膜211及び第1の側壁212の上にシリコン窒化膜を堆積した後、RIE等の異方性エッチングを行うことにより、図2(i)に示すように、第2の側壁214を形成する。その後、p型不純物をイオン注入技術によりシリコン基板表面に打ち込み、RTA等の高温短時間の熱処理を行うことで、図2(i)に示すように、p型のソース/ドレインコンタクト領域215(拡散層)を形成する。ここで、p型不純物としてボロン(B)又は二フッ化ボロン(BF2)が使用される。
次に、第2の実施形態について図2(a)〜図2(i)を用いて説明する。
図2(a)〜図2(i)は、本実施形態に係るSiGeチャネルを有するp型FET200の工程断面図を示している。
(1)まず、図2(a)に示すように、n型のシリコン基板201の(001)面または(011)面上に、シリコン酸化膜202とシリコン窒化膜203を順次形成する。このシリコン酸化膜202は、シリコン酸化膜以外の絶縁膜でもよい。
なお、このシリコン窒化膜203は、後述の素子分離絶縁膜205をエッチングする際にシリコン酸化膜202がエッチングされないようにするためのマスク材である。
(2)次に、図2(b)に示すように、シリコン基板201、シリコン酸化膜202及びシリコン窒化膜203からなる積層構造膜をパターンニングした後、異方性エッチングを行うことにより、素子分離用のSTI溝204を形成する。このSTI溝204はFET素子領域を区画する。
(3)次に、図2(c)に示すように、このSTI溝204にシリコン酸化膜を埋め込み、素子分離絶縁膜205を形成する。
(4)次に、図2(d)に示すように、素子分離絶縁膜205のエッチングを行い、STI溝の側壁の一部204aを露呈させる。このエッチング処理は、希釈HF等の薬液によるウエットエッチング又はNH3ガス等によるドライエッチングにより行われる。
(5)次に、薬液処理等によるエッチングを行うことにより、シリコン窒化膜203を剥離する。
(6)次に、第2図(e)に示すように、シリコン酸化膜202及び素子分離絶縁膜205の上に、シリコン化合物膜206Aを形成する。このシリコン化合物膜206Aの材料として、窒素を含むシリコン、炭素を含むシリコン、又は窒素と炭素の両方を含むシリコン(例えば、Si3N4、SiC又はSiCN)を用いることができる。また、このシリコン化合物膜206Aの膜厚は、1〜5nm程度であることが好ましい。
(7)次に、図2(f)に示すように、シリコン化合物膜206Aに対してRIE等の異方性エッチングを行い、STI溝の側壁の一部204aの上にシリコン化合物膜206Aを残存させることにより、シリコン流動防止層206を形成する。
(8)次に、図2(g)に示すように、エッチングを行うことによりシリコン酸化膜202を剥離する。このエッチング処理は、希釈HF等の薬液によるウエットエッチング又はNH3ガス等によるドライエッチングにより行われる。
(9)次に、還元性の水素雰囲気で熱処理(水素アニール)を行うことによって、シリコン基板201の表面に形成されたシリコン酸化物などの自然酸化膜を還元除去し、シリコン基板の表面にダングリングボンドを形成する。この際、シリコン流動防止層206が形成されているので、FET素子領域のSi原子はSTI溝204に流動しない。
(10)次に、図2(g)に示すように、シリコン基板201表面に、SiGe207をエピタキシャル成長する。このSiGe膜207のエピタキシャル成長は、微減圧(例えば、5〜10Torr)、還元性の雰囲気(例えば水素ガス又はシランガス)において行われる。
(11)次に、図2(g)に示すように、SiGe膜207の上にSiキャップ膜208をエピタキシャル成長する。このシリコンキャップ膜208は、SiGe膜207の表面の酸化などを防止し、SiGe膜207の結晶性を保つためのものである。このSiキャップ膜208の膜厚は、例えば、1nmである。
(12)次に、図2(h)に示すように、Siキャップ膜208の上にゲート絶縁膜209、ゲート電極210及びマスク材となるシリコン窒化膜211を順次形成し、この積層構造膜をパターニングすることによりゲート電極構造を形成する。ここで、ゲート絶縁膜209の材料として、SiO2、SiONのほか、高誘電率材料であるHfSiON、HfO2を使用してもよい。ゲート電極210の材料として、多結晶シリコン(Poly−Si)のほか、金属材料である窒化チタン(TiN)、炭化タンタル(TaC)、窒化タングステン(WN)を使用してもよい。
なお、Siキャップ膜208は、ゲート絶縁膜209を形成する際に酸化されてゲート絶縁膜209の一部となり、最終的に残らないこともある。
(13)次に、シリコン基板201及びシリコン窒化膜211の上に2〜10nm程度の薄いシリコン窒化膜を堆積した後、RIE等の異方性エッチングを行うことにより、図2(h)に示すように、オフセットスペーサーとなる第1の側壁212を形成する。その後、p型不純物をイオン注入技術により打ち込み、RTA等の高温短時間の熱処理を行うことで、図2(h)に示すように、シリコン基板201の表面にp型のソース/ドレインエクステンション領域213(拡散層)を形成する。ここで、p型不純物としてボロン(B)又は二フッ化ボロン(BF2)が使用される。
(14)次に、シリコン基板201、シリコン窒化膜211及び第1の側壁212の上にシリコン窒化膜を堆積した後、RIE等の異方性エッチングを行うことにより、図2(i)に示すように、第2の側壁214を形成する。その後、p型不純物をイオン注入技術によりシリコン基板表面に打ち込み、RTA等の高温短時間の熱処理を行うことで、図2(i)に示すように、p型のソース/ドレインコンタクト領域215(拡散層)を形成する。ここで、p型不純物としてボロン(B)又は二フッ化ボロン(BF2)が使用される。
以上の工程により、SiGeチャネルを有するp型FET200が得られる。
なお、実際の半導体装置では、この後、ソース/ドレインコンタクト領域215およびゲート電極210の表面にニッケルモノシリサイド(NiSi)膜を形成し、そのNiSi膜と接続される配線層を形成する。
以上説明したように、本実施形態によれば、STI溝の側壁の一部204aを覆うようにシリコン流動防止層206を形成することにより、FET素子領域の端部のSi原子がSTI溝204に流動することを防止し、SiGe膜を正常にエピタキシャル成長させることができる。これにより、SiGe膜207中のGe濃度およびSiGe膜207の膜厚のばらつきを抑制し、FETの閾値電圧のばらつきや動作不良を防止することができる。その結果、高速動作および閾値電圧の制御が可能という優れた特徴を持つ、SiGeチャネルを有するFETを実現することができる。特に、前述のSi原子のマイグレーション範囲が素子サイズと比較して無視できなくなる程に微細化されたFET素子に好適である。
以上、本発明に係る2つの実施形態について説明したが、本発明の技術的思想の範囲内で異なる実施形態をとることも可能である。
シリコン流動防止層106(206)の形成は、上記の方法以外にも例えば、STI溝104(204)を形成し、素子分離絶縁膜105(205)をSTI溝の側壁の少なくとも上部に形成した後に、素子分離絶縁膜105(205)を埋め込むようにしてもよい。
また、上述のシリコン基板101,201として、シリコンのみからなる基板(Si基板)だけでなく、シリコンを主成分とする半導体基板を用いることもできる。例えば、Si基板と表面Si層の間にSiO2が挿入されたSOI基板、Si基板と表面歪みSi層の間にSiO2が挿入された歪みSOI基板(sSOI基板)でもよい。その他、Si基板と表面歪みSi層の間に、歪みSiGeと緩和SiGeが挿入された基板を用いてもよい。
本発明に係る半導体装置は、p型のFETに限られず、n型のFETでもよい。この場合、通常のFETの場合と同様に、p型の半導体基板を用いるか、若しくは半導体基板にpウェルを形成し、その中にFETを作製する。n型のソース/ドレイン拡散層は、n型の不純物(例えばAs、P)をイオン注入技術で打ち込み、その後、熱処理を行うことにより形成される。
100,200・・・p型FET、101,201・・・シリコン基板、102,202・・・シリコン酸化膜、103,203・・・シリコン窒化膜、104,204・・・STI溝、104a,204a・・・STI溝の側壁の一部、105,205・・・素子分離絶縁膜、106,206・・・シリコン流動防止層、206A・・・シリコン化合物膜、107,207・・・SiGe膜、108,208・・・Siキャップ膜、109,209・・・ゲート絶縁膜、110,210・・・ゲート電極、111,211・・・シリコン窒化膜、112,212・・・第1の側壁、113,213・・・ソース/ドレインエクステンション領域、114,214・・・第2の側壁、115,215・・・ソース/ドレインコンタクト領域
Claims (5)
- シリコンを主成分とする基板と、
前記基板に形成され、素子領域を区画する溝と、
前記基板上に形成されたSiGe膜と、
前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、
を備えることを特徴とする半導体装置。 - シリコンを主成分とする基板と、
前記基板に形成され、素子領域を区画する溝と、
前記基板上に形成されたSiGe膜と、
前記溝の側壁の少なくとも上部を覆い、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、
を備えることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記SiGe膜の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記素子領域における前記基板の中に形成されたソース拡散層及びドレイン拡散層と、
をさらに備え、
前記SiGe膜は、前記ソース拡散層と前記ドレイン拡散層間のチャネルとして構成されている、
ことを特徴とする半導体装置。 - シリコンを主成分とする基板上に絶縁膜を形成し、
前記絶縁膜および前記基板をエッチングすることにより、前記基板に素子領域を区画する溝を形成し、
シリコン流動防止層を形成するために、前記溝の側壁の少なくとも上部を窒化及び/又は炭化し、
前記シリコン流動防止層を形成した後、前記絶縁膜を剥離し、水素アニールを行うことにより前記基板上の自然酸化膜を還元除去し、
前記水素アニールを行った後、前記基板上にSiGe膜をエピタキシャル成長させる、
ことを特徴とする半導体装置の製造方法。 - シリコンを主成分とする基板上に絶縁膜を形成し、
前記絶縁膜および前記基板をエッチングすることにより、前記基板に素子領域を区画する溝を形成し、
前記溝の側壁の少なくとも上部及び前記絶縁膜の上に、シリコン化合物膜を形成し、
シリコン流動防止層を形成するために、前記シリコン化合物膜を異方性エッチングすることにより、前記溝の側壁の少なくとも上部に前記シリコン化合物膜を残存させ、
前記シリコン流動防止層を形成した後、前記絶縁膜を剥離し、水素アニールを行うことにより前記基板上の自然酸化膜を還元除去し、
前記水素アニールを行った後、前記基板上にSiGe膜をエピタキシャル成長させる、
ことを特徴とする半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150000386A (ko) * | 2013-06-24 | 2015-01-02 | 삼성전자주식회사 | 응력 변형된 반도체 구조물 형성 방법 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101868806B1 (ko) | 2011-11-04 | 2018-06-22 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
JP6157809B2 (ja) * | 2012-07-19 | 2017-07-05 | 株式会社Screenホールディングス | 基板処理方法 |
US9622124B2 (en) * | 2014-07-10 | 2017-04-11 | Viavi Solutions Uk Limited | Techniques for improved allocation of network resources using geolocation and handover management |
US9960284B2 (en) * | 2015-10-30 | 2018-05-01 | Globalfoundries Inc. | Semiconductor structure including a varactor |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000133700A (ja) * | 1998-10-22 | 2000-05-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2006203109A (ja) * | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Cmos半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5949126A (en) * | 1997-12-17 | 1999-09-07 | Advanced Micro Devices, Inc. | Trench isolation structure employing protective sidewall spacers upon exposed surfaces of the isolation trench |
JP4750342B2 (ja) * | 2002-07-03 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | Mos−fetおよびその製造方法、並びに半導体装置 |
JP4796771B2 (ja) * | 2002-10-22 | 2011-10-19 | 台湾積體電路製造股▲ふん▼有限公司 | 半導体デバイス |
US7037794B2 (en) * | 2004-06-09 | 2006-05-02 | International Business Machines Corporation | Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain |
US7338834B2 (en) * | 2006-03-17 | 2008-03-04 | Acorn Technologies, Inc. | Strained silicon with elastic edge relaxation |
US7897493B2 (en) * | 2006-12-08 | 2011-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Inducement of strain in a semiconductor layer |
US20080157200A1 (en) * | 2006-12-27 | 2008-07-03 | International Business Machines Corporation | Stress liner surrounded facetless embedded stressor mosfet |
-
2008
- 2008-07-09 JP JP2008178795A patent/JP2010021235A/ja active Pending
-
2009
- 2009-06-30 US US12/494,611 patent/US20100006907A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000133700A (ja) * | 1998-10-22 | 2000-05-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2006203109A (ja) * | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Cmos半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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KR20150000386A (ko) * | 2013-06-24 | 2015-01-02 | 삼성전자주식회사 | 응력 변형된 반도체 구조물 형성 방법 |
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