KR101868806B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

컨택홀 또는 비아를 형성하기 위한 추가적인 리소그래피 및 식각 공정이 없는 패턴 형성 방법을 제공하는 것이다. 상기 패턴 형성 방법은 기판을 포함하는 하부막 상에 제1 막을 형성하고, 상기 제1 막 상에 제1 패턴을 포함하는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴 상에 제2 패턴을 포함하는 제2 마스크 패턴을 형성하되, 상기 제2 패턴은 상기 제1 패턴과 오버랩(overlap)되는 제1 영역과 상기 제1 패턴과 비오버랩되는 제2 영역을 포함하고, 상기 제2 마스크 패턴을 이용하여 식각하여, 상기 제1 막 내에 상기 제1 영역에 대응되며 상기 하부막의 상면을 노출시키는 제3 패턴을 형성하고, 상기 제1 마스크 패턴 내에 상기 제2 영역에 대응되는 제4 패턴을 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자는 빠른 동작 속도 구현을 위하여 여러 가지 기술을 개발하고 있다. 그 중 하나는 액티브 영역(active region)에 인장 또는 응축 응력을 가하여, 전자 또는 홀(hole)의 속도를 증가시키는 것이다. 이와 같은 기술을 적용함에 있어서, 야기될 수 있는 신뢰성의 문제를 해결하기 위하여 다양한 연구가 진행되고 있다.
반도체 소자의 동작 속도를 증가시키기 위하여, 액티브 영역을 리세스하여 기판과는 다른 격자상수를 갖는 반도체 패턴을 성장시킨다. 리세스 영역에 반도체 패턴을 성장시킬 때, 리세스된 액티브 영역의 가장자리에 물질 유무에 따라서 성장 방향 및 성장 속도가 달라진다. 즉, 반도체 패턴은 가장자리 측벽이 없으면, 이 부분에서는 반도체 패턴이 성장되지 않는다. 이와 같을 경우, 컨택을 형성시 오픈이 되지 않을 수 있다. 또한, 실리사이드(silicide) 공정을 진행 시 실리사이드막이 평평(flat)하게 성장되지 않고, 소자 분리 영역 경계를 따라 실리사이드막이 성장될 수 있다. 따라서, 컨택과 정션과의 거리가 가까워져 소자의 정션 누설(junction leakage)을 발생시킨다.
본 발명이 해결하려는 과제는, 소자 분리 영역의 측벽에서 반도체 패턴의 성장을 돕는 스페이서를 형성하는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 스페이서를 포함하는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 게이트 패턴이 형성된 제1 영역과, 제1 트렌치와 상기 제1 트렌치를 채우는 절연층이 형성된 제2 영역을 포함하는 기판을 제공하고, 상기 절연층의 일부를 식각하여 상기 제1 트렌치의 측벽의 일부를 노출시키고, 상기 게이트 패턴의 측벽에 제1 스페이서를 형성하고, 상기 제1 트렌치의 노출된 벽에 제2 스페이서를 형성하되, 상기 제1 스페이서와 상기 제2 스페이서를 동시에 형성하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 다른 태양은 게이트 패턴이 형성된 제1 영역과, 제1 트렌치와 상기 제1 트렌치를 채우는 제1 절연층이 형성된 제2 영역을 포함하는 기판을 제공하고, 상기 제1 절연층의 일부를 식각하여 상기 제1 트렌치의 측벽의 일부를 노출 시키고, 상기 기판 상에 제2 절연층을 형성하고, 상기 제2 절연층을 식각하여, 상기 게이트 패턴의 측벽에 제1 스페이서를 형성하고, 상기 제1 트렌치의 노출된 측벽에 제2 스페이서를 형성하되, 상기 제1 스페이서 및 제2 스페이서는 동시에 형성되고, 상기 게이트 패턴 양쪽의 상기 제1 영역을 식각하여 제2 트렌치를 형성하고, 상기 제2 트렌치에 반도체 패턴을 형성하고, 상기 반도체 패턴 상에 개구부가 형성된 층간 절연패턴을 형성하고, 상기 개구부 내에 금속층을 증착하여, 상기 반도체 패턴 상에 실리사이드막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 공정 단계별 단면도이다.
도 5 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법의 공정 단계별 단면도이다.
도 12 및 13은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법의 공정 단계별 단면도이다.
도 14 내지 도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법의 공정 단계별 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해서 설명한다. 구체적으로는 제1 영역에서 반도체 패턴의 성장을 돕는 제2 스페이서를 형성하는 방법에 대해서 설명한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 공정 단계별 단면도이다.
먼저, 도 1을 참조하면, 기판(100)은 제1 영역(A)과 제2 영역(B)을 포함한다. 기판(100) 상의 제1 영역(A)에는 게이트 패턴(120)이 형성될 수 있다. 기판(100) 상의 제2 영역(B)에는 제1 트렌치(110T)와 제1 트렌치를 채우는 제1 절연층(110)이 형성될 수 있다.
제1 영역(A)은 반도체 소자의 활성 영역일 수 있고, 반도체 소자는 예를 들어, 논리 소자 또는 메모리 소자 등이 될 수 있다. 제1 영역(A)상에 게이트 패턴(120)은 게이트 절연막(120A)과 게이트 전극(120B)을 포함한다. 구체적으로, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(120A)은 예를 들어, 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다.
게이트 전극(120B)은 poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있으나, 이에 한정되는 것은 아니다.
도 1에는 미도시되었으나, 게이트 전극(120B) 상부에는 게이트 전극(120B)을 보호하는 하드마스크막이 형성될 수 있다. 이 때, 하드 마스크막은 SiN 또는 SiON 등으로 형성될 수 있다. 또한, 게이트 패턴(120)의 측면에 게이트 패턴을 보호하는 게이트 스페이서(미도시)가 형성될 수 있다. 이 때, 게이트 스페이서는 질화막 또는 산화막을 포함할 수 있으나, 이에 제한되지 않는다.
도 1에서, 제2 영역(B)은 소자 분리 영역일 수 있다. 제2 영역(B)에 제1 트렌치(110T)가 형성되고, 형성된 제1 트렌치(110T)에 제1 절연층(110)을 매울 수 있다. 제1 절연층(110)은 예를 들어, 실리콘 산화물 등을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성될 수 있다. 소자간의 절연 기능을 향상시키기 위하여, 트렌치 절연막(미도시)과 트렌치 라이너(미도시)를 포함할 수 있다.
도 2a 및 도 2b를 참조하여, 제1 트렌치(110T) 내에 제1 절연층(110)의 일부를 식각하여, 제1 트렌치의 측벽의 일부(110P)를 노출시킬 수 있다. 제1 절연층(110)의 일부를 식각하는 방법은 건식 식각, 습식 식각 또는 이들의 조합 중 하나일 수 있다. 식각을 통하여, 제1 트렌치의 측벽의 일부(110P)가 노출되는 길이 h1은 10 Å 이상 400 Å이하일 수 있다. 구체적으로, 노출되는 길이 h1이 10 Å보다 작게 되면, 이후 공정에서 노출된 측벽에 형성될 제2 스페이서가 공정이 진행되면서 식각되어 제거될 수 있다. 즉, 물질간에는 식각 선택비가 존재하므로, 제2 스페이서를 형성한 후 진행되는 식각 공정에서, 형성된 제2 스페이서는 식각되어 제거될 수 있다. 노출되는 길이 h1이 400 Å보다 크게 되면, 소자의 절연을 위해 형성된 제1 절연층(110)의 두께가 얇아지게 된다. 두께가 얇아진 제1 절연층(110)은 소자간의 절연 기능을 수행하지 못해, 소자 간의 누설 전류가 증가되어 소자 특성이 저하될 수 있다.
도 2a를 참조하여, 제1 절연층의 상면(110A)은 실질적으로 평평하게 된다. 구체적으로, 건식 식각을 통하여, 제1 트렌치(110T) 내에 제1 절연층(110)의 일부를 식각할 때, 제1 절연층의 상면(110A)은 실질적으로 평평할 수 있다. 즉, 제1 절연층(110)에 대한 식각 가스는 제1 절연층(110)을 균일하게 식각하여 제거할 수 있고, 이를 통하여, 식각으로 드러난 제1 절연층의 상면(110A)은 실질적으로 평평할 수 있다.
도 2b를 참조하여, 제1 절연층의 상면(110A)에 덴트(D)가 형성되어 있다. 즉, 제1 영역(A)과 접한 제1 절연층(110)의 경계 부분에서 덴트(D)가 형성될 수 있다. 구체적으로, 습식 식각 또는 습식 및 건식 식각의 조합을 통하여, 제1 트렌치(110T) 내의 제1 절연층(110)의 일부를 식각할 때, 제1 영역(A)과 접한 제1 절연층(110)의 경계 부분에 덴트(D)가 형성될 수 있다. 제1 영역인 기판(100)과 제1 트렌치(110T) 내의 제1 절연층(110)은 다른 물질 일 수 있다. 두 물질이 결합을 할 경우, 기판(100)과 제1 절연층(110)의 경계면에서 계면 에너지는 증가하게 되고, 에너지적으로 불안정하게 된다. 습식 식각은 화학 물질을 이용한 화학 반응을 통해 물질을 식각하는 것이므로, 에너지적으로 불안정한 곳에서 식각이 활발하게 일어난다. 따라서, 에너지적으로 불안정한 기판(100)과 제1 절연층(110)의 경계면에서 식각이 활발하게 일어나게 된다. 그리하여, 제1 영역(A)과 접한 제1 절연층(110)의 경계 부분에서 덴트(D)가 형성될 수 있다.
도 2b를 참조하여, 연속적인 기울기를 가지고 일정한 길이 영역에서 변하는 덴트(D)의 형상을 보여주고 있으나, 이에 제한되지 않는다. 덴트(D)의 형상은 제1 영역(A)과 접한 제1 절연층(110)의 경계 부분에서는 제1 절연층의 상면(110A)이 평평하고, 이후 일정한 길이 영역에서 연속적인 기울기를 가지고 변할 수 있다. 이와 같은 덴트(D)의 형상은 건식 식각과 습식 식각의 조합을 통하여 만들 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법에서는 도 2a와 같이 제1 절연층의 상면(110A)이 실질적으로 평평할 경우로 설명하나, 이에 제한되는 것은 아니다.
도 3 및 도 4를 참조하여, 기판(100)에 제2 절연층(130)을 형성한다. 이 후에, 제2 절연층(130)을 식각하여, 게이트 패턴(120)의 측벽에 제1 스페이서(130B)를 형성하고, 노출된 제1 트렌치(110T)의 측벽(110P)에 제2 스페이서(130A)를 형성한다. 제1 스페이서(130B)와 제2 스페이서(130A)는 동시에 형성된다.
도 3을 참조하여, 제2 절연층(130)은 기판(100) 즉, 게이트 패턴(120)을 포함하는 제1 영역(A) 상과 제1 트렌치(110T)의 측벽의 일부(110P)가 노출된 제2 영역(B) 상에 컴포멀하게 형성된다. 제2 절연층(130)은 식각에 대하여 내성을 갖는 물질일 수 있다. 구체적으로, 제2 절연층(130)은 제1 절연층(110)에 대하여 식각 선택비를 갖는 식각 내성 물질일 수 있다. 제1 절연층(110)을 식각하는 물질로 제2 절연층(130)을 식각할 경우, 제2 절연층(130)은 제1 절연층(110)에 비하여 적게 식각되거나 실질적으로 식각되지 않는 것을 의미한다. 제2 절연층(130)은 식각 선택비를 조절하기 위하여, 예를 들어, 실리콘 산화물, 실리콘 질화물, SiON, SiCN, SiC, SiOC 또는 이들의 조합으로 형성될 수 있다. 컴포멀하게 형성된 제2 절연층(130)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착법(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있다.
도 4를 참조하여, 게이트 패턴(120)의 측벽에 제1 스페이서(130B)를 형성되고, 노출된 제1 트렌치(110T)의 측벽 및 제1 절연층(110)과 접하는 제2 스페이서(130A)를 형성한다. 제1 스페이서(130B) 및 제2 스페이서(130A)는 동시에 형성된다. 구체적으로, 도 3의 제2 절연층(130)을 건식 식각하면, 제2 절연층(130)의 일부인 제1 스페이서(130B) 및 제2 스페이서(130A)만 남고, 나머지 제2 절연층은 제거된다. 게이트 패턴(120)의 측벽과 노출된 제1 트렌치(110T)의 측벽은 기판 바닥면에 대하여 실질적으로 수직이다. 따라서, 게이트 패턴(120)의 측벽과 노출된 제1 트렌치(110T)의 측벽에서 제2 절연층(130)이 셀프 마스크로 역할을 하여, 제1 스페이서(130B) 및 제2 스페이서(130A)가 남게 된다.
제2 스페이서(130A)의 높이는 도 2a 및 도 2b에서의 제1 트렌치의 측벽의 일부(110P)가 노출되는 길이 h1와 실질적으로 같게 된다. 즉, 제2 스페이서의 높이는 10Å 이상 400Å이하일 수 있다. 이 후 공정으로 게이트 패턴의 양쪽을 리세스한 후, 리세스에 반도체 패턴을 성장할 경우, 제2 스페이서(130A)는 반도체 패턴의 서포터 역할을 할 수 있다. 즉, 제2 스페이서(130A)는 반도체 패턴의 패싯(facet)의 시작점을 기판(100)의 하면으로부터 멀어지게 할 수 있다.
도 1 내지 도 10를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해서 설명한다. 도 5 내지 도 11에서 설명되는 반도체 소자 제조 방법은 도 1 내지 도 4를 통하여 형성된 제2 스페이서를 포함하는 기판을 이용한다.
도 5 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법의 공정 단계별 단면도이다.
도 5를 참조하여, 게이트 패턴(120) 양쪽에 있는 제1 영역(A)을 식각하여 제2 트렌치(140)를 형성한다. 즉, 기판(100) 상의 제1 영역(A) 중 게이트 패턴(120)과 비오버랩되는 영역 전부 또는 일부를 식각하여 제2 트렌치(140)를 형성할 수 있다. 기판(100)을 식각하는 것은 건식 또는 습식 식각 공정에 의해 수행될 수 있다. 제2 트렌치(140)는 기판(100)의 상면에서 하면으로 만입된 구조일 수 있다.
제2 트렌치(140)에는 이후 공정에 의해 반도체 패턴(도 6의 150)이 형성된다. 기판(100) 구체적으로, 채널 영역에 가하는 압축 또는 인장 응력을 극대화시키기 위하여, 제2 트렌치(140)는 측벽의 일부가 채널 영역으로 리세스될 수 있다. 이에 의해, 기판(100)의 상면에서 하면 방향으로 절단한 제2 트렌치(140)의 단면 형상은 시그마(∑)형의 형상일 수 있다. 그러나, 제2 트렌치(140)의 단면 형상은 시그마(∑)형상으로 한정되는 것은 아니다. 반도체 패턴(도 6의 150)이 기판(100)에 가하는 압축 또는 인장 응력을 극대화 시킬 수 있는 형상이면 어떤 형상이라도 무방하다.
도 4 및 도 5를 참조하여, 제2 트렌치(140)를 형성한 후의 제2 스페이서(130A)의 높이는 h2일 수 있다. 제2 트렌치(140)를 형성한 후의 제2 스페이서(130A)의 높이 h2는 제2 스페이서를 형성했을 때의 높이 h1보다 작거나, 실질적으로 같을 수 있다. 제2 스페이서(130A)를 식각 내성 물질이지만, 이후 공정에서 제2 스페이서(130A)가 전혀 식각되지 않는다고 볼 수 없다. 즉, 제2 스페이서(130A)의 물질도 기판을 식각하는 물질에 대한 식각 선택비가 존재할 수 있으므로, h2는 h1보다 작아질 수 있다.
하지만, 제2 스페이서(130A)는 제1 절연층(110)보다 식각에 대한 내성을 갖는다. 즉, 도 5와 같이 제2 트렌치를 형성하는 조건에서 제2 스페이서(130A)는 제1 절연층(110)보다 적게 식각이 된다. 따라서, 제2 스페이서(130A)를 형성하지 않았을 경우에 기판(100) 하면으로부터 제1 절연층(110)까지의 높이는 제2 스페이서(130A)을 형성한 경우에 기판(100) 하면으로부터 제2 스페이서(130A)의 최상점까지의 높이보다 낮다.
도 6을 참조하여, 제2 트렌치(140) 내에 반도체 패턴(150)을 형성한다. 기판(100)에 인장 또는 압축 응력을 줄 수 있는 반도체 패턴(150)이 제2 트렌치(140) 내에 형성될 수 있다. 반도체 패턴(150)은 예를 들어, 트랜지스터의 소스와 드레인이 될 수 있다. 반도체 패턴(150)은 제2 트렌치(140) 내에 반도체 물질을 에피택셜(epitaxial) 성장시켜 형성될 수 있다. 즉, 반도체 패턴(150)은 단결정 에피택셜층일 수 있다. 반도체 패턴(150)은 기판(100)과 일관성(coherency)를 가지고 성장하여 다결정이 아닌 단결정으로 성장될 수 있다. 반도체 패턴(150)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착법으로 형성될 수 있다.
반도체 패턴(150)은 기판(100)에 인장 또는 압축 응력을 주기 위한 것일 경우, 기판(100)과는 다른 격자 상수를 갖는 물질일 수 있다. 반도체 소자가 p형의 MOS(PMOS) 트랜지스터인 경우, 정공(hall)에 의해서 반도체 소자가 동작이 되므로, 기판(100)에 압축 응력을 가하는 것이 좋을 수 있다. 반도체 패턴(150)은 기판(100)보다 격자 상수가 큰 물질로 형성될 수 있다. 즉, 기판(100)이 실리콘(Si)으로 이뤄진 경우, 반도체 패턴(150)은 실리콘보다 격자 상수가 큰 실리콘저머늄(SiGe)으로 형성할 수 있다. 반도체 소자가 n형의 MOS(NMOS) 트랜지스터인 경우, 전자(electron)에 의해서 반도체 소자가 동작이 되므로, 기판(100)에 인장 응력을 가하는 것이 좋을 수 있다. 반도체 패턴(150)은 기판(100)보다 격자 상수가 작은 물질로 형성될 수 있다. 즉, 기판(100)이 실리콘(Si)으로 이뤄진 경우, 반도체 패턴(150)은 실리콘보다 격자 상수가 작은 실리콘카바이드(SiC)로 형성할 수 있다.
도 6을 참조하여, 제2 트렌치(140)에 형성된 반도체 패턴(150)은 게이트 절연막과 기판(100)의 경계면보다 융기되어 형성되고, 기울어진 패싯(150F)을 가지고 있다. 제2 트렌치에 형성된 반도체 패턴(150)의 형상은 본 발명의 실시예를 설명하기 위한 것일 뿐, 이에 제한되지 않는다. 반도체 패턴(150)은 제2 스페이서(130A)의 최상점(150FL)까지 제2 스페이서(130A)를 측벽으로 하여 성장된다. 이 후 성장되는 반도체 패턴(150)은 제2 스페이서(130A)의 최상점(150FL)을 패싯 시작점으로 하여 성장된다. 반도체 패턴(150)에서 패싯이 발생하는 것은, 각 물질마다 물질이 선호하는 성장 방향이 있고, 이 방향으로 성장이 우선되므로 패싯이 발생한다. 반도체 패턴(150)의 패싯 시작점(150FL)에서 기판(100)의 하면까지의 거리는 제2 스페이서(130A)가 없을 때보다 길어진다. 이로 인하여 얻어지는 효과에 대하여 도 10에서 설명한다.
도 7을 참조하여, 기판(100) 상에 층간 절연층(170P)을 형성한다. 도 2a 과정에서 제1 절연층 일부를 제거하고 제1 트렌치(110T) 내에 남은 공간(T)을 층간 절연층(170P)은 완전히 매립한다. 층간 절연층(170P)은 예를 들어, 실리콘 산화물 또는 저유전율 물질을 포함하여 형성될 수 있고 불순물로 도핑이 될 수 있으며, 증착 공정 예컨대, 고밀도 플라즈마 증착 공정 또는 화학 기상 증착 등에 따라 형성될 수 있다.
층간 절연층(170P)은 한번에 형성이 될 수도 있지만, 여러 번의 증착에 의해서 형성될 수도 있다. 구체적으로, 기판(100) 상에 식각 정지막(160) 예를 들어, 실리콘 질화막, 실시콘 산화막 또는 이들의 이중층을 형성할 수 있다 식각 정지막(160)은 공정에 따라 생략될 수도 있다. 이후, 제1 층간 절연층(미도시)을 식각 정지막(160) 상에 형성한다. 화학적 기계적 연마법(CMP)를 통하여, 게이트 패턴이 노출될 때까지 연마를 하여, 제1 층간 절연층 표면을 평탄화한다. 이후, 평탄화된 제1 층간 절연층 상에 제2 층간 절연막을 형성하여, 층간 절연층(170P)을 전체적으로 형성한다. 이 때, 도 2a 과정에서 제1 절연층 일부를 제거하고 제1 트렌치(110T) 내에 남은 공간(T)을 완전히 매립한 층간 절연층은 제1 층간 절연층이 된다.
도 7 및 도 8을 참조하여, 층간 절연층(170P)을 식각하여, 반도체 패턴(150) 상에 개구부(170A)가 형성된 층간 절연패턴(170)을 형성한다. 층간 절연층(170P)을 예를 들어, 건식 식각 공정을 통하여, 층간 절연패턴(170)을 형성할 수 있다. 층간 절연패턴(170)의 개구부(170A)는 반도체 패턴(150), 제2 스페이서(130A) 및 제1 트렌치(110T) 내의 제1 절연층(110)을 노출시키는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 즉, 층간 절연패턴(170)의 개구부(170A)는 반도체 패턴(150)만을 노출시키도록 형성될 수도 있다. 층간 절연패턴(170)에 포함되는 개구부(170A)는 예를 들어, 반도체 패턴(150)에 컨택을 형성하기 위한 것일 수 있다. 즉, 개구부(170A)는 콘택홀일 수 있다.
개구부(170A)를 형성하기 위해 층간 절연층(170P)을 식각할 때, 반도체 패턴(150), 제2 스페이서(130A) 및 제1 트렌치(110T) 내의 제1 절연층(110)도 함께 식각이 될 수 있다. 즉, 개구부(170A)를 형성하는 것은 패싯(150F)을 포함하는 반도체 패턴(150)을 전체적으로 노출시키고, 개구부(170A) 내에 형성되어 있던 식각 정지막을 제거하기 위함이다. 이 때, 물질의 식각 선택비에 따라, 제2 스페이서(130A) 및 제1 트렌치(110T) 내의 제1 절연층(110)도 함께 식각이 될 수 있다. 개구부(170A)를 포함하는 층간 절연패턴(170)을 형성한 후, 제2 스페이서의 높이는 h3이다. 도 5의 제2 트렌치(140)를 형성한 후의 제2 스페이서(130A)의 높이 h2는 h3보다 크거나 실질적으로 같을 수 있다. 제2 스페이서가 층간 절연패턴(170)의 물질보다 식각 선택비가 매우 크거나, 개구부(170A)가 반도체 패턴(150) 상에만 형성이 되는 경우, h2와 h3는 실질적으로 동일할 수 있다. 층간 절연패턴(170)이 형성된 후, 제1 절연층(110)과 제2 스페이서의 경계면보다 하면으로 파인 영역(X)이 만들어 질 수 있다. 제2 스페이서(130A) 아래의 제1 절연층은 제2 스페이서(130A)가 식각 마스크 역할을 하여 식각되지 않았다.
도 9 및 도 10을 참조하여, 반도체 패턴(150) 상에 실리사이드막(180)을 형성한다. 실리사이드막(180)은 개구부(170A) 내에 형성되어 있다. 실리사이드막(180)은 제2 스페이서(130A)와는 접하지만, 제1 절연층(110)과는 이격되어 있다. 즉, 실리사이드막(180)과 제1 절연층(110) 사이에는 반도체 패턴(150) 및 제2 스페이서(130A)가 위치한다. 제2 영역(B) 내의 제1 절연층(110)과 제1 영역(A) 내의 반도체 기판의 경계면(IF)은 실리사이드막(180)과 직접적으로 접하지 않는다. 또한, 실리사이드막(180)은 반도체 패턴(150)의 측벽(150S)에 형성되지 않는다. 즉, 제2 스페이서(130A)와 제2 스페이서 아래의 제1 절연층(110)이 반도체 패턴의 측벽(150S)에 실리사이드막(180)이 형성되는 것을 막아준다.
도 9를 참조하여, 층간 절연패턴(170) 상에 금속층(M)을 증착시킨다. 금속층(M)은 실리사이드막을 형성하기 위한 전구물질이고, 예를 들어, Ni, Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 금속층(M)은 물리 기상 증착법(PVD, Physical Vapor Deposition), 화학 기상 증착법, 원자층 증착법 등의 방식으로 형성할 수 있다. 금속층(M)의 두께는 열처리를 통해 소모되는 금속층(M) 하부의 반도체 패턴(150)의 두께를 고려하여 결정할 수 있다. 예를 들어, 금속층(M)의 두께는 반도체 패턴(150)을 완전히 소모시키지 않을 정도의 두께로 형성할 수 있다.
도 10을 참조하여, 금속층을 열처리하여, 반도체 패턴(150) 상에 실리사이드막(180)을 형성한다. 열처리를 통하여, 금속층과 접하는 반도체 패턴(150)에서, 금속이 반도체 패턴(150) 속으로 침투한다. 이를 통해, 실리사이드 반응이 유발되고, 반도체 패턴(150) 상에 실리사이드막(180)이 형성된다. 이어서, 미반응된 금속층을 식각 또는 클리닝 공정에 의해서 제거한다. 이후, 반도체 패턴(150) 상의 실리사이드막(180)을 다시 열처리를 할 수도 있으나, 이에 제한되지 않는다.
도 11을 참조하여, 층간 절연패턴(170)의 개구부를 매립하여 컨택(190)을 형성한다. 컨택(190)은 실리사이드막(180)을 통하여 반도체 패턴(150)과 연결이 된다. 컨택(190)은 제2 스페이서(130A) 및 제1 트렌치(110T) 내의 제1 절연층(110) 상에도 형성이 되나, 반도체 소자의 동작에는 영향을 주지 못한다. 콘택은 금속 또는 도전성 물질로 이루어 질 수 있고, 구체적으로 텅스텐(W) 등이 사용될 수 있다.
이하에서, 본 발명의 일 실시예 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자의 효과에 대하여 기술한다.
먼저, 도 11을 참조하여, 제2 스페이서(130A)를 측벽으로 성장된 반도체 패턴(150)은 제2 스페이서가 없는 상태에서 성장된 반도체 패턴보다 반도체 패턴의 부피가 더 크다. 기판(100)과 다른 격자 상수를 갖는 물질로 형성된 반도체 패턴(150)의 부피가 증가하게 되면, 반도체 소자의 특성을 개선할 수 있다. 즉, 반도체 패턴(150)의 부피가 증가함에 따라, 기판, 구체적으로 채널 영역에 작용하는 응력 또한 증가한다. 인장 또는 압축 응력이 증가하게 되면, 반도체 소자를 작동시키는 캐리어의 이동도가 증가하게 된다. 이를 통하여, 반도체 소자의 동작 속도 등이 빨라져, 반도체 소자의 성능이 개선된다.
구체적으로, 제2 스페이서(130A)를 형성한 경우, 제2 스페이서(130A)를 형성하지 않은 경우보다 반도체 패턴(150)의 패싯 시작점(150FL)이 기판(100)의 하면으로부터 멀어지게 된다(도 5와 관련하여 설명됨). 따라서, 동일한 높이를 갖는 반도체 패턴(150)을 형성하더라도, 제2 스페이서(130A)를 형성한 경우가 제2 스페이서(130A)가 없을 때보다 반도체 패턴(150)의 부피가 크게 된다.
이어서, 위에서 설명한 것과 같이, 제2 스페이서(130A)를 형성한 경우, 제2 스페이서(130A)를 형성하지 않은 경우보다 반도체 패턴(150)의 패싯 시작점(150FL)이 상승한다. 즉, 반도체 패턴(150) 상이 실리사이드막(180)이 형성되므로, 반도체 소자의 정션(미도시)으로부터 실리사이드막(180)까지의 높이는 제2 스페이서(130A)가 형성된 경우에 더 높다. 따라서, 제2 스페이서(130A)를 형성하여 반도체 패턴(150)의 패싯 시작점(150FL)이 상승한 만큼, 반도체 소자의 정션 전압이 상승하게 된다. 정션 전압이 상승하게 되면, 정션 누설이 감소하게 되어, 반도체 소자의 신뢰성이 향상되게 된다.
도 11을 참조하여, 실리사이드막(180)은 제2 스페이서(130A)와 접하고, 제1 절연층(110)과 이격되어 있다. 실리사이드막(180)은 반도체 패턴(150)과 제1 트렌치(110T) 내의 제1 절연층(110)의 경계면(IF)와 직접 접하지 않는다. 또한, 콘택홀을 형성할 때, 제1 절연층(110)이 더 식각되어 하면으로 파인 영역(X)이 발생한다. 그래도, 제2 스페이서(130A)와 제2 스페이서 하부의 제1 절연층(110)은 반도체 패턴의 측벽(150S)에 실리사이드막(180)이 형성되는 것을 막아준다. 즉, 반도체 패턴(150) 및 기판(100) 과 제1 절연층(110)의 경계에서 형성되는 누설 전류 통로와 실리사이드막(180)이 직접 접하지 않게 할 수 있다. 따라서, 반도체 소자의 누설 전류가 감소하게 되어 반도체 소자 동작의 신뢰성을 개선할 수 있다.
도 1 내지 도 6, 도 11 내지 도 13을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해서 설명한다. 도 12 및 도 13은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법의 공정 단계별 단면도이다.
도 1 내지 도 11을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법과 반복되는 부분은 설명을 생략하거나 간략히 한다.
도 1 내지 도 4를 참조하여, 제2 스페이서(130A)가 형성된 기판(100)을 제공한다.
도 5 및 도 6을 참조하여, 게이트 패턴(120)의 양쪽을 식각하여 제2 트렌치(140)를 형성한다. 제2 트렌치(140) 내에 반도체 패턴(150)을 형성한다. 반도체 패턴(150)은 게이트 절연막(120A)과 기판(100)의 경계보다 융기되어 형성될 수 있으나, 이에 제한되는 것은 아니다. 반도체 패턴(150)은 기판(100)과는 다른 격자 상수를 갖는 물질일 수 있다.
도 12를 참조하여, 반도체 패턴(150) 상에 실리사이드막(180)을 형성한다. 구체적으로, 반도체 패턴(150) 상에 금속층(미도시)를 형성할 수 있다. 금속층을 열처리하여, 반도체 패턴과 금속층 사이에서 실리사이드 반응을 유발시킨다. 열처리에 의해 반도체 패턴(150) 상에 실리사이드막(180)이 형성하고, 미반응 금속층은 식각 또는 클리닝 공정에 의해서 제거한다.
도 13을 참조하여, 기판(100) 상에 층간 절연층(170P)을 형성한다. 도 2a 과정에서 제1 절연층 일부를 제거하고 제1 트렌치(110T) 내에 남은 공간(T)을 층간 절연층(170P)은 완전히 매립한다. 층간 절연층(170P)은 한번에 형성이 될 수도 있지만, 여러 번의 증착에 의해서 형성될 수도 있다. 구체적으로, 식각 정지막(160)을 기판(100) 상에 형성할 수 있으나, 이는 공정에 따라 생략될 수도 있다. 이후, 식각 정지막(160) 상에 제1 층간 절연층을 형성하고, 게이트 패턴이 노출될 때까지 제1 층간 절연막을 화학적 기계적 연마한다. 그리고, 연마된 제1 층간 절연층 상에 제2 층간 절연층을 형성하여, 층간 절연층(170P)을 형성한다.
도 11을 참조하여, 층간 절연층을 식각하여, 실리사이드막(180) 상에 개구부가 형성된 층간 절연패턴(170)을 형성한다. 층간 절연패턴(170)의 개구부를 매립하여 컨택(190)을 형성한다. 컨택(190)은 구체적으로 텅스텐 등이 사용될 수 있으며, 층간 배선(미도시)와 연결될 수 있다.
도 1, 도 7 내지 도 11, 도 14 내지 도 17을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명한다. 도 14 내지 도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법의 공정 단계별 단면도이다.
도 1 내지 도 11을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법과 반복되는 부분은 설명을 생략하거나 간략히 한다.
도 1 및 도 14를 참조하여, 게이트 패턴(120) 양쪽에 있는 제1 영역(A)을 식각하여 제2 트렌치(140)를 형성한다. 건식 또는 습식 식각 공정에 의하여 기판(100)의 상면에서 하면으로 만입된 제2 트렌치(140)를 형성한다.
구체적으로, 게이트 패턴(120)은 게이트 절연막(120A), 게이트 전극(120B) 및 게이트 스페이서(120C)를 포함할 수 있다. 게이트 스페이서(120C)는 예를 들어, 질화막 또는 산화막을 포함할 수 있고, 예를 들어, 화화 기상 증착법으로 증착될 수 있으나, 이에 제한되는 것은 아니다. 반도체 소자의 성능 향상을 위해, 제2 트렌치(140)는 측벽의 일부가 게이트 스페이서(120C) 아래로 리세스될 수 있다. 제2 트렌치(140)를 형성하는 동안, 제2 영역(B)의 제1 절연층(110) 또한 식각이 될 수 있다.
도 15를 참조하여, 제2 트렌치(140) 내에 반도체 패턴(150)을 형성한다. 반도체 패턴(150)은 제2 트렌치(140) 내에 반도체 물질을 에피택셜(epitaxial) 성장시켜 형성될 수 있다. 반도체 패턴(150)은 게이트 패턴(120)과 기판(100)의 경계면보다 융기되어 형성될 수 있으나, 이에 제한되지 않는다. 반도체 패턴(150)이 융기될 경우, 반도체 패턴(150)은 게이트 스페이서(120C)의 측벽 일부를 감쌀 수 있다. 제2 트렌치(140) 내에서, 반도체 패턴(150)은 제1 절연층(110)을 측벽으로 성장된다. 이후, 제1 절연층(110)이 없는 지점(150FL)부터 반도체 패턴(150)은 패싯(150F)을 형성하면서 성장한다. 도 14의 공정에서, 제1 절연층(110)이 식각되었다면, 반도체 패턴(150)의 패싯 시작점(150FL)은 게이트 패턴(120)과 기판(100)의 경계면(100F)보다 아래에 위치한다.
도 16을 참조하여, 제1 트렌치(110T) 내에 제1 절연층(110)의 일부를 식각하여, 제1 트렌치(110T)의 측벽의 일부(110P)를 노출시킨다. 제1 절연층(110)의 일부를 제거하였을 때, 도 2a 및 도 2b의 경우와는 달리, 반도체 패턴(150)의 측벽 일부가 노출된다.
도 17을 참조하여, 게이트 패턴(120)의 측벽에 제1 스페이서(130B)를 형성하고, 노출된 제1 트렌치(110T)의 측벽(110P)에 제2 스페이서를 형성한다. 제1 스페이서(130B)와 제2 스페이서(130A)는 동시에 형성된다. 구체적으로, 제1 스페이서는 게이트 스페이서(120C)의 측벽 및 반도체 패턴(150) 상에 형성이 된다. 제2 스페이서(130A)는 반도체 패턴(150)의 측벽 및 제1 절연층(110) 상에 형성이 된다.
구체적으로, 제2 절연층(미도시)은 기판(100) 즉, 게이트 패턴(120)을 포함하는 제1 영역(A) 상과 제1 트렌치(110T)의 측벽의 일부(110P)가 노출된 제2 영역(B) 상에 컴포멀하게 형성된다. 제2 절연층을 식각하면, 게이트 스페이서(120C) 측벽에 제1 스페이서(130B)와 노출된 제1 트렌치(110T)의 측벽(110P)에 제2 스페이서(130A)를 제외한 나머지 제2 절연층은 제거된다.
이후에, 도 7 내지 도 11를 참조하여, 반도체 패턴(150) 상에 개구부(170A)가 형성된 층간 절연패턴(170)을 형성한다. 개구부(170A) 내에 실리사이드막(180)을 형성하고, 개구부(170A)를 컨택물질로 매워 실리사이드막(180) 상에 컨택(190)을 형성한다.
이하에서, 도 14 내지 도 17을 통하여 제조된 반도체 소자의 효과에 대하여 기술한다.
제2 스페이서(130A)를 형성하기 전에, 반도체 패턴(150)을 형성하므로, 반도체 패턴(150)의 부피 증가로 인한 반도체 소자 특성을 개선할 수는 없다. 하지만, 제1 절연층(110)보다 식각 내성이 큰 제2 스페이서(130A)가 노출된 제1 트렌치(110T)의 측벽에 형성이 된다. 이를 통하여, 컨택 형성을 위한 식각 시, 제2 스페이서(130A)는 제1 절연층(110)보다 적게 식각이 된다. 즉, 반도체 패턴(150)의 패싯 시작점(150FL)은 제2 스페이서(130A)가 형성되지 않았을 때보다 제2 스페이서(130A)가 형성된 경우가 기판 하면으로부터 거리가 길어지게 된다. 따라서, 제2 스페이서(130A)를 형성하여 반도체 패턴(150)의 패싯 시작점(150FL)이 상승한 만큼, 반도체 소자의 정션 전압이 상승하게 된다. 정션 전압이 상승하게 되면, 정션 누설이 감소하게 되어, 반도체 소자의 신뢰성이 향상되게 된다.
또한, 실리사이드막(180)이 제2 스페이서(130A)와 접하고, 제1 절연층(110)과 이격된다. 실리사이드막(180)은 반도체 패턴(150)과 제1 트렌치(110T) 내의 제1 절연층(110)의 경계와 직접 접하지 않는다. 즉, 반도체 패턴(150) 및 기판(100)과 제1 절연층(110)의 경계에서 형성되는 누설 전류 통로와 실리사이드막(180)이 직접 접하지 않게 할 수 있다. 따라서, 반도체 소자의 동작 신뢰성을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 절연층
130A: 제2 스페이서 130B: 제1 스페이서
150: 반도체 패턴 180: 실리사이드막

Claims (10)

  1. 게이트 패턴이 형성된 제1 영역과, 제1 트렌치와 상기 제1 트렌치를 채우는 절연층이 형성된 제2 영역을 포함하는 기판을 제공하고,
    상기 절연층의 일부를 식각하여 상기 제1 트렌치의 측벽의 일부를 노출시키고,
    상기 게이트 패턴의 측벽에 제1 스페이서를 형성하고, 상기 제1 트렌치의 노출된 측벽에 제2 스페이서를 형성하고,
    상기 게이트 패턴의 양쪽의 상기 제1 영역을 식각하여 제2 트렌치를 형성하고,
    상기 제2 트렌치에 반도체 패턴을 형성하고,
    상기 기판 상에 층간 절연층을 형성하고,
    상기 층간 절연층을 식각하여, 상기 반도체 패턴 상에 개구부가 형성된 층간 절연패턴을 형성하되,
    상기 층간 절연패턴이 형성된 후, 상기 개구부는 상기 절연층과 상기 제2 스페이서의 경계면보다 하면으로 파인 영역을 포함하고,
    상기 제1 스페이서와 상기 제2 스페이서는 동시에 형성되는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 스페이서는 상기 절연층에 대하여 식각 선택비를 갖는 식각 내성 물질인 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 트렌치의 노출된 측벽의 높이는 10Å 이상 400Å 이하인 반도체 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 트렌치의 측벽의 일부를 노출시키는 단계를 통하여,
    상기 제1 영역과 접한 상기 절연층에 덴트가 형성되는 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 트렌치의 측벽의 일부를 노출시킨 후,
    상기 절연층의 상면은 실질적으로 평평한 반도체 소자 제조 방법.
  6. 제1 항에 있어서,
    상기 반도체 패턴 상에 실리사이드막을 형성하는 것을 더 포함하고,
    상기 실리사이드막은 상기 제2 스페이서와 접하고, 상기 절연층과는 이격되는 반도체 소자 제조 방법.
  7. 제6 항에 있어서,
    상기 실리사이드막은 상기 개구부내에 형성되는 반도체 소자 제조 방법.
  8. 제6 항에 있어서,
    상기 개구부내에 컨택을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  9. 제1 항에 있어서,
    상기 반도체 패턴은 단결정 에피택셜층인 반도체 소자 제조 방법.
  10. 제1 항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 반도체 패턴은 실리콘저머늄(SiGe) 또는 실리콘카바이드(SiC) 중 하나인 반도체 소자 제조 방법.
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