JP2000031480A

JP2000031480A - 半導体層の形成方法及び半導体装置の製造方法

Info

Publication number: JP2000031480A
Application number: JP10200181A
Authority: JP
Inventors: Hideki Kimura; 秀樹木村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-07-15
Filing date: 1998-07-15
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】トレンチ構造を有し、積み上げシリコン層や素
子分離領域に形成される凹部に起因した接合リークの発
生を防ぎ得る半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、（イ）トレンチ
構造を有する素子分離領域１５を半導体基板１０に形成
し、（ロ）ゲート領域２３を形成し、（ハ）半導体基板
１０の表面より突出した素子分離領域１５の側壁にサイ
ドウオール１６を形成し、（ニ）半導体基板１０の表面
に気相エピタキシャル成長法に基づき半導体層２６を形
成し、（ホ）ソース／ドレイン領域を形成し、（ヘ）半
導体層２６の少なくとも表面領域を選択的にシリサイド
化する各工程から成り、気相エピタキシャル成長法に基
づき素子分離領域１５を構成する絶縁材料上に半導体層
が形成される際の臨界ガス流量よりも低い臨界ガス流量
を有する絶縁材料によってサイドウオール１６を構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体層の形成方
法及び半導体装置の製造方法、より詳しくは、気相エピ
タキシャル成長法に基づき半導体層を形成する工程を含
む半導体層の形成方法及び半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】ソース／ドレイン領域の抵抗を低減させ
るために、ソース／ドレイン領域の表面にシリサイド層
を形成するサリサイド技術が公知である。半導体集積回
路の高速化及び高集積化を図るためには浅い接合の形成
が要求される。そして、このような浅い接合を形成すべ
き半導体装置、例えばＭＩＳ電界効果型トランジスタ
（ＭＩＳ−ＦＥＴ）に対してこのようなサリサイド技術
を適用する場合、積み上げ拡散層（Elevated Source an
d Drain）構造を形成することが好ましい。一方、半導
体装置の微細化に伴い、素子分離領域をトレンチ構造、
特にシャロートレンチ構造とする技術の開発が進められ
ている。以下、シャロートレンチ構造及び積み上げ拡散
層構造を有するＭＯＳ−ＦＥＴの製造方法（便宜上、第
１の公知技術と呼ぶ）の概要を、図１〜図２並びに図１
２〜図１４のシリコン半導体基板等の模式的な一部断面
図を参照して説明する。

【０００３】［工程−１０］先ず、シリコン半導体基板
１０にシャロートレンチ構造を有する素子分離領域１５
を形成する。具体的には、シリコン半導体基板１０の表
面にパッド酸化膜１１を熱酸化法に基づき形成した後、
パッド酸化膜１１上にＣＶＤ法にて厚さ０．１５μｍ程
度のＳｉＮから成るマスク層１２を形成する（図１の
（Ａ）参照）。その後、リソグラフィ技術及びドライエ
ッチング技術に基づき、マスク層１２及びパッド酸化膜
１１に開口部を形成し、更には、シリコン半導体基板１
０に溝部１３を形成する（図１の（Ｂ）参照）。

【０００４】［工程−２０］その後、ＣＶＤ法にて溝部
１３を含む全面にＳｉＯ₂層１４を堆積させ、溝部１３
をＳｉＯ₂層１４によって埋め込む。次に、エッチバッ
ク法あるいは化学的機械的研磨法（ＣＭＰ法）によっ
て、マスク層１２上のＳｉＯ₂層１４を除去し、平坦化
する（図１の（Ｃ）参照）。この際、マスク層１２はス
トッパ層として機能する。そして、ウエットエッチング
法によってマスク層１２を除去し、溝部１３がＳｉＯ₂
層１４によって埋め込まれたシャロートレンチ構造を有
する素子分離領域１５を形成する（図２の（Ａ）参
照）。ウエットエッチングは等方的なエッチングである
が故に、素子分離領域１５とシリコン半導体基板１０の
表面の境界領域（以下、単に境界領域と呼ぶ場合があ
る）における素子分離領域１５の肩部１５Ａに凹部１５
Ｂが形成されてしまう。

【０００５】［工程−３０］その後、シリコン半導体基
板１０の表面を熱酸化することによってゲート絶縁膜２
０を形成した後、公知の方法でゲート領域２３を形成
し、更に、イオン注入を行うことによって低濃度不純物
領域２４を形成する。尚、ゲート領域２３は、例えば、
不純物が含有されたポリシリコン層２１、及びその上に
形成されたオフセット酸化膜２２から構成されている。
その後、全面にＳｉＮ層をＣＶＤ法にて堆積させ、エッ
チバックを行うことによって、ゲート領域２３の側壁に
ゲートサイドウオール２５を形成する（図２の（Ｂ）参
照）。

【０００６】［工程−４０］その後、ソース／ドレイン
領域を形成すべきシリコン半導体基板１０の上にシリコ
ン層（積み上げシリコン層とも呼ばれる）２６を選択エ
ピタキシャル成長法によって形成する（図１２の（Ａ）
参照）。尚、ＳｉＨ₄等を用いたＣＶＤ法にてシリコン
層２６を形成するとき、インキュベーション時間の差に
起因して、シリコン層２６の成長初期には、シリコン半
導体基板１０の表面にのみシリコン層２６が成長する。
シリコン層２６の成長を更に続けると、素子分離領域１
５の表面にもシリコン結晶核の形成が始まり、選択性が
破れる。選択エピタキシャル成長法においては、このよ
うな選択性が破れる前にシリコン層２６の形成を完了す
る。

【０００７】［工程−５０］次に、イオン注入法によっ
てシリコン層２６及びシリコン半導体基板１０の表面に
高濃度不純物領域を形成し、イオン注入された不純物の
活性化処理を行い、ソース／ドレイン領域２８を形成す
る（図１２の（Ｂ）参照）。

【０００８】［工程−６０］その後、例えばコバルト
（Ｃｏ）から成る金属反応層３０及びＴｉＮ層（図示せ
ず）を順次、スパッタ法にて全面に成膜し（図１３の
（Ａ）参照）、窒素ガス雰囲気下、５５０゜Ｃ、３０秒
の熱処理を施し、シリコン層２６を構成するＳｉ原子と
金属反応層３０を構成するＣｏ原子とを反応させ、コバ
ルトシリサイド層３１を形成する。次に、素子分離領域
１５上、ゲートサイドウオール２５上及びオフセット酸
化膜２２上に残された未反応の金属反応層及びＴｉＮ層
を除去し（図１３の（Ｂ）参照）、窒素ガス雰囲気下、
７００゜Ｃ、３０秒の熱処理を施し、コバルトシリサイ
ド層３１の低抵抗化を図る。

【０００９】［工程−７０］次に、全面に層間絶縁層４
０を堆積させ、ソース／ドレイン領域２８の上方の層間
絶縁層４０に開口部４１を形成し、かかる開口部４１内
を含む層間絶縁層４０の上に金属配線材料層をスパッタ
法にて成膜し、金属配線材料層をパターニングすること
によって配線４２を形成する（図１４参照）。こうし
て、ＭＯＳ−ＦＥＴを得ることができる。

【００１０】一般に、金属反応層３０を構成する金属原
子と反応するソース／ドレイン領域の厚さは、最終的に
形成されるシリサイド層の厚さ程度である。従って、積
み上げシリコン層を形成しない、通常のＭＯＳ−ＦＥＴ
の製造方法では、厚さ方向のソース／ドレイン領域の相
当の部分（便宜上、シリコン反応層と呼ぶ）が金属反応
層と反応する結果、浅い接合を形成することが困難とな
る。

【００１１】これに対して、積み上げ拡散層構造におい
ては、ソース／ドレイン領域２８を形成すべきシリコン
半導体基板１０の上に積み上げシリコン層２６を形成
し、その後、シリコン半導体基板１０にソース／ドレイ
ン領域２８を形成し、更に、形成された積み上げシリコ
ン層２６に対してサリサイド技術を適用する。このよう
に、積み上げシリコン層２６を形成するので、接合深さ
を変えることなくシリコン反応層を確保することができ
る。従って、ソース／ドレイン領域２８の低抵抗化に必
要なシリコン反応層の層厚の確保と、浅い接合形成の両
立が可能となる。

【００１２】図１５にシリコン半導体基板等の模式的な
一部断面図を示すように、トレンチ構造を有する素子分
離領域１５を形成した後、ゲート絶縁膜を形成する前
に、ソース／ドレイン領域等を形成すべきシリコン半導
体基板１０の上にシリコン層１２６を選択エピタキシャ
ル成長法によって形成し（図１５の（Ａ）参照）、その
後、かかるシリコン層１２６の表面を酸化することによ
ってゲート絶縁膜１２０を形成し、次いで、シリコン層
１２６上でのゲート領域１２３の形成、低濃度不純物領
域１２４の形成、ゲートサイドウオール１２５の形成を
行い（図１５の（Ｂ）参照）、シリコン層１２６及びシ
リコン半導体基板１０にイオン注入法にて高濃度不純物
領域を形成し、イオン注入された不純物の活性化処理を
行い、ソース／ドレイン領域を形成する技術も公知であ
る。尚、このような方法を、便宜上、第２の公知技術と
呼ぶ。このような方法を採用することによって、チャネ
ル形成領域１２７の表面の不純物濃度を低くすることが
できる。その結果、閾値電圧Ｖ_thの低下を図ることがで
きるだけでなく、閾値電圧Ｖ_thのロールオフ現象の抑制
を図ることが可能となる。

【００１３】また、図１６にシリコン半導体基板等の模
式的な一部断面図を示すように、ゲート領域２２３やソ
ース／ドレイン領域２２８等を形成した後、全面にＳｉ
Ｏ₂から成る層間絶縁層２４０を堆積させ、ソース／ド
レイン領域２２８の上方の層間絶縁層２４０に開口部２
４１を形成し、気相エピタキシャル成長法に基づき、か
かる開口部２４１内を不純物が含有されたシリコン層２
２６で埋め込むことによってコンタクトプラグを形成し
（図１６参照）、その後、層間絶縁層２４０の上に金属
配線材料層をスパッタ法にて成膜し、金属配線材料層を
パターニングすることによって配線を形成する方法も公
知である。尚、このような方法を、便宜上、第３の公知
技術と呼ぶ。尚、図１６において、参照番号２２０はゲ
ート絶縁膜を示し、参照番号２２４は低濃度不純物領域
を示し、参照番号２２５はゲートサイドウオールを示
す。

【００１４】

【発明が解決しようとする課題】ところで、第１の公知
技術における［工程−４０］において、ソース／ドレイ
ン領域２８を形成すべきシリコン半導体基板１０の上に
積み上げシリコン層２６を選択エピタキシャル成長法に
よって形成するとき、ＳｉＯ₂層１４から構成された素
子分離領域１５近傍のシリコン半導体基板１０の表面に
おけるシリコン層２６の成長レートは遅い。その結果、
境界領域におけるシリコン層２６の部分に成長端やファ
セットが形成され、シリコン層２６のかかる部分の厚さ
が薄くなる（図１２の（Ａ）参照）。尚、このシリコン
層２６の薄い部分をシリコン層の凹部２６Ａと呼ぶ。こ
のような状態でシリサイド層３１を形成すると、素子分
離領域１５近傍のシリサイド層３１（図１３の（Ｂ）に
おいて、円形の領域「Ａ」にて示す）がソース／ドレイ
ン領域２８を突き抜け、接合リークの原因となる。

【００１５】更には、［工程−７０］において、全面に
層間絶縁層４０を堆積させ、ソース／ドレイン領域２８
の上方の層間絶縁層４０に開口部４１を形成したとき、
図１４において、円形の領域「Ｂ」にて示すように、合
わせずれによって開口部４１が素子分離領域１５上に形
成されると、開口部４１の形成の際、素子分離領域１５
の凹部１５Ｂが抉られる。そして、この部分に金属配線
材料層が堆積する結果、やはり、接合リークの原因とな
る。

【００１６】また、第２の公知技術において、シリコン
半導体基板１０の上にシリコン層１２６を選択エピタキ
シャル成長法によって形成するとき、素子分離領域１５
近傍のシリコン半導体基板１０の表面におけるシリコン
層１２６の成長レートが遅いため、境界領域におけるシ
リコン層１２６の部分に成長端やファセットが形成さ
れ、シリコン層１２６のかかる部分の厚さが薄くなる。
尚、このシリコン層２６の薄い部分をシリコン層の凹部
１２６Ａと呼ぶ。このような状態で、ゲート領域１２３
を形成するために全面にポリシリコン層１２１を堆積さ
せ、かかるポリシリコン層１２１をエッチングしたと
き、図１５の（Ｂ）に示すように、シリコン層の凹部１
２６Ａや素子分離領域１５の肩部１５Ａに形成された凹
部１５Ｂにポリシリコン層１２１Ａが残される。その結
果、隣接するゲート領域１２３が短絡するといった問題
がある。

【００１７】第３の公知技術においては、気相エピタキ
シャル成長法に基づき、開口部２４１内を不純物が含有
されたシリコン層２２６で埋め込むことによってコンタ
クトプラグを形成する際、ＳｉＯ₂から成る層間絶縁層
２４０に設けられた開口部２４１の側壁におけるシリコ
ン層２２６の成長レートが遅い。それ故、開口部２４１
の側壁近傍のシリコン層２２６の部分に成長端やファセ
ットが形成され（図１６参照）、コンタクトプラグの信
頼性が低下するといった問題がある。

【００１８】従って、本発明の第１の目的は、トレンチ
構造を有し、積み上げシリコン層やトレンチ構造を有す
る素子分離領域に形成される凹部に起因した接合リーク
の発生を防ぐことを可能とする半導体層の形成方法及び
半導体装置の製造方法を提供することにある。また、本
発明の第２の目的は、トレンチ構造を有し、積み上げシ
リコン層やトレンチ構造を有する素子分離領域に形成さ
れる凹部に起因した隣接するゲート領域間の短絡の発生
を防ぐことを可能とする半導体層の形成方法及び半導体
装置の製造方法を提供することにある。更には、本発明
の第３の目的は、高い信頼性を有するコンタクトプラグ
を形成し得る半導体装置の製造方法を提供することにあ
る。

【００１９】

【課題を解決するための手段】上記の第１及び第２の目
的を達成するための本発明の半導体層の形成方法は、
（イ）半導体基板に、トレンチ構造を有し、頂面が半導
体基板の表面より突出した素子分離領域を形成する工程
と、（ロ）半導体基板の表面より突出した素子分離領域
の側壁にサイドウオールを形成する工程と、（ハ）露出
した半導体基板の表面に、気相エピタキシャル成長法に
基づき半導体層を形成する工程、から成り、気相エピタ
キシャル成長法に基づき素子分離領域を構成する絶縁材
料上に半導体層が形成される際の臨界ガス流量よりも低
い臨界ガス流量を有する絶縁材料によってサイドウオー
ルを構成することを特徴とする。

【００２０】上記の第１の目的を達成するための本発明
の第１の態様に係る半導体装置の製造方法は、（イ）半
導体基板に、トレンチ構造を有し、頂面が半導体基板の
表面より突出した素子分離領域を形成する工程と、
（ロ）半導体基板の表面にゲート領域を形成する工程
と、（ハ）半導体基板の表面より突出した素子分離領域
の側壁にサイドウオールを形成する工程と、（ニ）露出
した半導体基板の表面に、気相エピタキシャル成長法に
基づき半導体層を形成する工程と、（ホ）該半導体層、
及び該半導体層の下の半導体基板にソース／ドレイン領
域を形成する工程と、（ヘ）該半導体層の少なくとも表
面領域を選択的にシリサイド化する工程、から成り、気
相エピタキシャル成長法に基づき素子分離領域を構成す
る絶縁材料上に半導体層が形成される際の臨界ガス流量
よりも低い臨界ガス流量を有する絶縁材料によってサイ
ドウオールを構成することを特徴とする。

【００２１】上記の第２の目的を達成するための本発明
の第２の態様に係る半導体装置の製造方法は、（イ）半
導体基板に、トレンチ構造を有し、頂面が半導体基板の
表面より突出した素子分離領域を形成する工程と、
（ロ）半導体基板の表面より突出した素子分離領域の側
壁にサイドウオールを形成する工程と、（ハ）露出した
半導体基板の表面に、気相エピタキシャル成長法に基づ
き半導体層を形成する工程と、（ニ）半導体層の表面に
ゲート領域を形成する工程と、（ホ）該半導体層にソー
ス／ドレイン領域を形成する工程と、から成り、気相エ
ピタキシャル成長法に基づき素子分離領域を構成する絶
縁材料上に半導体層が形成される際の臨界ガス流量より
も低い臨界ガス流量を有する絶縁材料によってサイドウ
オールを構成することを特徴とする。

【００２２】上記の第３の目的を達成するための本発明
の第３の態様に係る半導体装置の製造方法は、（イ）基
体上に層間絶縁層を形成した後、該層間絶縁層に開口部
を形成する工程と、（ロ）該開口部の側壁にサイドウオ
ールを形成する工程と、（ハ）該開口部の内部に、気相
エピタキシャル成長法に基づき半導体層を形成する工
程、から成り、気相エピタキシャル成長法に基づき層間
絶縁層を構成する絶縁材料上に半導体層が形成される際
の臨界ガス流量よりも低い臨界ガス流量を有する絶縁材
料によってサイドウオールを構成することを特徴とす
る。

【００２３】本発明の半導体層の形成方法、あるいは
又、本発明の第１若しくは第２の態様に係る半導体装置
の製造方法においては、素子分離領域を構成する絶縁材
料をＳｉＯ₂とし、サイドウオールを構成する絶縁材料
をＳｉＮ、ＳｉＯＮ、Ａｌ₂Ｏ₃又はＡｌＮとし、半導体
基板としてシリコン半導体基板を用いることが好まし
い。また、本発明の第３の態様に係る半導体装置の製造
方法においては、層間絶縁層を構成する絶縁材料をＳｉ
Ｏ₂又はＳｉＯＦとし、サイドウオールを構成する絶縁
材料を、ＳｉＮ、ＳｉＯＮ、Ａｌ₂Ｏ₃又はＡｌＮとする
ことが好ましく、基体としてシリコン半導体基板を例示
することができる。半導体層を構成する材料として、Ｓ
ｉ（単結晶シリコン、ポリシリコン又はアモルファスシ
リコン）、あるいは、Ｓｉ及びＧｅの混晶を挙げること
ができる。尚、本発明の半導体層の形成方法における工
程（ロ）、あるいは又、本発明の第１若しくは第２の態
様に係る半導体装置の製造方法におけるサイドウオール
を形成する工程は、サイドウオールを構成する絶縁材料
から成る絶縁膜を全面に堆積させた後、この絶縁膜をエ
ッチバックする工程から構成することができる。また、
本発明の第３の態様に係る半導体装置の製造方法におけ
るサイドウオールを形成する工程は、サイドウオールを
構成する絶縁材料から成る絶縁膜を、開口部内を含む層
間絶縁層上に堆積させた後、該絶縁膜をエッチバックす
る工程から構成することができる。

【００２４】本発明の第１の態様に係る半導体装置の製
造方法においては、半導体層の表面領域をシリサイド化
し、また、半導体層全体をシリサイド化し、あるいは
又、場合によっては、半導体層全体及び半導体基板表面
をシリサイド化してもよい。シリサイド化のための材料
として、コバルト、チタン、モリブデンを例示すること
ができる。半導体層の少なくとも表面領域を選択的にシ
リサイド化することによって、例えば、コバルトシリサ
イド、チタンシリサイドあるいはモリブデンシリサイド
が形成される。

【００２５】絶縁材料によって囲まれた半導体基板の露
出表面にＳｉＨ₄、ＳｉＨ₂Ｃｌ₂、Ｓｉ₂Ｈ₆、ＧｅＨ₄等
の原料ガスを供給して、気相エピタキシャル成長法に基
づき半導体基板の露出表面に選択的に半導体層を形成す
る場合、絶縁材料上と半導体基板上とのインキュベーシ
ョン時間の差に起因して、半導体層の成長初期には、半
導体基板表面にのみ、選択的にＳｉ結晶やＳｉ−Ｇｅ混
晶結晶が成長する。これらの結晶が更に成長すると、絶
縁材料上でも結晶核形成が始まる。即ち、選択性が破れ
た状態となる。このような選択性が破れる状態となる迄
に供給された原料ガスの総量を、臨界ガス流量と定義す
る。工業調査会発行、「超ＬＳＩ技術１７デバイスと
プロセスその７」西澤潤一編、第６２頁によれば、絶
縁材料としてＳｉＮを用いた場合の臨界ガス流量は、絶
縁材料としてＳｉＯ₂を用いた場合の臨界ガス流量の約
１／１０である。即ち、絶縁材料としてＳｉＯ₂を用い
た場合、絶縁材料としてＳｉＮを用いた場合よりも、絶
縁材料と半導体層の境界近傍の半導体層にはＳｉ結晶あ
るいはＳｉ−Ｇｅ混晶の成長速度の結晶面方位依存性が
強く現れる。その結果、半導体層には成長端やファセッ
トが形成され易い。

【００２６】本発明の半導体層の形成方法、あるいは
又、本発明の第１若しくは第２の態様に係る半導体装置
の製造方法においては、気相エピタキシャル成長法に基
づき素子分離領域を構成する絶縁材料（例えば、ＳｉＯ
₂）上に半導体層が形成される際の臨界ガス流量よりも
低い臨界ガス流量を有する絶縁材料（例えば、ＳｉＮや
ＳｉＯＮ）によって、半導体基板の表面より突出した素
子分離領域の側壁にサイドウオールを形成する。即ち、
素子分離領域と半導体基板の表面の境界領域における素
子分離領域の肩部に形成された凹部をサイドウオールに
よって埋め込む。従って、素子分離領域近傍の半導体基
板の表面における半導体層の成長レートが左程遅くなる
ことはない。その結果、素子分離領域と半導体基板の表
面の境界領域における半導体基板上の半導体層の部分
に、成長端やファセットが形成されることを抑制するこ
とができる。

【００２７】本発明の第３の態様に係る半導体装置の製
造方法においては、気相エピタキシャル成長法に基づき
層間絶縁層を構成する絶縁材料（例えば、ＳｉＯ₂）上
に半導体層が形成される際の臨界ガス流量よりも低い臨
界ガス流量を有する絶縁材料（例えば、ＳｉＮやＳｉＯ
Ｎ）によって、開口部の側壁にサイドウオールを形成す
る。従って、開口部の内部に気相エピタキシャル成長法
に基づき半導体層を形成するとき、開口部の側壁近傍の
半導体層の部分に成長端やファセットが形成されること
を抑制することができる。

【００２８】気相エピタキシャル成長法に基づき素子分
離領域を構成する絶縁材料上に半導体層が形成される際
の臨界ガス流量をＧ₁、サイドウオールを構成する絶縁
材料上に半導体層が形成される際の臨界ガス流量をＧ₂
としたとき、Ｇ₂≦１／３Ｇ₁、好ましくはＧ₂≦１／１
０Ｇ₁であることが望ましい。

【００２９】尚、素子分離領域や層間絶縁層を例えばＳ
ｉＮ、ＳｉＯＮから構成した場合、これらの材料の比誘
電率は約７．９、約５．９であり、ＳｉＯ₂の比誘電率
約３．９と比較して大きいため、例えば、寄生容量が大
きくなるといった問題が生じる。従って、素子分離領域
や層間絶縁層をＳｉＮやＳｉＯＮから構成することは適
切ではない。

【００３０】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００３１】（実施の形態１）実施の形態１は、本発明
の半導体層の形成方法、及び本発明の第１の態様に係る
半導体装置の製造方法、より詳しくはＭＯＳ−ＦＥＴの
作製方法に関する。以下、半導体基板等の模式的な一部
断面図である図１〜図６を参照して、実施の形態１を説
明する。尚、実施の形態１においては、素子分離領域を
構成する絶縁材料をＳｉＯ₂とし、サイドウオールを構
成する絶縁材料をＳｉＮとする。また、半導体層を構成
する材料をＳｉとする。

【００３２】［工程−１００］先ず、半導体基板に、ト
レンチ構造を有し、頂面が半導体基板の表面より突出し
た素子分離領域を形成する。具体的には、シリコン半導
体基板１０の表面に厚さ８ｎｍ程度のパッド酸化膜１１
を熱酸化法に基づき形成した後、パッド酸化膜１１上に
ＣＶＤ法にて厚さ０．１５μｍ程度のＳｉＮから成るマ
スク層１２を形成する（図１の（Ａ）参照）。シリコン
半導体基板１０とマスク層１２との間の応力の緩和を図
ることを目的として、パッド酸化膜１１を形成する。そ
の後、リソグラフィ技術及びドライエッチング技術に基
づき、マスク層１２及びパッド酸化膜１１に開口部を形
成し、更には、シリコン半導体基板１０に溝部１３を形
成する（図１の（Ｂ）参照）。溝部１３によって囲まれ
たシリコン半導体基板１０の領域は、ＭＯＳ−ＦＥＴを
作製するための領域である。ここで、溝部１３の深さを
約０．３μｍとした。

【００３３】［工程−１１０］その後、ＣＶＤ法にて溝
部１３を含む全面にＳｉＯ₂層１４を堆積させ、溝部１
３をＳｉＯ₂層１４によって埋め込む。次に、エッチバ
ック法あるいは化学的機械的研磨法によって、マスク層
１２上のＳｉＯ₂層１４を除去し、平坦化する（図１の
（Ｃ）参照）。この際、マスク層１２はストッパ層とし
て機能する。そして、ウエットエッチング法によってマ
スク層１２を除去し、溝部１３がＳｉＯ ₂層１４によっ
て埋め込まれたシャロートレンチ構造を有する素子分離
領域１５を形成する（図２の（Ａ）参照）。ウエットエ
ッチングは等方的なエッチングであるが故に、境界領域
における素子分離領域１５の肩部１５Ａに凹部１５Ｂが
形成される。シリコン半導体基板１０の表面から素子分
離領域１５の頂面までの高さは、約０．０５〜０．１μ
ｍである。

【００３４】［工程−１２０］次に、半導体基板１０の
表面にゲート領域２３を形成する。具体的には、犠牲酸
化膜形成処理、ウエルの形成、パンチスルーストッパー
層の形成、閾値電圧調整のためのイオン注入等を行った
後、シリコン半導体基板１０の表面を熱酸化することに
よってゲート絶縁膜２０を形成する。次いで、公知の方
法でゲート領域２３を形成し、更に、イオン注入を行う
ことによって低濃度不純物領域２４を形成する。尚、ゲ
ート領域２３は、不純物が含有された厚さ約０．２μｍ
のポリシリコン層２１、及びその上に形成された厚さ約
０．１５μｍのＳｉＯ₂から成るオフセット酸化膜２２
から構成されている。ゲート絶縁膜２０は、場合によっ
ては、上からシリコン窒化膜、シリコン酸化膜の２層構
成とすることもできる。その後、厚さ約０．１μｍのＳ
ｉＮ層をＣＶＤ法にて全面に堆積させ、エッチバックを
行うことによって、ゲート領域２３の側壁にＳｉＮから
成るゲートサイドウオール２５を形成する（図２の
（Ｂ）参照）。ゲートサイドウオール２５の底部におけ
る厚さは約０．１μｍである。

【００３５】［工程−１３０］その後、半導体基板の表
面より突出した素子分離領域の側壁にサイドウオールを
形成する。具体的には、再び、厚さ約０．０５μｍのＳ
ｉＮ層をＣＶＤ法にて全面に堆積させ、エッチバックを
行うことによって、シリコン半導体基板１０の表面より
突出した素子分離領域１５の側壁（肩部１５Ａ）にサイ
ドウオール１６を形成する（図３の（Ａ）参照）。サイ
ドウオール１６の底部における厚さは約０．０５μｍで
ある。尚、ゲートサイドウオール２５上にも、部分的に
かかるＳｉＮ層が残されるが、図示は省略した。

【００３６】［工程−１４０］次いで、露出した半導体
基板の表面に、気相エピタキシャル成長法に基づき半導
体層を形成する。即ち、ソース／ドレイン領域２８等を
形成すべきシリコン半導体基板１０の上に半導体層を形
成する。具体的には、ソース／ドレイン領域２８を形成
すべきシリコン半導体基板１０の上に半導体層であるシ
リコン層（積み上げシリコン層）２６を、以下の表１に
例示する条件に基づく選択気相エピタキシャル成長法に
よって形成する（図３の（Ｂ）参照）。シリコン層２６
の厚さを約０．０５μｍとした。素子分離領域１５を構
成する絶縁材料（ＳｉＯ₂）上にシリコン層２６が形成
される際の臨界ガス流量よりも低い臨界ガス流量を有す
る絶縁材料（ＳｉＮ）によってサイドウオール１６が構
成されているので、境界領域におけるシリコン層２６の
成長レートは他の領域と左程変わりがない。それ故、境
界領域におけるシリコン半導体基板１０上のシリコン層
２６の厚さが薄くなったり、ファセットが形成されるこ
とを抑制することができ、シリコン層２６は全体に亙っ
て概ね平坦となる。尚、Ｓｉ₂Ｈ₆ガスを６秒間流し、次
いで、Ｃｌ₂ガスを１５秒間流す操作を１サイクルとし
て、このサイクルを４サイクル繰り返す。

【００３７】

【表１】基板温度：７００゜ＣＳｉ₂Ｈ₆流量：３０ｓｃｃｍ×６秒Ｃｌ₂流量：１ｓｃｃｍ×１５秒

【００３８】［工程−１５０］次に、シリコン層２６、
及びシリコン層２６の下のシリコン半導体基板１０にソ
ース／ドレイン領域２８を形成する。具体的には、エッ
チング用レジスト（図示せず）を形成する。そして、こ
のエッチング用レジストを用いて、ウエットエッチング
により、ゲート領域２３におけるオフセット酸化膜２２
を除去し、次いで、エッチング用レジストを除去する
（図４の（Ａ）参照）。その後、イオン注入工程におけ
るチャネリング防止のために、厚さ約１０ｎｍのＳｉＯ
₂膜（図示せず）をＣＶＤ法にて全面に成膜した後、例
えば、イオン種としてＡｓを使用し、加速エネルギー５
０ｋｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の条件のイオン
注入法によってシリコン層２６及びシリコン半導体基板
１０に高濃度不純物領域を形成する。あるいは又、イオ
ン種としてＢＦ₂を使用し、加速エネルギー４０ｋｅ
Ｖ、ドーズ量３×１０¹⁵／ｃｍ²の条件のイオン注入法
によってシリコン層２６及びシリコン半導体基板１０に
高濃度不純物領域を形成する。その後、イオン注入され
た不純物の活性化処理（例えば、１０００゜Ｃ、１０秒
の急速アニール処理）を行い、ソース／ドレイン領域２
８を形成する（図４の（Ｂ）参照）。尚、参照番号２７
はチャネル形成領域である。ＳｉＯ₂膜の形成は必須で
はなく、場合によっては省略することができる。

【００３９】［工程−１６０］その後、シリコン層２６
の少なくとも表面領域を選択的にシリサイド化する。実
施の形態１においては、シリコン層２６の厚さ方向全体
をシリサイド化する。即ち、図示しないＳｉＯ₂膜を除
去し、例えば、イオン種としてＳｉを使用し、加速エネ
ルギー１０ｋｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の条件
のイオン注入をシリコン層２６に行うことによって、シ
リコン層２６をアモルファス化する。これによって、シ
リコン層２６のシリサイド化の促進を図ることができ
る。尚、このＳｉのイオン注入は必須の工程ではない。
次いで、例えばコバルト（Ｃｏ）から成る厚さ約０．０
１μｍの金属反応層３０及びＴｉＮ層（図示せず）を順
次、スパッタ法にて全面に成膜する（図５の（Ａ）参
照）。ＴｉＮ層は、金属反応層３０の表面が酸化される
ことを防止するために形成する。そして、窒素ガス雰囲
気下、５５０゜Ｃ、３０秒の熱処理を施し、シリコン層
２６を構成するＳｉ原子と金属反応層３０を構成するＣ
ｏ原子とを反応させ、コバルトシリサイド層３１を形成
する。次に、素子分離領域１５上及びゲートサイドウオ
ール２５上（場合によってはサイドウオール１６上）に
残された未反応の金属反応層を硫酸過水（Ｈ₂ＳＯ₄／Ｈ
₂Ｏ₂／Ｈ₂Ｏ）を用いて除去し、次いで、ＴｉＮ層をア
ンモニア過水（ＮＨ₄ＯＨ／Ｈ₂Ｏ₂／Ｈ₂Ｏ）を用いて除
去した後（図５の（Ｂ）参照）、窒素ガス雰囲気下、７
００゜Ｃ、３０秒の熱処理を施し、コバルトシリサイド
層３１の低抵抗化を図る。こうして、シリコン層２６が
シリサイド化され、同時に、ゲート領域２３を構成する
ポリシリコン層２１の上部もシリサイド化される。尚、
場合によっては、ＴｉＮ層を形成しなくともよい。

【００４０】［工程−１７０］次に、全面に層間絶縁層
４０を堆積させ、ソース／ドレイン領域２８の上方の層
間絶縁層４０に開口部４１を形成し、かかる開口部４１
内を含む層間絶縁層４０の上に金属配線材料層をスパッ
タ法にて成膜し、金属配線材料層をパターニングするこ
とによって配線４２Ａ，４２Ｂを形成する（図６参
照）。配線４２Ａ，４２Ｂは開口部４１内を延び、ソー
ス／ドレイン領域２８と接続されている。こうして、Ｍ
ＯＳ−ＦＥＴを得ることができる。

【００４１】以上のとおり、実施の形態１の半導体装置
の製造方法においては、シリコン層２６に薄い部分が無
くなる。従って、［工程−１６０］においてシリサイド
層３１を形成したとき、素子分離領域１５近傍のシリサ
イド層３１がソース／ドレイン領域２８を突き抜けるこ
とを防止でき、接合リークが発生することがない。ま
た、ソース／ドレイン領域２８の上方の層間絶縁層４０
に開口部４１を形成したとき、たとえ、合わせずれによ
って開口部４１が素子分離領域１５上に形成されたとし
ても（図６の右側の配線４２Ｂを参照）、素子分離領域
１５の凹部１５Ｂがサイドウオール１６によって埋め込
まれているので、素子分離領域１５の表面が大きく抉ら
れることを防止できる結果、接合リークが発生すること
がない。

【００４２】尚、実施の形態１においては、［工程−１
３０］にてサイドウオール１６を形成する代わりに、
［工程−１２０］においてゲートサイドウオール２５を
形成する前に、あるいはゲートサイドウオール２５の形
成と同時に、サイドウオール１６を形成することも可能
である。

【００４３】また、実施の形態１において、半導体層を
Ｓｉから構成する代わりに、Ｓｉ−Ｇｅ混晶から構成す
ることができる。半導体層をＳｉ−Ｇｅ混晶から構成す
ることによって、バリアハイトの低減を図ることができ
る結果、半導体層の抵抗値を下げることが可能となる。
Ｓｉ−Ｇｅ混晶から構成された半導体層の選択気相エピ
タキシャル成長法による形成条件を、以下の表２に例示
する。尚、Ｓｉ₂Ｈ₆ガスとＧｅＨ₄ガスとＣｌ₂ガスとを
連続的に混合して流す。

【００４４】

【表２】基板温度：５８７゜ＣＳｉ₂Ｈ₆流量：１．５ｓｃｃｍＧｅＨ₄流量：１．５ｓｃｃｍＣｌ₂流量：０．０３ｓｃｃｍ

【００４５】（実施の形態２）実施の形態２は、本発明
の半導体層の形成方法、及び本発明の第２の態様に係る
半導体装置の製造方法、より詳しくはＭＯＳ−ＦＥＴの
作製方法に関する。以下、半導体基板等の模式的な一部
断面図である図７及び図８を参照して、実施の形態２を
説明する。尚、実施の形態２においても、素子分離領域
を構成する絶縁材料をＳｉＯ₂とし、サイドウオールを
構成する絶縁材料をＳｉＮとする。また、半導体層を構
成する材料をＳｉとする。

【００４６】［工程−２００］先ず、実施の形態１の
［工程−１００］及び［工程−１１０］と同様に、半導
体基板に、トレンチ構造を有し、頂面が半導体基板の表
面より突出した素子分離領域を形成する（図１の
（Ａ）、（Ｂ）、（Ｃ）及び図２の（Ａ）参照）。

【００４７】［工程−２１０］次に、半導体基板の表面
より突出した素子分離領域の側壁にサイドウオールを形
成する。具体的には、厚さ約０．０５μｍのＳｉＮ層を
ＣＶＤ法にて全面に堆積させ、エッチバックを行うこと
によって、シリコン半導体基板１０の表面より突出した
素子分離領域１５の側壁（肩部１５Ａ）にサイドウオー
ル１１６を形成する（図７の（Ａ）参照）。サイドウオ
ール１１６の底部における厚さは約０．０５μｍであ
る。

【００４８】［工程−２２０］次いで、露出した半導体
基板１０の表面に、気相エピタキシャル成長法に基づき
半導体層であるシリコン層１２６を形成する（図７の
（Ｂ）参照）。選択気相エピタキシャル成長の条件は、
表１に示したと同様の条件とすればよい。シリコン層１
２６の厚さを約０．０５μｍとした。素子分離領域１５
を構成する絶縁材料（ＳｉＯ₂）上にシリコン層１２６
が形成される際の臨界ガス流量よりも低い臨界ガス流量
を有する絶縁材料（ＳｉＮ）によってサイドウオール１
１６を構成しているので、境界領域におけるシリコン層
１２６の成長レートは他の領域と左程変わりがない。そ
れ故、境界領域におけるシリコン半導体基板１０上のシ
リコン層１２６の厚さが薄くなったり、ファセットが形
成されることを抑制することができ、シリコン層１２６
は全体に亙って概ね平坦となる。

【００４９】［工程−２３０］その後、半導体層１２６
の表面にゲート領域１２３を形成する。具体的には、犠
牲酸化膜形成処理、ウエルの形成、パンチスルーストッ
パー層の形成、閾値電圧調整のためのイオン注入等を行
った後、シリコン層１２６の表面を熱酸化することによ
ってゲート絶縁膜１２０を形成する。次いで、公知の方
法でゲート領域１２３を形成し、更に、イオン注入を行
うことによって低濃度不純物領域１２４を形成する。
尚、ゲート領域１２３は、不純物が含有された厚さ約
０．２μｍのポリシリコン層、及びその上に形成された
厚さ約０．１５μｍのＳｉＯ₂から成るオフセット酸化
膜から構成されている。ゲート絶縁膜１２０は、場合に
よっては、上からシリコン窒化膜、シリコン酸化膜の２
層構成とすることもできる。その後、厚さ約０．１μｍ
のＳｉＮ層をＣＶＤ法にて全面に堆積させ、エッチバッ
クを行うことによって、ゲート領域１２３の側壁にＳｉ
Ｎから成るゲートサイドウオール１２５を形成する（図
８の（Ａ）参照）。ゲートサイドウオール１２５の底部
における厚さは約０．１μｍである。

【００５０】［工程−２４０］次に、シリコン層１２
６、及びシリコン層１２６の下のシリコン半導体基板１
０に、実施の形態１の［工程−１５０］と同様にして、
チャネル形成領域１２７、ソース／ドレイン領域１２８
を形成する（図８の（Ｂ）参照）。

【００５１】［工程−２５０］次に、全面に層間絶縁層
を堆積させ、ソース／ドレイン領域１２８の上方の層間
絶縁層に開口部を形成し、かかる開口部内を含む層間絶
縁層の上に金属配線材料層をスパッタ法にて成膜し、金
属配線材料層をパターニングすることによって配線を形
成する。配線は開口部内を延び、ソース／ドレイン領域
１２８と接続されている。以上によって、ＭＯＳ−ＦＥ
Ｔを得ることができる。

【００５２】尚、実施の形態２において、実施の形態１
と同様に積み上げ拡散層構造を有するＭＯＳ−ＦＥＴを
製造する場合には、［工程−２３０］に引き続き、シリ
コン層１２６の上に選択気相エピタキシャル成長法にて
再び第２のシリコン層を形成し、［工程−２４０］を実
行した後、実施の形態１の［工程−１６０］と同様に、
第２のシリコン層の少なくとも表面領域（場合によって
は、更にシリコン層１２６）を選択的にシリサイド化す
ればよい。

【００５３】以上のとおり、実施の形態２の半導体装置
の製造方法においては、シリコン層１２６に薄い部分が
無くなる。従って、［工程−２３０］においてゲート領
域１２３を形成したとき、ゲート領域１２３を形成する
ために全面にポリシリコン層１２１を堆積させ、かかる
ポリシリコン層１２１をエッチングしたとき、ポリシリ
コン層１２１のエッチング残りによって隣接するゲート
領域１２３が短絡するといった問題が発生することはな
い。

【００５４】尚、実施の形態２において、半導体層をシ
リコン層から構成する代わりに、Ｓｉ層、Ｓｉ−Ｇｅ混
晶層を交互に積層した構造とすることができる。半導体
層をこのような積層構造とすることによって、移動度の
向上を図ることができる。このような構造を有する半導
体層の選択気相エピタキシャル成長法による形成条件
を、以下の表３に例示する。Ｓｉ₂Ｈ₆ガスとＣｌ₂ガス
とを連続的に混合して流しながら、ＧｅＨ₄ガスを１０
秒間流し、ＧｅＨ₄ガスの流れを１０秒間停止する操作
を繰り返す。

【００５５】

【表３】基板温度：５８７゜ＣＳｉ₂Ｈ₆流量：１．５ｓｃｃｍＧｅＨ₄流量：１．５ｓｃｃｍＣｌ₂流量：０．０３ｓｃｃｍ

【００５６】（実施の形態３）実施の形態３は、本発明
の第３の態様に係る半導体装置の製造方法、より詳しく
はコンタクトプラグの作製方法に関する。以下、半導体
基板等の模式的な一部断面図である図９及び図１０を参
照して、実施の形態３を説明する。尚、実施の形態３に
おいては、層間絶縁層を構成する絶縁材料をＳｉＯ₂と
し、サイドウオールを構成する絶縁材料をＳｉＮとす
る。また、基体はシリコン半導体基板である。

【００５７】［工程−３００］先ず、基体上に層間絶縁
層を形成した後、層間絶縁層に開口部を形成する。即
ち、公知の方法でシリコン半導体基板１０に、トレンチ
構造を有する素子分離領域１５、ゲート絶縁膜２２０、
ゲート領域２２３、ゲートサイドウオール２２５、低濃
度不純物領域２２４、チャネル形成領域２２７、ソース
／ドレイン領域２２８を形成した後、全面に、ＳｉＯ₂
から成る層間絶縁層２４０をＣＶＤ法にて形成する。次
いで、リソグラフィ技術及びドライエッチング技術に基
づき、ソース／ドレイン領域２２８の上方の層間絶縁層
２４０に開口部２４１を形成する（図９の（Ａ）参
照）。尚、層間絶縁層２４０の厚さを約０．５μｍ、開
口部２４１の直径を０．２μｍとした。実施の形態３に
おいては、素子分離領域の構造はトレンチ構造に限定さ
れず、ＬＯＣＯＳ構造、あるいは、ＬＯＣＯＳ構造とト
レンチ構造の組み合わせとすることもできる。

【００５８】［工程−３１０］その後、開口部２４１の
側壁にサイドウオール２１６を形成する。具体的には、
厚さ約０．０５μｍのＳｉＮ層をＣＶＤ法にて全面に堆
積させ、エッチバックを行うことによって、開口部２４
１の側壁にサイドウオール２１６を形成する（図９の
（Ｂ）参照）。サイドウオール２１６の底部における厚
さは約０．０５μｍである。

【００５９】［工程−３２０］次に、開口部２４１の内
部に、気相エピタキシャル成長法に基づき、半導体層で
ある不純物を含有したシリコン層２２６を形成する（図
１０の（Ａ）参照）。選択気相エピタキシャル成長の条
件を、以下の表４に例示する。層間絶縁層２４０を構成
する絶縁材料（ＳｉＯ₂）上にシリコン層２２６が形成
される際の臨界ガス流量よりも低い臨界ガス流量を有す
る絶縁材料（ＳｉＮ）によってサイドウオール２１６を
構成しているので、開口部２４１の側壁近傍のシリコン
層２２６の成長レートは他の領域と左程変わりがない。
それ故、開口部２４１の側壁近傍におけるシリコン層２
２６の厚さが薄くなったり、ファセットが形成されるこ
とを抑制することができ、シリコン層２２６は全体に亙
って概ね平坦となる。尚、Ｓｉ₂Ｈ₆ガスを６秒間流し、
次いで、Ｃｌ₂ガスを１５秒間流す操作を１サイクルと
して、このサイクルを４０サイクル繰り返す。

【００６０】

【表４】基板温度：７００゜ＣＳｉ₂Ｈ₆流量：３０ｓｃｃｍ×６秒Ｃｌ₂流量：１ｓｃｃｍ×１５秒

【００６１】［工程−３３０］その後、層間絶縁層２４
０の上に金属配線材料層をスパッタ法にて成膜し、金属
配線材料層をパターニングすることによって配線２４２
を形成する（図１０の（Ｂ）参照）。

【００６２】以上のとおり、実施の形態３の半導体装置
の製造方法においては、開口部２４１の内部に気相エピ
タキシャル成長法に基づき半導体層２２６を形成すると
き、開口部２４１の側壁近傍の半導体層２２６の部分に
成長端やファセットが形成されることを抑制することが
できる。

【００６３】尚、実施の形態３において、半導体層をＳ
ｉ−Ｇｅ混晶から構成することができる。半導体層をＳ
ｉ−Ｇｅ混晶から構成することによって、半導体層の成
長速度が、半導体層をＳｉから構成する場合と比較し
て、約５倍早くなる。Ｓｉ−Ｇｅ混晶から構成された半
導体層の選択気相エピタキシャル成長法による形成条件
を、以下の表５に例示する。尚、Ｓｉ₂Ｈ₆ガスとＧｅＨ
₄ガスの混合ガスを６秒間流し、次いで、Ｃｌ₂ガスを１
５秒間流す操作を１サイクルとして、このサイクルを８
回繰り返す。

【００６４】

【表５】基板温度：５８７゜ＣＳｉ₂Ｈ₆流量：１５ｓｃｃｍ×６秒ＧｅＨ₄流量：１５ｓｃｃｍ×６秒Ｃｌ₂流量：１ｓｃｃｍ×１５秒

【００６５】また、実施の形態３の半導体装置の製造方
法を、実施の形態１の［工程−１７０］あるいは実施の
形態２の［工程−２５０］に適用することができる。こ
れらの場合の［工程−３２０］に相当する工程における
シリコン半導体基板等の模式的な一部断面図を、それぞ
れ、図１１の（Ａ）及び（Ｂ）に示す。

【００６６】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した半導体装置の構造、
半導体装置の製造条件等は例示であり、適宜、変更する
ことができる。例えば、不純物を含有するポリシリコン
層と、タングステンシリサイド層等が積層されたポリサ
イド構造を有するゲート領域を形成してもよいし、不純
物を含有するポリシリコン層と、タングステン層等が積
層された構造を有するゲート領域を形成してもよいし、
タングステン層等の高融点金属材料からゲート領域を形
成してもよい。また、［工程−１５０］において、ゲー
ト領域２３におけるオフセット酸化膜２２を除去しなく
ともよい。発明の実施の形態１や発明の実施の形態２に
おいては、場合によっては、ソース／ドレイン領域２８
の上方の層間絶縁層４０に開口部４１を形成した後、例
えばブランケットタングステンＣＶＤ法に基づき開口部
４１内をタングステンで埋め込み、コンタクトプラグを
形成し、次いで、層間絶縁層４０の上に金属配線材料層
をスパッタ法にて成膜し、金属配線材料層をパターニン
グすることによって配線４２Ａ，４２Ｂを形成してもよ
い。

【００６７】

【発明の効果】本発明の第１の態様に係る半導体装置の
製造方法によれば、積み上げ拡散層構造及びサリサイド
構造を有する半導体装置において、接合リークが発生す
ることがなく、半導体装置の高集積化と高速化の両立を
図ることができるし、コンタクトホールの形成時、たと
え、合わせずれによって開口部が素子分離領域上に形成
されたとしても接合リークが発生することがなく、半導
体装置の製造収率の向上を図ることができる。また、本
発明の第２の態様に係る半導体装置の製造方法によれ
ば、隣接するゲート領域間の短絡の発生を確実に防ぐこ
とが可能となり、半導体装置の製造収率の向上を図るこ
とができる。更には、本発明の第３の態様に係る半導体
装置の製造方法により、高い信頼性を有するコンタクト
ホールを形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体層の形成方法及び本発明の第１
の態様に係る半導体装置の製造方法を説明するための半
導体基板等の模式的な一部断面図である。

【図２】図１に引き続き、本発明の半導体層の形成方法
及び本発明の第１の態様に係る半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図３】図２に引き続き、本発明の半導体層の形成方法
及び本発明の第１の態様に係る半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図４】図３に引き続き、本発明の半導体層の形成方法
及び本発明の第１の態様に係る半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図５】図４に引き続き、本発明の半導体層の形成方法
及び本発明の第１の態様に係る半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図６】図５に引き続き、本発明の半導体層の形成方法
及び本発明の第１の態様に係る半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図７】本発明の半導体層の形成方法及び本発明の第２
の態様に係る半導体装置の製造方法を説明するための半
導体基板等の模式的な一部断面図である。

【図８】図７に引き続き、本発明の半導体層の形成方法
及び本発明の第２の態様に係る半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図９】本発明の第３の態様に係る半導体装置の製造方
法を説明するための半導体基板等の模式的な一部断面図
である。

【図１０】図９に引き続き、本発明の第３の態様に係る
半導体装置の製造方法を説明するための半導体基板等の
模式的な一部断面図である。

【図１１】本発明の第３の態様に係る半導体装置の製造
方法の変形例を説明するための半導体基板等の模式的な
一部断面図である。

【図１２】図２に引き続き、シャロートレンチ構造及び
積み上げ拡散層構造を有する第１の公知技術の概要を説
明するためのシリコン半導体基板等の模式的な一部断面
図である。

【図１３】図１２に引き続き、第１の公知技術の概要を
説明するためのシリコン半導体基板等の模式的な一部断
面図である。

【図１４】図１３に引き続き、第１の公知技術の概要を
説明するためのシリコン半導体基板等の模式的な一部断
面図である。

【図１５】第２の公知技術の概要を説明するためのシリ
コン半導体基板等の模式的な一部断面図である。

【図１６】第３の公知技術の概要を説明するためのシリ
コン半導体基板等の模式的な一部断面図である。

【符号の説明】

１０・・・シリコン半導体基板、１１・・・パッド酸化
膜、１２・・・マスク層、１３・・・溝部、１４・・・
ＳｉＯ₂層、１５・・・素子分離領域、１５Ａ・・・素
子分離領域の肩部、１５Ｂ・・・凹部、１６，１１６，
２１６・・・サイドウオール、２０，１２０，２２０・
・・ゲート絶縁膜、２１・・・ポリシリコン層、２２・
・・オフセット酸化膜、２３，１２３，２２３・・・ゲ
ート領域、２４，１２４，２２４・・・低濃度不純物領
域、２５，１２５，２２５・・・ゲートサイドウオー
ル、２６，１２６，２２６・・・シリコン層、２７，１
２７，２２７・・・チャネル形成領域、２８，１２８，
２２８・・・ソース／ドレイン領域、３０・・・金属反
応層、３１・・・コバルトシリサイド層、４０，２４０
・・・層間絶縁層、４１，２４１・・・開口部、４２
Ａ，４２Ｂ，２４２・・・配線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F040 DA00 DA14 DC01 EC01 EC04 EC07 EC08 EC12 EC13 ED01 ED05 EF02 EH02 EH07 EH08 EK01 EK05 FA03 FA07 FA16 FA19 FB02 FB04 FC00 FC06 FC10 FC15 FC19 FC28 5F045 AA03 AB02 AC01 AC14 AD11 CA05 CB10 DB02 HA15 HA16 HA20

Claims

【特許請求の範囲】

【請求項１】（イ）半導体基板に、トレンチ構造を有
し、頂面が半導体基板の表面より突出した素子分離領域
を形成する工程と、（ロ）半導体基板の表面より突出した素子分離領域の側
壁にサイドウオールを形成する工程と、（ハ）露出した半導体基板の表面に、気相エピタキシャ
ル成長法に基づき半導体層を形成する工程、から成り、気相エピタキシャル成長法に基づき素子分離領域を構成
する絶縁材料上に半導体層が形成される際の臨界ガス流
量よりも低い臨界ガス流量を有する絶縁材料によってサ
イドウオールを構成することを特徴とする半導体層の形
成方法。
【請求項２】素子分離領域を構成する絶縁材料はＳｉＯ
₂であり、サイドウオールを構成する絶縁材料はＳｉＮ
又はＳｉＯＮであることを特徴とする請求項１に記載の
半導体層の形成方法。
【請求項３】半導体層を構成する材料は、Ｓｉ、又は、
Ｓｉ及びＧｅの混晶であることを特徴とする請求項１に
記載の半導体層の形成方法。
【請求項４】前記工程（ロ）は、サイドウオールを構成
する絶縁材料から成る絶縁膜を全面に堆積させた後、該
絶縁膜をエッチバックする工程から成ることを特徴とす
る請求項１に記載の半導体層の形成方法。
【請求項５】（イ）半導体基板に、トレンチ構造を有
し、頂面が半導体基板の表面より突出した素子分離領域
を形成する工程と、（ロ）半導体基板の表面にゲート領域を形成する工程
と、（ハ）半導体基板の表面より突出した素子分離領域の側
壁にサイドウオールを形成する工程と、（ニ）露出した半導体基板の表面に、気相エピタキシャ
ル成長法に基づき半導体層を形成する工程と、（ホ）該半導体層、及び該半導体層の下の半導体基板に
ソース／ドレイン領域を形成する工程と、（ヘ）該半導体層の少なくとも表面領域を選択的にシリ
サイド化する工程、から成り、気相エピタキシャル成長法に基づき素子分離領域を構成
する絶縁材料上に半導体層が形成される際の臨界ガス流
量よりも低い臨界ガス流量を有する絶縁材料によってサ
イドウオールを構成することを特徴とする半導体装置の
製造方法。
【請求項６】素子分離領域を構成する絶縁材料はＳｉＯ
₂であり、サイドウオールを構成する絶縁材料はＳｉＮ
又はＳｉＯＮであることを特徴とする請求項５に記載の
半導体装置の製造方法。
【請求項７】半導体層を構成する材料はＳｉ、又は、Ｓ
ｉ及びＧｅの混晶であることを特徴とする請求項５に記
載の半導体装置の製造方法。
【請求項８】サイドウオールを形成する工程は、サイド
ウオールを構成する絶縁材料から成る絶縁膜を全面に堆
積させた後、該絶縁膜をエッチバックする工程から成る
ことを特徴とする請求項５に記載の半導体装置の製造方
法。
【請求項９】（イ）半導体基板に、トレンチ構造を有
し、頂面が半導体基板の表面より突出した素子分離領域
を形成する工程と、（ロ）半導体基板の表面より突出した素子分離領域の側
壁にサイドウオールを形成する工程と、（ハ）露出した半導体基板の表面に、気相エピタキシャ
ル成長法に基づき半導体層を形成する工程と、（ニ）半導体層の表面にゲート領域を形成する工程と、（ホ）該半導体層にソース／ドレイン領域を形成する工
程と、から成り、気相エピタキシャル成長法に基づき素子分離領域を構成
する絶縁材料上に半導体層が形成される際の臨界ガス流
量よりも低い臨界ガス流量を有する絶縁材料によってサ
イドウオールを構成することを特徴とする半導体装置の
製造方法。
【請求項１０】素子分離領域を構成する絶縁材料はＳｉ
Ｏ₂であり、サイドウオールを構成する絶縁材料はＳｉ
Ｎ又はＳｉＯＮであることを特徴とする請求項９に記載
の半導体装置の製造方法。
【請求項１１】半導体層を構成する材料はＳｉ、又は、
Ｓｉ及びＧｅの混晶であることを特徴とする請求項９に
記載の半導体装置の製造方法。
【請求項１２】サイドウオールを形成する工程は、サイ
ドウオールを構成する絶縁材料から成る絶縁膜を全面に
堆積させた後、該絶縁膜をエッチバックする工程から成
ることを特徴とする請求項９に記載の半導体装置の製造
方法。
【請求項１３】（イ）基体上に層間絶縁層を形成した
後、該層間絶縁層に開口部を形成する工程と、（ロ）該開口部の側壁にサイドウオールを形成する工程
と、（ハ）該開口部の内部に、気相エピタキシャル成長法に
基づき半導体層を形成する工程、から成り、気相エピタキシャル成長法に基づき層間絶縁層を構成す
る絶縁材料上に半導体層が形成される際の臨界ガス流量
よりも低い臨界ガス流量を有する絶縁材料によってサイ
ドウオールを構成することを特徴とする半導体装置の製
造方法。
【請求項１４】層間絶縁層を構成する絶縁材料はＳｉＯ
₂であり、サイドウオールを構成する絶縁材料はＳｉＮ
又はＳｉＯＮであることを特徴とする請求項１３に記載
の半導体装置の製造方法。
【請求項１５】半導体層を構成する材料はＳｉ、又は、
Ｓｉ及びＧｅの混晶であることを特徴とする請求項１３
に記載の半導体装置の製造方法。
【請求項１６】サイドウオールを形成する工程は、サイ
ドウオールを構成する絶縁材料から成る絶縁膜を、開口
部内を含む層間絶縁層上に堆積させた後、該絶縁膜をエ
ッチバックする工程から成ることを特徴とする請求項１
３に記載の半導体装置の製造方法。