WO2003003470A2 - Feldeffekttransistor und verfahren zu seiner herstellung - Google Patents

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    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation

Definitions

  • the present invention relates to a field effect transistor and a method for its production.
  • the characteristic parameters of conventional field effect transistors deteriorate increasingly as the structure is scaled down and the packing density of integrated circuits is increased.
  • the threshold voltage V ⁇ of the transistor drops.
  • the field strength in the channel area and the blocking current IO FF SCE: Short Channel effect; roll-off
  • the flow current I 0 N changes in a non-linear manner with a reduced channel width.
  • the geometry and doping of the field effect transistor are modified at the transition of the channel to the isolation. In general, the channel boundaries become more important when scaled compared to the central channel area (NCE: narrow channel effect, INGE: inverse narrow channel effect).
  • the MISFET scaling also adjusts the internal operating voltage levels accordingly. Furthermore, the doping profiles of the well and
  • the gate insulator is usually scaled in terms of thickness and material.
  • salicated source and drain areas S / D
  • salicated gate electrodes S / D
  • a further improvement can be achieved by minimizing the parasitic resistances or capacitances of the connection metallization, for example by using copper wiring, and the intermediate insulators, for example by using so-called “low-k” materials.
  • the readout logic can also be adapted to the "ON" currents of the respective array transistors which decrease with each shrink (eg reduction of the resistances of the gate tracks).
  • a further possibility for maintaining or improving the performance of field effect transistors is to use modified transistor arrangements which have, for example, increased source / drain regions (“elevated S / D”) or which are based on what is known as “silicon on insulator” technology (SOI) based or in the channel area a material with a higher mobility, for example SiGe. Additional possibilities that arise when the operating temperature is reduced are not shown here.
  • elevated S / D increased source / drain regions
  • SOI silicon on insulator
  • STI shallow trench isolation
  • LOCOS low-oxide-semiconductor field isolation
  • additional measures have to be taken to minimize the so-called "inverse narrow channel effect” (INGE). For example, a positive step height of the STI top edge set above the semiconductor surface to create a so-called “wrap" around gate ".
  • local doping of the transistor channel at the transition to field isolation, the so-called” corner region " can be provided in addition to the normal channel doping.
  • An oxidation of the STI flanks during the STI processing can produce a so-called "birdsbeak geometry" and edge rounding of the active areas at the transition to the trench isolation.
  • corner rounding In the process flow one speaks of "corner rounding", “mini LOGOS” or “post.” CMP oxidation ". These measures also serve to counteract the “inverse narrow channel effect” (INCE). An intensification of this effect can be achieved by a prior lateral etching back of the pad oxide.
  • An edge rounding of the active areas can also be generated by means of thermal surface transformation Nitride spacer protective ring (“guard ring”) may be provided.
  • a self-aligned termination of the gate edge can be provided before the field insulation limit. This can be done, for example, by structuring the poly gate and the active area together in the STI structuring.
  • the Huang et al. "Sub 50-nm FinFET: PMOS” IEDM 1999 discloses a transistor called “FinFET”, which has a double gate structure on the side walls of the web-like elevation (“Fin”).
  • the FinFET avoids the INCE by means of a thicker insulator layer on the narrow one Fin cover area.
  • Fluxstrom I 0N is available and can be produced with little effort, compatible with the previous, conventional integration process for planar MOSFETs.
  • a field effect transistor which comprises the following features: a) a source area and a drain area,
  • a gate electrode which is arranged electrically insulated from the channel area above the channel area
  • a selective epitaxy is carried out, an essentially monocrystalline semiconductor material being formed over the active region and over part of the trench isolation, so that a channel region is produced,
  • a gate oxide is generated on the channel region and a gate electrode is produced on the gate oxide
  • Source and drain areas are created.
  • the field effect transistor according to the invention has the advantage that a significant increase in the channel width effective for the flow current ION can be ensured compared to conventional transistor structures used previously without a reduction in the achievable Integration density must be accepted.
  • the flux current I 0N can be increased by up to 50% without having to change the arrangement of the active areas or the trench isolation.
  • the transistor according to the invention advantageously uses part of the area which is provided for the isolation between the transistors in conventional transistors.
  • the channel width can be increased in a self-adjusted manner without the risk of short circuits.
  • the field effect transistor according to the invention and the method according to the invention make it possible to increase the packing density of structured, active regions, since the possibilities of the lithography used, even by using the exposure of structures that are smaller than the so-called “ground rule”, can be used almost completely it is possible, for example, with optimal structure assignment on the wafer (same dimension for web width and distance between the webs - so-called "equal space-equal line”) to generate smaller active areas and then the actual transistor to the required design dimension (especially channel width ) to process.
  • channel width «110 nm can be produced, an exposure or structuring to 90 nm (width active area: 90 nm, width trench isolation: 90 nm) can be carried out. Accordingly, the integration density is significantly increased. Subsequently, by virtue of the fact that a partial region of the channel region covers part of the trench isolation, a transistor can be produced which has a channel width of 110 nm (as required in the design). The lateral extent of the trench isolation on the surface of the wafer accordingly drops to 70 nm.
  • the field effect transistor according to the invention also has the advantage that the geometrically induced "corner" effect in conventional transistors, as a result of field-induced local electron accumulation, can be largely avoided.
  • the strong topology between the trench isolation and the channel region can be dispensed with in the field effect transistor according to the invention.
  • the field effect transistor according to the invention and the method according to the invention also has the advantage that it can be integrated into different semiconductor technologies (eg logic or memory) without great effort.
  • the channel region is an epitaxially generated semiconductor region. Accordingly, the field effect transistor has a very good surface for gate oxide, since epitaxially grown surfaces are generally significantly less defect-free than conventional semiconductor surfaces. According to a further preferred embodiment of the field-effect transistor according to the invention, a groove-shaped recess is provided along the upper edge of the trench insulation.
  • the partial area of the channel area which covers part of the trench isolation takes up more than 10%, preferably more than 20%, of the channel area. It is further preferred if the width of the channel region is greater than 1.2 times, preferably greater than 1.4 times, the minimum
  • Structure size F is, which can be produced with the lithography used to produce the transistor.
  • the surface of the channel region is arranged below the surface of the trench isolation. According to a further preferred embodiment of the field effect transistor according to the invention, the surface of the channel region is arranged above the surface of the trench insulation and thus the channel region has horizontal and vertical regions.
  • an etching is carried out before the selective epitaxy in step b), at least one part of the trench isolation adjoining the active region being etched, so that a groove-shaped recess is produced along the upper edge of the trench isolation. It is particularly preferred if the part of the trench isolation adjacent to the active area is etched isotropically.
  • step a) the surface of the active region is arranged below the surface of the trench isolation.
  • a sacrificial oxide is applied before the generation of the gate oxide and is subsequently removed again.
  • the use of a sacrificial oxide results in very good through-oxidation of the interface between the part of the channel region which covers the trench insulation and the trench insulation, which is preferably filled with oxide.
  • an oxide layer is arranged in step a) over the active area and the
  • Oxide layer is removed on the active area with the etching of the trench isolation, so that a groove-shaped recess is produced along the upper edge of the trench isolation. It is particularly preferred if the oxide layer and the trench isolation are etched selectively with respect to the material of the active region. According to a preferred embodiment of the method according to the invention, the etching of the trench insulation is ended with the removal of the oxide layer. According to a further preferred embodiment of the method according to the invention, the etching of the
  • the selective epitaxy is carried out in step b) such that the surface of the channel region (8) is arranged below the surface (3a) of the trench isolation (3). It is further preferred if after the selective epitaxy
  • Heat treatment to planarize the epitaxial surface is performed.
  • the selective epitaxy is carried out in step b) in such a way that the surface of the channel region is arranged above the surface of the trench isolation and the channel region is formed with horizontal and vertical regions.
  • monocrystalline silicon is formed with the selective epitaxy.
  • the active area and the etched part of the trench isolation are measured with an atomic force microscope before the selective epitaxy. Furthermore, it is preferred if the part of the trench isolation adjacent to the active region is etched by a wet chemical etching.
  • FIG. 1-3 show a first embodiment of the method according to the invention for producing a field effect transistor
  • FIG. 14 is an enlarged view of the field effect transistor according to the invention shown in FIG. 13.
  • Figures 1 to 3 show a first embodiment of the method according to the invention for producing a field effect transistor.
  • the starting point of the method according to the invention is a semiconductor substrate 1, for example a silicon substrate, which has active regions 2 and a trench insulation 3 between the active regions 2 which has already been completed. For the sake of clarity, only one active area is shown of the many active areas that are typically present in the semiconductor substrate 1.
  • the field effect transistor is subsequently generated in the area of the active region.
  • a pad oxide layer 4 and a pad nitride layer 5 are arranged over the active region. These layers were used, among other things, to produce the trench insulation 3.
  • the trench isolation 3 is obtained, for example, in that a trench etched into the semiconductor substrate 1 is filled with silicon oxide with the aid of an HDP method (“high density plasma”).
  • a so-called “liner”, for example a nitride liner (not shown), can be added between the semiconductor substrate 1 and the oxide filling. be provided.
  • a CMP (“chemical mechanical polishing”) step is carried out so that the pad nitride layer 5 is exposed. The situation resulting from this is shown in FIG. 1.
  • the CMP step does not have to be used for the final adjustment of the step height between the surfaces 3a of the trench isolation 3 and the lower surface 2a of the active region 2, this CMP step has in the frame the process according to the invention a significantly enlarged process window, which in turn has a positive effect on the process stability.
  • a so-called “nitride pullback” of the pad nitride layer 5 that is necessary in conventional methods can be dispensed with in the method according to the invention.
  • an oxide etching is carried out, which etches the oxide of the trench isolation 3 and in particular a part of the trench isolation 3 adjoining the active region 5.
  • the pad oxide layer 4 is also removed with this etching. With this etching, a groove-shaped recess 6 is formed along the upper edge of the trench insulation.
  • a wet chemical etching is preferably used for this etching, which etches the pad oxide layer 4 or the oxide of the trench insulation 3 selectively to the active region 2.
  • Such an etching can be carried out, for example, with buffered HF acid (BHF).
  • BHF buffered HF acid
  • the etching of the trench insulation 3 is carried out with the removal of the Pad oxide layer 4 ended. The resulting situation is shown in Fig. 2.
  • the structure shown in FIG. 2 can be measured with an atomic force microscope before the selective epitaxy.
  • a selective silicon epitaxy is then carried out, essentially monocrystalline silicon 7 being formed over the active region 2 and over the groove-shaped recess 6 of the trench isolation 3.
  • doping of the monocrystalline silicon 7 can already take place during the selective silicon epitaxy.
  • Doping of the monocrystalline silicon 7 can, however, also be carried out after the selective silicon epitaxy.
  • Silicon epitaxy was generated in the regions which will form the source / drain regions and in particular the channel region 8 of the transistor in the following.
  • the groove-shaped recess 6 of the trench isolation 3 does not have to be completely filled with silicon in the case of selective epitaxy. There can still be a positive step height between the monocrystalline silicon 7 and the surface 3a of the trench isolation. Accordingly, the surface of the channel region 8 is below that
  • the method according to the invention has the advantage that the strong topology differences that have existed up to now can be largely or completely eliminated.
  • the gate oxide layer (not shown) and the gate electrode (not shown) are produced.
  • the source and drain regions (not shown) are produced by doping. It can be seen that the partial areas 8a and 8b of the channel area 8, which cover the groove-shaped recess 6 of the trench insulation 3, significantly increase the width of the channel area 8.
  • the method according to the invention thus has the advantage that a significant increase in the channel width effective for the flux current I 0N can be ensured compared to conventional transistor structures used hitherto, without having to accept a reduction in the achievable integration density.
  • the flux current I 0N can be increased by up to 50% without having to change the arrangement of the active areas or the trench isolation.
  • the transistor according to the invention accordingly uses a part of the area which is provided in conventional transistors for the insulation between the transistors. The increase in the channel width is self-adjusted without the risk of short circuits.
  • FIGS. 4-7 show a further embodiment of the method according to the invention for producing a
  • the starting point of the method according to the invention is in turn a semiconductor substrate 1, for example a silicon substrate, which has active regions 2 and a trench insulation 3 between the active regions 2 which has already been completed.
  • a pad oxide layer 4 and a pad nitride layer 5 are arranged over the active region. These layers were used, among other things, to produce the trench insulation 3.
  • the trench isolation 3 is obtained, for example, by filling a trench etched into the semiconductor substrate 1 with silicon oxide with the aid of an HDP process (“high density plasma”).
  • FIG. 4 schematically shows a structure of how the HDP process works but before a CMP step.
  • a CMP (“chemical mechanical polishing”) step is carried out, so that the pad nitride layer 5 is exposed resulting situation is shown in Fig. 5.
  • an etching is carried out which removes at least a part of the trench insulation 3 adjoining the active region 5. At the same time with this etching, the
  • Pad oxide layer 4 removed.
  • a wet chemical etching is preferably used for this etching, which etches the pad oxide layer 4 or the oxide of the trench insulation 3 selectively to the active region 2.
  • the etching of the trench isolation 3 is also carried out after the
  • a selective silicon epitaxy is then carried out again, essentially monocrystalline silicon 7 being formed over the active region 2 and over the etched part 6 of the trench isolation 3.
  • a heat treatment can optionally be carried out, which results in planarization of the monocrystalline silicon 7.
  • a sacrificial oxide (not shown) is subsequently applied, which is then removed again.
  • the use of a sacrificial oxide leads to very good through-oxidation of the interface between the parts 8a and 8b of the channel region 8, which covers the trench insulation 3, and the oxide of the trench insulation 3.
  • the gate oxide layer 10 is then produced in a conventional manner, onto which in turn the gate electrode 11 is deposited, for example in the form of a polysilicon layer or in the form of a polycide layer (FIG. 7).
  • the gate electrode or the gate stack 11 is subsequently structured by an etching, the method according to the invention having the advantage that it was based on a previously
  • the usual overetching (“overetch”) can largely be dispensed with.
  • an overetching was necessary when structuring the gate electrode, since regions of the gate stack of different thicknesses could be present due to the large differences in topology
  • Gate electrodes are fabricated by doping the source and drain regions (not shown).
  • the width of the channel area is increased by more than 40%. Since in the present example the width of the active region 2 corresponds approximately to the minimum structure size F, which can be produced with the lithography used to produce the transistor, the width of the channel region 8 is accordingly larger than 1.4 times the minimum structure size F. the flow current I 0N increase by up to 50% without the arrangement of the active areas or the trench isolation having to be changed. Furthermore, the method according to the invention has good controllability, since the profile of the channel region can be set in accordance with the design specifications using the CMP step, the pad nitride thickness and the wet chemical etching.
  • the starting point of the method according to the invention is again a semiconductor substrate 1, for example a silicon substrate, has active regions 2 and a trench insulation 3 that has already been completed between the active regions 2 (FIG. 8). An oxidation is then carried out so that a thin oxide layer 12 is produced on the surface of the active regions 2 (FIG. 9).
  • this thin oxide layer 12 is removed again by means of isotropic etching via a mask 13, which optionally covers all areas for transistors without intended channel expansion (FIG. 10).
  • a mask 13 which optionally covers all areas for transistors without intended channel expansion (FIG. 10).
  • an essentially monocrystalline semiconductor layer 7 is deposited on the exposed semiconductor surfaces by means of selective epitaxy, which at the same time also overgrows the edge 6 of the trench isolation 3 laterally, approximately to the extent of the epitaxial thickness above the STI surface. Due to the laws of epitaxial growth, the upper edge of the epitaxial layer 7 is rounded-faceted (FIG. 11). Accordingly, the surface of the channel region 8 is now arranged above the surface 3a of the trench insulation 3.
  • the gate oxide layer 10 is produced and the gate electrode layer 11 is deposited and structured (FIG. 13). This is followed by further processing incl.
  • the oxidation carried out after generation of the field insulation and its structuring as oxide block layer 12 can also be omitted, as a result of which all active regions, and thus all types of transistors and other functional elements to be integrated on the semiconductor substrate, are formed with a laterally and vertically epitaxially overgrown structure.
  • FIG. 14 shows an enlarged view of the field effect transistor according to the invention shown in FIG. 13.
  • the channel region 8 is in turn formed below the surface of the epitaxial layer 7.
  • the subareas 8a and 8b of the channel area 8 in turn cover a part 6 of the trench isolation 3. In contrast to those shown so far
  • the field effect transistor shown in FIG. 14 has embodiments of the field effect transistor according to the invention which have active vertical regions 8d which are delimited by the trench isolation 3.
  • the difference in height between the planar surface of the active regions and the surface of the trench isolation corresponds approximately to the width of the vertical channel regions 8d.
  • the doping profile depth of the source and drain regions is preferably greater than this height difference.
  • the relief structure comprising the active and STI surface is covered in the channel region 8 by a gate electrode 11, preferably a polySi metal layer stack.
  • the channel region 8 is covered by a gate oxide 10 on its planar and vertical part.
  • the edge of the active region ie the transition from the planar (horizontal) to the vertical part of the surface of the active semiconductor region, is facet-rounded.
  • the radius of curvature of this rounding is, for example, in the order of magnitude of the vertical elevation of the active area above the STI surface.
  • the channel area is on the source and drain side of spacers (not flanked), which laterally isolates the gate electrode from the S / D contact areas.

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Abstract

Es wird ein Transistor bereitgestellt, der in vorteilhafter Weise einen Teil der Fläche, die bei herkömmlichen Transistoren für die Isolation zwischen den Transistoren vorgesehen ist, nutzt. Die Vergrößerung der Kanalweite kann dabei selbstjustiert ohne die Gefahr von Kurzschlüssen erfolgen. Der erfindungsgemäße Feldeffekttransistor besitzt den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. So läßt sich beispielsweise der Flußstrom ION um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß.

Description

Beschreibung
Feldeffekttransistor und Verfahren zu seiner Herstellung
Die vorliegende Erfindung betrifft einen Feldeffekttransistor und ein Verfahren zu seiner Herstellung.
Die charakteristischen Parameter von herkömmlichen Feldeffekttransistoren, insbesondere von planaren MIS- Feldeffekttransistoren (MISFET) , verschlechtern sich zunehmend mit fortgesetzter Strukturverkleinerung (Skalierung) und Erhöhung der Packungsdichte von integrierten Schaltungen. So sinkt beispielsweise mit verkürzter Kanallänge des Transistors die Einsatzspannung Vτ des Transistors. Gleichzeitig erhöhen sich mit verkürzter Kanallänge die Feldstärke im Kanalgebiet und der Sperrstrom IOFF (SCE: Short Channel effect; roll-off) . Weiterhin verändert sich mit verminderter Kanalweite der Flußstrom I0N in nichtlinearen Weise. Zusätzlich werden am Übergang des Kanals zur Isolation die Geometrie und Dotierung des Feldeffekttransistors modifiziert. Allgemein gewinnen die Kanalgrenzen bei Skalierung gegenüber dem zentralen Kanalbereich an relativer Bedeutung (NCE: narrow Channel effect, INGE: inverse narrow Channel effect) .
Um trotz der genannten Schwierigkeiten eine Verbesserung/Aufrechterhaltung der Performance von Feldeffekttransistoren bei fortschreitender Strukturverkleinerung (Skalierung) gewährleisten zu können, werden eine Reihe von Maßnahmen vorgeschlagen bzw. durchgeführt. So erfolgt beispielsweise mit der MISFET- Skalierung zugleich eine angepaßte Skalierung der internen Betriebsspannungspegel. Weiterhin erfolgt in der Regel eine Optimierung der Dotierungsprofile der Wannen- und
Kanalgebiete sowie der Source- und Draingebiete. Gleichzeitig wird üblicherweise eine Skalierung des Gateisolators bezüglich Dicke und Material durchgeführt.
Weitere Verbesserungen ergeben sich durch die Verwendung von salicierten Source- und Drain-Gebieten (S/D) sowie salicierten Gate-Elektroden. Durch eine Minimierung der parasitären Widerstände bzw. Kapazitäten der Anschlußmetallisierung, beispielsweise durch die Verwendung einer Kupferverdrahtung, und der Zwischenisolatoren, beispielsweise durch die Verwendung von sogenannten „low-k" Materialien, kann eine weitere Verbesserung erzielt werden. Im Fall von DRAM-Speicherzellen kann auch eine Anpassung der Ausleselogik an die sich mit jedem „Shrink" verkleinernden "ON" -Ströme der jeweiligen Arraytransistoren (z.B. Reduktion der Widerstände der Gatebahnen) vorgenommen werden.
Eine weitere Möglichkeit, die Performance von Feldeffekttransistoren aufrechzuerhalten bzw. zu verbessern, besteht in der Verwendung modifizierte Transistoranordnungen, die beispielsweise erhöhte Source/Drainbereiche („elevated S/D") aufweisen oder die auf einer sogenannten „Silicon on insulator" Technologie (SOI) basieren oder die im Kanalgebiet ein Material mit einer höheren Trägerbeweglichkeit, z.B. SiGe, aufweisen. Zusätzliche Möglichkeiten, die sich bei Senkung der Betriebstemperatur ergeben, sind hier nicht dargestellt.
Die Einführung der Trench-Feldisolation (STI: shallow trench isolation) anstelle konventioneller LOCOS- Feldisolation trägt ebenfalls zur Verbesserung der Situation bei. Wird eine Trench-Feldisolation (STI: shallow trench isolation) anstelle einer konventionellen LOCOS-Feldisolation eingesetzt, so müssen in der Regel zusätzliche Maßnahmen zur Minimierung des sogenannten „inverse narrow Channel effect" (INGE) ergriffen werden. So wird beispielsweise eine positiven Stufenhöhe der STI-Oberkante über der Halbleiteroberfläche eingestellt, um ein sogenanntes „wrap- around Gate" zu vermeiden. Weiterhin kann eine lokale Aufdotierung des Transistorkanals am Übergang zur Feldisolation, der sogenannten „corner region, zusätzlich zur normalen Kanaldotierung vorgesehen sein.
Durch eine Oxidation der STI-Flanken während der STI- Prozessierung kann eine sogenannte „birdsbeak Geometrie" und Kantenverrundung der aktiven Gebiete am Übergang zur Trenchisolation erzeugt werden. Im Prozeßablauf spricht man dabei von „corner rounding", „mini LOGOS" bzw. „post CMP oxidation". Auch diese Maßnahmen dienen dazu, dem „inverse narrow Channel effect" (INCE) entgegenzuwirken. Eine Verstärkung dieser Wirkung kann dabei durch ein vorheriges laterales Rückätzen des Padoxids erreicht werden. Eine Kantenverrundung der aktiven Gebiete kann auch mittels thermischer Oberflächentransformation erzeugt werden. Weiterhin kann ein Nitrid-Spacer Schutzring („guardring") vorgesehen sein. Zur Vermeidung einer Gateüberlappung über die corner-Region kann ein selbstjustierter Abschluß der Gatekante vor der Feldisolationsgrenze vorgesehen sein. Dies kann beispielsweise durch eine gemeinsame Strukturierung von Poly-Gate und aktivem Gebiet bei der STI-Strukturierung erfolgen.
Trotz all dieser Maßnahmen wird es jedoch immer schwieriger, ab etwa lOOnm Strukturgrδße einen ausreichenden Flußstrom I0N ZU gewährleisten, ohne daß die Gefahr des Tunnelns oder der Degradation der Gateoxid-Stabilität des MISFET besteht . Daher wurden eine Reihe von alternativen Transistoranordnungen vorgeschlagen.
Das Dokument US 4,979,014 offenbart eine MOS-Transistor, der eine stegfδrmige Erhöhung auf einem Halbleitersubstrat aufweist. Der Kanal dieses Transistors ist entlang der stegförmigen Erhöhung angeordnet und weist neben dem einen
Kanalbereich an der Oberseite der stegförmigen Erhöhung noch zwei weitere Kanalbereiche an den Seitenwänden der stegförmigen Erhöhung auf. Der Transistor gemäß Dokument US 4,979,014 zeigt einen ausgeprägten „Ecken-Effekt" („corner effect") , der dazu verwendet wird, eine große Verarmungszone zu erzeugen.
Das Dokument Huang et al . „Sub 50-nm FinFET: PMOS" IEDM 1999 offenbart einen „FinFET" genannten Transistor, der eine Doppel-Gate Struktur an den Seitenwänden der stegförmigen Erhöhung („Fin") aufweist. Der FinFET vermeidet den INCE mittels einer dickeren Isolatorschicht auf der schmalen Fin- Deckflache.
Leider besitzen all die genannten Maßnahme entweder nur eine eingeschränkte Wirksamkeit oder sie erfordern eine großen prozeßtechnischen Aufwand. Es ist daher die Aufgabe der vorliegenden Erfindung, einen Feldeffekttransistor und Verfahren zu seiner Herstellung bereitzustellen, welche die genannten Schwierigkeiten vermindern bzw. vermeiden. Es ist insbesondere die Aufgabe der vorliegenden Erfindung, einen Feldeffekttransistor bereitzustellen, der einen ausreichenden
Flußstrom I0N zur Verfügung stellt und der mit einem geringem Aufwand, kompatibel zum bisherigen, konventionellen Integrationsprozeß für planare MOSFETs hergestellt werden kann.
Diese Aufgabe wird von dem Feldeffekttransistor gemäß dem unabhängigen Patentanspruch 1 sowie von dem Verfahren zur Herstellung eines Feldef ekttransistors gemäß dem unabhängigen Patentanspruch 8 gelöst . Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
Erfindungsgemäß wird ein Feldeffekttransistor bereitgestellt, der die folgenden Merkmale umfaßt: a) ein Sourcegebiet und ein Draingebiet,
b) ein Kanalgebiet, das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist,
c) eine Gatelektrode, die elektrisch isoliert vom Kanalgebiet über dem Kanalgebiet angeordnet ist,
d) eine Grabenisolation, die das Kanalgebiet seitlich begrenzt,
e) wobei zumindest ein Teilgebiet des Kanalgebiets einen Teil der Grabenisolation überdeckt.
Weiterhin wird erfindungsgemäß ein Verfahren zur
Herstellung eines Feldeffekttransistors bereitgestellt, das die folgenden Schritte umfaßt :
a) ein Halbleitersubstrat mit zumindest einem aktiven Gebiet und einer bereits fertiggestellten Grabenisolation wird bereitgestellt ,
b) eine selektive Epitaxie wird durchgeführt, wobei über dem aktiven Gebiet und über einem Teil der Grabenisolation ein im wesentlichen monokristallines Halbleitermaterial gebildet wird, so daß ein Kanalgebiet erzeugt wird,
c) auf dem Kanalgebiet wird ein Gateoxid und auf dem Gateoxid wird eine Gatelektrode erzeugt, und
d) Source- und Draingebiete werden erzeugt.
Der erfindungsgemäße Feldeffekttransistor besitzt den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. So läßt sich beispielsweise der Flußstrom I0N um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß. Der erfindugsgemäße Transistor nutzt in vorteilhafter Weise einen Teil der Fläche, die bei herkömmlichen Transistoren für die Isolation zwischen den Transistoren vorgesehen ist. Die Vergrößerung der Kanalweite kann dabei selbstjustiert ohne die Gefahr von Kurzschlüssen erfolgen.
Der erfindungsgemäße Feldeffekttransistor bzw. das erfindungsgemäße Verfahren ermöglicht eine Erhöhung der Packungsdichte strukturierter, aktiver Gebiete, da die Möglichkeiten der verwendeten Lithografie, auch unter Nutzung der Belichtung von Strukturen die kleiner als die sogenannte „Groundrule" sind, nahezu vollständig ausgenutzt werden können. So ist es beispielsweise möglich, bei optimaler Strukturbelegung auf dem Wafer (gleiche Dimension bei Stegbreite und Abstand zwischen den Stegen - so genannte „equal space- equal line") , kleinere aktive Gebiete zu erzeugen und den eigentlichen Transistor dann aber auf das geforderte Designmaß (insbesondere Kanalweite) zu prozessieren.
Soll beispielsweise ein Transistor in einer 110 nm
Technologie (Kanalweite « 110 nm) hergestellt werden, so kann eine Belichtung bzw. Strukturierung auf 90 nm (Breite aktives Gebiet: 90 nm, Breite Grabenisolation: 90 nm) vorgenommen werden. Dementsprechend ergibt sich eine deutlich erhöhte Integrationsdichte. Anschließend kann mit Hilfe der Tatsache, daß ein Teilgebiet des Kanalgebiets einen Teil der Grabenisolation überdeckt, ein Transistor erzeugt werden, der eine Kanalbreite von 110 nm (wie im Design gefordert) aufweist. Die laterale Ausdehnung der Grabenisolation an der Oberfläche des Wafers sinkt dementsprechend auf 70 nm. Der erfindungsgemäße Feldeffekttransistor besitzt darüber hinaus den Vorteil, daß der bei herkömmlichen Transistoren geometrisch bedingte "Corner"-Effekt, infolge feldinduzierter lokaler Elektronenanreicherung, weitgehend vermieden werden kann. Weiterhin kann bei dem erfindungsgemäßen Feldeffekttransistor auf die bisherige starke Topologie zwischen der Grabenisolation und dem Kanalgebiet verzichtet werden. Der erfindungsgemäße Feldeffekttransistor bzw. das erfindungsgemäße Verfahren besitzt weiterhin den Vorteil, daß es ohne großen Aufwand in unterschiedliche Halbleitertechnologien (z.B. Logik oder Speicher) integriert werden kann.
Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist das Kanalgebiet ein epitaktisch erzeugtes Halbleitergebiet. Dementsprechend weist der Feldeffekttransistor eine sehr gute Oberfläche für Gateoxid auf, da epitaktisch gewachsene Oberflächen in der Regel deutlich defektfreier als herkömmliche Halbleiteroberfläche sind. Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Felde fekttransistors ist entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung vorgesehen.
Gemäß einer weiteren bevorzugten Ausführungsform nimmt das Teilgebiet des Kanalgebiets, das einen Teil der Grabenisolation überdeckt, mehr als 10%, bevorzugt mehr als 20%, des Kanalgebiets ein. Weiterhin ist es bevorzugt, wenn die Breite des Kanalgebiets größer als das 1,2-fache, bevorzugt größer als das 1,4-fache, der minimalen
Strukturgröße F ist, welche mit der zur Herstellung des Transistors verwendeten Lithographie herstellbar ist.
Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist die Oberfläche des Kanalgebietes unterhalb der Oberfläche der Grabenisolation angeordnet . Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist die Oberfläche des Kanalgebietes oberhalb der Oberfläche der Grabenisolation angeordnet und somit weist das Kanalgebiet horizontale und vertikale Bereiche auf.
Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird vor der selektiven Epitaxie in Schritt b) eine Ätzung durchgeführt, wobei zumindest ein an das aktive Gebiet angrenzender Teil der Grabenisolation geätzt wird, so daß entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung erzeugt wird. Dabei ist es insbesondere bevorzugt, wenn der an das aktive Gebiet angrenzende Teil der Grabenisolation isotrop geätzt wird.
Weiterhin ist es bevorzugt, wenn in Schritt a) die Oberfläche des aktiven Gebietes unterhalb der Oberfläche der Grabenisolation angeordnet ist.
Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird vor der Erzeugung des Gateoxids ein Opferoxid aufgebracht, daß anschließend wieder entfernt wird. Durch die Verwendung eines Opferoxids kommt es zu einer sehr guten Durchoxidation der Grenzfläche zwischen dem Teil des Kanalgebiets, das die Grabenisolation überdeckt, und der Grabenisolation, die bevorzugt mit Oxid gefüllt ist.
Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist in Schritt a) über dem aktiven Gebiet eine Oxidschicht angeordnet und die
Oxidschicht wird auf dem aktiven Gebiet mit der Ätzung der Grabenisolation entfernt, so daß entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung erzeugt wird. Dabei ist es insbesondere bevorzugt, wenn die Ätzung der Oxidschicht und der Grabenisolation selektiv zu dem Material des aktiven Gebiets erfolgt. Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Ätzung der Grabenisolation mit der Entfernung der Oxidschicht beendet . Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Ätzung der
Grabenisolation auch nach der Entfernung der Oxidschicht fortgesetzt, so daß eine erweiterte nutenförmige Ausnehmung entsteht .
Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die selektive Epitaxie in Schritt b) so durchgeführt, daß die Oberfläche des Kanalgebietes (8) unterhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist. Weiterhin ist es bevorzugt, wenn nach der selektiven Epitaxie eine
Wärmebehandlung zur Planarisierung der Epitaxie-Oberfläche durchgeführt wird.
Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die selektive Epitaxie in Schritt b) so durchgeführt, daß die Oberfläche des Kanalgebietes oberhalb der Oberfläche der Grabenisolation angeordnet ist und das Kanalgebiet mit horizontalem und vertikalen Bereichen gebildet wird.
Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird mit der selektiven Epitaxie monokristallines Silizium gebildet.
Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird vor der selektiven Epitaxie das aktive Gebiet und der geätzte Teil der Grabenisolation mit einem Rasterkraftmikroskop vermessen. Weiterhin ist es bevorzugt, wenn die Ätzung des an das aktive Gebiet angrenzenden Teils der Grabenisolation durch eine naßchemische Ätzung erfolgt . Die Erfindung wird nachfolgend anhand von Figuren der Zeichnung näher dargestellt. Es zeigen:
Fig. 1 - 3 eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors, und
Fig. 4 - 7 eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors,
Fig. 8 - 13 eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors, und
Fig. 14 eine vergrößerte Ansicht des in Fig. 13 gezeigten, erfindungsgemäßen Feldeffekttransistors .
Die Figuren 1 bis 3 zeigen eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors. Ausgangspunkt des erfindungsgemäßen Verfahrens ist ein Halbleitersubstrat 1, beispielsweise ein Silziumsubstrat, das aktive Gebiete 2 und eine bereits fertiggestellte Grabenisolation 3 zwischen den aktiven Gebieten 2 aufweist. Aus Gründen der Übersichtlichkeit ist von den vielen aktiven Gebieten, die typischerweise in dem Halbleitersubstrat 1 vorhanden sind, nur ein aktives Gebiet gezeigt . Im Bereich des aktiven Gebiets wird im Folgenden der Feldeffekttransistor erzeugt .
Über dem aktiven Gebiet sind eine Padoxidschicht 4 und eine Padnitridschicht 5 angeordnet. Diese Schichten wurden unter anderem zur Erzeugung der Grabenisolation 3 eingesetzt . Die Grabenisolation 3 erhält man beispielsweise dadurch, daß ein in das Halbleitersubstrat 1 geätzter Graben, mit Hilfe eines HDP-Verfahrens („high density plasma") mit Siliziumoxid gefüllt wird. Dabei kann zwischen dem Halbleitersubstrat 1 und der Oxidfüllung noch ein sogenannter „Liner", beispielsweise ein Nitridliner (nicht gezeigt) , vorgesehen sein. Nach der Abscheidung des Siliziumoxids wird ein CMP- Schritt („chemical mechanical polishing") durchgeführt, so daß die Padnitridschicht 5 freigelegt wird. Die sich daraus ergebende Situation ist in Fig. 1 dargestellt.
Da bei dem erfindungsgemäßen Verfahren, im Gegensatz zu herkömmlichen Verfahren, der CMP-Schritt nicht zur finalen Einstellung der Stufenhöhe zischen der Oberflächen 3a der Grabenisolation 3 und der tiefer liegenden Oberfläche 2a des aktiven Gebiets 2 eingesetzt werden muß, besitzt dieser CMP- Schritt im Rahmen des erfindungsgemäßen Verfahren ein deutlich vergrößertes Prozeßfenster, was sich wiederum positiv auf die Prozeßstabilität auswirkt. Auf einen bei herkömmlichen Verfahren notwendigen, sogenannten „Nitridpullback" der Padnitridschicht 5 kann bei dem erfindungsgemäßen Verfahren verzichtet werden.
Nach dem die Padnitridschicht 5 durch eine Nitrid-Ätzung entfernt ist, wird eine Oxid-Ätzung durchgeführt, welche das Oxid der Grabenisolation 3 und insbesondere einen an das aktive Gebiet 5 angrenzenden Teil der Grabenisolation 3 ätzt. Gleichzeitig wird mit dieser Ätzung auch die Padoxidschicht 4 entfernt. Bei dieser Ätzung entsteht entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung 6.
Bevorzugt wird für diese Ätzung eine naßchemische Ätzung eingesetzt, welche die Padoxidschicht 4 bzw. das Oxid der Grabenisolation 3 selektiv zu dem aktiven Gebiet 2 ätzt. Eine derartige Ätzung kann beispielsweise mit gepufferter HF-Säure (BHF) durchgeführt werden. Bei dem vorliegenden Beispiel wird die Ätzung der Grabenisolation 3 mit der Entfernung der Padoxidschicht 4 beendet. Die sich daraus ergebende Situation ist in Fig. 2 dargestellt.
Zur Einstellung von optimalen Prozeßparametern die nachfolgend durchgeführte selektive Epitaxie kann die in Fig. 2 gezeigte Struktur vor der selektiven Epitaxie mit einem Rasterkraftmikroskop vermessen werden. Anschließend wird eine selektive Siliziumepitaxie durchgeführt, wobei über dem aktiven Gebiet 2 und über der nutenförmigen Ausnehmung 6 der Grabenisolation 3 im wesentlichen monokristallines Silizium 7 gebildet wird. Dabei kann bereits während der selektiven Siliziumepitaxie eine Dotierung des monokristallinen Siliziums 7 erfolgen. Eine Dotierung des monokristallinen Siliziums 7 kann jedoch auch nach der selektiven Siliziumepitaxie durchgeführt werden. Durch die selektive
Siliziumepitaxie wurden die Gebiete erzeugt, die im Folgenden die Source/Drain-Gebiete und insbesondere das Kanalgebiet 8 des Transistors bilden werden.
Die nutenförmige Ausnehmung 6 der Grabenisolation 3 muß bei der selektiven Epitaxie nicht vollständig mit Silizium aufgefüllt werden. Es kann immer noch eine positive Stufenhöhe zwischen dem monokristallinen Silizium 7 und der Oberfläche 3a der Grabenisolation verbleiben. Dementsprechend ist die Oberfläche des Kanalgebietes 8 unterhalb der
Oberfläche 3a der Grabenisolation 3 angeordnet. Gegenüber den herkömmlichen Verfahren besitzt das erfindungsgemäße Verfahren jedoch den Vorteil, daß die bisher vorhandenen starken Topologieunterschiede weitgehend bzw. vollständig abgebaut werden können.
Nach Erzeugung des monokristallinen Siliziums 7 erfolgt die Erzeugung der Gateoxidschicht (nicht gezeigt) und der Gateelektrode (nicht gezeigt) . Nach einer Strukturierung der Gateeleletrode werden durch eine Dotierung die Source- und Drainbereiche (nicht gezeigt) hergestellt. Man erkennt, daß durch die Teilgebiete 8a und 8b des Kanalgebiets 8, welche die nutenförmige Ausnehmung 6 der Grabenisolation 3 überdecken, die Breite des Kanalgebiets 8 deutlich erhöht wird. Das erfindungsgemäße Verfahren besitzt somit den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom I0N wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. So läßt sich beispielsweise der Flußstrom I0N um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß. Der erfindungsgemäße Transistor nutzt dementsprechend einen Teil der Fläche, die bei herkömmlichen Transistoren für die Isolation zwischen den Transistoren vorgesehen ist. Die Vergrößerung der Kanalweite erfolgt dabei selbs justiert ohne die Gefahr von Kurzschlüssen.
Die Figuren 4 - 7 zeigen eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines
Feldeffekttransistors. Ausgangspunkt des erfindungsgemäßen Verfahrens ist wiederum ein Halbleitersubstrat 1, beispielsweise ein Silziumsubstrat, das aktive Gebiete 2 und eine bereits fertiggestellte Grabenisolation 3 zwischen den aktiven Gebieten 2 aufweist. Über dem aktiven Gebiet sind eine Padoxidschicht 4 und eine Padnitridschicht 5 angeordnet . Diese Schichten wurden unter anderem zur Erzeugung der Grabenisolation 3 eingesetzt. Die Grabenisolation 3 erhält man beispielsweise dadurch, daß ein in das Halbleitersubstrat 1 geätzter Graben, mit Hilfe eines HDP-Verfahrens („high density plasma") mit Siliziumoxid gefüllt wird. Fig. 4 zeigt schematisch eine Struktur, wie sich nach dem HDP-Verfahren aber vor einem CMP-Schritt ergibt.
Nach der Abscheidung des Grabenoxids wird ein CMP- Schritt („chemical mechanical polishing") durchgeführt, so daß die Padnitridschicht 5 freigelegt wird. Die sich daraus ergebende Situation ist in Fig. 5 dargestellt. Nach dem die Padnitridschicht 5 durch eine Nitrid-Ätzung entfernt ist, wird eine Ätzung durchgeführt, welche zumindest einen an das aktive Gebiet 5 angrenzenden Teil der Grabenisolation 3 entfernt. Gleichzeitig wird mit dieser Ätzung auch die
Padoxidschicht 4 entfernt. Bevorzugt wird für diese Ätzung eine naßchemische Ätzung eingesetzt, welche die Padoxidschicht 4 bzw. das Oxid der Grabenisolation 3 selektiv zu dem aktiven Gebiet 2 ätzt. Bei dem vorliegenden Beispiel wird die Ätzung der Grabenisolation 3 auch nach der
Entfernung der Padoxidschicht 4 fortgesetzt, wodurch sich eine größere laterale Ausdehnung der nutenförmigen Ausnehmung 6 ergibt. Die sich daraus ergebende Situation ist in Fig. 6 dargestellt .
Anschließend wird wiederum eine selektive Siliziumepitaxie durchgeführt, wobei über dem aktiven Gebiet 2 und über dem geätzten Teil 6 der Grabenisolation 3 im wesentlichen monokristallines Silizium 7 gebildet wird. Nach der selektiven Epitaxie kann optional eine Wärmebehandlung durchgeführt werden, welche eine Planarisierung des monokristallinen Siliziums 7 zur Folge hat.
Vor der Erzeugung des Gateoxids 10 wird nachfolgend ein Opferoxid (nicht gezeigt) aufgebracht, daß anschließend wieder entfernt wird. Durch die Verwendung eines Opferoxids kommt es zu einer sehr guten Durchoxidation der Grenzfläche zwischen den Teilen 8a und 8b des Kanalgebiets 8, das die Grabenisolation 3 überdeckt, und dem Oxid der Grabenisolation 3. Anschließend wird in üblicher Weise die Gateoxidschicht 10 erzeugt, auf welche wiederum die Gateelektrode 11, beispielsweise in Form einer Polysiliziumschicht oder in Form einer Polyzidschicht, abgeschieden wird (Fig. 7) .
Die Gateelektrode bzw. der Gatestack 11 wird nachfolgend durch eine Ätzung strukturiert, wobei das erfindungsgemäße Verfahren den Vorteil aufweist, daß dabei auf eine bisher übliche Überätzung („Overetch") weitgehend verzichtet werden kann. Bei den herkömmlichen Verfahren war bei der Strukturierung des Gateelektrode eine Überätzung notwendig, da aufgrund der großen Topologieunterschiede unterschiedlich dicke Bereiche des Gatestacks vorliegen konnten. Die
Überätzung führte jedoch häufig zu einer Schädigung des darunterliegenden Gateoxids. Da bei dem erfindungsgemäßen Verfahren entsprechende Überätzungen weitgehend vermieden werden können, kann auch eine hohe Qualität des Gateoxids gewährleistet werden. Nach einer Strukturierung der
Gateeleletrode werden durch eine Dotierung die Source- und Drainbereiche (nicht gezeigt) hergestellt.
Aus Fig. 7 ist ersichtlich, daß die Teilgebiete 8a und 8b des Kanalgebiets 8, die jeweils einen Teil 6 der
Grabenisolation 3 überdecken, jeweils mehr als 20% des Kanalgebiets 8 einnehmen. Dementsprechend ist die Breite des Kanalgebiets um mehr als 40% vergrößert. Da im vorliegenden Beispiel die Breite des aktiven Gebiets 2 etwa der minimalen Strukturgröße F entspricht, welche mit der zur Herstellung des Transistors verwendeten Lithographie herstellbar ist, ist die Breite des Kanalgebiets 8 dementsprechend größer als 1,4- fache der minimalen Strukturgröße F. So läßt sich der Flußstrom I0N um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß. Weiterhin besitzt das erfindungsgemäße Verfahren eine gute Steuerbarkeit, da das Profil des Kanalgebiets mit Hilfe des CMP-Schritss, der Padnitriddicke sowie der naßchemischen Ätzung entsprechend den Designvorgaben eingesetellt werden kann .
Fig. 8 - 13 zeigen eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors. Die auch bei dieser Ausführungsform mehr oder weniger stark ausgeprägte nutenförmige Ausnehmung ist den Abbildungen aus Gründen der Übersichtlichkeit nicht dargestellt. Im Unterschied zu den beiden vorher beschriebenen Ausführungsformen, bei denen die epitaktisch gebildete, aktive Oberfläche geringfügig unter dem höchsten Niveau der STI-Oberfläche angeordnet ist, erfolgt bei dieser Ausführungsform das epitaktische Wachstum über dieses Niveau hinaus .
Ausgangspunkt des erfindungsgemäßen Verfahrens ist wiederum ein Halbleitersubstrat 1, beispielsweise ein Silziumsubstrat, aktive Gebiete 2 und eine bereits fertiggestellte Grabenisolation 3 zwischen den aktiven Gebieten 2 aufweist (Fig. 8) . Anschließend wird eine Oxidation durchgeführt, so daß eine dünne Oxidschicht 12 auf der Oberfläche der aktiven Gebiete 2 erzeugt wird (Fig. 9) .
Danach wird mittels isotroper Ätzung über eine Maske 13, die optional alle Bereiche für Transistoren ohne beabsichtigte Kanalerweiterung abdeckt, diese dünne Oxidschicht 12 wieder entfernt (Fig. 10) . Nach Entfernen der Maske 13 und Reinigung wird auf den freiliegenden Halbleiteroberflächen mittels selektiver Epitaxie eine im wesentlichen monokristalline Halbleiterschicht 7 abgeschieden, die zugleich auch, etwa im Maß der Epitaxiedicke oberhalb der STI-Oberfläche, den Rand 6 der Grabenisolation 3 lateral überwächst. Aufgrund der Gesetzmäßigkeiten des epitaxialen Wachstums bildet sich dabei die Oberkante der Epitaxieschicht 7 facettiert-gerundet aus (Fig. 11) . Dementsprechend ist die Oberfläche des Kanalgebietes 8 nun oberhalb der Oberfläche 3a der Grabenisolation 3 angeordnet.
Nach Entfernung der dünne Oxidschicht 12 auch auf den nicht epitaxial überwachsenen Gebieten (Fig. 12) erfolgt die Erzeugung der Gateoxidschicht 10 und Abscheidung und Strukturierung der Gate-Elektrodenschicht 11 (Fig. 13) . Im Anschluß daran erfolgt die weitere Prozessierung incl .
Herstellung der S/D-Gebiete bis zur kompletten Schaltung entsprechend einem konventionellen Prozeßablauf. Optional kann die nach der Erzeugung der Feldisolation ausgeführte Oxidation und deren Strukturierung als Oxidblockschicht 12 auch ausgelassen werden, wodurch alle aktiven Gebiete, damit alle auf dem Halbleitersubstrat zu inegrierenden Typen von Transistoren und anderen Funktionselemente mit lateral und vertikal epitaktisch überwachsener Struktur ausgebildet werden.
Fig. 14 zeigt eine vergrößerte Ansicht des in Fig. 13 gezeigten, erfindungsgemäßen Feldeffekttransistors. Unterhalb der Oberfläche des Epitaxieschicht 7 ist wiederum das Kanalgebiet 8 ausgebildet . Dabei überdecken die Teilgebiete 8a und 8b des Kanalgebiets 8 wiederum einen Teil 6 der Grabenisolation 3. Im Gegensatz zu den bisher gezeigten
Ausführungsformen des erfindungsgemäßen Feldeffekttransistors weist der in Fig. 14 gezeigte Feldeffekttransistor zusätzlich zu dem zentralen aktiven horizontalen Bereich 8c aktive vertikale Bereiche 8d auf, die durch die Grabenisolation 3 begrenzt werden.
Der Höhenunterschied zwischen der planaren Oberfläche der aktiven Bereiche und der Oberfläche der Grabenisolation entspricht etwa der Weite der vertikalen Kanalbereiche 8d. Die Dotierungsprofiltiefe der Source- und Draingebiete ist vorzugsweise größer als dieser Höhenunterschied. Die ReliefStruktur aus aktiver und STI-Oberfläche ist im Kanalgebiet 8 von einer Gate-Elektrode 11 bedeckt, vorzugsweise ein PolySi-Metall-Schichtstapel . Das Kanalgebiet 8 ist auf seinem planaren wie auf seinem vertikalen Teil von einem Gateoxid 10 bedeckt. Die Kante des aktiven Gebiets, d.h. der Übergang vom planaren (horizontalen) zum vertikalen Teil der Oberfläche des aktiven Halbleitergebiets ist facettiert-gerundet. Dabei liegt der Krümmungsradius dieser Rundung beispielsweise in der Größenordnung der vertikalen Überhöhung des aktiven Gebiets über der STI-Oberfläche. Das Kanalgebiet ist source- und drainseitig von Spacern (nicht gezeigt) flankiert, welche die Gateelektrode lateral von den S/D-Kontaktflachen isoliert.

Claims

Patentansprüche
1. Feldeffekttransistor, insbesondere MIS- Feldeffekttransistor, mit:
a) einem Sourcegebiet und einem Draingebiet,
b) einem Kanalgebiet (8) , das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist,
c) einer Gatelektrode (11) , die elektrisch isoliert vom Kanalgebiet über dem Kanalgebiet angeordnet ist,
d) einer Grabenisolation (3) , die das Kanalgebiet (8) seitlich begrenzt,
e) wobei zumindest ein Teilgebiet (8a, 8b) des Kanalgebiets (8) einen Teil (6) der Grabenisolation (3) überdeckt.
Feldeffekttransistor nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß das Kanalgebiet (8) ein epitaktisch erzeugtes Halbleitergebiet ist.
Feldeffekttransistor nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß entlang der Oberkante der Grabenisolation eine nutenförmige Ausnehmung ausgebildet ist.
4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß das Teilgebiet (8a, 8b) des Kanalgebiets (8) , das einen Teil (6) der Grabenisolation (3) überdeckt, mehr als 10%, bevorzugt mehr als 20%, des Kanalgebiets einnimmt.
5. Feldeffekttransistor nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß die Breite des Kanalgebiets (8) größer als das 1,2-fache, bevorzugt größer als das 1,4-fache, der minimalen Strukturgröße F ist, welche mit der zur Herstellung des Transistors verwendeten Lithographie herstellbar ist.
6. Feldeffekttransistor nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß die Oberfläche des Kanalgebietes (8) unterhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist.
7. Feldeffekttransistor nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß die Oberfläche des Kanalgebietes (8) oberhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist und das Kanalgebiet (8) horizontale und vertikale Bereiche (8c, 8d) aufweist.
8. Verfahren zur Herstellung eines Feldeffekttransistor, insbesondere eines MIS-Feldeffekttransistor, mit den
Schritten:
a) ein Halbleitersubstrat (1) mit zumindest einem aktiven Gebiet (2) und einer bereits fertiggestellten Grabenisolation (3) wird bereitgestellt,
b) eine selektive Epitaxie wird durchgeführt, wobei über dem aktiven Gebiet (2) und über einem Teil (6) der Grabenisolation (3) ein im wesentlichen monokristallines Halbleitermaterial (7) gebildet wird, so daß ein Kanalgebiet (8) erzeugt wird,
c) auf dem Kanalgebiet (8) wird ein Gateoxid (10) und auf dem Gateoxid (10) wird eine Gatelektrode (11) erzeugt, und
d) Source- und Draingebiete werden erzeugt .
9. Verfahren nach Anspruch 6 , d a d u r c h g e k e n n z e i c h n e t , daß vor der selektiven Epitaxie in Schritt b) eine Ätzung durchgeführt wird, wobei zumindest ein an das aktive Gebiet (2) angrenzender Teil (6) der Grabenisolation (3) geätzt wird, so daß entlang der Oberkante der Grabenisolation (3) eine nutenförmige Ausnehmung erzeugt wird.
10.Ve fahren nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t , daß der an das aktive Gebiet (2) angrenzender Teil (6) der Grabenisolation (3) isotrop geätzt wird.
11.Verfahren nach einem der Ansprüche 7 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß in Schritt a) über dem aktiven Gebiet (2) eine Oxidschicht (4) angeordnet ist und die Oxidschicht (4) auf dem aktiven Gebiet (2) mit der Ätzung der Grabenisolation entfernt wird, so daß entlang der Oberkante der Grabenisolation (3) eine nutenförmige Ausnehmung erzeugt wird.
12. erfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , daß die Ätzung der Grabenisolation (3) mit der Entfernung der Oxidschicht (4) beendet wird.
13.Verfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , daß die Ätzung der Grabenisolation (3) auch nach der Entfernung der Oxidschicht (4) fortgesetzt wird.
14. Verfahren nach einem der Ansprüche 9 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß die Ätzung der Oxidschicht (4) und der Grabenisolation (3) selektiv zu dem Material des aktiven Gebiets (2) erfolgt.
15.Verfahren nach einem der Ansprüche 6 bis 12, d a d u r c h g e k e n n z e i c h n e t , daß die selektive Epitaxie in Schritt b) so durchgeführt wird, daß die Oberfläche des Kanalgebietes (8) unterhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist.
16.Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t , daß nach der selektiven Epitaxie eine Wärmebehandlung zur
Planarisierung der Epitaxie-Oberfläche durchgeführt wird.
17.Verfahren nach einem der Ansprüche 6 bis 12, d a d u r c h g e k e n n z e i c h n e t , daß die selektive Epitaxie in Schritt b) so durchgeführt wird, daß die Oberfläche des Kanalgebietes (8) oberhalb der Oberfläche (3a) der Grabenisolation (3) angeordnet ist und das Kanalgebiet (8) mit horizontalem und vertikalen Bereichen (8c, 8d) gebildet wird.
18.Verfahren nach einem der Ansprüche 6 bis 15, d a d u r c h g e k e n n z e i c h n e t , daß mit der selektiven Epitaxie monokristallines Silizium gebildet wird.
19.Verfahren nach einem der Ansprüche 7 bis 16, d a d u r c h g e k e n n z e i c h n e t , daß vor der selektiven Epitaxie zumindest das aktive Gebiet (2) und der geätzte Teil (6) der Grabenisolation (3) mit einem Rasterkraftmikroskop vermessen wird.
20.Verfahren nach einem der Ansprüche 7 bis 17, d a d u r c h g e k e n n z e i c h n e t , daß die Ätzung des an das aktive Gebiet (2) angrenzenden Teils (6) der Grabenisolation (3) durch eine naßchemische Ätzung erfolgt.
1.Verfahren nach einem der Ansprüche 6 bis 18, d a d u r c h g e k e n n z e i c h n e t , daß vor der Erzeugung des Gateoxids (10) ein Opferoxid aufgebracht und wieder entfernt wird.
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