DE102017128354B4 - Silizium-reflow zum reduzieren von naht und hohlraum und biegen während einer spaltenfüllung - Google Patents

Silizium-reflow zum reduzieren von naht und hohlraum und biegen während einer spaltenfüllung Download PDF

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Abstract

Verfahren, wobei mehrere Streifen (110) mehrere Dummygatestapel (50) aufweisen, das Verfahren umfassend:Bilden einer Dielektrikumschicht (58) auf den mehreren Dummygatestapeln (50);Abscheiden einer ersten Halbleiterschicht (122A), wobei die erste Halbleiterschicht (122A) erste Abschnitte über den mehreren Streifen (110), die höher vorstehen als eine Grundstruktur (120), und zweite Abschnitte aufweist, die in Gräben (114) zwischen den mehreren Streifen (110) gefüllt sind, wobei die erste Halbleiterschicht (122A) auf der Dielektrikumschicht (58) abgeschieden wird;Ausführen eines ersten Glühens, um Teilen der ersten Abschnitte der ersten Halbleiterschicht (122) zu ermöglichen, zu unteren Teilen der Gräben (114) zu migrieren;Ausführen eines ersten Ätzens auf der ersten Halbleiterschicht (122A), um einige Abschnitte der ersten Halbleiterschicht (122A) zu entfernen;Abscheiden einer zweiten Halbleiterschicht (122B) auf der ersten Halbleiterschicht (122A);Ausführen eines zweiten Glühens, um die erste Halbleiterschicht (122A) und die zweite Halbleiterschicht (122B) zu glühen;Ausführen eines zweiten Ätzens auf der ersten Halbleiterschicht (122A) und der zweiten Halbleiterschicht (122B); undEntfernen der ersten Halbleiterschicht (122A) und der zweiten Halbleiterschicht (122B).

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Technische Fortschritte bei den Materialien einer integrierten Schaltung (IC) und dem IC-Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen aufweist als die vorherigen Generationen. Im Laufe der IC-Evolution hat die Funktionsdichte (beispielsweise die Anzahl an miteinander verbundenen Vorrichtungen pro Chipfläche) generell zugenommen, während sich die Geometriegrößen verringert haben. Dieser Abwärtsskalierungsprozess bietet allgemein Vorteile durch Steigerung der Produktionseffizienz und Senkung der damit verbundenen Kosten.
  • Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt. Es wurden beispielsweise Finnenfeldeffekttransistoren (FinFETs) eingeführt, um Planartransistoren zu ersetzen. Die Strukturen von FinFETs und Verfahren zur Fertigung von FinFETs werden entwickelt.
  • US 2017 / 0 033 178 A1 beschreibt integrierte Schaltungen und deren Herstellungsverfahren. Ein durch ein erstes Material definierter Graben wird ausgebildet. Der Graben wird mit einem zweiten Material im festen Zustand gefüllt, wobei innerhalb des zweiten Materials Spalte erzeugt werden. Innerhalb des Grabens wird das zweite Material wieder aufgeschmolzen, um die Spalte zu reduzieren. Danach wird das zweite Material wieder verfestigt.
  • EP 2 975 635 A1 beschreibt Reduzierung von Hohlräumen in siliziumgefüllten Öffnungen, während eine glatte, freiliegende Siliziumoberfläche erhalten bleibt. Eine Öffnung in einem Substrat wird mit amorphem Silizium gefüllt. Das abgeschiedene Silizium weist innere Hohlräume auf. Das abgeschiedene Silizium wird einem Siliziummobilitätsinhibitor wie beispielsweise einer sauerstoffhaltigen Spezies oder einem Halbleiterdotierstoff ausgesetzt. Die abgeschiedene Siliziumfüllung wird anschließend geglüht, wobei die Hohlräume verkleinert werden.
  • US 2017 / 0 178 976 A1 beschreibt ein Herstellungsverfahren einer FinFET-Vorrichtung. Mehrere Halbleiterfinnen und mehrere Gate-Stapel werden auf einem Substrat gebildet. Jeder Gate-Stapel weist ein Gate, eine Hartmaske und eine Oxidschicht auf. Eine dielektrische Abstandsschicht wird abgeschieden. Ein Opferfüllmaterial wird auf der Struktur abgeschieden und planarisiert. Darauf wird eine zweite Hartmaske abgeschieden. Ein Grabenbereich wird in der Hartmaske parallel zu den ersten und zweiten Halbleiterfinnen strukturiert. Das Opferfüllmaterial wird anisotrop geätzt, um einen Graben zu erzeugen, in welchem eine dielektrische Wand gebildet ist. Die zweite Hartmaske und das Opferfüllmaterial werden anschließend entfernt.
  • US 2015 / 0 056 791 A1 beschreibt ein Verfahren zum Ausfüllen von Gräben in einem Halbleitersubstrat. Ein Isolierfilm ist auf einem Halbleitersubstrat ausgebildet. Ein Graben in dem Isolierfilm erstreckt sich bis zum Halbleitersubstrat. Ein dünner Film aus einem Halbleitermaterial wird entlang einer Wandoberfläche gebildet, die die Vertiefung definiert. Das Zwischenprodukt wird geglüht, damit sich das Halbleitermaterial des dünnen Films zu einem Boden der Vertiefung hin bewegt und einen epitaktischen Bereich mit einer Kristallstruktur entsprechend derjenigen des Halbleitersubstrats bildet. Der dünne Film wird geätzt.
  • Figurenliste
  • Es ergibt sich eine technische Aufgabe, Gräben mit hohem Seitenverhältnis zu füllen, ohne Hohlräume und Nähte und Biegen zu erzeugen. Die Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Aspekte der Erfindung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
    • Die 1 bis 20A und 20B sind perspektivische Ansichten und Querschnittansichten von Zwischenstadien bei der Bildung von Finnenfeldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • Die 21 bis 28 veranschaulichen die Querschnittansichten von Zwischenstadien bei einem Spaltenfüllprozess gemäß einigen Ausführungsformen.
    • 29 veranschaulicht einen Verfahrensablauf zum Bilden von FinFETs gemäß einigen Ausführungsformen.
    • 30 veranschaulicht einen Verfahrensablauf eines Spaltenfüllprozesses gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um den beanspruchten Gegenstand zu vereinfachen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunterliegend“, „darunter“, „unter“, „untere“, „darüberliegend“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Finnenfeldeffekttransistoren (FinFETs) und die Verfahren zu deren Bildung werden gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Es werden einige beispielhafte Spaltenfüllprozesse beschrieben. Die Zwischenstadien des Bildens des FinFets werden veranschaulicht. Es werden einige Variationen von einigen Ausführungsformen beschrieben. Überall in den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugsnummern verwendet, um gleiche Elemente zu bezeichnen.
  • Die 1 bis 20A und 20B veranschaulichen die perspektivischen Ansichten und Querschnittansichten von Zwischenstadien bei der Bildung von FinFETs gemäß einigen Ausführungsformen. Die Prozesse, die in 1 bis zu den 20A und 20B gezeigt sind, sind auch in dem Verfahrensablauf 400 wie gezeigt in 29 schematisch veranschaulicht.
  • 1 veranschaulicht eine perspektivische Ansicht des Substrats 20, das ein Teil eines Wafers sein kann. Das Substrat 20 kann ein Halbleitersubstrat wie ein Siliziumsubstrat, ein Siliziumkohlenstoffsubstrat, ein Silizium-auf-Isolator-Substrat oder ein aus einem anderen Halbleitermaterial gebildetes Substrat sein. Das Substrat 20 kann mit einem p- oder einem n-Dotierstoff schwach dotiert sein. Eine Anti-Punch-Through- (APT) -Implantation (veranschaulicht durch Pfeile) kann auf einem oberen Abschnitt des Substrats 20 ausgeführt werden, um die APT-Region 21 zu bilden. Der Leitfähigkeitstyp der Dotierstoffe, der während der APT-Implantation implantiert wird, ist dem der Source/Drain-Region (nicht gezeigt) des entsprechenden zu bildenden FinFETs entgegengesetzt. Die APT-Schicht 21 erstreckt sich unter den anschließend gebildeten Source/Drain-Regionen in dem resultierenden FinFET, der in anschließenden Prozessen gebildet wird, und wird verwendet, um den Verlust von den Source/Drain-Regionen zum Substrat 20 zu reduzieren. Die Dotierungskonzentration in der APT-Schicht 21 kann gemäß einigen Ausführungsbeispielen im Bereich von zwischen ungefähr 1E18 /cm3 und ungefähr 1E19 /cm3 liegen. Der Einfachheit halber kann in nachfolgenden Zeichnungen die APT-Region 21 nicht veranschaulicht sein.
  • Unter Bezugnahme auf 2 wird die Epitaxiehalbleiterschicht 22 auf dem Substrat 20 durch Epitaxie gewachsen. In der gesamten Beschreibung werden die Epitaxiehalbleiterschicht 22 und das Substrat 20 in Kombination auch als Halbleitersubstrat bezeichnet. Die Epitaxiehalbleiterschicht 22 kann Siliziumgermanium (SiGe), Siliziumkohlenstoff oder Silizium (frei von Germanium und Kohlenstoff) umfassen. Wenn sie aus SiGe gebildet wird, kann der Germaniumprozentsatz (Atomprozentsatz) der Epitaxiehalbleiterschicht 22 im Bereich von zwischen ungefähr 25 Prozent und ungefähr 35 Prozent liegen, während höhere oder niedrigere Germaniumprozentsätze verwendet werden können. Es ist jedoch offensichtlich, dass die in der Beschreibung aufgeführten Werte Beispiele sind und in unterschiedliche Werte geändert werden können.
  • Das Pad-Oxid 24 und die Hartmaske 26 werden über der Epitaxiehalbleiterschicht 22 gebildet. Gemäß einigen Ausführungsformen wird das Pad-Oxid 24 aus Siliziumoxid gebildet, das durch Oxidieren einer Oberflächenschicht der Halbleiterschicht 22 gebildet sein kann. Die Hartmaske 26 kann aus Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, Siliziumcarbonitrid oder dergleichen gebildet werden.
  • Dann werden wie gezeigt in 3 die Hartmaske 26, das Pad-Oxid 24, die Halbleiterschicht 22 und das Substrat 20 in einem Ätzprozess strukturiert, um die Gräben 28 zu bilden. Dementsprechend werden die Halbleiterstreifen 30 gebildet. Die Gräben 28 erstrecken sich in die Halbleiterschicht 22 und das Substrat 20 und weisen Längsrichtungen parallel zueinander auf.
  • Dann werden wie gezeigt in 4 die Isolierungsregionen 32, die alternativ als flache Grabenisolation-(STI) -Regionen bezeichnet werden, in den Gräben 28 (3) gebildet. Der entsprechende Prozess ist als Prozess 402 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Die Bildung von STI-Regionen 32 kann das Füllen der Gräben 28 mit einer Dielektrikumschicht bzw. Dielektrikumschichten beispielsweise unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD) umfassen. Eine Planarisierung, wie chemisch-mechanisches Polieren (CMP) und mechanisches Polieren, wird dann ausgeführt, um die obere Fläche des Dielektrikums an die obere Fläche der Hartmaske 26 oder die oberen Flächen von Isolierungsregionen 32 anzugleichen. Nach dem CMP wird die Hartmaske 26 und das Pad-Oxid 24 (3) entfernt.
  • Dann werden unter Bezugnahme auf 5 die STI-Regionen 32 ausgespart, sodass die oberen Flächen der resultierenden STI-Regionen 32 niedriger sind als die obere Fläche der Halbleiterstreifen 30. Der entsprechende Prozess ist als Prozess 404 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. In der gesamten Beschreibung werden die oberen Abschnitte der Halbleiterstreifen 30 (d. h., die oberen Abschnitte, die höher sind als die oberen Flächen der STI-Regionen 32) als Halbleiterfinnen 34 bezeichnet. Die unteren Abschnitte der Halbleiterstreifen 30, die niedriger sind als die oberen Flächen der STI-Regionen 32 verbleiben als Halbleiterstreifen 30 bezeichnet zu werden.
  • 6 veranschaulicht die Bildung des Dummygatedielektrikums 36. Das Dummygatedielektrikum 36 kann gemäß einigen Ausführungsformen Siliziumoxid umfassen (und kann daher als ein Gateoxid bezeichnet werden). Das Dummygatedielektrikum 36 kann auch aus anderen Dielektrika wie Siliziumnitrid gebildet werden. Der entsprechende Prozess ist als Prozess 406 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Das Dummyoxid 36 kann durch Abscheiden oder Oxidieren der Oberflächenschichten der Halbleiterfinnen 34 gebildet werden. Dementsprechend kann sich das Dummyoxid 36 auf den oberen Flächen der STI-Regionen 32 erstrecken oder nicht. Das Dummyoxid 36 wird auch gleichzeitig wie das Gatedielektrikum von Eingabe-Ausgabe- (10) -FinFETs gebildet.
  • 7 veranschaulicht das Bilden der Dummygateelektrodenschicht 38, die gemäß einigen Ausführungsformen aus Polysilizium oder amorphem Silizium gebildet wird. Die Dummygateelektrodenschicht 38 wird planarisiert. Der entsprechende Prozess ist als Prozess 408 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Ein beispielhafter Bildungsprozess für die Dummygateelektrodenschicht 38 ist im Detail in dem Prozess gezeigt, der in den 21 bis 28 gezeigt ist, und wird in anschließenden Absätzen beschrieben. Die resultierende Dummygateelektrodenschicht 38 ist nahtlos und hohlraumfrei und die Halbleiterfinnen 34 sind biegefrei.
  • Wie auch in 7 gezeigt, werden die Hartmaske 40 und die Hartmaske 42 gebildet. Die Hartmaske 40 und die Hartmaske 42 können aus Materialien, die ausgewählt sind aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxinitrid, Siliziumoxicarbid, Siliziumoxicarbonitrid und dergleichen, und ohne Einschränkung, gebildet werden. Gemäß einigen Ausführungsformen wird die Hartmaske 40 aus Siliziumnitrid gebildet und die Hartmaske 42 aus Siliziumoxid gebildet.
  • Unter weiterer Bezugnahme auf 8 werden die Hartmaske 40 und die Hartmaske 42 durch Ätzen strukturiert. Ein Fotolack (nicht gezeigt) wird zum Definieren der Strukturen der Hartmasken 40 und 42 verwendet. Die strukturierten Hartmasken 40 und 42 werden verwendet, um ferner die Dummygateelektrodenschicht 38 (7) zu strukturieren, wobei die strukturierten Hartmasken 40 und 42 als eine Ätzmaske verwendet werden. Der entsprechende Prozess ist als Prozess 410 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Das Ätzen der Hartmasken 40 und 42 und der Dummygateelektrodenschicht 38 wird unter Verwendung anisotroper Ätzverfahren ausgeführt. Der verbleibende Abschnitt der Dummygateelektrodenschicht 38 wird im Folgenden als Dummygateelektrode 46 bezeichnet. Das Ätzmittelgas wird abhängig von dem Material der Dummygateelektrodenschicht 38 ausgewählt und kann eine Mischung aus Chlor (Cl2) und Stickstoff (N2), eine Mischung aus Fluor (F2) und Stickstoff (N2) oder eine Mischung aus NF3, H2und Helium (He) umfassen, wenn die Dummygateelektrodenschicht 38 aus Polysilizium oder amorphem Silizium gebildet wird.
  • Nach dem Strukturieren der Dummygateelektrodenschicht 38 werden die freigelegten Abschnitte des Dummyoxids 36, die durch die Dummygateelektrode 46 nicht abgedeckt sind, in einem Ätzprozess entfernt. In der anschließenden Beschreibung werden das Dummyoxid 36, die Dummygateelektrode 46 und die Hartmasken 40 und 42 in Kombination als Dummygatestapel 50 bezeichnet.
  • Die 9A und 9B bis zu den 20A und 20B veranschaulichen die Querschnittansichten von Zwischenstadien bei der Bildung von verbleibenden Abschnitten von FinFETs gemäß einigen Ausführungsformen. In den 9A und 9B bis 20A und 20B umfassen die Figurennummern den Buchstaben „A“ oder den Buchstaben „B“. Der Buchstabe „A“ zeigt an, dass die entsprechende Figur eine Querschnittansicht ist, die von den Vertikalebenen erlangt wurde, welche die Gleiche wie die Vertikalebene ist, welche die Linie A-A in 8 enthält. Die Buchstaben „B“ zeigen an, dass die entsprechenden Figuren von den Vertikalebenen erlangt wurden, welche die gleiche wie die Vertikalebene ist, welche die Linie B-B in 8 enthält. Außerdem umfasst die Vorrichtungsregion wie gezeigt in den Figuren, deren Figurennummern den Buchstaben „B“ aufweisen, Abschnitte in der Vorrichtungsregion 200 und Abschnitte in der Vorrichtungsregion 300. Die Vorrichtungsregion 200 ist eine n-FinFET-Region und die Vorrichtungsregion 300 ist eine p-FinFET-Region. Die Figuren mit den gleichen Ziffern und unterschiedlichen Buchstaben zeigen an, dass sie die unterschiedlichen Ansichten eines gleichen Prozesses sind. Des Weiteren können die Gatestrukturen wie gezeigt in den Figuren, deren Figurennummer den Buchstaben „A“ aufweist, die tatsächlichen Gates (oder Dummygates) von p-FinFETs oder n-FinFETs sein.
  • 9A veranschaulicht mehrere Dummygatestapel 50, die gesehen von der Oberseite von 9A Streifen sind. Die Dummygatestapel 50 erstrecken sich an den Seitenwänden und der oberen Fläche der Halbleiterfinne 34, wie es in 8 gezeigt ist. Nach dem Prozess wie gezeigt in 8 werden die ersten Gateabstandselemente 48 gebildet. Die ersten Gateabstandselemente 48 umfassen Abschnitte an den Seitenwänden der Dummygatestapel 50. Obwohl einige nachfolgende Figuren zeigen, dass die Gateabstandselemente 48 obere Abschnitte umfassen, welche die Dummygatestapel 50 überlappen, können die oberen Abschnitte der Gateabstandselemente 48 entfernt werden und können in den 10A, 11A und 12A nicht existieren.
  • 9B veranschaulicht die Bildung der Epitaxiehalbleiterregionen 54A und 54B entsprechend in den Vorrichtungsregionen 200 und 300. Die Source/Drain-Regionen 56A und 56B werden ebenfalls gebildet. Der entsprechende Prozess ist als Prozess 412 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Gemäß einigen Ausführungsformen werden die Source/Drain-Regionen 56A und 56B als Mantel-Source/Drain-Regionen gebildet, wie gezeigt in 9B, wobei die Epitaxiehalbleiterregionen 54A und 54B auf den freigelegten vorstehenden Finnen 34 epitaktisch gewachsen werden. Die Epitaxieregionen 54A und 54B stellen die Epitaxieregionen zum Bilden von unterschiedlichen Arten von FinFETs dar. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann ein p- oder n-Dotierstoff mit dem Fortschreiten der Epitaxie in situ dotiert werden. Beispielsweise können die Epitaxieregionen 54A Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP) oder dergleichen umfassen und der entsprechende resultierende FinFET ist ein n-FinFET. Die Epitaxieregionen 54B können Siliziumgermaniumbor (SiGeB), SiB oder dergleichen umfassen und der resultierende FinFET ist ein p-FinFET. Gemäß alternativen Ausführungsformen werden die Epitaxieregionen 54A und/oder 54B aus einem III-V-Verbindungshalbleiter wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder mehrere Schichten davon gebildet. Wenn die Epitaxieregionen 54A und 54B aus unterschiedlichen Materialien gebildet werden, werden sie in unterschiedlichen Epitaxieprozessen gebildet und die entsprechenden Masken (nicht gezeigt) werden verwendet, um zu ermöglichen, dass die Epitaxie auf einer der Epitaxieregionen 54A und 54B, aber nicht auf der anderen, erfolgt.
  • Gemäß alternativen Ausführungsformen wird, anstatt direkt Epitaxieregionen auf vorstehenden Finnen 34 zu wachsen, ein Ätzprozess (im Folgenden als Source/Drain-Aussparen bezeichnet) ausgeführt, um die Abschnitte der vorstehenden Finnen 34 zu ätzen, die durch den Dummygatestapel 50 und die Gateabstandselemente 48 nicht abgedeckt sind, sodass Aussparungen gebildet werden. Die Epitaxieregionen 54A und 54B werden dann von den Aussparungen gewachsen.
  • Ein Implantationsprozess bzw. -prozesse können ausgeführt werden, um den wünschenswerten n- oder p-Dotierstoff wie Bor oder Phosphor in die vorstehenden Finnen 34 und Epitaxieregionen 54A und 54B zu implantieren. Die vorstehenden Finnen 34 und die entsprechenden Epitaxieregionen 54A und 54B werden in Kombination entsprechend als Source/Drain-Regionen 56A und 56B bezeichnet. Gemäß alternativen Ausführungsformen wird der Implantationsprozess übersprungen, wenn die Epitaxieregionen 54A und 54B mit n- oder p-Dotierstoff in situ dotiert werden.
  • Die 10A und 108 veranschaulichen die Bildung der Dielektrikumschicht 58, die als eine konforme Schicht auf den Gateabstandselementen 48, den Gatestapeln 50 und den Source/Drain-Regionen 56A und 56B gebildet wird. Der entsprechende Prozess ist als Prozess 414 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Die Dielektrikumschicht 58 kann eine Siliziumoxidschicht, eine Siliziumnitridschicht oder dergleichen sein und kann unter Verwendung von chemischer Niederdruckgasphasenabscheidung (LPCVD), Atomlagenabscheidung (ALD), chemischer Gasphasenabscheidung (CVD) oder dergleichen gebildet werden.
  • Unter Bezugnahme auf die 11A und 11B wird die Halbleiterschicht 60 abgeschieden. Der entsprechende Prozess ist als Prozess 416 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Gemäß einigen Ausführungsformen umfasst die Halbleiterschicht 60 einen amorphen Halbleiter oder einen Polyhalbleiter, der Silizium, Germanium, Siliziumgermanium oder dergleichen umfassen kann. Die Details des Bildungsprozesses sind im Detail in den 21 bis 28 gezeigt. Die Halbleiterschicht 60 wird auf einem höheren Niveau als die oberen Flächen der Gatestapel 50 und der Gateabstandselemente 48 abgeschieden.
  • Die 12A und 12B veranschaulichen einen Planarisierungsprozess zum Planarisieren der oberen Fläche der Halbleiterschicht 60. Der entsprechende Prozess ist auch als Prozess 416 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Dann wird wie gezeigt in den 13A und 13B eine weitere Planarisierung ausgeführt, bis die Hartmasken 42 (12A) entfernt sind, und die Planarisierung stoppt an den oberen Flächen der Hartmasken 40.
  • Dann wird ein Rückätzen ausgeführt, um die obere Fläche der Halbleiterschicht 60 zu erniedrigen, und daher werden die Aussparungen 62 zwischen den Gatestapeln 50 wie gezeigt in 14A und 14B gebildet. Der entsprechende Prozess ist als Prozess 418 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Die Aussparungen 62 werden dann mit der Schutzschicht 64 gefüllt, die in den 15A und 15B gezeigt ist. Der Bildungsprozess umfasst das Füllen der Aussparungen 62 mit einem ersten Material, das Oxid, Siliziumcarbonitrid, Siliziumoxicarbonitrid oder dergleichen sein kann. Gemäß einigen Ausführungsbeispielen umfasst der Bildungsprozess das Abscheiden einer Siliziumoxidschicht unter Verwendung von ALD und dann das Abscheiden einer weiteren Siliziumoxidschicht unter Verwendung von CVD. Die ALD-Oxidschicht kann eine Dicke im Bereich von zwischen ungefähr 10 nm und ungefähr 30 nm aufweisen und die CVD-Oxidschicht kann eine Dicke zwischen ungefähr 50 nm und ungefähr 150 nm aufweisen. Nach dem Abscheiden wird ein Planarisierungsprozess wie CMP oder mechanisches Schleifen ausgeführt, um die obere Fläche der resultierenden Schutzschicht 64 an die oberen Flächen der Dummygateelektroden 46 anzugleichen, sodass die Dummygateelektroden 46 freigelegt werden.
  • Die 16A und 16B veranschaulichen die Bildung der Austauschgates 66 und der Hartmasken 68. Der entsprechende Prozess ist als Prozess 420 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Um die Austauschgates zu bilden, werden die Dummygateelektroden 46 und die Dummygatedielektrika 36 wie gezeigt in 15A zuerst geätzt, was in Aussparungen zwischen den Gateabstandselementen 48 resultiert. Die Austauschgates 66 werden dann in den Aussparungen gebildet. Die Austauschgates 66 umfassen die Gatedielektrika 70 und die Gateelektroden 72. Gemäß einigen Ausführungsformen umfasst die Bildung des Gatedielektrikums 70 das Bilden einer Grenzflächen- (Dielektrikum) -Schicht und dann das Bilden einer High-k-DielektrikumSchicht auf der Zwischenschicht. Die Zwischenschicht kann Siliziumoxid umfassen, das durch Thermooxidation der Halbleiterfinnen 34 gebildet ist. Alternativ wird die Zwischenschicht durch Behandeln der freiliegenden Flächen der Halbleiterfinnen 34 in einer chemischen Lösung gebildet, sodass die Halbleiterfinnen 34 oxidiert werden, um ein chemisches Oxid (Siliziumoxid) zu bilden. Das High-k-Dielektrikum wird dann auf der Zwischenschicht abgeschieden. Gemäß einigen Ausführungsformen weist das High-k-Dielektrikum einen k-Wert von größer als ungefähr 7,0 auf und kann ein Metalloxid oder ein Silikat aus Hf, Al, Zr La und dergleichen umfassen.
  • Die Austauschgateelektroden 72 werden über dem Austauschgatedielektrikum 70 gebildet. Die Austauschgateelektrode 72 kann ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al, Cu, W, Kombinationen davon oder mehrere Schichten davon umfassen. Nach der Bildung des Gatedielektrikums 70 und der Gateelektrode 72 wird eine Planarisierung wie CMP ausgeführt, um überschüssige Abschnitte des Gatedielektrikums und der Gateelektrode über der Schutzschicht 64 zu entfernen.
  • Wie auch in 16A gezeigt werden die Hartmasken 68 gebildet. Gemäß einigen Ausführungsformen werden die Hartmasken 68 durch selektive Dielektrikumabscheidung gebildet. Beispielsweise können die Hartmasken 68 aus Siliziumnitrid gebildet werden, die selektiv auf den Austauschgates 66 und den Gateabstandselementen 48 und nicht auf der Schutzschicht 64 abgeschieden werden, die beispielsweise aus Siliziumoxid gebildet werden kann. Die selektive Abscheidung wird durch die Differenz zwischen den Materialien der Schutzschicht 64 und anderen Materialien wie 48 und 66 erreicht. Als Resultat sind die Hartmasken 68 zu den Austauschgates 66 und möglicherweise den Abstandselementen 48 und nicht zur Schutzschicht 64 selbstausrichtend. Die Schutzschicht 64 muss daher noch freigelegt werden.
  • Die Schutzschicht 64 und die darunterliegende Halbleiterschicht 60 werden dann geätzt, was in den Aussparungen 74 wie gezeigt in den 17A und 17B resultiert. Gemäß einigen Ausführungsformen werden alle Teile der Halbleiterschicht 60 entfernt und die Halbleiterschicht 60 als eine Opferschicht im vorangehenden Prozess verwendet. Der entsprechende Prozess ist als Prozess 422 in dem in 29 gezeigten Verfahrensablauf veranschaulicht. Es ist vorteilhaft, ein Halbleitermaterial wie Silizium und/oder Germanium zu verwenden, um die Schutzschicht 60 zu bilden, da Silizium und/oder Germanium eine hohe Ätzselektivität über den Materialien der Gateabstandselemente 48 und der Oxidschicht 58 aufweist. Daher wird im Entfernen der Halbleiterschicht 60 der Schaden an den Gateabstandselementen 48 und der Oxidschicht 58 minimiert. Wenn im Vergleich dazu die tatsächliche Zwischendielektrikumschicht (ILD) (wie beispielsweise ILD 82, wie gezeigt in den 20A und 20B) in den 11A und 11B verwendet werden würde, könnten die Gateabstandselemente 48 in den vorangehenden Prozessen beschädigt werden, da das ILD 82 und die Gateabstandselemente 48 geringere Ätzselektivität aufweisen.
  • Die Oxidschicht 58 wie gezeigt in den 17A und 17B wird dann geätzt und die resultierende Struktur ist in den 18A und 18B entsprechend gezeigt. Das Ätzen kann unter Verwendung von beispielsweise einer Mischung aus den Gasen NF3 und NH3, einer Mischung aus den Gasen HF und NH3 oder einer Lösung aus HF ausgeführt werden.
  • 19A veranschaulicht die Bildung von zusätzlichen Gateabstandselementen 76 und Silizidschichten 78. Gemäß einigen Ausführungsbeispielen wird eine Oxidschicht (nicht gezeigt) auf den freiliegenden Flächen der Source/Drain-Regionen 56A und 56B beispielsweise durch Thermooxidation gebildet. Zusätzliche Gateabstandselemente 76 werden dann durch selektive Dielektrikumabscheidung gebildet. Da die selektive Dielektrikumabscheidung darin resultiert, dass die Gateabstandselemente 76 auf Oxid nicht erlaubt werden (und daher nicht darauf wachsen), würde das Dielektrikum auf den Gateabstandselementen 76 auf der Oxidschicht (nicht gezeigt) auf den Source/Drain-Regionen 56A und 56B nicht gebildet werden. Das gleiche Material zum Bilden der Gateabstandselemente 76 kann auch auf Hartmasken gebildet werden.
  • Dann wird die Oxidschicht (nicht gezeigt) auf den Source/Drain-Regionen 56A und 56B geätzt. Die Silizidschichten 78 werden als Nächstes gebildet. Gemäß einigen Ausführungsformen wird eine Metallschicht (nicht gezeigt), die eine Titanschicht, eine Nickelschicht, eine Kobaltschicht oder dergleichen sein kann, als eine Deckschicht abgeschieden. Dann wird ein Glühen (das ein rasches thermisches Ausheilen sein kann) ausgeführt, um den unteren Abschnitt der Metallschicht mit den Oberflächenabschnitten der Source/Drain-Regionen 56 zu reagieren, um die Silizidschicht 78 zu bilden. Die unreagierten Abschnitte der Metallschicht können dann entfernt werden, was in in der Figur resultiert, die in den 19A und 19B gezeigt ist. Während dieser Prozesse können die Hartmasken 68 und Gateabstandselemente 76 wie gezeigt in 19A dünner werden.
  • Die 20A und 20B veranschaulichen die Bildung der Ätzstoppschicht 80 und des ILD 82. Die Ätzstoppschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxinitrid, Siliziumcarbonitrid oder dergleichen gebildet und unter Verwendung eines Abscheidungsverfahrens wie CVD, ALD oder dergleichen gebildet werden. Das ILD 82 kann ein Material umfassen, das aus Phosphorsilikatglas (PSG), Borosilikatglas (GSG), bordotiertem Phosphorsilikatglas (BPSG), fluordotiertem Siliziumglas (FSG), TEOS-Oxid oder PECVD-Oxid (das SiO2 umfassen kann) ausgewählt ist. Das ILD 82 kann unter Verwendung von Aufschleudern, FCVD oder dergleichen oder unter Verwendung eines Abscheidungsverfahrens wie PECVD oder chemischer Niederdruckgasphasenabscheidung (LPCVD) gebildet werden.
  • Das ILD 82 und die Ätzstoppschicht 80 können geätzt werden, um Kontaktöffnungen zu bilden. Die Grenzen der beispielhaften Kontaktöffnungen sind unter Verwendung gestrichelter Linien 84 dargestellt. Das Ätzen kann unter Verwendung von beispielsweise reaktivem Ionenätzen (RIE) ausgeführt werden. Einige Abschnitte der Silizidschichten 78 werden zu den Kontaktöffnungen freigelegt. In einem anschließenden Prozess werden die Source/Drain-Kontaktstecker (nicht gezeigt) in den Kontaktöffnungen gebildet. Die Bildung der Kontaktstecker kann das Bilden einer Überdeckungssperrschicht und eines metallhaltigen Materials über der Überdeckungssperrschicht und das Ausführen einer Planarisierung umfassen, um überschüssige Abschnitte der Überdeckungssperrschicht und des metallhaltigen Materials zu entfernen. Die Sperrschicht kann aus einem Metallnitrid wie Titannitrid oder Tantalnitrid gebildet werden. Das metallhaltige Material kann Wolfram umfassen.
  • Die 21 bis 28 veranschaulichen die Querschnittansichten von Zwischenstadien in einem Spaltenfüllprozess, wobei gemäß einigen Ausführungsformen ein Halbleitermaterial (wie Silizium) in Gräben gefüllt wird. Der entsprechende Verfahrensablauf ist als Ablauf 500 in 30 gezeigt. 21 veranschaulicht die Streifen 110, die höher als die obere Fläche der Grundstruktur 120 vorstehen. Die Streifen 110 sind gesehen von der Oberseite lange Streifen und die in 21 gezeigte Ebene ist zu den Längsrichtungen der Streifen 110 senkrecht. Die Dielektrikumschicht 112 wird auf den Seitenwänden und den oberen Flächen der Streifen 110 gebildet. Die Dielektrikumschicht 112 kann als eine konforme Schicht gebildet werden und die Dicke T1 der horizontalen Abschnitte und die Dicke T2 der vertikalen Abschnitte liegen nahe beieinander, wie beispielsweise mit einer Differenz von kleiner als ungefähr 20 Prozent der Dicke T1. Die Dielektrikumschicht 112 kann horizontale Abschnitte oben auf der Grundstruktur 120 umfassen oder nicht und daher sind diese Abschnitte der Dielektrikumschicht 112 unter Verwendung gestrichelter Linien veranschaulicht, um anzuzeigen, dass sie existieren können oder auch nicht. Die Gräben 114 befinden sich zwischen den Streifen 110. Gemäß einigen Ausführungsformen ist das Seitenverhältnis (das Verhältnis von Tiefe zur Breite) der Gräben 114 größer als 5 und kann im Bereich von zwischen ungefähr 5 und ungefähr 18 liegen.
  • Gemäß einigen Ausführungsformen wird der Spaltenfüllprozess wie gezeigt in den 21 bis 28 verwendet, um die Dummygateelektrodenschicht 38 wie gezeigt in 7 zu bilden. Dementsprechend entsprechen die Prozesse, die in den 21 bis 28 gezeigt sind, dem Prozess 408 in 29. Die Streifen 110 in 21 entsprechen den Halbleiterfinnen 34 in 7. Die Dielektrikumschicht 112 entspricht dem Dummygatedielektrikum 36 in 7. Die Grundstruktur 120 entspricht den STI-Regionen 32, dem Bulksubstrat 20 und den Halbleiterstreifen 30 in 7. Das resultierende Halbleitermaterial 122 wie gezeigt in 28 entspricht der Dummygateelektrodenschicht 38 in 7.
  • Gemäß alternativen Ausführungsformen wird der Spaltenfüllprozess wie gezeigt in den 21 bis 28 verwendet, um die Halbleiterschicht 60 wie gezeigt in den 11A und 11B zu bilden. Der Prozess, der in den 21 bis 28 gezeigt ist, entspricht daher dem Prozess 418 in 29. Dementsprechend entsprechen die Streifen 110 in 21 den Gatestapeln 50 und den Gateabstandselementen 48 in 11A. Die Dielektrikumschicht 112 entspricht der Oxidschicht 58 wie in den 11A und 11B. Die Grundstruktur 120 entspricht der Finne 34 und dem Substrat 20 wie gezeigt in den 11A und 11B. Das resultierende Halbleitermaterial 122 wie gezeigt in 28 entspricht der Halbleiterschicht 60 in den 11A und 11B.
  • Unter Bezugnahme auf 22 wird die Halbleiterschicht 122 (auch als 122A gekennzeichnet) abgeschieden. Der entsprechende Prozess ist als Prozess 502 in dem in 30 gezeigten Verfahrensablauf 500 veranschaulicht. Gemäß einigen Ausführungsformen ist die Halbleiterschicht 122 eine Siliziumschicht und wird daher im Folgenden als Siliziumschicht 122 bezeichnet. Es ist selbstverständlich, dass, obwohl die Siliziumschicht 122 als ein Beispiel verwendet wird, das Spaltenfüllverfahren, wie es hierin beschrieben wird, auf das Spaltenfüllen von Gräben mit anderem Halbleitermaterial, wann immer anwendbar, Anwendung finden kann.
  • Die Siliziumschicht 122 kann unter Verwendung eines konformen Abscheidungsverfahrens, das LPCVD, ALD, CVD oder dergleichen sein kann, abgeschieden werden. Die Bildung kann das Abscheiden einer Siliziumbekeimungsschicht und dann das Wachsen von mehr Silizium auf der Siliziumbekeimungsschicht umfassen. Gemäß einigen Ausführungsformen wird die Siliziumbekeimungsschicht unter Verwendung eines siliziumhaltigen Vorläufers wie SiH3-N((CH-CH3)2)2 abgeschieden. Die Siliziumschicht 122 kann von anderen Elementen wie Germanium, n-Dotierstoffen (wie Phosphor und Arsen) und p-Dotierstoffen (wie Bor und Indium) frei sein oder kann einige dieser Elemente umfassen. Nach der Bildung der Siliziumbekeimungsschicht kann Silizium auf der Bekeimungsschicht unter Verwendung eines siliziumhaltigen Vorläufers wie Disilan (Si2H6), Monosilan (SiH4) oder der Mischung aus Disilan und Monosilan gewachsen werden. Die Temperatur zum Wachsen der Siliziumschicht unter Verwendung von Disilan kann im Bereich von zwischen ungefähr 300 °C und ungefähr 450 °C liegen. Die Temperatur zum Wachsen der Siliziumschicht unter Verwendung von Monosilan kann im Bereich von zwischen ungefähr 400 °C und ungefähr 600 °C liegen. Abhängig von der Temperatur, der Wachstumsrate der Siliziumschicht 122 und anderen Prozessbedingungen kann die Siliziumschicht 122 eine amorphe Siliziumschicht oder eine Polysiliziumschicht sein. Die Dicke T3 (einschließlich T3A und T3B) und T3C der Siliziumschicht 122 kann im Bereich von zwischen ungefähr 2 nm und ungefähr 20 nmÄ liegen. die Siliziumschicht 122 kann als eine konforme Schicht gebildet werden und die Dicke T3A und T3B von horizontalen Abschnitten und die Dicke T3C von vertikalen Abschnitten liegen nahe beieinander, wie beispielsweise mit einer Differenz von kleiner als ungefähr 20 Prozent der Dicke T3A, T3B und T3C.
  • Nach der Abscheidung der Siliziumschicht 122 wird ein Glühen ausgeführt. Der entsprechende Prozess ist als Prozess 504 in dem in 30 gezeigten Verfahrensablauf veranschaulicht. Die resultierende Struktur nach dem Glühen ist schematisch in 23 gezeigt. Gemäß einigen Ausführungsformen wird das Glühen bei einer Temperatur im Bereich von zwischen ungefähr 450 °C und ungefähr 600 °C ausgeführt. Das Glühen kann abhängig von der Temperatur zwischen ungefähr 2 Minuten und ungefähr 2 Stunden dauern, wobei eine höhere Temperatur einem kürzeren Glühen entspricht und eine niedrigere Temperatur einem längeren Glühen entspricht. Während des Glühens können Prozessgase wie Stickstoff (N2) oder Wasserstoff (H2) eingeführt werden.
  • Infolge des Glühens migriert Silizium von den veranschaulichten höheren Stellen (z. B. Finnenoberseite) zu niedrigeren Stellen (z. B. Grabenunterseite). Die Dicke T3B (22) der Abschnitte der Siliziumschicht 122 an der Unterseite der Gräben 114 ist beispielsweise zur Dicke T3B' wie gezeigt in 23 erhöht. Die Differenz (T3B' - T3B) kann größer als ungefähr 0,5 nm sein und kann im Bereich von zwischen ungefähr 0,5 nm und ungefähr 10 nm liegen. Das Verhältnis (T3B' - T3B)/T3b kann auch größer als ungefähr 25 Prozent sein und kann im Bereich von zwischen ungefähr 25 Prozent und ungefähr 200 Prozent liegen. Andererseits ist die Dicke T3A (22) der Abschnitte der Siliziumschicht 122 oben am Streifen 110 zur Dicke T3A' wie gezeigt in 23 reduziert. Die Differenz (T3A - T3A') kann größer als ungefähr 0,5 nm sein und kann im Bereich von zwischen ungefähr 0,5 nm und ungefähr 10 nm liegen. Das Verhältnis (T3A - T3A')T3A kann auch größer als ungefähr 25 Prozent sein und kann im Bereich von zwischen ungefähr 25 Prozent und ungefähr 75 Prozent liegen. Einer der möglichen Gründe, die das Migrieren der Siliziumatome bewirken, kann das Glühen sein, das Wasserstoffatome (von den Vorläufern kommend) von Siliziumatomen aufbricht, einbeziehen. Dann tendieren die Siliziumatome mit den freien Bindungen dazu, in die Stellen mit höheren Oberflächenenergien oder niedrigerem Potenzial zu migrieren und reduzieren letztendlich die Gesamtsystemenergie durch Füllen des Grabens. Die Atome mit den freien Bindungen werden dann an andere Atome gebunden. Die Migration von Siliziumatomen von höheren Stellen in niedrigere Stellen ist dem Reflow von Silizium ähnlich, obwohl bei der Glühtemperatur Silizium weder geschmolzen noch teilweise geschmolzen ist.
  • Die Migration von Silizium resultiert in einem Bottom-up-Effekt, d. h., mehr Silizium migriert in die Unterseite von Gräben, was dem Wachsen von Silizium auf eine Bottom-up-Weise entspricht. Der erhöhte Betrag an Silizium an der Unterseite der Gräben 114 resultiert in mehr Unterstützung der unteren Teile der Streifen 110 und weniger Silizium wird an den oberen Teilen der Streifen 110 angefügt. Dementsprechend wird das Biegen der Streifen 110 aufgrund der während der Siliziumabscheidung ausgeübten Kraft reduziert. In Wirklichkeit können die Streifen 110 nicht vollkommen gerade sein und können Verengungsabschnitte aufweisen. Die Verengungsabschnitte der Streifen 110 sind schematisch unter Verwendung der gestrichelten Linien 126 in 23 veranschaulicht. Bei der konformen Abscheidung der Siliziumschicht 122 wird das Verengungsprofil auf die Seitenwände der Siliziumschicht 122 übertragen. Der Verengungsabschnitt verursacht Schwierigkeiten beim vollständigen Füllen der Gräben 114 und es wird ein Hohlraum/eine Naht erzeugt. Gemäß einigen Ausführungsformen bewirkt die Migration von Silizium, dass die Seitenwände der Siliziumschicht 122 geglättet werden und das Verengungsprofil (in der Siliziumschicht 122) eliminiert wird.
  • Es kann ein Rückätzen an der Siliziumschicht 122A ausgeführt werden, um ein verbessertes Grabenprofil (mehr V-Form-artig) für den anschließenden Spaltenfüllprozess zu bilden, was in der in 24 gezeigten Struktur resultiert. Der entsprechende Prozess ist als Prozess 506 in dem in 30 gezeigten Verfahrensablauf veranschaulicht. Gemäß einigen Ausführungsformen wird das Rückätzen unter Verwendung eines Ätzgases wie HCL ausgeführt. Gemäß einigen Ausführungsformen ist das Rückätzen isotrop (beispielsweise, ohne Vorspannungsleistung in der Ätzkammer während des Rückätzens anzuwenden). Das Rückätzen wird auch ohne Verwendung irgendeiner Ätzmaske ausgeführt, um jeglichen Abschnitt der Siliziumschicht 122A zu schützen. Infolge des Rückätzens ist das Profil der Siliziumschicht 122A gerundeter. Dies resultiert im Abrunden von Ecken der Siliziumschicht 122A und dem Entfernen von Überhängen, falls vorhanden. Des Weiteren werden aufgrund des hohen Seitenverhältnisses von Gräben 114 die oberen Abschnitte der Siliziumschicht 122A werden mehr geätzt als die unteren Abschnitte. Dies bewirkt, dass die obere Breite W1 des Grabens 114 mehr vergrößert wird als die untere Breite W2. Dementsprechend ist nicht nur das Seitenverhältnis der verbleibenden Gräben 114 reduziert, sondern die Seitenwände der verbleibenden Gräben 114 sind mehr geneigt. Der Anstieg in der Breite W1 reduziert die Möglichkeit des Verschmelzens der oberen Siliziumschicht der Abschnitte 122A. Das Verschmelzen der oberen Abschnitte der Siliziumschicht 122A kann nachteilig bewirken, dass sich die oberen Abschnitte der Streifen 110, die von den verschmolzenen Abschnitten umhüllt sind, sich zueinander biegen und sich daher eine Naht oder ein Hohlraum bildet, was Prozessschwierigkeiten bei anschließenden Prozessen verursacht. Beispielsweise kann der durch Biegen induzierte Ätzschatten die Zunahme eines ungewünschten Rückstands bewirken.
  • Die in den 22, 23 und 24 gezeigten Prozesse werden in Kombination als ein Abscheiden-Glühen-Ätzen-Zyklus bezeichnet. Es werden mehrere Abscheiden-Glühen-Ätzen-Zyklen ausgeführt, um mehr Silizium auf der in 24 gezeigten Struktur zu bilden. Die Abscheiden-Glühen-Ätzen-Zyklen sind als Rückschleifen der Prozesse 502, 504 und 506 in 30 gezeigt.
  • Die 25, 26 und 27 veranschaulichen einen zusätzlichen Abscheiden-Glühen-Ätzen-Zyklus. Unter Bezugnahme auf 25 wird eine zusätzliche Siliziumschicht, die als Siliziumschicht 122B gekennzeichnet ist, abgeschieden. Die Siliziumschichten 122A und 122B werden in Kombination als Siliziumschicht 122 bezeichnet. Die Siliziumschicht 122B kann die gleiche Zusammensetzung aufweisen und kann unter Verwendung eines Verfahrens gebildet werden, das von den gleichen Kandidatenverfahren wie die Bildung der Siliziumschicht 122A ausgewählt ist. Die Dicke der Siliziumschicht 122B kann auch im Bereich von zwischen ungefähr 2 nm und ungefähr 20 nm liegen. Die Siliziumschicht 122B kann auch eine konforme Schicht sein und daher folgt ihr Profil dem Profil der Fläche der Siliziumschicht 122A.
  • Dann wird wie gezeigt in 26 ein Glühprozess ausgeführt. Die Prozessbedingungen des Glühens können dem Prozess wie gezeigt in 24 ähnlich sein. Als das Resultat des Glühprozesses migrieren die oberen Abschnitte der Siliziumschicht 122 in untere Abschnitte. Die Dicke T4B (25) der Abschnitte der Siliziumschicht 122 an der Unterseite der Gräben 114 ist beispielsweise als Dicke T4B' wie gezeigt in 26 erhöht. Die Differenz (T4B' - T4B) kann größer als ungefähr 0,5 nm sein und kann im Bereich von zwischen ungefähr 0,5 nm und ungefähr 10 nm liegen. Andererseits ist die Dicke T4A ( 25) der Abschnitte der Siliziumschicht 122 oben auf den Streifen 110 wie gezeigt in 26 zur Dicke T4A' reduziert. Die Differenz (T4A - T4A') kann größer als ungefähr 0,5 nm sein und kann im Bereich von zwischen ungefähr 0,5 nm und ungefähr 10 nm liegen.
  • Nach dem Glühen wird ein Rückätzen ausgeführt und die resultierende Struktur ist in 27 gezeigt. Das Rückätzen kann unter Verwendung ähnlicher Prozessbedingungen wie beim in 24 gezeigten Rückätzen ausgeführt werden. Das Rückätzen entfernt ferner die Eckenabschnitte und eliminiert Überhänge der Siliziumschicht 122 und bewirkt, dass die Differenz der Breiten W3' und W4' über die Differenz zwischen den Breiten W3 und W4 erhöht ist, wie gezeigt in 26.
  • Nachdem die in 27 gezeigte Struktur gebildet ist, können mehr Abscheiden-Glühen-Ätzen-Zyklen ausgeführt werden gefolgt von einem Abscheiden, um die Gräben 114 vollständig zu füllen. Der entsprechende Prozess ist als Prozess 508 in dem in 30 gezeigten Verfahrensablauf veranschaulicht. Alternativ wird ein Abscheiden ausgeführt, um die Gräben 114 vollständig zu füllen, ohne mehr Abscheiden-Glühen-Ätzen-Zyklen zu durchlaufen. Ein Planarisierungsprozess wie CMP oder mechanisches Schleifen wird dann ausgeführt und die resultierende Struktur ist in 28 gezeigt. Das verbleibende Füllmaterial kann den zuvor gefüllten Siliziumschichten 122A und 122B (25) ähnlich sein oder kann geringfügig davon abweichen.
  • In den vorstehend beschriebenen beispielhaften Zyklen kann jeder Zyklus einen Abscheidungsprozess, einen Glühprozess und einen Rückätzprozess umfassen. Gemäß einigen Ausführungsformen kann irgendeiner der Zyklen ein Abscheiden und ein Glühen, aber nicht das Rückätzen, oder ein Abscheiden und Rückätzen, aber nicht das Glühen, in irgendeiner Kombination umfassen. Dementsprechend können mehrere Zyklen ausgeführt werden, wobei einige der Zyklen Abscheiden, Glühen und Rückätzen, einige Abscheiden und Glühen (ohne Rückätzen) und andere Abscheiden und Rückätzen (ohne Glühen) umfassen.
  • Infolge der Prozesse, wie sie in den 21 bis 28 gezeigt sind, können die Dummygateelektrodenschicht 38 (7) und die Halbleiterschicht 60 (11A/11B) gebildet und in Gräben mit hohem Seitenverhältnis gefüllt werden, ohne Hohlräume und Nähte und Biegen zu erzeugen.
  • Die Ausführungsformen weisen einige vorteilhafte Merkmale auf. Durch Ausführen von Abscheiden-Glühen-Ätzen-Zyklen können Gräben gefüllt werden, ohne Hohlräume und Nähte und Biegen zu erzeugen.
  • Ein Verfahren umfasst das Abscheiden einer ersten Siliziumschicht, wobei die erste Siliziumschicht erste Abschnitte über mehreren Streifen umfasst und zweite Abschnitte, die in Gräben zwischen den mehreren Streifen gefüllt sind, und die mehreren Streifen stehen höher vor als eine Grundstruktur; das Ausführen eines ersten Glühens, um Teilen der ersten Abschnitte der ersten Siliziumschicht zu ermöglichen, in untere Teile der mehreren Gräben zu migrieren; und das Ausführen eines ersten Ätzens auf der ersten Siliziumschicht, um einige Abschnitte der ersten Siliziumschicht zu entfernen. Bei einer Ausführungsform umfasst das Verfahren ferner das Abscheiden einer zweiten Siliziumschicht auf der ersten Siliziumschicht; das Ausführen eines zweiten Glühens, um die erste Siliziumschicht und die zweite Siliziumschicht zu glühen; und das Ausführen eines zweiten Ätzens auf der ersten Siliziumschicht und der zweiten Siliziumschicht. Bei einer Ausführungsform umfassen die mehreren Streifen mehrere Dummygatestapel und das Verfahren umfasst ferner: das Bilden einer Dielektrikumschicht auf den mehreren Dummygatestapeln, wobei die erste Siliziumschicht auf der Dielektrikumschicht abgeschieden wird; und das Entfernen der ersten Siliziumschicht und der zweiten Siliziumschicht. Bei einer Ausführungsform umfasst das Verfahren ferner das Entfernen der mehreren Dummygatestapel, um Aussparungen zu bilden; und das Bilden von Austauschgates in den Aussparungen, wobei die erste Siliziumschicht und die zweite Siliziumschicht entfernt werden, nachdem die Austauschgates gebildet sind. Bei einer Ausführungsform umfasst das Verfahren ferner das Entfernen der Dielektrikumschicht. Bei einer Ausführungsform umfassen die mehreren Streifen mehrere Halbleiterfinnen und das Verfahren umfasst ferner das Bilden einer Dummygatedielektrikumschicht auf den mehreren Halbleiterfinnen, wobei die erste Siliziumschicht auf der Dummygatedielektrikumschicht abgeschieden wird. Bei einer Ausführungsform umfasst das Verfahren ferner das Strukturieren der ersten Siliziumschicht, der zweiten Siliziumschicht und der Dummygatedielektrikumschicht, um einen Dummygatestapel zu bilden. Bei einer Ausführungsform wird das erste Glühen bei einer Temperatur zwischen ungefähr 450 °C und ungefähr 600 °C ausgeführt.
  • Ein Verfahren umfasst das Bilden von Source/Drain-Regionen auf mehreren Halbleiterfinnen, wobei sich die mehreren Halbleiterfinnen zwischen mehreren Dummygatestapeln befinden; das Bilden einer Dielektrikumschicht auf den Source/Drain-Regionen und den mehreren Dummygatestapeln; das Ausführen eines ersten Abscheiden-Glühen-Ätzen-Zyklus, um eine erste Halbleiterschicht über der Dielektrikumschicht zu bilden, wobei die erste Halbleiterschicht teilweise Gräben zwischen den mehreren Dummygatestapeln füllt; das vollständige Füllen der Gräben mit einem Halbleitermaterial, wobei sich das Halbleitermaterial über der ersten Halbleiterschicht befindet; das Planarisieren des Halbleitermaterials, bis die mehreren Dummygatestapel freigelegt sind; das Ersetzen der mehreren Dummygatestapel mit Austauschgates; und das Entfernen verbleibender Abschnitte des Halbleitermaterials und der ersten Halbleiterschicht. Bei einer Ausführungsform umfasst das Verfahren ferner, bevor das Halbleitermaterial gefüllt wird, das Ausführen eines zweiten Abscheiden-Glühen-Ätzen-Zyklus, um eine zweite Halbleiterschicht über der ersten Halbleiterschicht zu bilden. Bei einer Ausführungsform umfasst der erste Abscheiden-Glühen-Ätzen-Zyklus: das Abscheiden der ersten Halbleiterschicht als eine konforme Schicht; das Glühen der ersten Halbleiterschicht; und das Ätzen der ersten Halbleiterschicht, um einige Abschnitte der ersten Halbleiterschicht zu entfernen. Bei einer Ausführungsform migrieren beim Glühen obere Abschnitte der ersten Halbleiterschicht in untere Teile der Gräben. Bei einer Ausführungsform wird das Glühen bei einer Temperatur zwischen ungefähr 450 °C und ungefähr 600 °C ausgeführt. Bei einer Ausführungsform resultiert das Glühen darin, dass eine Dicke eines oberen Abschnitts der ersten Halbleiterschicht oben auf einem der mehreren Dummygatestapel um mehr als ungefähr 25 Prozent reduziert ist.
  • Ein Verfahren umfasst das Ausführen mehrerer Abscheiden-Glühen-Ätzen-Zyklen, um mehrere Siliziumschichten zu stapeln, wobei die mehreren Siliziumschichten erste Abschnitte über mehreren Dummygatestapeln umfassen und die zweiten Abschnitte teilweise Gräben zwischen den mehreren Dummygatestapeln füllen und die mehreren Dummygatestapel über Isolierungsregionen vorstehen, wobei jeder der mehreren Abscheiden-Glühen-Ätzen-Zyklen umfasst: das Abscheiden einer Siliziumschicht; das Ausführen eines Glühens an der Siliziumschicht; und das Ausführen eines Ätzens, um die geglühte Siliziumschicht teilweise zu entfernen; und das Füllen verbleibender Abschnitte der Gräben mit Silizium. Bei einer Ausführungsform umfasst das Verfahren ferner das Ausführen einer Planarisierung an den mehreren Siliziumschichten und den mehreren Siliziumschichten. Bei einer Ausführungsform werden Dicken von höheren Abschnitten und niedrigeren Abschnitten der Siliziumschicht während des Glühens verändert. Bei einer Ausführungsform umfasst das Verfahren ferner das Ausführen eines Siliziumentfernungsprozesses, um die mehreren Siliziumschichten und das Silizium über den mehreren Siliziumschichten vollständig zu entfernen. Bei einer Ausführungsform umfasst das Verfahren ferner, vor dem Siliziumentfernungsprozess, das Ersetzen der mehreren Dummygatestapel mit Austauschgates. Bei einer Ausführungsform umfasst das Verfahren ferner, nach dem Siliziumentfernungsprozess, das Bilden eines Zwischenschichtdielektrikums in Räume, die durch die entfernten mehreren Siliziumschichten und das entfernte Silizium über den mehreren Siliziumschichten hinterlassen wurden.

Claims (16)

  1. Verfahren, wobei mehrere Streifen (110) mehrere Dummygatestapel (50) aufweisen, das Verfahren umfassend: Bilden einer Dielektrikumschicht (58) auf den mehreren Dummygatestapeln (50); Abscheiden einer ersten Halbleiterschicht (122A), wobei die erste Halbleiterschicht (122A) erste Abschnitte über den mehreren Streifen (110), die höher vorstehen als eine Grundstruktur (120), und zweite Abschnitte aufweist, die in Gräben (114) zwischen den mehreren Streifen (110) gefüllt sind, wobei die erste Halbleiterschicht (122A) auf der Dielektrikumschicht (58) abgeschieden wird; Ausführen eines ersten Glühens, um Teilen der ersten Abschnitte der ersten Halbleiterschicht (122) zu ermöglichen, zu unteren Teilen der Gräben (114) zu migrieren; Ausführen eines ersten Ätzens auf der ersten Halbleiterschicht (122A), um einige Abschnitte der ersten Halbleiterschicht (122A) zu entfernen; Abscheiden einer zweiten Halbleiterschicht (122B) auf der ersten Halbleiterschicht (122A); Ausführen eines zweiten Glühens, um die erste Halbleiterschicht (122A) und die zweite Halbleiterschicht (122B) zu glühen; Ausführen eines zweiten Ätzens auf der ersten Halbleiterschicht (122A) und der zweiten Halbleiterschicht (122B); und Entfernen der ersten Halbleiterschicht (122A) und der zweiten Halbleiterschicht (122B).
  2. Verfahren nach Anspruch 1, wobei die erste Halbleiterschicht (122A) eine Siliziumschicht ist, und/oder die zweite Halbleiterschicht (122B) eine Siliziumschicht ist.
  3. Verfahren nach Anspruch 1, ferner umfassend: Entfernen der mehreren Dummygatestapel (50), um Aussparungen zu bilden; und Bilden von Austauschgates (66) in den Aussparungen, wobei die erste Halbleiterschicht (122A) und die zweite Halbleiterschicht (122B) entfernt werden, nachdem die Austauschgates (66) gebildet sind.
  4. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend das Entfernen der Dielektrikumschicht (58).
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei das erste Glühen bei einer Temperatur zwischen ungefähr 450 °C und ungefähr 600 °C ausgeführt wird.
  6. Verfahren, umfassend: Bilden von Source/Drain-Regionen (56A, 56B) auf mehreren Halbleiterfinnen (34), wobei sich die mehreren Halbleiterfinnen (34) zwischen mehreren Dummygatestapeln (50) befinden; Bilden einer Dielektrikumschicht (58) auf den Source/Drain-Regionen (56A, 56B) und den mehreren Dummygatestapeln (50); vollständiges Füllen von Gräben (114) zwischen den mehreren Dummygatestapeln (50) mit einem Halbleitermaterial, wobei das vollständige Füllen der Gräben (114) umfasst: - Ausführen eines ersten Abscheiden-Glühen-Ätzen-Zyklus, um eine erste Halbleiterschicht (122A) über der Dielektrikumschicht (58) zu bilden, wobei die erste Halbleiterschicht (122A) teilweise Gräben (114) zwischen den mehreren Dummygatestapeln (50) füllt; und - Ausführen eines zweiten Abscheiden-Glühen-Ätzen-Zyklus, um eine zweite Halbleiterschicht (122B) über der ersten Halbleiterschicht (122A) zu bilden; Planarisieren des Halbleitermaterials, bis die mehreren Dummygatestapel (50) freigelegt sind; Ersetzen der mehreren Dummygatestapel (50) mit Austauschgates (66); und Entfernen von verbleibenden Abschnitten des Halbleitermaterials und der ersten Halbleiterschicht (122A).
  7. Verfahren nach Anspruch 6, wobei der erste Abscheiden-Glühen-Ätzen-Zyklus umfasst: Abscheiden der ersten Halbleiterschicht (122A) als eine konforme Schicht; Glühen der ersten Halbleiterschicht (122A); und Ätzen der ersten Halbleiterschicht (122A), um einige Abschnitte der ersten Halbleiterschicht (122A) zu entfernen.
  8. Verfahren nach Anspruch 7, wobei beim Glühen obere Abschnitte der ersten Halbleiterschicht (122A) zu unteren Teilen der Gräben migrieren.
  9. Verfahren nach Anspruch 7 oder 8, wobei das Glühen bei einer Temperatur zwischen ungefähr 450 °C und ungefähr 600 °C ausgeführt wird.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei das Glühen in einer Dicke eines oberen Abschnitts der ersten Halbleiterschicht (122A) oben auf einem der mehreren Dummygatestapel (50) resultiert, die um mehr als ungefähr 25 Prozent zu reduzieren ist.
  11. Verfahren, umfassend: Ausführen mehrerer Abscheiden-Glühen-Ätzen-Zyklen, um mehrere Halbleiterschichten (122) zu stapeln, wobei die mehreren Halbleiterschichten (122) erste Abschnitte über mehreren Dummygatestapeln (50) und zweite Abschnitte aufweisen, die Gräben (114) zwischen den mehreren Dummygatestapeln (50) teilweise füllen, und die mehreren Dummygatestapel (50) über Isolierungsregionen (32) vorstehen, wobei jeder der mehreren Abscheiden-Glühen-Ätzen-Zyklen umfasst: - Abscheiden einer konformen Halbleiterschicht (122A, 122B); - Ausführen eines Glühens an der konformen Halbleiterschicht (122A, 122B), um die konforme Halbleiterschicht (122A, 122B) in eine nichtkonforme Schicht mit einem am Boden dicken Profil zu verwandeln; und - Ausführen eines Ätzens, um die nichtkonforme Schicht teilweise zu entfernen; und Füllen von verbleibenden Abschnitten der Gräben (114) mit einer zusätzlichen Halbleiterschicht.
  12. Verfahren nach Anspruch 11, ferner umfassend: Ausführen einer Planarisierung an den mehreren Halbleiterschichten (122) und der zusätzlichen Halbleiterschicht.
  13. Verfahren nach Anspruch 11 oder 12, wobei während des Glühens Dicken von höheren Abschnitten und niedrigeren Abschnitten der mehreren Halbleiterschichten (122) geändert werden.
  14. Verfahren nach einem der Ansprüche 11 bis 13, ferner umfassend: Ausführen eines Entfernungsprozesses, um die mehreren Halbleiterschichten (122) und die zusätzliche Halbleiterschicht vollständig zu entfernen.
  15. Verfahren nach Anspruch 14, weiter umfassend: vor dem Entfernungsprozess, Ersetzen der mehreren Dummygatestapel (50) mit Austauschgates (66).
  16. Verfahren nach Anspruch 14 oder 15, weiter umfassend: nach dem Entfernungsprozess, Bilden eines Zwischenschichtdielektrikums (82) in Räumen, die durch die entfernten mehreren Halbleiterschichten (122) und die entfernte zusätzliche Halbleiterschicht hinterlassen wurden.
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