DE102018100062B4 - Drive-In-Verfahren für Gatestruktur-Passivierungsspezies und eine dadurch ausgebildete Struktur - Google Patents

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    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

Verfahren, umfassend:Ausbilden einer Gatedielektrikumsschicht (82) über einem aktiven Gebiet auf einem Substrat (60),Ausbilden einer Fluor-haltigen Dummy-Schicht (88) über der Gatedielektrikumsschicht (82),Durchführen eines thermischen Prozesses, um Fluor aus der Fluor-haltigen Dummy-Schicht (88) in die Gatedielektrikumsschicht (82) hineinzutreiben,Entfernen der Fluor-haltigen Dummy-Schicht (88), undAusbilden einer Metallgateelektrode (106) über der Gatedielektrikumsschicht (82), wobei die Gatedielektrikumsschicht (82) Fluor umfasst, bevor die Metallgateelektrode (106) ausgebildet wird.

Description

  • STAND DER TECHNIK
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (z.B. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (z.B. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Jedoch führte die Miniaturisierung auch zu Herausforderungen, die die vorherigen Generationen mit größeren Geometrien möglicherweise nicht aufwiesen.
  • Die US 2014 / 0 183 666 A1 betrifft ein Verfahren zur Herstellung einer elektronischen Vorrichtung, wobei das Verfahren ein Bilden einer zweiten Schicht über einer ersten Schicht umfasst und wobei die zweite Schicht Fluor umfasst.
    Die US 2013 / 0 113 053 A1 betrifft eine Halbleiterstruktur mit einem Substrat einer dielektrischen Schicht, die sich auf dem Substrat befindet, und eine Fluoridmetallschicht, die sich auf der dielektrischen Schicht befindet.
    Die US 2016 / 0 225 871 A1 betrifft eine Metalloxid-Halbleiterstruktur mit einem Substrat mit einem Graben, einer gate-dielektrischen Mehrschicht, die über dem Graben liegt, worin die gate-dielektrische Mehrschicht eine High-K-Deckungsschicht mit einer Fluorkonzentration beinhaltet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 ist eine dreidimensionale Ansicht eines Beispiels eines vereinfachten Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 2 bis 10 sind Querschnittsansichten jeweiliger Zwischenstrukturen während eines Beispielverfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 11 sind Beispiele von Fluorprofilen für verschiedene thermische Prozesse gemäß einigen Ausführungsformen.
    • 12 sind Beispiele von Fluor- und Wolframprofilen quer durch mehrere Schichten gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Im Allgemeinen stellt die vorliegende Offenbarung Ausführungsbeispiele bereit, die ein Ausbilden einer Gatestruktur einer Vorrichtung, wie z.B. in einem Austauschgateprozess, und die dadurch ausgebildete Vorrichtung betreffen. Insbesondere wird in einigen Beispielen, nachdem eine Gatedielektrikumsschicht abgeschieden wurde, eine Dummy-Schicht, die eine Passivierungsspezies, wie z.B. Fluor, enthält, über der Gatedielektrikumsschicht ausgebildet, und ein thermischer Prozess bewirkt, dass die Passivierungsspezies aus der Dummy-Schicht in die Gatedielektrikumsschicht diffundiert, wodurch die Gatedielektrikumsschicht passiviert (z.B. fluoriert) wird. Die Dummy-Schicht wird dann entfernt und folgende Schichten der Gatestruktur, wie z.B. eine oder mehrere Austrittsarbeits-Einstellschichten und eine Metallgateelektrode, werden ausgebildet. Neben anderen Vorteilen können eine Vorrichtungsverschlechterung, wie z.B. ein zeitabhängiger dielektrischer Durchbruch (TDDB), und eine Vorrichtungsleistungsfähigkeit verbessert werden.
  • Beispiele, die hier beschrieben werden, verwenden Fluor als eine Passivierungsspezies. Andere Beispiele können andere Passivierungsspezies implementieren, die zum Beispiel in der Lage sind, eine Gatedielektrikumsschicht zu passivieren. Einige Abwandlungen der Beispielverfahren und Strukturen werden beschrieben. Obwohl Ausführungsformen von Verfahren in einer bestimmten Reihenfolge beschrieben sein können, können verschiedene andere Ausführungsformen von Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden und können weniger oder mehr Schritte umfassen als hier beschrieben.
  • 1 zeigt eine dreidimensionale Ansicht eines Beispiels eines vereinfachten Fin-Feldeffekttransistors (FinFET) 40 gemäß einigen Ausführungsformen. Andere Aspekte, die nicht in 1 veranschaulicht oder in Bezug auf sie beschrieben sind, können aus den nachfolgenden Figuren und der Beschreibung offensichtlich werden. Der FinFET 40 umfasst eine Finne 46 auf einem Substrat 42. Das Substrat 42 umfasst Isolationsgebiete 44 und die Finne 46 steht über diesen und aus dem Raum zwischen den benachbarten Isolationsgebieten 44 hervor. Ein Gatedielektrikum 48 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 46, und eine Gateelektrode 50 befindet sich über dem Gatedielektrikum 48. Source-/Draingebiete 52a und 52b sind in gegenüberliegenden Gebieten der Finne 46 in Bezug auf das Gatedielektrikum 48 und die Gateelektrode 50 angeordnet. 1 veranschaulicht ferner einen Referenzquerschnitt A-A, der für spätere Figuren verwendet wird. Der Querschnitt A-A ist eine Ebene z.B. entlang eines Kanals in der Finne 46 zwischen den gegenüberliegenden Source-/Draingebieten 52a und 52b.
  • Die Source-/Draingebiete 52a und 52b können zum Beispiel von verschiedenen Transistoren gemeinsam genutzt werden. In einigen Beispielen können die Source-/Draingebiete 52a und 52b mit anderen FinFETs verbunden oder gekoppelt werden, so dass die FinFETs als ein Funktionstransistor implementiert werden können. Wenn zum Beispiel benachbarte (z.B. im Gegensatz zu gegenüberliegenden) Source-/Draingebiete elektrisch verbunden werden, wie z.B. durch Vereinigen der Gebiete mithilfe eines epitaktischen Wachstums, kann ein Funktionstransistor implementiert werden. Andere Ausgestaltungen in anderen Beispielen können andere Anzahlen von Funktionstransistoren implementieren.
  • 2 bis 10 zeigen Querschnittsansichten (z.B. entlang des Querschnitts A-A) jeweiliger Zwischenstrukturen während eines Beispielverfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Die Halbleitervorrichtung kann ein Feldeffekttransistor (FET) sein, der ein FinFET, wie in 1 dargestellt, ein planarer FET, ein horizontaler Gate-all-Around-FET (HGAA-FET) oder eine andere Vorrichtung sein kann. 2 zeigt ein Halbleitersubstrat 60 mit zumindest einem Abschnitt der darauf ausgebildeten Halbleitervorrichtung. Das Halbleitersubstrat 60 kann einen Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen umfassen, der/das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt oder sie ist das Substrat. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats einen Elementhalbleiter, wie z.B. Silizium (Si) und/oder Germanium (Ge), einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder eine Kombination davon umfassen.
  • Wie vorstehend erwähnt, kann die Vorrichtung ein planarer FET, ein FinFET wie in 1, ein HGAA FET oder eine andere Vorrichtung sein. Gemäß einem FET wird ein Dummy-Gatestapel, oder allgemeiner eine Gatestruktur, auf einem aktiven Gebiet des Halbleitersubstrats 60 ausgebildet. In einem planaren FET kann das aktive Gebiet ein Abschnitt an der oberen Fläche des Halbleitersubstrats 60, der durch Isolationsgebiete abgegrenzt ist, sein oder ihn umfassen. In einem FinFET kann das aktive Gebiet eine Finne sein oder umfassen, die aus dem Raum zwischen Isolationsgebieten auf dem Halbleitersubstrat 60 hervorsteht, wie in 1 dargestellt. Ein Durchschnittsfachmann wird leicht verstehen, dass ein Gatestapel entlang von Seitenwänden und einer oberen Fläche einer Finne ausgebildet werden kann, wie in 1 dargestellt. Außerdem wird ein Durchschnittsfachmann leicht verstehen, wie Gatestapel auf aktiven Gebieten für andere Typen von FinFETs ausgebildet werden können.
  • Der Dummy-Gatestapel umfasst ein Grenzflächendielektrikum 62 über dem aktiven Gebiet, eine Gateschicht 64 über dem Grenzflächendielektrikum 62 und eine Maskenschicht 66 über der Gateschicht 64. Das Grenzflächendielektrikum 62, die Gateschicht 64 und die Maskenschicht 66 für den Dummy-Gatestapel können ausgebildet werden, indem die jeweiligen Schichten nacheinander ausgebildet oder abgeschieden werden und jene Schichten anschließend zu dem Dummy-Gatestapel strukturiert werden. Zum Beispiel kann das Grenzflächendielektrikum 62 Siliziumoxid, Siliziumnitrid, dergleichen oder Mehrfachschichten davon umfassen oder sein, die Gateschicht 64 kann Silizium (z.B. Polysilizium) oder ein anderes Material umfassen oder sein; und die Maskenschicht 66 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumkohlenstoffnitrid, dergleichen oder eine Kombination davon umfassen oder sein. Prozesse zum Ausbilden oder Abscheiden des Grenzflächendielektrikums 62, der Gateschicht 64 und der Maskenschicht 66 umfassen thermisches und/oder chemisches Wachstum, chemische Gasphasenabscheidung (CVD), Plasma-unterstützte CVD (PECVD), Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD) und andere Abscheidungstechniken.
  • Die Schichten für das Grenzflächendielektrikum 62, die Gateschicht 64 und die Maskenschicht 66 können dann unter Verwendung von Fotolithografie und eines oder mehrerer Ätzprozesse strukturiert werden, so dass sie der Dummy-Gatestapel sind. Zum Beispiel kann ein Fotolack auf der Maskenschicht 66 ausgebildet werden, wie z.B. unter Verwendung einer Rotationsbeschichtung, und kann durch Belichten des Fotolacks mit Licht unter Verwendung einer geeigneten Fotomaske strukturiert werden. Je nachdem, ob ein positiver oder ein negativer Fotolack verwendet wird, können dann belichtete oder nicht belichtete Abschnitte des Fotolacks entfernt werden. Die Struktur des Fotolacks kann dann auf die Schichten der Maskenschicht 66, der Gateschicht 64 und des Grenzflächendielektrikums 62, wie z.B. unter Verwendung eines oder mehrerer geeigneter Ätzprozesse, übertragen werden. Der eine oder die mehreren Ätzprozesse können ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon umfassen. Der Ätzprozess kann anisotrop sein. Anschließend wird der Fotolack zum Beispiel in einem Veraschungs- oder Nassstripp-Prozess entfernt.
  • In einigen Ausführungsformen können nach dem Ausbilden des Dummy-Gatestapels schwach dotierte Drain-Gebiete (LDD) (nicht spezifisch dargestellt) in dem aktiven Gebiet ausgebildet werden. Zum Beispiel können Dotierstoffe in das aktive Gebiet unter Verwendung des Dummy-Gatestapels als einer Maske implantiert werden. Beispiele für Dotierstoffe können zum Beispiel Bor für eine p-Kanal-Vorrichtung und Phosphor oder Arsen für eine n-Kanal-Vorrichtung umfassen oder sein, obwohl andere Dotierstoffe verwendet werden können. Die LDD-Gebiete können eine Dotierstoffkonzentration in einem Bereich von ungefähr 1015 cm-3 bis ungefähr 1017 cm-3 aufweisen.
  • Gatespacer 68 werden entlang von Seitenwänden des Dummy-Gatespacers (z.B. Seitenwänden des Grenzflächendielektrikums 62, der Gateschicht 64 und der Maskenschicht 66) und über dem aktiven Gebiet auf dem Halbleitersubstrat 60 ausgebildet. Die Gatespacer 68 können zum Beispiel durch konformes Abscheiden einer oder mehrerer Schichten für die Gatespacer 68 und anisotropes Ätzen der einen oder der mehreren Schichten ausgebildet werden. Die eine oder die mehreren Schichten für die Gatespacer 68 können Siliziumnitrid, Siliziumoxinitrid, Siliziumkohlenstoffnitrid, dergleichen, Mehrfachschichten davon oder eine Kombination davon umfassen oder sein, die mithilfe einer CVD, ALD oder einer anderen Abscheidungstechnik abgeschieden werden. Der Ätzprozess kann ein RIE, NBE oder einen anderen Ätzprozess umfassen.
  • Source-/Draingebiete 70 werden in den aktiven Gebieten auf gegenüberliegenden Seiten des Dummy-Gatestapels ausgebildet. In einigen Beispielen werden die Source-/Draingebiete 70 durch Implantieren von Dotierstoffen in die aktiven Gebiete unter Verwendung des Dummy-Gatestapels und der Gatespacer 68 als einer Maske ausgebildet. Daher können die Source-/Draingebiete 70 durch Implantation auf gegenüberliegenden Seiten des Dummy-Gatestapels ausgebildet werden.
  • In anderen Beispielen können, wie dargestellt, die aktiven Gebiete unter Verwendung des Dummy-Gatestapels und der Gatespacer 68 als einer Maske ausgespart werden und epitaktische Source-/Draingebiete 70 können in den Aussparungen epitaktisch aufgewachsen werden. Das Aussparen kann durch einen Ätzprozess durchgeführt werden. Der Ätzprozess kann isotrop oder anisotrop sein oder kann ferner in Bezug auf eine oder mehrere Kristallebenen des Halbleitersubstrats 6o selektiv sein. Daher können die Aussparungen auf der Grundlage des implementierten Ätzprozesses verschiedene Querschnittsprofile aufweisen. Der Ätzprozess kann ein Trockenätzen, wie z.B. ein RIE, NBE oder dergleichen, oder ein Nassätzen, wie unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniakwasser (NH4OH) oder einem anderen Ätzmittel, sein. Die epitaktischen Source-/Draingebiete 70 können Siliziumgermanium (SixGe1-x, wobei x zwischen ungefähr o und 100 betragen kann), Siliziumkarbid, Siliziumphosphor, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI Verbindungshalbleiter oder dergleichen umfassen oder sein. Zum Beispiel umfassen Materialien zum Ausbilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InALAs, GaSb, AlSb, AlP, GaP und dergleichen. Die epitaktischen Source-/Draingebiete 70 können in den Aussparungen ausgebildet werden, indem ein Material, wie z.B. mithilfe einer metallorganischen CVD (MOCVD), einer Molekularstrahlepitaxie (MBE), einer Flüssigphasenepitaxie (LPE), einer Gasphasenepitaxie (VPE), eines selektiven epitaktischen Wachstums (SEG), dergleichen oder einer Kombination davon, in den Aussparungen epitaktisch aufgewachsen wird. Die epitaktischen Source-/Draingebiete 70 können in Bezug auf das aktive Gebiet angehoben sein, wie dargestellt. Die epitaktischen Source-/Draingebiete 70 können durch eine In-Situ-Dotierung während des epitaktischen Wachstums und/oder durch eine Implantation nach dem epitaktischen Wachstum dotiert werden. Daher können die Source-/Draingebiete 70 durch epitaktisches Wachstum, und möglicherweise mit einer Implantation, auf gegenüberliegenden Seiten des Dummy-Gatestapels ausgebildet werden.
  • Beispiele der Dotierstoffe für die Source-/Draingebiete 70 (z.B. durch eine In-situ-Dotierung oder Implantation) können zum Beispiel Bor für eine p-Kanal-Vorrichtung und Phosphor oder Arsen für eine n-Kanal-Vorrichtung umfassen oder sein, obwohl andere Dotierstoffe verwendet werden können. Die Source-/Draingebiete 70 können eine Dotierstoffkonzentration in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3 aufweisen.
  • 3 zeigt das Ausbilden einer ersten dielektrischen Zwischenschicht (ILD) 72 über dem aktiven Gebiet des Halbleitersubstrats 60 und entlang der Gatespacer 68. Die erste ILD 72 kann zum Beispiel eine Ätzstoppschicht (ESL) und eine dielektrische Hauptschicht, wie z.B. eine Low-k-Dielektrikumsschicht, umfassen. Im Allgemeinen kann eine Ätzstoppschicht einen Mechanismus bereitstellen, um einen Ätzprozess z.B. beim Ausbilden von Kontakten oder Durchkontaktierungen anzuhalten. Eine Ätzstoppschicht kann aus einem dielektrischen Material ausgebildet werden, das eine andere Ätzselektivität als benachbarte Schichten, zum Beispiel die dielektrische Hauptschicht der ILD, aufweist.
  • Die erste ILD 72 wird über dem aktiven Gebiet, dem Dummy-Gatestapel und den Gatespacern 68 abgeschieden. Zum Beispiel kann die Ätzstoppschicht über dem aktiven Gebiet, dem Dummy-Gatestapel und den Gatespacern 68 konform abgeschieden werden. Die Ätzstoppschicht kann Siliziumnitrid, Siliziumkohlenstoffnitrid, Silizium-Kohlenoxid, Kohlenstoffnitrid, dergleichen oder eine Kombination davon umfassen oder sein, und kann mithilfe einer CVD, einer PECVD, einer ALD oder einer anderen Abscheidungstechnik abgeschieden werden. Dann wird zum Beispiel die dielektrische Hauptschicht über der Ätzstoppschicht abgeschieden. Die dielektrische Hauptschicht kann Siliziumdioxid, ein Low-k-Dielektrikumsmaterial (z.B. ein Material, das eine Dielektrizitätskonstante aufweist, die niedriger ist als bei Siliziumdioxid), wie z.B. Siliziumoxinitrid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), Borphosphorsilikatglas (BPSG) undotiertes Silikatglas (USG), fluoriertes Silikatglas (FSG), Organosilikatgläser (OSG), SiOxCy, Spin-on-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, eine Verbindung davon, eine Zusammensetzung davon, dergleichen oder eine Kombination davon umfassen oder sein. Die dielektrische Hauptschicht kann durch eine Rotationsbeschichtung, eine CVD, eine fließfähige CVD (FCVD), eine PECVD, eine PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Die erste ILD 72 kann nach der Abscheidung planarisiert werden. Ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), kann durchgeführt werden, um die ILD 72 zu planarisieren. Die obere Fläche der ersten ILD 72 wird derart planarisiert, dass sie mit der oberen Fläche des Dummy-Gatestapels komplanar ist, um dadurch den Dummy-Gatestapel durch die erste ILD 72 freizulegen. Die Planarisierung kann die Maskenschicht 66 des Dummy-Gatestapels (und in manchen Fällen obere Abschnitte der Gatespacer 68) entfernen, und dementsprechend wird die obere Fläche der Gateschicht 64 des Dummy-Gatestapels durch die erste ILD 72 freigelegt.
  • 4 zeigt das Entfernen des Dummy-Gatestapels, das eine Aussparung 74 zwischen den Gatespacern 68 ausbildet. Nachdem sie durch die erste ILD 72 freigelegt wurden, werden die Gateschicht 64 und das Grenzflächendielektrikum 62 des Dummy-Gatestapels entfernt, wie z.B. durch einen oder mehrere Ätzprozesse. Die Gateschicht 64 kann durch einen Ätzprozess entfernt werden, der gegenüber der Gateschicht 64 selektiv ist, wobei das Grenzflächendielektrikum 62 als eine Ätzstoppschicht wirken kann, und anschließend kann das Grenzflächendielektrikum 62 durch einen anderen Ätzprozess entfernt werden, der gegenüber dem Grenzflächendielektrikum 62 selektiv ist. Der Ätzprozess kann zum Beispiel ein RIE, NBE, ein Nassätzen oder ein anderer Ätzprozess sein.
  • 5 zeigt unter anderem das Ausbilden einer Gatedielektrikumsschicht 82 und einer Fluor-haltigen Dummy-Schicht 88. Beispiele, die hier beschrieben werden, verwenden Fluor als eine Passivierungsspezies, und daher enthält die Dummy-Schicht 88 Fluor. In anderen Beispielen kann eine andere Passivierungsspezies anstelle von oder zusätzlich zu Fluor verwendet werden. Die Beschreibung in Bezug auf Fluor hierin kann im breiteren und allgemeineren Sinn auf eine beliebige geeignete Passivierungsspezies angewendet werden.
  • In einigen Beispielen, wird, wie dargestellt, ein Grenzflächendielektrikum 80 auf dem aktiven Gebiet des Halbleitersubstrats 60, das durch die Aussparung 74 freigelegt ist, und zwischen den Gatespacern 68 ausgebildet. Das Grenzflächendielektrikum 80 kann zum Beispiel ein Oxid sein, das durch thermische oder chemische Oxidation ausgebildet wird. In einigen Beispielen kann das Grenzflächendielektrikum 62 des Dummy-Gatestapels verbleiben und sich an Stelle des Grenzflächendielektrikums 80 befinden. In weiteren Beispielen kann das Grenzflächendielektrikum 80 von verschiedenen Verarbeitungsschritten herrühren, wie es z.B. natives Oxid sein kann, das als Folge eines Reinigungsprozesses ausgebildet wird. In anderen Beispielen kann das Grenzflächendielektrikum 80 ausgelassen werden.
  • Die Gatedielektrikumsschicht 82 wird konform in der Aussparung 74 abgeschieden. Zum Beispiel wird die Gatedielektrikumsschicht 82 über dem Grenzflächendielektrikum 80, entlang von Seitenwänden der Gatespacer 68 und über oberen Flächen der Gatespacer 68 und der ersten ILD 72 abgeschieden. Die Gatedielektrikumsschicht 82 kann Siliziumoxid, Siliziumnitrid, ein High-k-Dielektrikumsmaterial, Mehrfachschichten davon oder ein anderes dielektrisches Material sein oder umfassen. Ein High-k-Dielektrikumsmaterial kann einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und kann ein Metalloxid oder ein Metallsilikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb oder eine Kombination davon umfassen. Die Gatedielektrikumsschicht 82 kann mithilfe einer ALD, einer PECVD, einer MBD oder einer anderen Abscheidungstechnik abgeschieden werden. Die Gatedielektrikumsschicht 82 kann eine Dicke in einem Bereich von ungefähr 0,5 nm (=5 Å) bis ungefähr 2,5 nm (=25 Å) aufweisen.
  • Eine Abdeckschicht 84 wird über der Gatedielektrikumsschicht 82 konform abgeschieden. Die Abdeckschicht 84 kann Titannitrid, Titansiliziumnitrid, Titankohlenstoffnitrid, Titanaluminiumnitrid, Tantalnitrid, Tantalsiliziumnitrid, Tantalkohlenstoffnitrid, Aluminiumnitrid, dergleichen oder eine Kombination davon umfassen oder sein und kann mithilfe einer ALD, einer PECVD, einer MBD oder einer anderen Abscheidungstechnik abgeschieden werden. Die Abdeckschicht 84 kann eine Dicke in einem Bereich von ungefähr 0,5 nm (=5 Å) bis ungefähr 3 nm (=30 Å) aufweisen. Eine Sperrschicht 86 wird über der Abdeckschicht 84 konform abgeschieden. Die Sperrschicht 86 kann Tantalnitrid, Tantalsiliziumnitrid, Tantalkohlenstoffnitrid, Titanaluminiumnitrid, Titannitrid, Titansiliziumnitrid, Titankohlenstoffnitrid, Titanaluminiumnitrid, Aluminiumnitrid, dergleichen oder eine Kombination davon umfassen oder sein und kann mithilfe einer ALD, einer PECVD, einer MBD oder einer anderen Abscheidungstechnik abgeschieden werden. Die Sperrschicht 86 kann eine Dicke in einem Bereich von ungefähr 0,5 nm (=5 Å) bis ungefähr 3 nm (=30 Å) aufweisen.
  • Die Fluor-haltige Dummy-Schicht 88 wird über der Sperrschicht 86 konform abgeschieden. Die Fluor-haltige Dummy-Schicht 88 umfasst eine Konzentration von Fluor, wie z.B. in einem Bereich von größer als o Prozent der Fluor-haltigen Dummy-Schicht 88 bis ungefähr 1 Prozent der Fluor-haltigen Dummy-Schicht 88. Die Fluor-haltige Dummy-Schicht 88 kann mit Fluor dotiertes Wolfram, mit Fluor dotiertes Wolframsilizid, mit Fluor dotiertes Wolframnitrid, mit Fluor dotiertes Wolframkarbid, mit Fluor dotiertes Titannitrid, mit Fluor dotiertes Tantalnitrid, mit Fluor dotiertes Silizium, mit Fluor dotiertes Siliziumoxid, dergleichen oder eine Kombination davon umfassen oder sein und kann mithilfe einer ALD, einer PECVD, einer MBD oder einer anderen Abscheidungstechnik abgeschieden werden. Die Fluor-haltige Dummy-Schicht 88 kann eine Dicke in einem Bereich von ungefähr 0,5 nm (=5 Å) bis ungefähr 5 nm (=50 Å) aufweisen. In einem konkreten Beispiel ist die Fluor-haltige Dummy-Schicht 88 mit Fluor dotiertes Wolfram, das mithilfe einer ALD abgeschieden wird. In jenem Beispiel kann der ALD-Prozess eine Wolframfluorid-Vorstufe (z.B. WF6) und eine andere geeignete Vorstufe, wie z.B. Diboran (B2H6), Ethan (C2H6) oder Silan (SiH4), verwenden. Der ALD-Prozess kann Zyklen des Wolframfluoridflusses, auf die ein Spülen folgt, worauf der Fluss der anderen Vorstufe folgt, und worauf eine Spülung folgt, umfassen.
  • Eine Dummy-Abdeckschicht 90 wird über der Fluor-haltigen Dummy-Schicht 88 konform abgeschieden. Die Dummy-Abdeckschicht 90 kann Titannitrid, Titansiliziumnitrid, Titankohlenstoffnitrid, Titanaluminiumnitrid, Tantalnitrid, Tantalsiliziumnitrid, Tantalkohlenstoffnitrid, Wolframnitrid, Wolframkarbid, Wolframkohlenstoffnitrid, Aluminiumnitrid, dergleichen oder eine Kombination davon umfassen oder sein und kann mithilfe einer ALD, einer PECVD, einer MBD oder einer anderen Abscheidungstechnik abgeschieden werden. Die Abdeckschicht 90 kann eine Dicke in einem Bereich von ungefähr 0,5 nm (=5 Å) bis ungefähr 3 nm (=30 Å) aufweisen.
  • Eine Menge von Fluor, die für eine Diffusion aus der Fluor-haltigen Dummy-Schicht 88 in die Gatedielektrikumsschicht 82 zur Verfügung steht, kann durch die Dicke der Fluor-haltigen Dummy-Schicht 88, die wiederum ein Volumen der Fluor-haltigen Dummy-Schicht 88 bestimmen kann, und die Konzentration von Fluor in der Fluor-haltigen Dummy-Schicht 88 beeinflusst werden. Eine höhere Menge an Fluor, die für eine Diffusion zur Verfügung steht, kann eine Menge an Fluor erhöhen, die in die Gatedielektrikumsschicht 82 diffundiert.
  • Ein oder mehrere thermische Prozesse werden durchgeführt, um die Diffusion von Fluor zu erleichtern, oder um Fluor aus der Fluor-haltigen Dummy-Schicht 88 in die Gatedielektrikumsschicht 82 hineinzutreiben. Beispiele für thermische Prozesse können bei einer Temperatur in einem Bereich von ungefähr 300 °C bis ungefähr 600 °C für eine Zeitdauer in einem Bereich von ungefähr 15 Sekunden bis ungefähr 180 Sekunden sein. Zum Beispiel kann die Abscheidung der Fluor-haltigen Dummy-Schicht 88 bei einer erhöhten Temperatur, wie z.B. bei einer Temperatur von 300°C, für eine Dauer von 97 Sekunden, stattfinden. Außerdem kann die Abscheidung der Dummy-Abdeckschicht 90 ebenfalls bei einer erhöhten Temperatur, wie z.B. bei einer Temperatur von 450°C, für eine Dauer von 175 Sekunden, stattfinden. Die Abscheidung jeder von der Fluor-haltigen Dummy-Schicht 88 und der Dummy-Abdeckschicht 90 bei einer erhöhten Temperatur kann es erleichtern, dass Fluor aus der Fluor-haltigen Dummy-Schicht 88 in die Gatedielektrikumsschicht 82 diffundiert. Außerdem kann ein zusätzlicher thermischer Prozess, wie z.B. eine Ausheilung, durchgeführt werden. Die Ausheilung kann eine schnelle thermische Ausheilung (RTA), eine Offenausheilung oder ein anderer thermischer Prozess sein. In einem Beispiel wird eine RTA bei 575°C für 15 Sekundgen implementiert. Im Allgemeinen können die Dauer und die Temperatur(en), bei denen sich die Fluor-haltige Dummy-Schicht 88 in der Zwischenstruktur befindet, es beeinflussen, wie viel Fluor in die Gatedielektrikumsschicht 82 diffundiert.
  • 6 zeigt das Entfernen der Dummy-Abdeckschicht 90 und der Fluor-haltigen Dummy-Schicht 88 nach dem thermischen Prozess. Die Dummy-Abdeckschicht 90 und die Fluor-haltige Dummy-Schicht 88 werden entfernt, wie z.B. durch einen oder mehrere Ätzprozesse und Reinigungsprozesse. Die Dummy-Abdeckschicht 90, die Fluor-haltige Dummy-Schicht 88 können durch einen Ätzprozess entfernt werden, der jeweils gegenüber Materialien der Dummy-Abdeckschicht 90 und der Fluor-haltigen Dummy-Schicht 88 selektiv ist. Der eine oder die mehreren Ätzprozesse können zum Beispiel ein isotroper Ätzprozess, wie z.B. ein Nassätzen unter Verwendung von Phosphorsäure (H3PO4), oder ein anderer Ätzprozess sein. In einigen Beispielen kann ein Rückstand des Ätzprozesses nach dem Ätzprozess verbleiben. Zum Beispiel kann unter der Annahme, dass die Fluor-haltige Dummy-Schicht 88 mit Fluor dotiertes Wolfram ist, Rest-Wolfram auf der Oberfläche der Sperrschicht 86 verbleiben, das in einer fertigen Gatestruktur verleiben und detektierbar sein kann.
  • 7 zeigt das Ausbilden einer ersten Austrittsarbeits-Einstellschicht 100, einer zweiten Austrittsarbeits-Einstellschicht 102 und einer Sperr-/Haftschicht 104 und einer Metallgateelektrode 106 Die erste Austrittsarbeits-Einstellschicht 100 wird über der Sperrschicht 86 konform abgeschieden. Die erste Austrittsarbeits-Einstellschicht 100 kann Titannitrid (TiN), Titansiliziumnitrid, Titankohlenstoffnitrid, Titanaluminiumnitrid, Tantalnitrid, Tantalsiliziumnitrid (TaSixNy), Tantalkohlenstoffnitrid, Wolframnitrid, Wolframkarbid, Wolframkohlenstoffnitrid, Kobalt, Platin, dergleichen oder eine Kombination davon umfassen oder sein und kann mithilfe einer ALD, einer PECVD, einer MBD oder einer anderen Abscheidungstechnik abgeschieden werden. Die erste Austrittsarbeits-Einstellschicht 100 kann eine Dicke in einem Bereich von ungefähr 0,5 nm (=5 Å) bis ungefähr 6 nm (=60 Å) aufweisen. Die zweite Austrittsarbeits-Einstellschicht 102 wird über der ersten Austrittsarbeits-Einstellschicht 100 konform abgeschieden. Die zweite Austrittsarbeits-Einstellschicht 102 kann Titanaluminiumkarbid (TiAlC), eine Titan-Aluminium-Legierung, Titanaluminiumkarbid, dergleichen oder eine Kombination davon umfassen oder sein, und kann mithilfe einer ALD, einer PECVD, einer MBD oder einer anderen Abscheidungstechnik abgeschieden werden. Die zweite Austrittsarbeits-Einstellschicht 102 kann eine Dicke in einem Bereich von ungefähr 1 nm (=10 Å) bis ungefähr 6 nm (=60 Å) aufweisen. Andere Beispiele können verschiedene andere Ausgestaltungen von Austrittsarbeits-Einstellschichten aufweisen, um eine gewünschte Leistungsfähigkeit der auszubildenden Vorrichtung zu erzielen. Zum Beispiel kann eine beliebige andere Anzahl an Austrittsarbeitsschichten, die verschiedene Materialien und/oder Dicken aufweisen, verwendet werden. In einigen Fällen können zum Beispiel ein p-Kanal-FET und ein n-Kanal-FET unterschiedliche Austrittsarbeits-Einstellschicht(en) aufweisen.
  • Die Sperr-/Haftschicht 104 wird über der zweiten Austrittsarbeits-Einstellschicht 102 konform abgeschieden. Die Sperr-/Haftschicht 104 kann Titannitrid, Titansiliziumnitrid, Titankohlenstoffnitrid, Titanaluminiumnitrid, Tantalnitrid, Tantalsiliziumnitrid, Tantalkohlenstoffnitrid, Wolframnitrid, Wolframkarbid, Wolframkohlenstoffnitrid, dergleichen oder eine Kombination davon umfassen oder sein und kann mithilfe einer ALD, einer PECVD, einer MBD oder einer anderen Abscheidungstechnik abgeschieden werden. Die Sperr-/Haftschicht 104 kann eine Dicke in einem Bereich von ungefähr 1 nm (=10 Å) bis ungefähr 5 nm (=50 Å) aufweisen. Die Metallgateelektrode 106 wird über der Sperr-/Haftschicht 104 konform abgeschieden. Die Metallgateelektrode 106 kann eine verbleibende Aussparung 74 füllen, wo der Dummy-Gatestapel entfernt wurde. Die Metallgateelektrode 106 kann ein metallhaltiges Material, wie z.B. Wolfram, Kobalt, Ruthenium, Aluminium, Kupfer, Mehrfachschichten davon oder eine Kombination davon sein oder umfassen. Die Metallgateelektrode 106 kann mithilfe einer ALD, einer PECVD, einer MBD, einer PVD oder einer anderen Abscheidungstechnik abgeschieden werden.
  • 8 zeigt das Entfernen von überschüssigen Abschnitten der Metallgateelektrode 106, der Sperr-/Haftschicht 104, der zweiten Austrittsarbeits-Einstellschicht 102, der ersten Austrittsarbeits-Einstellschicht 100, der Sperrschicht 86, der Abdeckschicht 84 und der Gatedielektrikumsschicht 82 über den oberen Flächen der ersten ILD 72 und der Gatespacer 68. Zum Beispiel kann ein Planarisierungsprozess, wie z.B. ein CMP, die Abschnitte der Metallgateelektrode 106, der Sperr-/Haftschicht 104, der zweiten Austrittsarbeits-Einstellschicht 102, der ersten Austrittsarbeits-Einstellschicht 100, der Sperrschicht 86, der Abdeckschicht 84 und der Gatedielektrikumsschicht 82 über den oberen Flächen der ersten ILD 72 und der Gatespacer 68 entfernen.
  • Außerdem werden die Metallgateelektrode 106, die Sperr-/Haftschicht 104, die zweite Austrittsarbeits-Einstellschicht 102, die erste Austrittsarbeits-Einstellschicht 100, die Sperrschicht 86, die Abdeckschicht 84 und die Gatedielektrikumsschicht 82 unterhalb der oberen Flächen der ersten ILD 72 und der Gatespacer 68 ausgespart, und eine Gateabdeckung 108 wird in der Aussparung ausgebildet. Ein Rückätzen kann obere Flächen der Metallgateelektrode 106, der Sperr-/Haftschicht 104, der zweiten Austrittsarbeits-Einstellschicht 102, der ersten Austrittsarbeits-Einstellschicht 100, der Sperrschicht 86, der Abdeckschicht 84 und der Gatedielektrikumsschicht 82 bis zu einem Niveau unterhalb der oberen Flächen der ersten ILD 72 und der Gatespacer 68 aussparen. Das Rückätzen kann zum Beispiel ein RIE, ein Nassätzen oder ein anderer Ätzprozess sein.
  • Eine Schicht für die Gateabdeckung 108 wird über der Metallgateelektrode 106, der Sperr-/Haftschicht 104, der zweiten Austrittsarbeits-Einstellschicht 102, der ersten Austrittsarbeits-Einstellschicht 100, der Sperrschicht 86, der Abdeckschicht 84 und der Gatedielektrikumsschicht 82 (z.B. wo die Metallgateelektrode 106, die Sperr-/Haftschicht 104, die zweite Austrittsarbeits-Einstellschicht 102, die erste Austrittsarbeits-Einstellschicht 100, die Sperrschicht 86, die Abdeckschicht 84 und die Gatedielektrikumsschicht 82 zurückgeätzt wurden) und über der ersten ILD 72 und den Gatespacern 68 ausgebildet. Die Schicht für die Gateabdeckung 108 kann Siliziumoxinitrid, Siliziumnitrid, Siliziumkarbid, Siliziumkohlenstoffnitrid, dergleichen oder eine Kombination davon umfassen oder sein, und kann mithilfe einer CVD, einer PVD, einer ALD oder einer anderen Abscheidungstechnik abgeschieden werden. Abschnitte der Schicht für die Gateabdeckung 108 über den oberen Flächen der ersten ILD 72 und der Gatespacer 68 werden entfernt. Zum Beispiel kann ein Planarisierungsprozess, wie z.B. ein CMP, die Abschnitte der Schicht für die Gateabdeckung 108 über den oberen Flächen der ersten ILD 72 und der Gatespacer 68 entfernen, und die obere Fläche der Gateabdeckung 108 kann komplanar mit den oberen Flächen der ersten ILD 72 und der Gatespacer 68 ausgebildet werden. Eine Austauschgatestruktur, die die Metallgateelektrode 106, die Sperr-/Haftschicht 104, die zweite Austrittsarbeits-Einstellschicht 102, die erste Austrittsarbeits-Einstellschicht 100, die Sperrschicht 86, die Abdeckschicht 84 und die Gatedielektrikumsschicht 82 umfasst, kann daher ausgebildet werden.
  • 9 zeigt das Ausbilden einer zweiten ILD 110. Die zweite ILD 110 wird über der ersten ILD 72, den Gatespacern 68 und der Gateabdeckung 108 abgeschieden. Die zweite ILD 110 kann zum Beispiel eine Ätzstoppschicht (ESL) und eine dielektrische Hauptschicht, wie z.B. eine Low-k-Dielektrikumsschicht, umfassen. Zum Beispiel kann die Ätzstoppschicht über der ersten ILD 72, den Gatespacern 68 und der Gateabdeckung 108 abgeschieden werden. Dann wird zum Beispiel die dielektrische Hauptschicht über der Ätzstoppschicht abgeschieden. Die Ätzstoppschicht und die dielektrische Hauptschicht der zweiten ILD 110 können dieselben oder ähnliche Materialien sein oder umfassen, und können unter Verwendung derselben oder ähnlicher Techniken abgeschieden werden, wie vorstehend jeweils unter Bezugnahme auf die Ätzstoppschicht und die dielektrische Hauptschicht der ersten ILD 72 beschrieben. Die zweite ILD 110 kann, nachdem sie abgeschieden wurde, planarisiert werden, wie z.B. mithilfe eines CMP.
  • 10 zeigt das Ausbilden von leitfähigen Merkmalen durch die zweite ILD 110 und die erste ILD 72 zu den Source-/Draingebieten 70. Öffnungen werden durch die zweite ILD 110 und die erste ILD 72 ausgebildet. Jede der Öffnungen legt ein jeweiliges Source-/Draingebiet 70 frei. Die Öffnungen können zum Beispiel unter Verwendung geeigneter fotolithografischer und Ätztechniken ausgebildet werden. Ein Liner 112 wird in den Öffnungen ausgebildet. Der Liner 112 kann entlang von Seitenwänden der Öffnungen und oberen Flächen der Source-/Draingebiete 70 konform abgeschieden werden. Der Liner 112 kann eine Diffusionssperrschicht, eine Haftschicht oder dergleichen sein. Der Liner 112 kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen oder sein, und kann mithilfe einer ALD, einer PECVD, einer MBD, einer PVD oder einer anderen Abscheidungstechnik abgeschieden werden. Ein Ausheilungsprozess kann durchgeführt werden, um eine Reaktion zwischen mindestens jeweiligen Abschnitten des Liners 112 zu erleichtern, und die Source-/Draingebiete 70 bilden Silizidgebiete 114 an den jeweiligen Source-/Draingebieten 70. Ein leitfähiges Material 116 wird auf dem Liner 112 in den Öffnungen ausgebildet. Das leitfähige Material 116 kann ein Metall, wie z.B. Kobalt, Wolfram, Kupfer, Aluminium, Gold, Silber, Legierungen davon, dergleichen oder eine Kombination davon sein oder umfassen, und kann mithilfe einer CVD, einer ALD, einer PVD oder einer anderen Abscheidungstechnik abgeschieden werden. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um ein überschüssiges leitfähiges Material 116 und den Liner 112 von der oberen Fläche der zweiten ILD 110 zu entfernen. Der verbleibende Liner 112, die Silizidgebiete 114 und das leitfähige Material 116 bilden die leitfähigen Merkmale zu den jeweiligen Source-/Draingebieten 70.
  • Nach dem Ausbilden der Austauschgatestruktur umfasst, wie z.B. in 8 und einer anschließenden Verarbeitung, die Gatedielektrikumsschicht 82 Fluor und ist fluoriert. Das Fluor passiviert die Gatedielektrikumsschicht 82. In anderen Beispielen wird die Gatedielektrikumsschicht 82 durch eine andere Passivierungsspezies passiviert. Eine Konzentration von Fluor in der Gatedielektrikumsschicht 82 kann größer als 0,5 Prozent der Gatedielektrikumsschicht 82, wie z.B. in einem Bereich von ungefähr 0,5 Prozent bis ungefähr 9 Prozent, sein. Die Konzentration von Fluor kann ein Gradient sein. Zum Beispiel können Abschnitte der Gatedielektrikumsschicht 82 nach innen zur Austauschgatestruktur (z.B. fern von den jeweiligen Gatespacern 68, auf denen vertikale Abschnitte der Gatedielektrikumsschicht 82 angeordnet sind, und fern von dem Halbleitersubstrat 60, auf dem ein horizontaler Abschnitt der Gatedielektrikumsschicht 82 angeordnet ist) eine größte Konzentration in der Gatedielektrikumsschicht 82 aufweisen, und die Konzentration von Fluor verringert sich beim Durchqueren der Gatedielektrikumsschicht 82 weg von den Abschnitten, die die größte Konzentration aufweisen (z.B. beim Durchqueren in Außenrichtung der Austauschgatestruktur). Ein solcher Gradient der Konzentration des Fluors kann von einer Diffusion herrühren, die durch den (die) thermischen Prozess(e) verursacht wird, der (die) vorstehend unter Bezugnahme auf 5 beschrieben wurde(n).
  • Die Konzentration und der Gradient des Fluors in der Gatedielektrikumsschicht 82 können durch die Vorstufe, die zum Abscheiden der Fluor-haltigen Dummy-Schicht 88 verwendet wird (und daher eine Konzentration von Fluor in der Fluor-haltigen Dummy-Schicht 88); die Dicke(n) der Fluor-haltigen Dummy-Schicht 88, der Abdeckschicht 84 und/oder der Sperrschicht 86; die Diffusionskoeffizienten der Abdeckschicht 84 und der Sperrschicht 86; die Dauer, wie lange die Fluor-haltige Dummy-Schicht 88 in der Struktur aufgenommen ist; und/oder die Bedingungen des thermischen Prozesses, der zum Hineintreiben des Fluors in die Gatedielektrikumsschicht 82 verwendet wird, gesteuert werden. Das Verwenden verschiedener Vorstufen zum Abscheiden der Fluor-haltigen Dummy-Schicht 88 kann die Konzentration von Fluor, das für eine Diffusion in die Gatedielektrikumsschicht 82 zur Verfügung steht, erhöhen oder verringern, und daher kann die Menge von Fluor, die in die Gatedielektrikumsschicht 82 diffundiert, erhöhen oder verringern. Gleichermaßen kann ein Variieren der Dicke der Fluor-haltigen Dummy-Schicht 88 die Konzentration von Fluor, das für eine Diffusion in die Gatedielektrikumsschicht 82 zur Verfügung steht, erhöhen oder verringern, und daher kann die Menge von Fluor, die in die Gatedielektrikumsschicht 82 diffundiert, erhöhen oder verringern. Zum Beispiel stellten die Erfinder unter der Annahme eines mit Fluor dotierten Wolframmaterials als der Fluor-haltigen Dummy-Schicht 88 fest, dass die Menge von Fluor, die in die Gatedielektrikumsschicht 82 diffundiert, für Fluor-haltige Dummy-Schichten, die unter Verwendung einer ALD, die bis zu sieben Zyklen verwendet, abgeschieden werden, beträchtlich stieg, aber die diffundierte Fluormenge generell nach sieben Zyklen ein Plateau zeigte. Erhöhen oder Verringern der Dicke einer oder beider von der Abdeckschicht 84 und der Sperrschicht 86 kann die Fähigkeit von Fluor, durch die Abdeckschicht 84 und die Sperrschicht 86 zu diffundieren, erhöhen oder verringern, und kann daher die Menge von Fluor, die in die Gatedielektrikumsschicht 82 diffundiert, erhöhen oder verringern.
  • Außerdem können die Bedingungen des thermischen Prozesses, wie z.B. Temperatur, Dauer, und der Prozess- oder Werkzeugtyp, die Diffusion von Fluor in die Gatedielektrikumsschicht beeinflussen. Zum Beispiel kann ein Prozess mit höherer Temperatur und/oder einer längeren Dauer die Menge an Fluor erhöhen, die in die Gatedielektrikumsschicht 82 diffundiert. 11 zeigt Beispiele von Fluorprofilen nach verschieden Prozessstufen gemäß einigen Ausführungsformen. Die Profile werden quer durch die Sperrschicht 86, die Abdeckschicht 84, die Gatedielektrikumsschicht 82 und das Grenzflächendielektrikum 80 gezeigt. Ein erstes Profil 200 ist nach einer Abscheidung der Fluor-haltigen Dummy-Schicht 88 bei einer Temperatur von 300°C für eine Dauer von 97 Sekunden, wie unter Bezugnahme auf 5 beschrieben. Ein zweites Profil 202 ist nach einer Abscheidung der Dummy-Abdeckschicht 90 bei einer Temperatur von 450°C für eine Dauer von 175 Sekunden, wie unter Bezugnahme auf 5 beschrieben. Ein drittes Profil 204 ist nach einer RTA bei einer Temperatur von 575°C für eine Dauer von 15 Sekunden, wie unter Bezugnahme auf 5 beschrieben. Diese Profile 200, 202 und 204 zeigen ferner jeweilige Gradienten, die in der Gatedielektrikumsschicht 82 auftreten können, wie vorstehend beschrieben.
  • Außerdem können die Metallgateelektrode 106, die Sperr-/Haftschicht 104, die zweite Austrittsarbeits-Einstellschicht 102 und die erste Austrittsarbeits-Einstellschicht 100 im Wesentlichen frei von Fluor sein. Zum Beispiel enthalten die Metallgateelektrode 106, die Sperr-/Haftschicht 104, die zweite Austrittsarbeits-Einstellschicht 102 und die erste Austrittsarbeits-Einstellschicht 100 in manchen Fällen möglicherweise keine nachweisbare Menge von Fluor und/oder können eine unwesentliche Menge von Fluor aufweisen, die z.B. von einer natürlichen Diffusion oder einem natürlichen Vorkommen von Fluor unabhängig von jeglicher Verarbeitung herrühren kann, wie es in der Abwesenheit von einer Verarbeitung zum gezielten Ausbilden von Fluor in jenen Schichten auftreten kann. Zum Beispiel können die Metallgateelektrode 106, die Sperr-/Haftschicht 104, die zweite Austrittsarbeits-Einstellschicht 102 und die erste Austrittsarbeits-Einstellschicht 100 unter Verwendung einer Vorstufe, die Fluor enthält, ausgebildet werden, oder ein anderer Prozess kann Fluor verwenden, wie z.B. ein Ätzprozess, der bewirkt, dass unwesentliches Rest-Fluor in jenen Schicht verbleibt. 12 zeigt ein Beispielprofil von Fluor 350, um ein Beispiel von unwesentlichen Mengen von Fluor zu zeigen, die in der Sperr-/Haftschicht 104, der zweiten Austrittsarbeits-Einstellschicht 102 und der ersten Austrittsarbeits-Einstellschicht 100 auftreten können. Außerdem zeigt 12 ein Beispielprofil von Rest-Wolfram 352, das verbleibt, nachdem eine mit Fluor dotierte Wolframschicht, die als die Fluor-haltige Dummy-Schicht 88 implementiert wurde, entfernt wurde, wie vorstehend beschrieben.
  • Einige Ausführungsformen können Vorteile erzielen. In Abwesenheit von Fluor oder anderen Passivierungsspezies in der Gatedielektrikumsschicht können Sauerstoffgitterlücken und/oder ungesättigte Bindungen in der Gatedielektrikumsschicht und/oder an einer Oberfläche des Kanals im Halbleitersubstrat auftreten. Ein Fluorieren der Gatedielektrikumsschicht kann, wie vorstehend beschrieben, die Gatedielektrikumsschicht passivieren, indem die Sauerstoffgitterlücken gefüllt und die ungesättigten Bindungen belegt werden. Durch Fluorieren der Gatedielektrikumsschicht können ein Ladungs-Trapping und ein Streuen von Ladungen an der Grenzfläche reduziert werden. Durch Diffundieren von Fluor aus einer Fluor-haltigen Dummy-Schicht in die Gatedielektrikumsschicht kann, wie vorstehend beschrieben, die Gatedielektrikumsschicht auf eine mehr konforme Weise und mit einer besseren Deckung mit Fluor dotiert werden, was für kleinere Technologieknoten, wie z.B. 7 nm und kleiner, und insbesondere in einer dreidimensionalen (3D-)Technologie, wie z.B. FinFETs, besonders vorteilhaft sein kann. Die verbesserte Konformität der Fluorierung kann eine reduzierte TDDV-Verschlechterung (zeitabhängiger dielektrischer Durchbruch) ermöglichen und eine größere Zuverlässigkeit ermöglichen. Außerdem sind in einigen Ausführungsformen kein Plasma und keine Implantation erforderlich, um die Gatedielektrikumsschicht zu fluorieren, was Gitterschäden und eine Verschlechterung der Leistungsfähigkeit verhindern kann. Da einige Austrittsarbeits-Einstellschichten nach dem Fluorieren der Gatedielektrikumsschicht ausgebildet werden können, kann ferner die Austrittsarbeit des Transistors leichter eingestellt werden, da sich keine beträchtlichen Mengen von Fluor in jenen Schichten befinden, um die Schichten wesentlich zu beeinflussen, und daher kann die Leistungsfähigkeit des Transistors erhöht werden, wie z.B. eine verbessere Schwellenspannung.
  • Eine Ausführungsform ist ein Verfahren. Eine Gatedielektrikumsschicht wird über einem aktiven Gebiet auf einem Substrat ausgebildet. Eine Fluor-haltige Dummy-Schicht wird über der Gateelektrodenschicht ausgebildet. Ein thermischer Prozess wird durchgeführt, um Fluor aus der Fluor-haltigen Dummy-Schicht in die Gatedielektrikumsschicht hineinzutreiben. Die Fluor-haltige Dummy-Schicht wird entfernt. Eine Metallgateelektrode wird über der Gateelektrodenschicht ausgebildet. Die Gatedielektrikumsschicht umfasst Fluor, bevor die Metallgateelektrode ausgebildet wird.
  • Eine andere Ausführungsform ist ein Verfahren. Eine Gatedielektrikumsschicht wird konform zwischen Gatespacern, die sich über einer Finne auf einem Substrat befinden, ausgebildet. Die Gatedielektrikumsschicht wird konform entlang von Seitenwänden und einer oberen Fläche der Finne und entlang jeweiliger Seitenwände der Gatespacer ausgebildet. Eine Dummy-Schicht wird konform über der Gateelektrodenschicht ausgebildet. Die Dummy-Schicht umfasst eine Passivierungsspezies. Die Passivierungsspezies wird aus der Dummy-Schicht in die Gatedielektrikumsschicht hineingetrieben. Die Dummy-Schicht wird entfernt. Eine Metallgateelektrode wird über der Gatedielektrikumsschicht ausgebildet, nachdem die Dummy-Schicht entfernt wurde.
  • Eine weitere Ausführungsform ist eine Struktur. Die Struktur umfasst eine Gatestruktur über einer Finne auf einem Substrat. Die Gatestruktur umfasst eine Gatedielektrikumsschicht, eine Austrittsarbeits-Einstellschicht und eine Metallgateelektrode. Die Gatedielektrikumsschicht befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne. Die Gatedielektrikumsschicht umfasst Fluor. Die Austrittsarbeits-Einstellschicht befindet sich über der Gateelektrodenschicht. Eine Metallgateelektrode befindet sich über der Austrittsarbeits-Einstellschicht. Mindestens eine der Austrittsarbeits-Einstellschicht und der Metallgateelektrode ist im Wesentlichen frei von Fluor.

Claims (13)

  1. Verfahren, umfassend: Ausbilden einer Gatedielektrikumsschicht (82) über einem aktiven Gebiet auf einem Substrat (60), Ausbilden einer Fluor-haltigen Dummy-Schicht (88) über der Gatedielektrikumsschicht (82), Durchführen eines thermischen Prozesses, um Fluor aus der Fluor-haltigen Dummy-Schicht (88) in die Gatedielektrikumsschicht (82) hineinzutreiben, Entfernen der Fluor-haltigen Dummy-Schicht (88), und Ausbilden einer Metallgateelektrode (106) über der Gatedielektrikumsschicht (82), wobei die Gatedielektrikumsschicht (82) Fluor umfasst, bevor die Metallgateelektrode (106) ausgebildet wird.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der Gatedielektrikumsschicht (82) ein konformes Ausbilden der Gatedielektrikumsschicht (82) entlang von Seitenwänden von Gatespacern (68) umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das aktive Gebiet (64) eine Finne (46) auf dem Substrat (60) ist, und das Ausbilden der Gatedielektrikumsschicht (82) ein konformes Ausbilden der Gatedielektrikumsschicht (82) entlang von Seitenwänden (68) und über einer oberen Fläche der Finne (46) umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer Abdeckschicht (84) über der Gatedielektrikumsschicht (82), und Ausbilden einer Sperrschicht (86) über der Abdeckschicht (84), wobei die Fluor-haltige Dummy-Schicht (88) über der Sperrschicht (86) ausgebildet wird.
  5. Das Verfahren nach einem der vorhergehenden Ansprüche, wobei die Gatedielektrikumsschicht (82) ein High-k-Material ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Fluor-haltigen Dummy-Schicht (88) ein Verwenden eines Atomlagenabscheidungsprozesses umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der thermische Prozess eine schnelle thermische Ausheilung ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer Austrittsarbeits-Einstellschicht (100, 102) über der Gatedielektrikumsschicht (82), nachdem die Fluor-haltige Dummy-Schicht (88) entfernt wurde, und Ausbilden einer Sperr-/Haftschicht (104) über der Austrittsarbeits-Einstellschicht (100, 102), wobei die Metallgateelektrode (106) über der Sperr-/Haftschicht (104) ausgebildet wird.
  9. Struktur, umfassend: eine Gatestruktur über einer Finne (46) auf einem Substrat (60), wobei die Gatestruktur umfasst: eine Gatedielektrikumsschicht (82) entlang von Seitenwänden und über einer oberen Fläche der Finne (46), wobei die Gatedielektrikumsschicht (82) Fluor umfasst, eine Austrittsarbeits-Einstellschicht (100,102) über der Gatedielektrikumsschicht (82), und eine Metallgateelektrode (106) über der Austrittsarbeits-Einstellschicht (100, 102), wobei eine Konzentration von Fluor in der Gatedielektrikumsschicht (82) größer ist als eine Konzentration von Fluor in mindestens einer von der Austrittsarbeits-Einstellschicht (100, 102) und der Metallgateelektrode (106); wobei die Austrittsarbeits-Einstellschicht (100, 102) unwesentliche Mengen von Fluor aufweist.
  10. Struktur nach Anspruch 9, wobei die Gatedielektrikumsschicht (82) eine Gradientenkonzentration des Fluors aufweist, wobei sich die Gradientenkonzentration in einer Richtung von einem Gebiet fern von der Finne zur Finne (46) hin verringert.
  11. Struktur nach Anspruch 9 oder 10, wobei die Metallgateelektrode (106) unwesentlichen Mengen von Fluor aufweist.
  12. Struktur nach einem der vorhergehenden Ansprüche 9 bis 11, die ferner einen Metallrückstand zwischen der Gatedielektrikumsschicht (82) und der Austrittsarbeits-Einstellschicht (100, 102) umfasst.
  13. Struktur nach Anspruch 9, wobei die Gatestruktur zwischen einem ersten Gatespacer (68) und einem zweiten Gatespacer (68) angeordnet ist, wobei sich der erste Gatespacer (68) und der zweite Gatespacer (68) über der Finne (46) befinden, wobei sich die Gatedielektrikumsschicht (82) ferner entlang jeweiliger Seitenwände des ersten Gatespacers (68) und des zweiten Gatespacers (68) befindet, wobei die Gatestruktur ferner umfasst: eine Abdeckschicht (84) über der Gatedielektrikumsschicht (82), eine Sperrschicht (86) über der Abdeckschicht (84), wobei sich die Austrittsarbeits-Einstellschicht (100, 102) über der Sperrschicht (86) befindet, und eine Sperr-/Haftschicht (104) über der Abdeckschicht (84), wobei sich die Metallgateelektrode (106) über der Sperr-/Haftschicht (104) befindet.
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TW (1) TWI742253B (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109244090B (zh) 2017-07-11 2022-04-19 联华电子股份有限公司 半导体存储装置的制作方法
US10707100B2 (en) 2018-06-07 2020-07-07 Tokyo Electron Limited Processing method and plasma processing apparatus
US10916420B2 (en) * 2018-06-07 2021-02-09 Tokyo Electron Limited Processing method and plasma processing apparatus
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US10535523B1 (en) 2018-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Formation and in-situ etching processes for metal layers
US11069534B2 (en) * 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11257921B2 (en) * 2019-04-18 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR20210011558A (ko) 2019-07-22 2021-02-02 삼성전자주식회사 반도체 소자
US11532550B2 (en) * 2019-07-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a multi-layer conductive feature and method making the same
CN112563127B (zh) * 2019-09-26 2023-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
DE102020100099A1 (de) 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gatestrukturen in halbleitervorrichtungen
US11756832B2 (en) * 2019-09-30 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structures in semiconductor devices
US11462626B2 (en) 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US11387344B2 (en) * 2020-02-27 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having a doped work-function layer
US11430698B2 (en) 2020-05-19 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ formation of metal gate modulators
US11784052B2 (en) * 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
KR20220011092A (ko) * 2020-07-20 2022-01-27 에이에스엠 아이피 홀딩 비.브이. 전이 금속층을 포함하는 구조체를 형성하기 위한 방법 및 시스템
US11437240B2 (en) 2020-08-05 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structure and method of forming
US11527621B2 (en) * 2020-08-05 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate electrode deposition and structure formed thereby
US11437474B2 (en) 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US11610982B2 (en) 2020-09-15 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Void elimination for gap-filling in high-aspect ratio trenches
US11915937B2 (en) * 2021-04-29 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine incorporation method for nanosheet
CN115394850A (zh) * 2021-05-25 2022-11-25 联华电子股份有限公司 半导体装置以及其制作方法
US20230008315A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive Features of Semiconductor Devices and Methods of Forming the Same
US11996453B2 (en) * 2021-08-27 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Introducing fluorine to gate after work function metal deposition
US20230066477A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5464792A (en) 1993-06-07 1995-11-07 Motorola, Inc. Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
US20130113053A1 (en) 2011-11-03 2013-05-09 Kun-Hsien Lin Semiconductor structure and process thereof
US20140183666A1 (en) 2012-12-27 2014-07-03 Intermolecular, Inc. Flourine-Stabilized Interface
US20160225871A1 (en) 2015-01-29 2016-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567638A (en) * 1995-06-14 1996-10-22 National Science Council Method for suppressing boron penetration in PMOS with nitridized polysilicon gate
US6429126B1 (en) * 2000-03-29 2002-08-06 Applied Materials, Inc. Reduced fluorine contamination for tungsten CVD
US6451646B1 (en) * 2000-08-30 2002-09-17 Micron Technology, Inc. High-k dielectric materials and processes for manufacturing them
US20030054628A1 (en) * 2001-09-17 2003-03-20 Chartered Semiconductor Manufacturing Ltd. Method of forming a low resistance multi-layered TiN film with superior barrier property using poison mode cycling
KR100788361B1 (ko) * 2006-12-12 2008-01-02 동부일렉트로닉스 주식회사 모스펫 소자의 형성 방법
US8319295B2 (en) * 2007-01-10 2012-11-27 Imec Use of F-based gate etch to passivate the high-k/metal gate stack for deep submicron transistor technologies
US7667247B2 (en) * 2007-03-30 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for passivating gate dielectric films
KR101225642B1 (ko) * 2007-11-15 2013-01-24 삼성전자주식회사 Ｈ2 원격 플라즈마 처리를 이용한 반도체 소자의 콘택플러그 형성방법
US9054025B2 (en) * 2008-11-03 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for controlling shallow trench isolation step height
JP5465958B2 (ja) 2009-09-01 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN102087979A (zh) * 2009-12-04 2011-06-08 中国科学院微电子研究所 高性能半导体器件及其形成方法
JP2014518944A (ja) 2011-05-13 2014-08-07 グリーンセンター カナダ １１族モノ金属前駆化合物およびその金属堆積における使用
CN102800595B (zh) * 2011-05-26 2015-03-11 中芯国际集成电路制造(上海)有限公司 Nmos晶体管形成方法及对应cmos结构形成方法
US8552505B1 (en) * 2012-04-12 2013-10-08 GlobalFoundries, Inc. Integrated circuits having improved metal gate structures and methods for fabricating same
CN103681276B (zh) * 2012-09-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 金属栅极、mos晶体管及cmos结构分别的形成方法
KR102018101B1 (ko) * 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
TWI612666B (zh) 2013-06-24 2018-01-21 聯華電子股份有限公司 一種製作鰭狀場效電晶體的方法
US20150132938A1 (en) * 2013-11-13 2015-05-14 Intermolecular, Inc. Methods and Systems for Forming Reliable Gate Stack on Semiconductors
KR102162733B1 (ko) * 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
TW201631667A (zh) * 2015-02-17 2016-09-01 聯華電子股份有限公司 半導體元件及其製作方法
TWI650833B (zh) * 2015-04-01 2019-02-11 聯華電子股份有限公司 具有金屬閘極之半導體元件及其製作方法
KR102427596B1 (ko) 2015-09-03 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9502307B1 (en) * 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US9960053B2 (en) * 2015-12-15 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
US10079302B2 (en) 2015-12-28 2018-09-18 International Business Machines Corporation Silicon germanium fin immune to epitaxy defect
US9508556B1 (en) 2016-01-29 2016-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating fin field effect transistor and semiconductor device
US10134873B2 (en) * 2016-11-18 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device gate structure and method of fabricating thereof
US10163657B1 (en) * 2017-08-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5464792A (en) 1993-06-07 1995-11-07 Motorola, Inc. Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
US20130113053A1 (en) 2011-11-03 2013-05-09 Kun-Hsien Lin Semiconductor structure and process thereof
US20140183666A1 (en) 2012-12-27 2014-07-03 Intermolecular, Inc. Flourine-Stabilized Interface
US20160225871A1 (en) 2015-01-29 2016-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function

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Publication number Publication date
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