DE102019118375A1 - FinFET-Vorrichtung und Verfahren zum Bilden derselbigen - Google Patents

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Kun-Yu LEE
Shahaji B. More
Cheng-Han Lee
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Abstract

Ein Verfahren zum Bilden einer Halbleitervorrichtung umfasst das Strukturieren eines Substrats zum Bilden eines Streifens, wobei der Streifen ein erstes Halbleitermaterial aufweist, das Bilden einer Isolationsregion entlang einer Seitenwand des Streifens, wobei sich ein oberer Abschnitt des Streifens oberhalb von der Isolationsregion erstreckt, das Bilden einer Dummy-Struktur entlang von Seitenwänden und einer oberen Fläche des oberen Abschnitts des Streifens, das Durchführen eines ersten Ätzprozesses auf einem freigelegten Abschnitt des oberen Abschnitts des Streifens zum Bilden einer ersten Aussparung, wobei der freigelegte Abschnitt des Streifens von der Dummy-Struktur freigelegt wird, nach dem Durchführen des ersten Ätzprozesses, das Umformen der ersten Aussparung, so dass sie eine V-förmige untere Fläche aufweist, unter Verwendung eines zweiten Ätzprozesses, wobei der zweite Ätzprozess selektiv bezüglich erster kristalliner Ebenen mit einer ersten Ausrichtung in Bezug auf zweite kristalline Ebenen mit einer zweiten Ausrichtung ist, und epitaxiales Züchten einer Source-/Drain-Region in der umgeformten ersten Aussparung.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität bezüglich der vorläufigen US-Patentanmeldung Nr. 62/738.851 , die am 28. September 2018 eingereicht wurde, mit dem Titel „FinFET Device and Method of Forming Same“, wobei diese Anmeldung hierin durch Bezugnahme aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden bei einer Vielfalt an elektronischen Anwendungen, wie zum Beispiel Personal Computer, Mobiltelefone, Digitalkameras und sonstige elektronische Geräte, verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden von Isolier- oder Dielektrikumschichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithographie zum Bilden von Schaltungskomponenten und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerungen der Mindestmerkmalsgröße, welche ermöglichen, dass mehr Komponenten in einen gegebenen Bereich integriert werden. Mit der Verringerung der Mindestmerkmalsgrößen entstehen jedoch zusätzliche Probleme, die angegangen werden sollten.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den beigefügten Figuren gelesen wird. Es sei darauf hingewiesen, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der klaren Erörterung wegen willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine perspektivische Ansicht einer Fin-Feldeffekttransistor(„FinFET“)-vorrichtung gemäß einigen Ausführungsformen.
    • 2A ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 3A ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 4A ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 5A ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 6A-6B sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 7A-7C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 8A-8C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 9A-9C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 10A-10C sind Querschnittsansichten eines Aussparungsätzens bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 11A-11C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 12 ist eine Querschnittsansicht des Bildens einer ersten Aussparung bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 13 ist eine Querschnittsansicht des Bildens einer umgeformten Aussparung bei der Herstellung einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 14 ist eine Querschnittsansicht des Bildens einer alternativen Ausführungsform des Bildens einer umgeformten Aussparung bei der Herstellung einer FinFET-Vorrichtung.
    • 15A-15C sind Querschnittsansichten von alternativen Ausführungsformen des Bildens einer umgeformten Aussparung bei der Herstellung eines FinFET.
    • 16A-16C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 17A-17C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 18A-18C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 19A-19C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 20A-20C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 21A-21C sind Querschnittsansichten von Zwischenstufen bei der Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen.
    • 22 ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer FinFET-Vorrichtung, die zusammengefügte epitaxiale Regionen aufweist, gemäß einigen Ausführungsformen.
    • 23 ist ein Flussdiagramm, das ein Verfahren zum Bilden einer FinFET-Vorrichtung unter Verwendung einer umgeformten Aussparung gemäß einigen Ausführungsformen veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Die Ausführungsformen werden unter Bezugnahme auf einen spezifischen Kontext, nämlich eine FinFET-Vorrichtung und ein Verfahren zum Bilden derselbigen, beschrieben. Verschiedene Ausführungsformen, die hierin erörtert werden, ermöglichen das Kontrollieren der Form der epitaxialen Source-/Drain-Region einer FinFET-Vorrichtung, so dass die Unterseite der epitaxialen Source-/Drain-Region eine zugespitzte Form aufweist, die durch kristalline Ebenen definiert ist. Durch Kontrollieren der Form der epitaxialen Source-/Drain-Region eines FinFET auf diese Art kann die Leistung des FinFET verbessert werden. Verschiedene hierin vorgestellte Ausführungsformen werden im Kontext von FinFETs erörtert, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen ziehen Aspekte in Betracht, die bei planaren Vorrichtungen, wie etwa planaren FETs, verwendet werden. Einige Ausführungsformen können auch bei anderen Halbleitervorrichtungen als den FETs verwendet werden.
  • 1 veranschaulicht ein Beispiel eines Fin-Feldeffekttransistors (FinFET) 30 in einer dreidimensionalen Ansicht. Der FinFET 30 umfasst eine Finne 36 auf einem Substrat 32. Die Isolationsregionen 34 sind auf dem Substrat 32 um die Finne 36 herum angeordnet, wobei die Finne 36 oberhalb von benachbarten Isolationsregionen 34 vorsteht. Ein Gate-Dielektrikum 38 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 36, und eine Gate-Elektrode 40 befindet sich über dem Gate-Dielektrikum 38. Source-/Drain-Regionen 42 und 44 sind auf gegenüberliegenden Seiten der Finne 36 bezüglich des Gate-Dielektrikums 38 und der Gate-Elektrode 40 angeordnet. 1 veranschaulicht ferner Referenzquerschnitte, die in darauffolgenden Figuren verwendet werden. Der Querschnitt A-A befindet sich über einem Kanal, dem Gate-Dielektrikum 38 und der Gate-Elektrode 40 des FinFET 30. Der Querschnitt C-C befindet sich in einer Ebene, die parallel zu dem Querschnitt A-A ist, und befindet sich über der Finne 36 außerhalb des Kanals. Der Querschnitt B-B ist senkrecht zu dem Querschnitt A-A und befindet sich entlang einer Längsachse der Finne 36 und in einer Richtung von zum Beispiel einem Stromfluss zwischen den Source-/Drain-Regionen 42 und 44. Die darauffolgenden Figuren beziehen sich der Klarheit wegen auf diese Referenzquerschnitte.
  • 2A bis 22 sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. In 2A bis 11A-C und 16A-C bis 21A-C sind Figuren, die mit einer „A“-Bezeichnung enden, entlang des Referenzquerschnitts A-A veranschaulicht, der in 1 veranschaulicht ist, mit Ausnahme von mehreren FinFETs und mehreren Finnen pro FinFET. Figuren, die mit einer „B“-Bezeichnung enden, sind entlang des Referenzquerschnitts B-B veranschaulicht, der in 1 veranschaulicht ist. Figuren, die mit einer „C“-Bezeichnung enden, sind entlang des Querschnitts C-C veranschaulicht, der in 1 veranschaulicht ist. Die 12-15C und 22 sind alle entlang des Referenzquerschnitts B-B veranschaulicht, der in 1 veranschaulicht ist.
  • 2A veranschaulicht ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI, Semiconductor-On-Insulator)-Substrat oder dergleichen, sein, welches dotiert (z. B. mit einem p-Typ- oder einem n-Typ-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein, und kann eine bestimmte kristalline Ausrichtung, wie etwa (100), (111) oder (110), aufweisen. Allgemein umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Der Isolator kann zum Beispiel eine vergrabene Oxid(BOX, Buried Oxide)-schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, das typischerweise ein Siliziumsubstrat oder ein Glassubstrat ist. Es können auch andere Substrate, wie etwa ein mehrschichtiges Substrat oder Gradientsubstrat, verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Das Substrat 50 kann ferner integrierte Schaltungsvorrichtungen (nicht gezeigt) aufweisen. Wie ein Fachmann erkennen wird, kann eine große Vielfalt an integrierten Schaltungsvorrichtungen, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände, dergleichen oder Kombinationen davon, in und/oder auf dem Substrat 50 gebildet werden, um die strukturellen und funktionellen Anforderungen hinsichtlich der Gestaltung für die resultierenden FinFETs zu erzeugen. Die integrierten Schaltungsvorrichtungen können unter Verwendung beliebiger geeigneter Verfahren gebildet werden.
  • In einigen Ausführungsformen kann das Substrat 50 eine erste Region 100A und eine zweite Region 100B aufweisen. Die Region 100A kann zum Bilden von n-Typ-Vorrichtungen, wie etwa NMOS-Transistoren, wie etwa n-Typ-FinFETs, dienen. Die zweite Region 100B kann zum Bilden von p-Typ-Vorrichtungen, wie etwa PMOS-Transistoren, wie etwa p-Typ-FinFETs, dienen. Dementsprechend kann die erste Region 100A auch als eine NMOS-Region 100A bezeichnet werden und kann die zweite Region 100B auch als eine PMOS-Region 100B bezeichnet werden. In einigen Ausführungsformen kann die erste Region 100A physisch von der zweiten Region 100B getrennt sein. Die erste Region 100A kann durch eine beliebige Anzahl an Merkmalen von der zweiten Region 100B getrennt sein.
  • 2A veranschaulicht ferner die Bildung einer Maske 53 über dem Substrat 50. In einigen Ausführungsforen kann die Maske 53 in einem darauffolgenden Ätzschritt zum Strukturieren des Substrats 50 verwendet werden (siehe 3A). Wie in 2A gezeigt ist, kann die Maske 53 eine erste Maskenschicht 53A und eine zweite Maskenschicht 53B aufweisen. Die erste Maskenschicht 53A kann eine Hartmaskenschicht sein, kann Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), eine Kombination davon, oder dergleichen umfassen und kann unter Verwendung eines beliebigen geeigneten Prozesses, wie etwa Atomschichtabscheidung (ALD, Atomic Layer Deposition), physische Dampfabscheidung (PVD, Physical Vapor Deposition), chemische Dampfabscheidung (CVD, Chemical Vapor Deposition), einer Kombination davon oder dergleichen, gebildet werden. Die erste Maskenschicht 53A kann auch mehrere Schichten aufweisen, und die mehreren Schichten können verschiedene Materialien sein. Zum Beispiel kann die erste Maskenschicht 53A eine Schicht aus Siliziumnitrid über einer Schicht aus Siliziumoxid aufweisen, wenngleich auch andere Materialien und Kombinationen von Materialien verwendet werden können. Die zweite Maskenschicht 53B kann Photoresist umfassen, und kann in einigen Ausführungsformen verwendet werden, um die erste Maskenschicht 53A zur Verwendung in dem darauffolgenden Ätzschritt, der zuvor erörtert wurde, zu strukturieren. Die zweite Maskenschicht 53B kann durch Verwenden einer Spin-on-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken strukturiert werden. In einigen Ausführungsformen kann die Maske 53 drei oder mehr Maskenschichten aufweisen.
  • 3A veranschaulicht die Bildung von Halbleiterstreifen 52 in dem Substrat 50. Zunächst können die Maskenschichten 53A und 53B strukturiert werden, wobei Öffnungen in den Maskenschichten 53A und 53B Bereiche 55 des Substrats 50 freilegen, wo Flachgrabenisolations(STI, Shallow Trench Isolation)-regionen 54 gebildet werden. Als Nächstes kann ein Ätzprozess durchgeführt werden, wobei der Ätzprozess die Gräben 55 in dem Substrat 50 durch die Öffnungen in der Maske 53 erzeugt. Die verbleibenden Abschnitte des Substrats 50, die unter einer strukturierten Maske 53 liegen, bilden mehrere Halbleiterstreifen 52. Das Ätzen kann ein beliebiger akzeptabler Ätzprozess, wie etwa ein reaktives Ionenätzen (RIE, Reactive Ion Etch), ein neutrales Strahlätzen (NBE, Neutral Beam Etch), dergleichen oder eine Kombination davon sein. Der Ätzprozess kann anisotrop sein. In einigen Ausführungsformen können die Halbleiterstreifen 52 eine Höhe H1 von zwischen ungefähr 200 nm und ungefähr 400 nm aufweisen und eine Breite W1 von zwischen ungefähr 10 nm und ungefähr 40 nm aufweisen.
  • Die Halbleiterstreifen 52 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Halbleiterstreifen 52 unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, was das Erzeugen von Mustern ermöglicht, die zum Beispiel Abstände aufweisen, die kleiner als das, was ansonsten unter Verwendung eines einzelnen direkten Photolithographieprozesses erhalten werden kann, sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über dem Substrat 50 gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Es können Abstandshalter entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet werden. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Dorne können dann als eine Maske verwendet werden, um die Halbleiterstreifen 52 zu strukturieren.
  • 4A veranschaulicht die Bildung eines Isolationsmaterials in den Gräben 55 (siehe 3A) zwischen benachbarten Halbleiterstreifen 52 zum Bilden von Isolationsregionen 54. Das Isolationsmaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, wie etwa ein Siliziumnitrid, dergleichen oder eine Kombination davon sein und kann durch eine chemische Dampfabscheidung mit hoher Plasmadichte (HDP-CVD, High-Density Plasma Chemical Vapor Deposition), eine fließfähige CVD (FCVD, Flowable CVD) (z. B. eine CVDbasierte Materialabscheidung in einem Remoteplasmasystem und eine Nachhärtung, um es in ein anderes Material, wie etwa ein Oxid, umzuwandeln), dergleichen oder eine Kombination davon sein. Es können auch andere Isolationsmaterialien verwendet werden, die durch beliebige akzeptable Prozesse gebildet werden.
  • Ferner können in einigen Ausführungsformen die Isolationsregionen 54 einen konformalen Liner (nicht veranschaulicht) aufweisen, der auf Seitenwänden und einer unteren Fläche der Gräben 55 (siehe 3A) vor dem Füllen der Gräben 55 mit einem Isolationsmaterial der Isolationsregionen 54 gebildet wird. In einigen Ausführungsformen kann der Liner ein Halbleiter(z. B. Silizium)-nitrid, ein Halbleiter(z. B. Silizium)-oxid, ein thermisches Halbleiter(z. B. Silizium)-oxid, ein Halbleiter(z. B. Silizium)-oxynitrid, ein Polymerdielektrikum, Kombinationen davon oder dergleichen umfassen. Das Bilden des Liners kann ein beliebiges geeignetes Verfahren, wie etwa ALD, CVD, HDP-CVD, PVD, eine Kombination davon oder dergleichen, umfassen. In solchen Ausführungsformen kann der Liner die Diffusion des Halbleitermaterials von den Halbleiterstreifen 52 (z. B. Si und/oder Ge) in die umgebenden Isolationsregionen 54 während dem darauffolgenden Tempern der Isolationsregionen 54 verhindern (oder zumindest verringern). Zum Beispiel kann ein Temperprozess auf dem Isolationsmaterial der Isolationsregionen 54 durchgeführt werden, nachdem das Isolationsmaterial der Isolationsregionen 54 abgeschieden wird.
  • Unter weiterer Bezugnahme auf 4A kann ein Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polieren (CMP), beliebiges überschüssiges Isolationsmaterial der Isolationsregionen 54 entfernen, so dass die oberen Flächen der Isolationsregionen 54 und die oberen Flächen der Halbleiterstreifen 52 koplanar sind. In einigen Ausführungsformen kann das CMP auch die Maske 53 entfernen. In anderen Ausführungsformen kann die Maske 53 unter Verwendung eines Nassätzprozesses entfernt werden, der getrennt von dem CMP ist.
  • 5A veranschaulicht das Aussparen der Isolationsregionen 54 zum Bilden von Finnen 56. Die Isolationsregionen 54 werden derart ausgespart, dass die Finnen 56 in der ersten Region 100A und in der zweiten Region 100B zwischen benachbarten Isolationsregionen 54 vorstehen. In einigen Ausführungsformen können die Halbleiterstreifen 52 derart betrachtet werden, dass sie Teil der Finnen 56 sind. Ferner können die oberen Flächen der Isolationsregionen 54 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Kümpeln) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsregionen 54 können flach, konvex und/oder konkav durch einen geeigneten Prozess gebildet werden. Die Isolationsregionen 54 können unter Verwendung eines akzeptablen Ätzprozesses, wie etwa eines, der bezüglich des Materials der Isolationsregionen 54 selektiv ist, ausgespart werden.
  • Ein Fachmann wird leicht verstehen, dass der unter Bezugnahme auf die 2A bis 5A beschriebene Prozess nur ein Beispiel dafür ist, wie die Finnen 56 gebildet werden können. In anderen Ausführungsformen kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden, können Gräben durch die Dielektrikumschicht geätzt werden, können homoepitaxiale Strukturen epitaxial in den Gräben gezüchtet werden und kann die Dielektrikumschicht derart ausgespart werden, dass die homoepitaxialen Strukturen von der Dielektrikumschicht vorstehen, um Finnen zu bilden. In noch anderen Ausführungsformen können heteroepitaxiale Strukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiterstreifen 52 in 4A ausgespart werden und kann ein Material, das sich von den Halbleiterstreifen 52 unterscheidet, epitaxial an deren Stelle gezüchtet werden. In noch weiteren Ausführungsformen kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden, können Gräben durch die Dielektrikumschicht geätzt werden, können heteroepitaxiale Strukturen epitaxial in den Gräben unter Verwendung eines Materials, das sich von dem Substrat 50 unterscheidet, gezüchtet werden und kann die Dielektrikumschicht derart ausgespart werden, dass die heteroepitaxialen Strukturen von der Dielektrikumschicht vorstehen, um die Finnen 56 zu bilden. In einigen Ausführungsformen, wo homoepitaxiale oder heteroepitaxiale Strukturen epitaxial gezüchtet werden, können die gezüchteten Materialien vor Ort während dem Züchten dotiert werden. In anderen Ausführungsformen können homoepitaxiale oder heteroepitaxiale Strukturen unter Verwendung von zum Beispiel Ionenimplantation dotiert werden, nachdem die homoepitaxialen oder heteroepitaxialen Strukturen epitaxial gezüchtet werden. Ferner kann es vorteilhaft sein, ein Material in der NMOS-Region 100A epitaxial zu züchten, das sich von dem Material in der PMOS-Region 100B unterscheidet. In verschiedenen Ausführungsformen können die Finnen 56 Siliziumgermanium (SixGe1-x, wobei x zwischen ungefähr 0 und 1 liegen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbundhalbleiter, einen II-VI-Verbundhalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden des III-V-Verbundhalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, ohne jedoch darauf beschränkt zu sein.
  • In 6A-B ist eine Dummy-Dielektrikumschicht 58 auf den Finnen 56 gebildet. Die Dummy-Dielektrikumschicht 58 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß akzeptabler Techniken abgeschieden (zum Beispiel unter Verwendung von CVD, PVD, einer Kombination davon oder dergleichen) oder thermisch gezüchtet (zum Beispiel unter Verwendung von thermischer Oxidation oder dergleichen) werden. Eine Dummy-Gate-Schicht 60 ist über der Dummy-Dielektrikumschicht 58 gebildet und eine Maske 62 ist über der Dummy-Gate-Schicht 60 gebildet. In einigen Ausführungsformen kann die Dummy-Gate-Schicht 60 über der Dummy-Dielektrikumschicht 58 abgeschieden werden und dann planarisiert werden, zum Beispiel unter Verwendung eines CMP-Prozesses. Die Maske 62 kann über der Dummy-Gate-Schicht 60 abgeschieden werden. Die Dummy-Gate-Schicht 60 kann zum Beispiel aus Polysilizium hergestellt sein, wenngleich auch andere Materialien verwendet werden können, die eine hohe Ätzselektivität bezüglich des Materials der Isolationsregionen 54 aufweisen. Die Maske 62 kann eine oder mehrere Schichten aus zum Beispiel Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon aufweisen.
  • Unter weiterer Bezugnahme auf 6A-B sind in der veranschaulichten Ausführungsform eine einzelne Dummy-Dielektrikumschicht 58, eine einzelne Dummy-Gate-Schicht 60 und eine einzelne Maske 62 über der ersten Region 100A und der zweiten Region 100B gebildet. In anderen Ausführungsformen können separate Dummy-Dielektrikumschichten, separate Dummy-Gate-Schichten und separate Masken in der ersten Region 100A und der zweiten Region 100B gebildet werden. In einigen Ausführungsformen kann die Dummy-Dielektrikumschicht 58 eine Dicke von zwischen ungefähr 0,8 nm und ungefähr 2,0 nm aufweisen und kann die Dummy-Gate-Schicht 60 eine Dicke von zwischen ungefähr 50 nm und ungefähr 100 nm aufweisen.
  • In 7A-C kann die Maske 62 (siehe 6A und 6B) unter Verwendung akzeptabler Photolithographie- und Ätztechniken zum Bilden einer Maske 72 in der ersten Region 100A und in der zweiten Region 100B strukturiert werden. Die Maske 72 kann eine Hartmaske sein, und das Muster der Maske 72 kann zwischen der ersten Region 100A und der zweiten Region 100B unterschiedlich sein. Das Muster der Maske 72 kann auf die Dummy-Gate-Schicht 60 durch eine akzeptable Ätztechnik in der ersten Region 100A und in der zweiten Region 100B übertragen werden. Der Einfachheit wegen können die Dummy-Gate-Schicht 60 und die Maske 72 gemeinsam als Dummy-Struktur 70 bezeichnet werden. In einigen Ausführungsformen werden die Dummy-Gate-Schicht 60 und die Maske 72 in separaten Prozessen in der ersten Region 100A und der zweiten Region 100B gebildet und können aus verschiedenen Materialien in der ersten Region 100A und der zweiten Region 100B gebildet sein. Wahlweise kann das Muster der Maske 72 ähnlich auf die Dummy-Dielektrikumschicht 58 übertragen werden. Das Muster der Dummy-Struktur 70 bedeckt jeweilige Kanalregionen der Finnen 56, während Source-/Drain-Regionen der Finnen 56 freigelegt werden. Die Dummy-Struktur 70 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Finnen 56 ist. Eine Größe der Dummy-Struktur 70 oder ein Abstand zwischen Dummy-Strukturen 70 kann von einer Region eines Dies abhängen, in welcher die Dummy-Gates gebildet sind. In einigen Ausführungsformen können die Dummy-Strukturen 70 eine größere Größe oder einen größeren Abstand aufweisen, wenn sie in einer Eingangs-/Ausgangsregion eines Dies liegen (wo z. B. eine Eingangs-/Ausgangsschaltungsanordnung angeordnet ist), als wenn sie in einer Logikregion eines Dies liegen (wo z. B. eine Logikschaltungsanordnung angeordnet ist). In einigen Ausführungsformen kann die Dummy-Struktur 70 eine Breite von zwischen ungefähr 15 nm und ungefähr 40 nm aufweisen.
  • Unter weiterer Bezugnahme auf 7A-C können geeignete Wannen (nicht gezeigt) in den Finnen 56, den Halbleiterstreifen 52 und/oder dem Substrat 50 gebildet werden. Zum Beispiel kann eine P-Wanne in der ersten Region 100A gebildet werden und kann eine N-Wanne in der zweiten Region 100B gebildet werden. Die verschiedenen Implantierungsschritte für die verschiedenen Regionen 100A und 100B können unter Verwendung eines Photoresists oder anderer Masken (nicht gezeigt) erzielt werden. Zum Beispiel wird ein Photoresist über den Finnen 56 und den Isolationsregionen 54 in der ersten Region 100A und der zweiten Region 100B gebildet. Das Photoresist wird strukturiert, um die zweite Region 100B des Substrats 50, wie etwa eine PMOS-Region, freizulegen, während die erste Region 100A, wie etwa eine NMOS-Region, geschützt wird. Das Photoresist kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken strukturiert werden. Nachdem das Photoresist strukturiert ist, werden n-Typ-Verunreinigungen in der zweiten Region 100B implantiert und kann das Photoresist als eine Maske wirken, um im Wesentlichen zu verhindern, dass n-Typ-Verunreinigungen in der ersten Region 100A implantiert werden. Die n-Typ-Verunreinigungen können Phosphor, Arsen oder dergleichen sein und können in der zweiten Region 100B mit einer Konzentration von 1018 cm-3 oder weniger, wie etwa in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1018 cm-3, implantiert werden. Nach dem Implantationsprozess wird das Photoresist unter Verwendung von zum Beispiel eines akzeptablen Veraschungsprozesses gefolgt von einem Nassreinigungsprozess entfernt.
  • Auf die Implantierung der zweiten Region 100B folgend wird ein zweites Photoresist (nicht gezeigt) über den Finnen 56 und den Isolationsregionen 54 in der ersten Region 100A und der zweiten Region 100B gebildet. Das zweite Photoresist wird strukturiert, um die erste Region 100A des Substrats 50 freizulegen, während die zweite Region 100B geschützt wird. Das zweite Photoresist kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken strukturiert werden. Nachdem das zweite Photoresist strukturiert ist, werden p-Typ-Verunreinigungen in der ersten Region 100A implantiert und kann das zweite Photoresist als eine Maske wirken, um im Wesentlichen zu verhindern, dass p-Typ-Verunreinigungen in der zweiten Region 100B implantiert werden. Die p-Typ-Verunreinigungen können Bor, BF2 oder dergleichen sein und können in der ersten Region 100A mit einer Konzentration von 1018 cm-3 oder weniger, wie etwa in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1018 cm-3, implantiert sein. Nach dem Implantationsprozess wird das zweite Photoresist unter Verwendung von zum Beispiel eines akzeptablen Veraschungsprozesses gefolgt von einem Nassreinigungsprozess entfernt.
  • Nach dem Implantieren geeigneter Verunreinigungen in der ersten Region 100A und der zweiten Region 100B kann ein Tempern durchgeführt werden, um die p-Typ- und n-Typ-Verunreinigungen zu aktivieren, die implantiert wurden. Der Implantationsprozess kann eine P-Wanne in der ersten Region 100A und eine N-Wanne in der zweiten Region 100B bilden. In einigen Ausführungsformen, wo die Finnen epitaxial gezüchtet werden, können die gezüchteten Materialien der Finnen 56 vor Ort während dem Züchtungsprozess dotiert werden.
  • In 8A-C ist eine erste Abstandshalterschicht 80A auf freigelegten Flächen der Dummy-Struktur 70 (siehe 8A und 8B) und/oder der Dummy-Dielektrikumschicht 58 über den Finnen 56 (siehe 8C) gebildet. Es können beliebige Verfahren zum Bilden der ersten Abstandshalterschicht 80A verwendet werden. In einigen Ausführungsformen kann ein Abscheiden (wie etwa CVD, ALD oder dergleichen) verwendet werden, um die erste Abstandshalterschicht 80A zu bilden. In einigen Ausführungsformen kann die erste Abstandshalterschicht 80A eine oder mehrere Schichten von zum Beispiel Siliziumnitrid (SiN), Siliziumoxynitrid, Siliziumcarbonitrid, Siliziumoxycarbonitrid (SiOCN), einer Kombination davon oder dergleichen umfassen.
  • Unter weiterer Bezugnahme auf 8A-C können jeweils leicht dotierte Source-/Drain(LDD)-Regionen 75 und 79 in dem Substrat 50 in der ersten Region 100A und der zweiten Region 100B gebildet werden. Ähnlich wie bei dem zuvor unter Bezugnahme auf 7A-C erörterten Implantationsprozess kann eine Maske (nicht gezeigt), wie etwa ein Photoresist, über der ersten Region 100A, z. B. der NMOS-Region, gebildet werden, während die zweite Region 100B, z. B. die PMOS-Region, freigelegt wird, und können p-Typ-Verunreinigungen in den freigelegten Finnen 56 in der zweiten Region 100B implantiert werden, um LDD-Regionen 79 zu erzeugen. Während der Implantation der LDD-Regionen 79 kann die Dummy-Struktur 70 als eine Maske wirken, um zu verhindern, dass Dotiermittel in einer Kanalregion der freigelegten Finnen 56 implantiert werden (oder dies zumindest zu verringern). Somit können die LDD-Regionen 79 im Wesentlichen in Source-/Drain-Regionen der freigelegten Finnen 56 gebildet werden. Die Maske kann dann entfernt werden. Darauffolgend kann eine zweite Maske (nicht gezeigt), wie etwa ein Photoresist, über der zweiten Region 100B gebildet werden, während die erste Region 100A freigelegt wird, und können n-Typ-Verunreinigungen in den freigelegten Finnen 56 in der ersten Region 100A implantiert werden, um LDD-Regionen 75 zu erzeugen. Während der Implantation der LDD-Regionen 75 kann die Dummy-Struktur 70 als eine Maske wirken, um zu verhindern, dass Dotiermittel in einer Kanalregion der freigelegten Finnen 56 implantiert werden (oder dies zumindest zu verringern). Somit können die LDD-Regionen 75 im Wesentlichen in Source-/Drain-Regionen der freigelegten Finnen 56 gebildet werden. Die zweite Maske kann dann entfernt werden. Die n-Typ-Verunreinigungen können beliebige der zuvor erörterten n-Typ-Verunreinigungen sein, und die p-Typ-Verunreinigungen können beliebige der zuvor erörterten p-Typ-Verunreinigungen sein. Die LDD-Regionen 75 und 79 können jeweils eine Konzentration von Verunreinigungen von ungefähr 1015 cm-3 bis ungefähr 1016 cm-3 aufweisen. Es kann ein Temperprozess durchgeführt werden, um die implantierten Verunreinigungen zu aktivieren.
  • Unter Bezugnahme auf 9A-9C wird ein Ätzprozess auf Abschnitten der ersten Abstandshalterschicht 80A durchgeführt. Der Ätzprozess kann ein Trockenätzprozess sein und kann anisotrop sein. Nach dem Durchführen des Ätzprozesses können seitliche Abschnitte der ersten Abstandshalterschicht 80A über den LDD-Regionen 75/79 und über den Isolationsregionen 54 entfernt werden, um die oberen Flächen der Finnen 56 und der Masken 72 für die Dummy-Struktur 70 freizulegen. Abschnitte der ersten Abstandshalterschicht 80A entlang von Seitenwänden der Dummy-Struktur 70 und der Finnen 56 können zurück bleiben und versetzte Abstandshalter 120 bilden. In anderen Ausführungsformen kann die erste Abstandshalterschicht 80A auch von den Seitenwänden der Finnen 56 entfernt werden. In einigen Ausführungsformen werden die versetzten Abstandshalter 120 in der ersten Region 100A zur gleichen Zeit wie die versetzten Abstandshalter 120 in der zweiten Region 100B gebildet, und in anderen Ausführungsformen werden die versetzten Abstandshalter 120 in der ersten Region 100A und der zweiten Region 100B in separaten Prozessen gebildet. In einigen Ausführungsformen können seitliche Abschnitte der Dummy-Dielektrikumschicht 58 über den LDD-Regionen 75/79 und über den Isolationsregionen 54 auch entfernt werden.
  • In 10A-C sind eine zweite Abstandshalterschicht 80B und eine dritte Abstandshalterschicht 80C über der ersten Region 100A und der zweiten Region 100B gebildet. Es können beliebige geeignete Verfahren zum Bilden der ersten Abstandshalterschicht 80A verwendet werden. In einigen Ausführungsformen kann ein Abscheiden (wie etwa CVD, ALD oder dergleichen) verwendet werden, um die zweite Abstandshalterschicht 80B oder die dritte Abstandshalterschicht 80C zu bilden. In einigen Ausführungsformen kann die zweite Abstandshalterschicht 80B oder die dritte Abstandshalterschicht 80C eine oder mehrere Schichten zum Beispiel eines Oxidmaterials, Siliziumnitrids, Siliziumoxynitrids, Siliziumcarbonitrids, Siliziumoxycarbonitrids, einer Kombination davon oder dergleichen, umfassen. In einigen Ausführungsformen kann eine der zweiten Abstandshalterschicht 80B oder der dritten Abstandshalterschicht 80C weggelassen werden.
  • Unter Bezugnahme auf 11A-C wird ein Strukturierungsprozess durchgeführt, um Abschnitte der zweiten Abstandshalterschicht 80B und der dritten Abstandshalterschicht 80C in der ersten Region 100A zu entfernen. Es kann ein beliebiger akzeptabler Strukturierungsprozess verwendet werden. In einigen Ausführungsformen ist die Maske 118 über der ersten Region 100A und der zweiten Region 100B gebildet. Die Maske 118 kann eine einzelne Schicht sein oder kann mehrere Schichten aufweisen, wie etwa eine Dreifachschichtmaskenstruktur oder eine andere Art von Maskenstruktur. In einigen Fällen kann die Maske 118 ein Photoresist umfassen, wenngleich die Maske 118 andere Materialien umfassen kann. Die Maske 118 wird strukturiert, um die erste Region 100A freizulegen. Die Maske 118 kann unter Verwendung geeigneter Photolithographietechniken strukturiert werden.
  • Unter weiterer Bezugnahme auf 11A-C wird ein Ätzprozess auf Abschnitten der zweiten Abstandshalterschicht 80B und der dritten Abstandshalterschicht 80C unter Verwendung der Maske 118 als eine Maske durchgeführt. Der Ätzprozess kann ein Trockenätzprozess sein und kann anisotrop sein. Nach dem Durchführen des Ätzprozesses können seitliche Abschnitte der zweiten Abstandshalterschicht 80B und der dritten Abstandshalterschicht 80C über den LDD-Regionen 75/79 und über den Isolationsregionen 54 entfernt werden, um die oberen Flächen der Finnen 56 und der Masken 72 freizulegen. Abschnitte der zweiten Abstandshalterschicht 80B und der dritten Abstandshalterschicht 80C entlang von Seitenwänden der Dummy-Struktur 70 und der Finnen 56 können zurück bleiben und Gate-Abstandshalter 122 und Finnenabstandshalter 130 bilden. In einigen Ausführungsformen werden die Gate-Abstandshalter 122 und die Finnenabstandshalter 130 in der ersten Region 100A zur gleichen Zeit wie die Gate-Abstandshalter 122 und die Finnenabstandshalter 130 in der zweiten Region 100B gebildet, und in anderen Ausführungsformen werden die Gate-Abstandshalter 120 und die Finnenabstandshalter 130 in der zweiten Region 100B gebildet, bevor die Gate-Abstandshalter 122 und die Finnenabstandshalter 130 in der ersten Region 100A gebildet werden. In einigen Ausführungsformen kann die zweite Abstandshalterschicht 80B wie zuvor beschrieben vor dem Bilden der dritten Abstandshalterschicht 80C geätzt werden, und kann dann die dritte Abstandshalterschicht 80C geätzt werden, um die Gate-Abstandshalter 122 und Finnenabstandshalter 130 zu bilden.
  • 12 bis 16C veranschaulichen die Bildung der epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A zwischen benachbarten Finnen 56. Die 12-15C sind alle entlang des Referenzquerschnitts B-B veranschaulicht, der in 1 veranschaulicht ist. Während dem Bilden der epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A kann die zweite Region 100B maskiert werden (z. B. durch die Maske 118). In einigen Ausführungsformen können die epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A vor dem Bilden der epitaxialen Source-/Drain-Regionen 84 in der zweiten Region 100B gebildet werden. In anderen Ausführungsformen können die epitaxialen Source-/Drain-Regionen 84 in der zweiten Region 100B vor dem Bilden der epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A gebildet werden.
  • Unter Bezugnahme zunächst auf 12 wird ein erster Strukturierungsprozess bei den Finnen 56 zum Bilden von Aussparungen 124 in Source-/Drain-Regionen der Finnen 56 durchgeführt. Der erste Strukturierungsprozess kann derart durchgeführt werden, dass die Aussparungen 124 zwischen benachbarten Dummy-Strukturen 70 (in inneren Regionen der Finnen 56) oder zwischen einer Isolationsregion 54 und einer benachbarten Dummy-Struktur 70 (in Endregionen der Finnen 56) gebildet werden. In einigen Ausführungsformen kann der erste Strukturierungsprozess einen geeigneten anisotropen Trockenätzprozess umfassen, während die Dummy-Struktur 70, die Gate-Abstandshalter 122, die Finnenabstandshalter 130 und/oder die Isolationsregionen 54 als eine kombinierte Maske verwendet werden. Der geeignete anisotrope Trockenätzprozess kann ein reaktives Ionenätzen (RIE), ein neutrales Strahlätzen (NBE), dergleichen oder eine Kombination davon umfassen. In einigen Ausführungsformen, wo das RIE bei dem ersten Strukturierungsprozess verwendet wird, können Prozessparameter, wie zum Beispiel eine Prozessgasmischung, eine Vorspannung und eine HF-Leistung, ausgewählt werden, so dass das Ätzen vorwiegend unter Verwendung von physischem Ätzen, wie etwa Ionenbombardierung, durchgeführt wird. In einigen Ausführungsformen kann eine Vorspannung erhöht werden, um die Energie von Ionen zu erhöhen, die bei dem Ionenbombardierungsprozess verwendet wird, und somit eine Rate des physischen Ätzens zu erhöhen. Da das physische Ätzen von anisotroper Natur ist und das chemische Ätzen von isotroper Natur ist, weist solch ein Ätzprozess eine Ätzrate in der vertikalen Richtung auf, die höher als eine Ätzrate in der seitlichen Richtung ist. In einigen Ausführungsformen kann der anisotrope Ätzprozess unter Verwendung einer Prozessgasmischung einschließlich BF2, Cl2, CH3F, CH4, HBr, O2, Ar, anderer Ätzgase, einer Kombination davon oder dergleichen durchgeführt werden. In einigen Ausführungsformen bildet der erste Strukturierungsprozess Aussparungen 124, die U-förmige untere Flächen aufweisen. Die Aussparungen 124 können auch als U-förmige Aussparungen 124 bezeichnet werden, wobei eine beispielhafte Aussparung 124 davon in 12 gezeigt ist. 12 zeigt auch, dass die Aussparung 124 einen oberen Abstand TP0, einen mittleren Abstand MP0 und einen unteren Abstand BPo aufweist, welche jeweils seitlich von dem Rand des benachbarten Dummy-Gates 60 zu einer Seitenwand der Aussparung 124 gemessen werden. Der obere Abstand TP0 wird auf der Oberseite der Finnen 56 gemessen und kann zwischen ungefähr 1 nm und ungefähr 30 nm betragen. Der untere Abstand BPo wird auf der Unterseite der Aussparung 124 gemessen und kann zwischen ungefähr 1 nm und ungefähr 30 nm betragen. Der mittlere Abstand MP0 wird ungefähr auf halber Strecke zwischen der Oberseite der Finnen 56 und der Unterseite der Aussparung 124 gemessen und kann zwischen ungefähr 1 nm und ungefähr 30 nm betragen. Wie in 12 gezeigt ist, weist die Aussparung 124 eine Aussparungstiefe D0 auf, die vertikal von einer oberen Fläche der Finnen 56 zu der Unterseite der Aussparung 124 gemessen wird, die zwischen ungefähr 40 nm und ungefähr 100 nm betragen kann. In einigen Ausführungsformen kann der Ätzprozess zum Bilden der Aussparungen 124 auch die Isolationsregionen 54 ätzen. In einigen Fällen kann auf den Ätzprozess ein Reinigungsprozess, wie etwa ein Trockenreinigungsprozess (z. B. ein Veraschungsprozess), ein Nassreinigungsprozess, dergleichen oder eine Kombination, folgen. In einigen Fällen kann ein natives Oxid auf freigelegten Flächen der U-förmigen Aussparungen 124 (nicht gezeigt) gebildet werden.
  • Unter Bezugnahme auf 13 wird ein zweiter Strukturierungsprozess bei den Finnen 56 durchgeführt, um die U-förmigen Aussparungen 124 umzuformen und umgeformte Aussparungen 126 zu bilden. Wie in 13 gezeigt ist, erweitert der zweite Strukturierungsprozess die U-förmigen Aussparungen 124 (mit einer gestrichelten Linie in 13 zum Vergleich gezeigt), um die umgeformten Aussparungen 126 zu bilden. In 13-15C sind Seitenwandregionen der Aussparung 126 bei oder in der Nähe der Unterseite der Aussparung 126 als untere Seitenwände 125 gekennzeichnet und sind Seitenwandregionen der Aussparung 126 bei oder in der Nähe der Oberseite der Finnen 56 als obere Seitenwände 127 gekennzeichnet. Die Seitenwandregionen, die als untere Seitenwände 125 und obere Seitenwände 127 in 13 gekennzeichnet sind, sind Beispiele und können anders als gezeigt sein. Die unteren Seitenwände 125 können von den oberen Seitenwänden 127 durch andere Seitenwandregionen getrennt sein, oder die unteren Seitenwände 125 können an die oberen Seitenwände 127 angrenzen. In einigen Ausführungsformen können sich die oberen Seitenwände 127 zwischen ungefähr 10 nm und ungefähr 90 nm von einer oberen Fläche einer Finne 56 erstrecken. In einigen Ausführungsformen können sich die unteren Seitenwände 125 zwischen ungefähr 10 nm und ungefähr 90 nm von einer unteren Fläche einer Aussparung 126 erstrecken. In einigen Ausführungsformen können sich die oberen Seitenwände 127 zwischen ungefähr 10 % und ungefähr 90 % der Seitenwandtiefe einer Aussparung 126, wie etwa ungefähr 50 %, erstrecken. In einigen Ausführungsformen können sich die unteren Seitenwände 125 zwischen ungefähr 10 % und ungefähr 90 % der Seitenwandtiefe einer Aussparung 126, wie etwa ungefähr 50 %, erstrecken. In einigen Fällen sind die unteren Seitenwände 125 als Seitenwandregionen der Aussparung 126 definiert, die Flächen entlang von kristallinen Ebenen aufweisen, die nachstehend ausführlicher beschrieben werden. In einigen Ausführungsformen bewirkt der zweite Strukturierungsprozess, dass die umgeformte Aussparung 126 einen größeren unteren Abstand BP1 als den unteren Abstand BPo der U-förmigen Aussparung 124 aufweist. In einigen Ausführungsformen kann der zweite Strukturierungsprozess einen anistropen Trockenätzprozess umfassen, während die Dummy-Strukturen 70, die Abstandshalter 122 und/oder die Isolationsregionen 54 als eine kombinierte Maske verwendet werden. In einigen Fällen kann der zweite Strukturierungsprozess eine langsamere Ätzrate als der erste Strukturierungsprozess aufweisen.
  • In einigen Ausführungsformen umfasst der zweite Strukturierungsprozess einen Plasmaätzprozess, der in einer Bearbeitungskammer durchgeführt wird, wobei Prozessgase in die Bearbeitungskammer zugeführt werden. In einigen Ausführungsformen ist das Plasma ein direktes Plasma. In anderen Ausführungsformen ist das Plasma ein Remoteplasma, das in einer separaten Plasmaerzeugungskammer erzeugt wird, die mit der Bearbeitungskammer verbunden ist. Prozessgase können in Plasma durch ein beliebiges geeignetes Verfahren zur Erzeugung des Plasmas aktiviert werden, wie etwa transformergekoppelte Plasma (TCP, Transformer Coupled Plasma)-systeme, induktiv gekoppelte Plasma(ICP, Inductively Coupled Plasma)-systeme, magnetisch verstärkte reaktive Ionentechniken, Elektron-Zyklotron-Resonanztechniken oder dergleichen.
  • In einigen Ausführungsformen umfassen die Prozessgase, die bei dem Plasmaätzprozess verwendet werden, Ätzgase, wie etwa H2, Ar, andere Gase oder eine Kombination von Gasen. In einigen Ausführungsformen können Trägergase, wie etwa N2, Ar, He, Xe oder dergleichen, verwendet werden, um Prozessgase in die Bearbeitungskammer zu tragen. Die Prozessgase können in die Bearbeitungskammer mit einer Rate von zwischen ungefähr 10 sccm und ungefähr 3000 sccm eingeströmt werden. Zum Beispiel können die Ätzgase in die Bearbeitungskammer oder Plasmaerzeugungskammer mit einer Rate von zwischen ungefähr 10 sccm und ungefähr 1000 sccm, wie etwa ungefähr 70 sccm, eingeströmt werden. Es können Trägergase in die Bearbeitungskammer mit einer Rate von zwischen ungefähr 10 sccm und ungefähr 3000 sccm, wie etwa ungefähr 130 sccm, eingeströmt werden. In einigen Fällen kann eine geringere Strömungsrate von Prozessgasen die Ätzrate des zweiten Strukturierungsprozesses verringern und den Schaden bezüglich der Finne 56 während dem zweiten Strukturierungsprozess verringern. In einigen Ausführungsformen wird der Plasmaätzprozess bei einer Temperatur von zwischen ungefähr 200 °C und ungefähr 400 °C, wie etwa ungefähr 330 °C, durchgeführt. In einigen Fällen kann eine höhere Prozesstemperatur die Ätzrate des zweiten Strukturierungsprozesses verringern und den Schaden bezüglich der Finne 56 während dem zweiten Strukturierungsprozess verringern. Ein Druck in der Bearbeitungskammer kann zwischen ungefähr 60 mTorr und ungefähr 120 mTorr, wie etwa ungefähr 100 mTorr, betragen. In einigen Fällen kann ein höherer Prozessdruck ein stabileres oder reproduzierbareres Plasma ermöglichen. Ein höherer Prozessdruck kann auch den Schaden bezüglich der Finne 56 während dem zweiten Strukturierungsprozess verringern. In einigen Ausführungsformen wird der Plasmaätzprozess während einer Zeit von zwischen ungefähr 10 Sekunden und ungefähr 1000 Sekunden durchgeführt. In einigen Ausführungsformen umfasst der Plasmaätzprozess mehrere Schritte.
  • In einigen Ausführungsformen umfasst der zweite Strukturierungsprozess einen Plasmaätzprozess unter Verwendung von Wasserstoff(H)-Radikalen. Die H-Radikale können durch Einströmen von H2-Gas in eine Plasmaerzeugungskammer und Entzünden eines Plasmas innerhalb der Plasmaerzeugungskammer gebildet werden. In einigen Ausführungsformen kann ein zusätzliches Gas, wie etwa Ar, in ein Plasma innerhalb der Plasmaerzeugungskammer entzündet werden. Die Finnen 56 werden gegenüber den H-Radikalen ausgesetzt und die H-Radikale ätzen seitlich und vertikal die Seitenwände der U-förmigen Aussparungen 124, wobei die umgeformten Aussparungen 126 gebildet werden. In einigen Fällen ätzen die H-Radikale vorzugsweise einige kristalline Ebenen des Halbleitermaterials der Finnen 56. Als ein Beispiel können für Ausführungsformen, in welchen das Material der Finnen 56 Silizium ist, die H-Radikale selektiv (100) Ebenen über (111) Ebenen oder (110) Ebenen ätzen. Beispiele von (100) Ebenen und einer (111) Ebene sind in 13 angegeben, wenngleich auch (100)-, (111)- oder (110) Ebenen vorhanden sein können, die sich von den angegebenen unterscheiden. In einigen Fällen kann die Ätzrate der (100) Ebenen ungefähr dreimal so hoch wie die Ätzrate der (111) Ebenen sein. Aufgrund dieser Selektivität kann das Ätzen durch die H-Radikale dazu neigen, entlang von (111) Ebenen oder (110) Ebenen aus Silizium während dem zweiten Strukturierungsprozess langsamer zu werden oder anzuhalten.
  • In einigen Ausführungsformen kann das selektive Ätzen der H-Radikale bewirken, dass einige Seitenwände der umgeformten Aussparung 126 Flächen aufweisen, die als (111) Ebenen oder (110) Ebenen nach dem zweiten Strukturierungsprozess zurück bleiben. Dies ist in 13 gezeigt, in welcher einige oder alle der unteren Seitenwände 125 der Aussparung 126 Flächen entlang von kristallinen Ebenen aufweisen. Die unteren Seitenwände 125 können Flächen aufweisen, die (111) Ebenen, (110) Ebenen oder eine Kombination von (111) Ebenen oder (110) Ebenen aufweisen. In einigen Fällen kann ein Verhältnis von (111) Ebenen zu (110) Ebenen, das in den unteren Seitenwänden 125 vorhanden ist, von der kristallinen Ausrichtung des Materials der Finnen 56 oder des Substrats 50 abhängen. In einigen Fällen können die unteren Seitenwände 125, die Flächen entlang von kristallinen Ebenen aufweisen, in der Unterseite der umgeformten Aussparung 126, die eine sich verjüngende Form, zugespitzte Form oder eine V-Form aufweist, wie in 13 gezeigt, münden. Zum Beispiel können auf der Unterseite der umgeformten Aussparung 126 gegenüberliegende untere Seitenwände 125 Flächen entlang von kristallinen Ebenen aufweisen, die sich in einem Winkel treffen, der durch den Schnittpunkt der kristallinen Ebenen der Flächen definiert ist. Zum Beispiel kann in einigen Fällen die Unterseite der umgeformten Aussparung 126 durch die Schnittstelle einer kristallinen Ebene einer ersten Seitenwandfläche und einer kristallinen Ebene einer zweiten Seitenwandfläche definiert sein. 13 zeigt die umgeformte Aussparung 126, die eine Unterseite aufweist, deren zugespitzte Form seitlich zwischen gegenüberliegenden Abstandshaltern 122 zentriert ist, jedoch kann in anderen Fällen die Unterseite der Aussparung 126 eine zugespitzte Form aufweisen, die seitlich versetzt ist. In einigen Fällen weisen einige, keine oder alle der oberen Seitenwände 127 der umgeformten Aussparung 126 planare Flächen (z. B. (111)- oder (110)-Flächen) auf. In einigen Fällen können die umgeformten Aussparungen 126 Flächen aufweisen, die planar oder gerade sind, jedoch nicht entlang von kristallinen Ebenen liegen. Zum Beispiel können die umgeformten Aussparungen vertikale, seitliche oder abgewinkelte Flächen aufweisen, die nicht entlang von kristallinen Ebenen liegen. In einigen Fällen können die oberen Seitenwände 127 gekrümmte oder konvexe Flächen aufweisen, wie in 13 gezeigt ist.
  • In einigen Fällen kann der untere Abstand (z. B. BP1, der in 13 gezeigt ist) vergrößert werden, indem die Unterseite der umgeformten Aussparung 126 durch die Schnittstelle von kristallinen Ebenen definiert wird, wie beschrieben. Zum Beispiel kann eine umgeformte Aussparung 126, die eine V-förmige Unterseite aufweist, weiter von benachbarten Finnen entfernt sein als eine Aussparung, die eine U-förmige Unterseite oder eine horizontalere untere Fläche aufweist, wie etwa die Aussparung 124, die in 12 gezeigt ist. In einigen Fällen verringert ein größerer unterer Abstand die Menge an Dotiermitteln innerhalb der epitaxialen Source-/Drain-Regionen, die sich in den Kanal eines FinFET oder unter diesen ausbreiten. Die Verringerung von ausgebreiteten Dotiermitteln kann die Vorrichtungsleistung verbessern. Zum Beispiel kann das Verringern der Ausbreitung von Dotiermitteln unerwünschte Drain-induzierte Barrieresenkungs(DIBL, Drain-Induced Barrier Lowering)-effekte reduzieren oder die Off-State-Leckage einer FinFET-Vorrichtung verringern.
  • 14 zeigt eine alternative Ausführungsform einer umgeformten Aussparung 126, nachdem ein zweiter Strukturierungsprozess durchgeführt worden ist. Die umgeformte Aussparung 126, die in 14 gezeigt ist, ist ähnlich wie die in 13 gezeigte mit der Ausnahme, dass nach dem zweiten Strukturierungsprozess die Abschnitte 128 der Finnen 56 unter den Gate-Abstandshaltern 122 verbleiben. In einigen Ausführungsformen kann ein zweiter Strukturierungsprozess, der die Abschnitte 128 zurück lässt, eine kürzere Dauer als ein zweiter Strukturierungsprozess ohne die verbleibenden Abschnitte 128 (wie in 13 gezeigt) aufweisen. Zum Beispiel kann in einigen Ausführungsformen ein zweiter Strukturierungsprozess, der die Abschnitte 128 zurück lässt, während einer ersten Dauer durchgeführt werden, die weniger als die Hälfte einer zweiten Dauer eines zweiten Strukturierungsprozesses beträgt, der die Abschnitte 128 entfernt, wenngleich die erste Dauer ein anderer Bruchteil der zweiten Dauer in anderen Ausführungsformen sein kann. In einigen Ausführungsformen können sich die Abschnitte 128 von den Gate-Abstandshaltern 122 zu der Finne 56 hin um eine Entfernung von zwischen ungefähr 0,1 nm und ungefähr 10 nm erstrecken und von den Gate-Abstandshaltern 122 um eine Entfernung von zwischen ungefähr 0,1 nm und ungefähr 10 nm nach unten erstrecken. In einigen Ausführungsformen weisen die Abschnitte 128 eine Seitenwandfläche auf, die von dem Mittelpunkt der Aussparung 126 weg (d. h., zu den Finnen 56 hin) gerichtet ist, die als Fläche „S“ in dem Beispiel von 14 gekennzeichnet ist. In einigen Ausführungsformen umfasst die Fläche S eine oder mehrere kristalline planare Flächen. Zum Beispiel kann aufgrund des selektiven Ätzens der H-Radikale, das zuvor beschrieben wurde, die Fläche S (111)- oder (110)-Flächen aufweisen. In einigen Ausführungsformen kann ein Winkel A2 zwischen einer Seitenwand der Aussparung 126 und der Fläche S zwischen ungefähr 35 ° und ungefähr 125 ° betragen. In einigen Fällen wirken die Abschnitte 128 der Finnen 56, die unter den Gate-Abstandshaltern 122 verbleiben, als zusätzliche hochdotierte Regionen, welche effektiv die LDD-Regionen 75/79 unter die GateAbstandshalter 122 ausdehnen können. Dadurch können die Abschnitte 128 zusätzliche Vorrichtungsleistungsverbesserungen bereitstellen, die ähnlich wie die durch die LDD-Regionen 75/79 bereitgestellten sind. In einigen Fällen kann das Zurücklassen der Abschnitte 128 der Finnen 56, die unter den Gate-Abstandshaltern 122 nach dem zweiten Strukturierungsprozess verbleiben, das Ersatz-Gate (siehe 20A-C) vor Dotiermitteln schützen, die sich in die Ersatz-Gates von den epitaxialen Source-/Drain-Regionen (siehe 16A-C) hinein ausbreiten, und können somit die Vorrichtungsleistung verbessern. In einigen Ausführungsformen kann die Form (z. B. der Winkel A2) oder Größe der Abschnitte 128 durch Kontrollieren von Parametern des zweiten Strukturierungsprozesses, wie etwa die Prozessdauer, die Prozesstemperatur, der Prozessdruck, die Prozessgasströmungsrate (z. B. H2-Strömungsrate) oder sonstige Parameter, kontrolliert werden.
  • 15A-C zeigen andere alternative Ausführungsformen von umgeformten Aussparungen 126, die verschiedene Formen aufweisen, die unter Verwendung des hierin beschriebenen zweiten Strukturierungsprozesses gebildet werden können. Die umgeformten Aussparungen 126, die in 15A-C gezeigt sind, sind ähnlich wie die Aussparungen 126, die in 13-14 gezeigt sind. Zum Beispiel kann ein zweiter Strukturierungsprozess mit H-Radikalen, die bei einem Plasmaätzprozess verwendet werden, verwendet werden, um die Aussparungen 126 zu bilden, die in 15A-C gezeigt sind. Zusätzlich sind die umgeformten Aussparungen 126, die in 13-15C gezeigt sind, Beispiele für veranschaulichende Zwecke und können die umgeformten Aussparungen 126 andere Formen oder Abmessungen als die gezeigten umgeformten Aussparungen 126 aufweisen oder Kombinationen von Formen oder Abmessungen der gezeigten umgeformten Aussparungen 126 aufweisen. In einigen Ausführungsformen kann die Form oder Größe der umgeformten Aussparungen 126 durch Kontrollieren von Parametern des zweiten Strukturierungsprozesses, wie etwa die Prozessdauer, die Prozesstemperatur, der Prozessdruck, die Prozessgasströmungsrate oder sonstige Parameter, kontrolliert werden. In einigen Ausführungsformen können die Parameter des zweiten Strukturierungsprozesses kontrolliert werden, um eine umgeformte Aussparung 126 zu bilden, die eine gewünschte Form aufweist oder gewünschte Abmessungen aufweist. In einigen Fällen kontrolliert das Kontrollieren der Form der umgeformten Aussparung 126 auch die Form der Kanalregion der benachbarten FinFETs. Dadurch kann die Kanalregion derart gebildet werden, dass sie gewünschte Merkmale aufweist, wie etwa ihren bestimmten oberen Abstand, mittleren Abstand oder unteren Abstand. Das Seitenwandprofil der Kanalregion kann auch für bestimmte Merkmale, wie etwa für gleichmäßige Seitenwände, vertikale Seitenwände, sich verjüngende Seitenwände usw., kontrolliert werden. In einigen Fällen kann eine bestimmte Form einer umgeformten Aussparung 126 (die z. B. eine V-förmige Unterseite aufweist oder vertikale Seitenwände aufweist usw.) für ein bestimmtes epitaxiales Source-/Drain-Material oder einen epitaxialen Materialbildungsprozess, der verwendet wird, um epitaxiale Source-/Drain-Regionen innerhalb der umgeformten Aussparung 126 zu bilden, geeigneter sein. Dadurch präsentieren die hierin gezeigten Ausführungsformen veranschaulichende Beispiele einiger der Formen einer umgeformten Aussparung 126, zu deren Produzierung der zweite Strukturierungsprozess, wie hierin beschrieben, kontrolliert werden kann. Von daher kann der zweite Strukturierungsprozess, wie hierin beschrieben, mehr Flexibilität bei dem Kontrollieren der Formen von Aussparungen oder der Formen von Kanalregionen von FinFETs ermöglichen.
  • 15A zeigt eine alternative Ausführungsform einer umgeformten Aussparung 126, die eine Form aufweist, die ähnlich wie die der umgeformten Aussparung 126 ist, die in 13 gezeigt ist. Die unteren Seitenwände 125 der Aussparung 126 können Flächen entlang von kristallinen Ebenen (z. B. (111)- oder (110)-Flächen) aufweisen, und die oberen Seitenwände 127 können Flächen aufweisen, die nicht entlang von kristallinen Ebenen liegen (z. B. gekrümmte Flächen). Die umgeformte Aussparung 126 kann eine Aussparungstiefe D1, die vertikal von einer oberen Fläche der Finnen 56 zu der Unterseite der Aussparung 126 gemessen wird, von zwischen ungefähr 40 nm und ungefähr 100 nm aufweisen. Die umgeformte Aussparung 126 kann eine obere Breite W1, die seitlich über die Aussparung 126 von der Oberseite einer Finne 56 zu der Oberseite der gegenüberliegenden Finne 56 gemessen wird, von zwischen ungefähr 15 nm bis ungefähr 60 nm aufweisen. Die umgeformte Aussparung 126 kann eine mittlere Breite W2, die seitlich über die Aussparung 126 von einer Finne 56 zu der gegenüberliegenden Finne 56 ungefähr auf der halben Aussparungstiefe D1 gemessen wird, von zwischen ungefähr 15 nm und ungefähr 80 nm aufweisen. Das Verhältnis von W1:W2 kann zwischen ungefähr 0,5:1 und ungefähr 1:1 betragen. Die umgeformte Aussparung 126 kann eine Breite W3 aufweisen, die seitlich über die Aussparung 126 von der Finne 56 zu der gegenüberliegenden Finne 56 ungefähr auf halber Strecke zwischen der mittleren Breite W2 und der Unterseite der Aussparung 126 gemessen wird, von zwischen ungefähr 5 nm und ungefähr 50 nm aufweisen. Das Verhältnis von W3:W2 kann zwischen ungefähr 0,5:1 und ungefähr 1:1 betragen. Die umgeformte Aussparung kann einen oberen Abstand TP1 von zwischen ungefähr 1 nm und ungefähr 15 nm, einen mittleren Abstand MP1 von zwischen ungefähr 1 nm und ungefähr 10 nm und einen unteren Abstand BP1 von zwischen ungefähr 1 nm und ungefähr 25 nm aufweisen. Der zweite Strukturierungsprozess, wie er hierin beschrieben ist, kann einen kleineren mittleren Abstand MP1 erlauben, welcher in einigen Fällen DIBL-Effekte in einem FinFET verringern kann. In einigen Fällen kann der zweite Strukturierungsprozess in der Lage sein, den mittleren Abstand MP1 mit einer geringeren Erhöhung der Tiefe D1 oder mit einer geringeren Verringerung des oberen Abstands TP1 als andere Techniken zu verringern. Die unteren Seitenwände 125 der Aussparung 126 können einen Winkel A1 von der Horizontalen aufweisen, die durch eine kristalline Ebene, wie etwa eine (111) oder (110) Ebene, definiert ist. Der Winkel A1 kann zwischen ungefähr 20 ° und ungefähr 80 ° betragen.
  • 15B zeigt eine alternative Ausführungsform einer umgeformten Aussparung 126, die gerade obere Seitenwände 127 aufweist. In einigen Fällen können die oberen Seitenwände 127 im Wesentlichen vertikal sein (wie in 15B gezeigt) oder einen Winkel aufweisen. Die unteren Seitenwände 125 können Flächen entlang von kristallinen Ebenen (z. B. (111)- oder (110)-Flächen) aufweisen. Die umgeformte Aussparung 126 kann eine Aussparungstiefe Di, die vertikal von einer oberen Fläche der Finnen 56 zu der Unterseite der Aussparung 126 gemessen wird, von zwischen ungefähr 40 nm und ungefähr 100 nm aufweisen. Die umgeformte Aussparung 126 kann eine Tiefe D2, die vertikal von einer oberen Fläche der Finnen 56 zu den unteren Seitenwänden 125 gemessen wird, von zwischen ungefähr 30 nm und ungefähr 100 nm aufweisen. Die umgeformte Aussparung 126 kann eine obere Breite W1, die seitlich über die Aussparung 126 von der Oberseite einer Finne 56 zu der Oberseite der gegenüberliegenden Finne 56 gemessen wird, von zwischen ungefähr 10 nm bis ungefähr 60 nm aufweisen. Die umgeformte Aussparung 126 kann eine mittlere Breite W2, die seitlich über die Aussparung 126 von einer Finne 56 zu der gegenüberliegenden Finne 56 ungefähr auf halber Strecke der Aussparungstiefe D1 gemessen wird, von zwischen ungefähr 10 nm und ungefähr 80 nm aufweisen. Das Verhältnis von W1:W2 kann zwischen ungefähr 0,5:1 und ungefähr 1:1 betragen. Die umgeformte Aussparung 126 kann eine Breite W3 aufweisen, die seitlich über die Aussparung 126 von einer Finne 56 zu der gegenüberliegenden Finne 56 ungefähr auf halber Strecke zwischen der mittleren Breite W2 und der Unterseite der Aussparung 126 gemessen wird, von zwischen ungefähr 5 nm und ungefähr 60 nm aufweisen. Das Verhältnis von W3:W2 kann zwischen ungefähr 0,5:1 und ungefähr 1:1 betragen. Die umgeformte Aussparung kann einen oberen Abstand TP1 von zwischen ungefähr 1 nm und ungefähr 15 nm, einen mittleren Abstand MP1 von zwischen ungefähr 1 nm und ungefähr 15 nm und einen unteren Abstand BP1 von zwischen ungefähr 1 nm und ungefähr 30 nm aufweisen. Die unteren Seitenwände 125 der Aussparung 126 können einen Winkel A1 von der Horizontalen aufweisen, die durch eine kristalline Ebene, wie etwa eine (111)- oder (110) Ebene, definiert ist. Der Winkel A1 kann zwischen ungefähr 20 ° und ungefähr 80 ° betragen. In einigen Fällen kann die Bildung einer umgeformten Aussparung 126 mit vertikaleren Seitenwänden erlauben, dass eine Kanalregion unter dem Gate-Stapel eines FinFET ein gleichmäßigeres Profil aufweist. Durch Verbessern der Gleichmäßigkeit des Kanalregionprofils kann sich der FinFET gleichmäßiger über den Kanal ein- und ausschalten, was die Vorrichtungsgeschwindigkeit, die Stromgleichmäßigkeit und Effizienz verbessern kann.
  • 15C zeigt eine alternative Ausführungsform einer umgeformten Aussparung 126, die obere Seitenwände 127, mittlere Seitenwände 129 und untere Seitenwände 125 aufweist. Bei der beispielhaften Aussparung 126, die in 15C gezeigt ist, weisen die oberen Seitenwände 127 und die unteren Seitenwände 125 Flächen entlang von kristallinen Ebenen (z. B. (111)- oder (110)-Flächen) auf. Die mittleren Seitenwände 129 können vertikal sein (wie in 15C gezeigt) oder können ein gekrümmtes oder abgewinkeltes Profil aufweisen. Die umgeformte Aussparung 126 kann eine Aussparungstiefe Di, die vertikal von einer oberen Fläche der Finnen 56 zu der Unterseite der Aussparung 126 gemessen wird, von zwischen ungefähr 40 nm und ungefähr 100 nm aufweisen. Die umgeformte Aussparung 126 kann eine Tiefe D3, die vertikal von einer oberen Fläche der Finnen 56 zu den mittleren Seitenwänden 129 gemessen wird, von zwischen ungefähr 1 nm und ungefähr 30 nm aufweisen. Die mittleren Seitenwände 129 können sich um eine vertikale Tiefe D4 von zwischen ungefähr 10 nm und ungefähr 50 nm erstrecken. Die umgeformte Aussparung 126 kann eine obere Breite W1, die seitlich über die Aussparung 126 von der Oberseite einer Finne 56 zu der Oberseite der gegenüberliegenden Finne 56 gemessen wird, von zwischen ungefähr 10 nm bis ungefähr 60 nm aufweisen. Die umgeformte Aussparung 126 kann eine Breite W4, die seitlich über die Aussparung 126 von einer Finne 56 zu der gegenüberliegenden Finne 56 auf der Oberseite der mittleren Seitenwände 129 gemessen wird, von zwischen ungefähr 10 nm und ungefähr 70 nm aufweisen. Die umgeformte Aussparung 126 kann eine Breite W5, die seitlich über die Aussparung 126 von einer Finne 56 zu der gegenüberliegenden Finne 56 auf der Unterseite der mittleren Seitenwände 129 gemessen wird, von zwischen ungefähr 10 nm und ungefähr 80 nm aufweisen. Das Verhältnis von W5:W4 kann zwischen ungefähr 0,5:1 und ungefähr 1:1 betragen. Die umgeformte Aussparung 126 kann eine Breite W3, die seitlich über die Aussparung 126 von einer Finne 56 zu der gegenüberliegenden Finne 56 ungefähr auf halber Strecke zwischen der Breite W5 und der Unterseite der Aussparung 126 gemessen wird, von zwischen ungefähr 1 nm und ungefähr 40 nm aufweisen. Die umgeformte Aussparung kann einen oberen Abstand TP1 von zwischen ungefähr 1 nm und ungefähr 20 nm, einen mittleren Abstand MP1 von zwischen ungefähr 1 nm und ungefähr 15 nm und einen unteren Abstand BP1 von zwischen ungefähr 2 nm und ungefähr 30 nm aufweisen. Die unteren Seitenwände 125 der Aussparung 126 können einen Winkel A1 von der Horizontalen aufweisen, die durch eine kristalline Ebene der unteren Seitenwände 125, wie etwa eine (111)- oder (110) Ebene, definiert ist. Der Winkel A1 kann zwischen ungefähr 20 ° und ungefähr 80 ° betragen. Die oberen Seitenwände 127 der Aussparung 126 können einen Winkel A3 von der Horizontalen aufweisen, die durch eine kristalline Ebene, wie etwa eine (111)- oder (110) Ebene, definiert ist. Der Winkel A3 kann zwischen ungefähr 45° und ungefähr 90° betragen. In einigen Fällen kann die Bildung einer umgeformten Aussparung 126 mit vertikaleren Seitenwänden (z. B. mittleren Seitenwänden 129) erlauben, dass eine Kanalregion unter dem Gate-Stapel eines FinFET ein gleichmäßigeres Profil aufweist. Durch Verbessern der Gleichmäßigkeit des Kanalregionprofils kann sich der FinFET gleichmäßiger über den Kanal ein- und ausschalten, was die Vorrichtungsgeschwindigkeit, die Stromgleichmäßigkeit und Effizienz verbessern kann.
  • 16A-C veranschaulichen die Bildung der epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A. Die epitaxialen Source-/Drain-Regionen 82 können eine einzelne Schicht sein oder zwei oder mehr Schichten von Materialien umfassen. Als Beispiel umfassen die epitaxialen Source-/Drain-Regionen 82, die in 16B gezeigt sind, mehrere epitaxiale Schichten 82A-C. Der Klarheit wegen sind die mehreren epitaxialen Schichten nicht in anderen Figuren gezeigt. In einigen Ausführungsformen werden die epitaxialen Source-/Drain-Regionen 82 epitaxial in den Aussparungen 124 unter Verwendung von metallorganischer CVD (MOCVD, Metal-Organic CVD), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy), Flüssigphasenepitaxie (LPE, Liquid Phase Epitaxy), Dampfphasenepitaxie (VPE, Vapor Phase Epitaxy), selektiver epitaxialer Züchtung (SEG, Selective Epitaxial Growth), einer Kombination davon oder dergleichen gezüchtet. In einigen Ausführungsformen werden die epitaxialen Source-/Drain-Regionen 82 in derselben Prozesskammer gezüchtet, in welcher der zweite Strukturierungsprozess durchgeführt wird. In einigen Fällen kann ein Reinigungsprozess bei den Finnen 56 vor dem Bilden der epitaxialen Source-/Drain-Regionen 82, wie etwa ein Trockenreinigungsprozess (z. B. ein Veraschungsprozess), ein Nassreinigungsprozess (z. B. unter Verwendung von Caro-Streifen oder HF), dergleichen oder eine Kombination, durchgeführt werden. Die epitaxialen Source-/Drain-Regionen 82 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 56 angehoben sind, und können Facetten aufweisen. Die epitaxialen Source-/Drain-Regionen 82 sind in den Finnen 56 gebildet, so dass jede Dummy-Struktur 70 zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 82 angeordnet ist. Die epitaxialen Source-/Drain-Regionen 82 können beliebige akzeptable Materialien, wie etwa beliebige Materialien, die für n-Typ-FinFETs geeignet sind, umfassen. Wenn zum Beispiel die Finne 56 Silizium ist, können die epitaxialen Source-/Drain-Regionen 82 Silizium, SiC, SiCP, SiP, SiGeB, dergleichen oder eine Kombination umfassen. Verschiedene Schichten einer epitaxialen Source-/Drain-Region 82 können verschiedene Materialien sein oder können dasselbe Material sein und können in separaten Schritten gezüchtet werden. Zum Beispiel kann zunächst die epitaxiale Schicht 82A innerhalb der Aussparung 126 abgeschieden werden, dann die epitaxiale Schicht 82B über der epitaxialen Schicht 82A abgeschieden werden, dann die epitaxiale Schicht 82C über der epitaxialen Schicht 82B abgeschieden werden. In einigen Ausführungsformen kann die erste epitaxiale Schicht 82A ein Material, wie etwa Silizium, SiC, SiP, dergleichen oder eine Kombination, umfassen. Die erste epitaxiale Schicht 82A kann undotiert oder dotiert sein. Zum Beispiel kann in einigen Ausführungsformen die erste epitaxiale Schicht 82A mit Phosphor in einer Konzentration von zwischen ungefähr 5 × 1019 cm-3 und ungefähr 5 × 1020 cm-3 dotiert werden, wenngleich andere Dotiermittel oder Konzentrationen verwendet werden können. In einigen Ausführungsformen kann die erste epitaxiale Schicht 82A derart gebildet sein, dass sie eine Dicke von zwischen ungefähr 5 nm und ungefähr 20 nm aufweist. In einigen Ausführungsformen kann die erste epitaxiale Schicht 82A ein Stressormaterial aufweisen, das eine Beanspruchung auf eine Kanalregion der Finnen 56 ausübt. Zum Beispiel kann die Beanspruchung eine Zugbeanspruchung für n-Typ-FinFETs sein. In einigen Ausführungsformen kann die zweite epitaxiale Schicht 82B ein Material, wie etwa Silizium, SiP, dergleichen oder eine Kombination, umfassen. Die zweite epitaxiale Schicht 82B kann undotiert oder dotiert sein. Zum Beispiel kann in einigen Ausführungsformen die zweite epitaxiale Schicht 82B mit Phosphor in einer Konzentration von zwischen ungefähr 5 × 1020 cm-3 und ungefähr 4 × 1021 cm-3 dotiert werden, wenngleich andere Dotiermittel oder Konzentrationen verwendet werden können. In einigen Ausführungsformen kann die zweite epitaxiale Schicht 82B derart gebildet sein, dass sie eine Dicke von zwischen ungefähr 15 nm und ungefähr 60 nm aufweist. In einigen Ausführungsformen kann die dritte epitaxiale Schicht 82C ein Material, wie etwa Silizium, SiP, SiGe, SiGe:P, dergleichen oder eine Kombination, umfassen. Die dritte epitaxiale Schicht 82C kann undotiert oder dotiert sein. Zum Beispiel kann in einigen Ausführungsformen die dritte epitaxiale Schicht 82C mit Phosphor in einer Konzentration von zwischen ungefähr 1 × 1021 cm-3 und ungefähr 3 × 1021 cm-3 dotiert werden, wenngleich andere Dotiermittel oder Konzentrationen verwendet werden können. In einigen Ausführungsformen kann die dritte epitaxiale Schicht 82C derart gebildet sein, dass sie eine Dicke von zwischen ungefähr 5 nm und ungefähr 20 nm aufweist. In einigen Fällen kann die sich verjüngende Form der umgeformten Aussparungen 126 eine verbesserte Fülleffizienz der epitaxialen Source-/Drain-Regionen 82 während dem Bilden der epitaxialen Source-/Drain-Regionen 82 ermöglichen.
  • In einigen Ausführungsformen können die epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A mit Dotiermitteln implantiert werden, ähnlich wie bei dem zuvor zum Bilden der LDD-Regionen 75/79 erörterten Prozess, gefolgt von einem Tempern (siehe 8A, 8B und 8C). Die epitaxialen Source/Drain-Regionen 82 können eine Verunreinigungskonzentration in einem Bereich von ungefähr 10 19 cm-3 bis ungefähr 1021 cm-3 aufweisen. Die n-Typ-Verunreinigungen für die Source-/Drain-Regionen in der ersten Region 100A, z. B. der NMOS-Region, können beliebige der zuvor erörterten n-Typ-Verunreinigungen sein. In anderen Ausführungsformen kann das Material der epitaxialen Source-/Drain-Regionen 82 vor Ort während dem Züchten dotiert werden. In den veranschaulichten Ausführungsformen ist jede der Source-/Drain-Regionen 82 physisch von anderen Source-/Drain-Regionen 82 getrennt. In anderen Ausführungsformen können zwei oder mehr benachbarte Source-/Drain-Regionen 82 zusammengefügt werden. Solch eine Ausführungsform ist in 22 derart dargestellt, dass zwei benachbarte Source-/Drain-Regionen 82 zusammengefügt sind, um eine gemeinsame Source-/Drain-Region zu bilden. In einigen Ausführungsformen können mehr als zwei benachbarte Source-/Drain-Regionen 82 zusammengefügt werden.
  • Unter Bezugnahme auf 17A-C werden nach dem Bilden der epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A die epitaxialen Source-/Drain-Regionen 84 in der zweiten Region 100B gebildet. In einigen Ausführungsformen werden die epitaxialen Source-/Drain-Regionen 84 in der zweiten Region 100B unter Verwendung von ähnlichen Verfahren wie die epitaxialen Source-/Drain-Regionen 82 gebildet, die zuvor unter Bezugnahme auf 12 bis 15C beschrieben wurden, und wird die ausführliche Beschreibung der Kürze wegen nicht wiederholt. In einigen Ausführungsformen kann während der Bildung der epitaxialen Source-/Drain-Regionen 84 in der zweiten Region 100B, z. B. der PMOS-Region, die erste Region 100A, z. B. die NMOS-Region, maskiert werden (nicht gezeigt). Darauffolgend werden die Source-/Drain-Regionen der Finnen 56 in der zweiten Region 100B geätzt, um Aussparungen (als mit den epitaxialen Source-/Drain-Regionen 84 gefüllt in 17B-C gezeigt) zu bilden, die ähnlich wie die umgeformten Aussparungen 126 sind (siehe 13-15C). Zum Beispiel kann ein erster Strukturierungsprozess verwendet werden, um eine U-förmige Aussparung zu bilden, die ähnlich wie die U-förmige Aussparung 124 ist (siehe 12), und kann dann ein zweiter Strukturierungsprozess durchgeführt werden, um die Aussparung umzuformen. Der zweite Strukturierungsprozess kann zum Beispiel einen Plasmaätzprozess unter Verwendung von H-Radikalen umfassen oder kann andere zuvor beschriebene Techniken umfassen. Die umgeformten Aussparungen in der zweiten Region 100B können unter Verwendung eines ähnlichen Verfahrens wie die umgeformten Aussparungen 126 in der ersten Region 100A gebildet werden, die zuvor unter Bezugnahme auf 12-15C beschrieben wurden, wobei die Beschreibung hierin der Kürze wegen nicht wiederholt wird.
  • Als Nächstes werden die epitaxialen Source-/Drain-Regionen 84 in der zweiten Region 100B epitaxial in den Aussparungen unter Verwendung von MOCVD, MBE, LPE, VPE, SEG, einer Kombination davon oder dergleichen gezüchtet. In einigen Ausführungsformen werden die epitaxialen Source-/Drain-Regionen 82 in derselben Prozesskammer gezüchtet, in welcher der zweite Strukturierungsprozess durchgeführt wird. In einigen Fällen kann ein Reinigungsprozess bei den Finnen 56 vor dem Bilden der epitaxialen Source-/Drain-Regionen 82, wie etwa ein Trockenreinigungsprozess (z. B. ein Veraschungsprozess), ein Nassreinigungsprozess (z. B. unter Verwendung von Caro-Streifen oder HF), dergleichen oder eine Kombination, durchgeführt werden. Die epitaxialen Source-/Drain-Regionen 84 können eine einzelne Schicht sein oder zwei oder mehr Schichten von Materialien umfassen. Die epitaxialen Source-/Drain-Regionen 84 können ein beliebiges akzeptables Material, wie etwa ein beliebiges Material, das für p-Typ-FinFETs geeignet ist, umfassen. Wenn zum Beispiel die Finne 56 Silizium ist, können die epitaxialen Source-/Drain-Regionen 84 SiGe, SiGeB, Ge, GeSn, dergleichen oder eine Kombination umfassen. Verschiedene Schichten einer epitaxialen Source-/Drain-Region 84 können verschiedene Materialien sein oder können dasselbe Material sein und können in separaten Schritten gezüchtet werden. Zum Beispiel kann eine erste epitaxiale Schicht zunächst innerhalb der Aussparungen abgeschieden werden, kann dann eine zweite epitaxiale Schicht über der ersten epitaxialen Schicht abgeschieden werden, kann dann eine dritte epitaxiale Schicht über der zweiten epitaxialen Schicht abgeschieden werden. In einigen Ausführungsformen kann eine erste epitaxiale Schicht ein Material, wie etwa Silizium, SiGe, SiGe:B, dergleichen oder eine Kombination, umfassen. Die erste epitaxiale Schicht kann undotiert oder dotiert sein. Zum Beispiel kann in einigen Ausführungsformen die erste epitaxiale Schicht SiGe sein, das einen atomaren prozentualen Anteil von Ge aufweist, der zwischen ungefähr 1 % und ungefähr 25 % beträgt, oder ein Material sein, das mit Bor in einer Konzentration von zwischen ungefähr 5 × 10 19 cm-3 und ungefähr 1 × 1020 cm-3 dotiert ist, wenngleich andere Dotiermittel oder Konzentrationen verwendet werden können. In einigen Ausführungsformen kann die erste epitaxiale Schicht derart gebildet sein, dass sie eine Dicke von zwischen ungefähr 5 nm und ungefähr 20 nm aufweist. In einigen Ausführungsformen kann eine erste epitaxiale Schicht ein Stressormaterial aufweisen, das eine Beanspruchung auf eine Kanalregion der Finnen 56 ausübt. Zum Beispiel kann die Beanspruchung eine Druckbeanspruchung für p-Typ-FinFETs sein. In einigen Ausführungsformen kann eine zweite epitaxiale Schicht ein Material, wie etwa Silizium, SiGe, SiGe:B, dergleichen oder eine Kombination, umfassen. Die zweite epitaxiale Schicht kann undotiert oder dotiert sein. Zum Beispiel kann in einigen Ausführungsformen die zweite epitaxiale Schicht SiGe sein, das einen atomaren prozentualen Anteil von Ge aufweist, der zwischen ungefähr 25 % und ungefähr 55 % beträgt, oder ein Material sein, das mit Bor in einer Konzentration von zwischen ungefähr 1 × 1020 cm-3 und ungefähr 2 × 1021 cm-3 dotiert ist, wenngleich andere Dotiermittel oder Konzentrationen verwendet werden können. In einigen Ausführungsformen kann die zweite epitaxiale Schicht derart gebildet sein, dass sie eine Dicke von zwischen ungefähr 20 nm und ungefähr 60 nm aufweist. In einigen Ausführungsformen kann eine dritte epitaxiale Schicht ein Material, wie etwa Silizium, SiGe, SiGe:B, dergleichen oder eine Kombination, umfassen. Die zweite epitaxiale Schicht kann undotiert oder dotiert sein. Zum Beispiel kann in einigen Ausführungsformen die zweite epitaxiale Schicht SiGe sein, das einen atomaren prozentualen Anteil von Ge aufweist, der zwischen ungefähr 45 % und ungefähr 60 % beträgt, oder ein Material sein, das mit Bor in einer Konzentration von zwischen ungefähr 5 × 1020 cm-3 und ungefähr 2 × 1021 cm-3 dotiert ist, wenngleich andere Dotiermittel oder Konzentrationen verwendet werden können. In einigen Ausführungsformen kann die zweite epitaxiale Schicht derart gebildet sein, dass sie eine Dicke von zwischen ungefähr 10 nm und ungefähr 20 nm aufweist. Die epitaxialen Source-/Drain-Regionen 84 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 56 angehoben sind, und können Facetten aufweisen. In der zweiten Region 100B sind die epitaxialen Source-/Drain-Regionen 84 in den Finnen 56 gebildet, so dass jede Dummy-Struktur 70 zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 84 angeordnet ist. In einigen Ausführungsformen können sich die epitaxialen Source-/Drain-Regionen 84 über die Finnen 56 hinaus und in die Halbleiterstreifen 52 hinein erstrecken.
  • Das Material der epitaxialen Source-/Drain-Regionen 84 in der zweiten Region 100B kann mit Dotiermitteln implantiert werden, ähnlich wie bei dem zuvor zum Bilden der LDD-Regionen 79 erörterten Prozess, gefolgt von einem Tempern (siehe 8A, 8B und 8C). Die Source-/Drain-Regionen 84 können eine Verunreinigungskonzentration in einem Bereich von ungefähr 10 19 cm-3 bis ungefähr 1021 cm-3 aufweisen. Die p-Typ-Verunreinigungen für die Source-/Drain-Regionen 84 in der zweiten Region 100B, z. B. der PMOS-Region, können beliebige der zuvor erörterten p-Typ-Verunreinigungen sein. In anderen Ausführungsformen können die epitaxialen Source-/Drain-Regionen 84 vor Ort während dem Züchten dotiert werden. Abschnitte der epitaxialen Source-/Drain-Regionen 82 und 84 können gekrümmte Seitenwände oder im Wesentlichen gerade Seitenwände gemäß der Form der entsprechenden umgeformten Aussparung aufweisen. In den veranschaulichten Ausführungsformen ist jede der Source-/Drain-Regionen 84 physisch von anderen Source-/Drain-Regionen 84 getrennt. In anderen Ausführungsformen werden zwei oder mehr benachbarte Source-/Drain-Regionen 84 zusammengefügt. Solch eine Ausführungsform ist in 22 derart dargestellt, dass zwei benachbarte Source-/Drain-Regionen 84 zusammengefügt sind, um eine gemeinsame Source-/Drain-Region zu bilden. In einigen Ausführungsformen können mehr als zwei benachbarte Source-/Drain-Regionen 84 zusammengefügt werden.
  • Unter weiterer Bezugnahme auf 17A-C werden eine Ätzstoppschicht 87 und ein Zwischenschichtdielektrikum (ILD, Interlayer Dielectric) 88 über den Dummy-Strukturen 70 und über den Source-/Drain-Regionen 82 und 84 abgeschieden. In einer Ausführungsform ist das ILD 88 ein fließfähiger Film, der durch eine fließfähige CVD gebildet wird. In einigen Ausführungsformen ist das ILD 88 aus einem dielektrischen Material, wie etwa Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen, gebildet und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, PECVD, eine Kombination davon oder dergleichen, abgeschieden werden. In einigen Ausführungsformen wird die Ätzstoppschicht 87 als eine Stoppschicht verwendet, während das ILD 88 strukturiert wird, um Öffnungen für darauffolgend gebildete Kontakte zu bilden. Dementsprechend kann ein Material für die Ätzstoppschicht 87 derart ausgewählt werden, dass das Material der Ätzstoppschicht 87 eine niedrigere Ätzrate als das Material des ILD 88 aufweist.
  • Unter Bezugnahme auf 18A-C kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt werden, um die obere Fläche des ILD 88 mit den oberen Flächen der Dummy-Strukturen 70 auf eine gleiche Höhe zu bringen. Nach dem Planarisierungsprozess werden die oberen Flächen der Dummy-Strukturen 70 durch das ILD 88 freigelegt. In einigen Ausführungsformen kann das CMP auch die Maske 72 oder Abschnitte davon auf den Dummy-Strukturen 70 entfernen.
  • Unter Bezugnahme auf 19A-C werden die verbleibenden Abschnitte der Maske 72 und der Dummy-Strukturen 70 in (einem) Ätzschritt(en) entfernt, so dass Aussparungen 90 gebildet werden. Jede der Aussparungen 90 legt eine Kanalregion einer jeweiligen Finne 56 frei. Jede Kanalregion ist zwischen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A oder zwischen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 84 in der zweiten Region 100B angeordnet. Während dem Entfernen kann die Dummy-Dielektrikumschicht 58 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Strukturen 70 geätzt werden. Die Dummy-Dielektrikumschicht 58 kann dann nach dem Entfernen der Dummy-Strukturen 70 entfernt werden.
  • Unter Bezugnahme auf 20A-C sind die Gate-Dielektrikumschichten 92 und 96 und die Gate-Elektroden 94 und 98 jeweils für Ersatz-Gates in der ersten Region 100A und der zweiten Region 100B gebildet. Die Gate-Dielektrikumschichten 92 und 96 werden jeweils konformal in den Aussparungen 90, wie etwa auf den oberen Flächen und den Seitenwänden der Finnen 56, auf Seitenwänden der Gate-Abstandshalter 122 und Finnenabstandshaltern 130 und auf einer oberen Fläche des ILD 88 abgeschieden. In einigen Ausführungsformen umfassen die Gate-Dielektrikumschichten 92 und 96 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen umfassen die Gate-Dielektrikumschichten 92 und 96 ein dielektrisches high-k-Material, und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 92 und 96 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Bildungsverfahren der Gate-Dielektrikumschichten 92 und 96 können Molekularstrahlabscheidung (MBD, Molecular-Beam Deposition), ALD, PECVD, eine Kombination davon oder dergleichen umfassen.
  • Als Nächstes werden die Gate-Elektroden 94 und 98 jeweils über den Gate-Dielektrikumschichten 92 und 96 abgeschieden und füllen die verbleibenden Abschnitte der Aussparungen 90. Die Gate-Elektroden 94 und 98 können aus einem metallhaltigen Material, wie etwa TiN, TaN, TaC, Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Kombinationen davon oder Mehrfachschichten davon, hergestellt sein. Nach dem Füllen der Gate-Elektroden 94 und 98 kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten 92 und 96 und der Gate-Elektroden 94 und 98 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ILD 88 befinden. Die resultierenden verbleibenden Abschnitte von Material der Gate-Elektroden 94 und 98 und die Gate-Dielektrikumschichten 92 und 96 bilden somit Ersatz-Gates der resultierenden FinFETs.
  • In einigen Ausführungsformen kann das Bilden der Gate-Dielektrikumschichten 92 und 96 gleichzeitig erfolgen, so dass die Gate-Dielektrikumschichten 92 und 96 aus denselben Materialien hergestellt sind, und kann das Bilden der Gate-Elektroden 94 und 98 gleichzeitig erfolgen, so dass die Gate-Elektroden 94 und 98 aus denselben Materialien hergestellt sind. In anderen Ausführungsformen können jedoch die Gate-Dielektrikumschichten 92 und 96 durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Dielektrikumschichten 92 und 96 aus verschiedenen Materialien hergestellt werden können, und können die Gate-Elektroden 94 und 98 durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Elektroden 94 und 98 aus verschiedenen Materialien hergestellt werden können. Es können verschiedene Maskierungsschritte verwendet werden, um geeignete Regionen zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • Unter Bezugnahme auf 21A-C wird ein ILD 102 über dem ILD 88 abgeschieden, werden Kontakte 104 und 106 durch das ILD 102 und das ILD 88 gebildet und werden Kontakte 108 und 110 durch das ILD 102 gebildet. In einer Ausführungsform wird das ILD 102 unter Verwendung ähnlicher Materialien und Verfahren wie das ILD 88 gebildet, das zuvor unter Bezugnahme auf 17A-C beschrieben wurde, und wird die Beschreibung hierin der Kürze wegen nicht wiederholt. In einigen Ausführungsformen sind das ILD 102 und das ILD 88 aus einem selben Material gebildet. In anderen Ausführungsformen sind das ILD 102 und das ILD 88 aus verschiedenen Materialien gebildet.
  • Die Öffnungen für die Kontakte 104 sind durch die ILDs 88 und 102 und die Ätzstoppschicht 87 gebildet. Die Öffnungen für die Kontakte 110 sind durch das ILD 102 und die Ätzstoppschicht 87 gebildet. Diese Öffnungen können alle gleichzeitig in einem selben Prozess oder in separaten Prozessen gebildet werden. Die Öffnungen können unter Verwendung akzeptabler Photolithographie- und Ätztechniken gebildet werden. Ein Liner, wie etwa eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Es kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um überschüssige Materialien von einer oberen Fläche des ILD 102 zu entfernen. Der verbleibende Liner und das das verbleibende leitfähige Material bilden Kontakte 104 und 110 in den Öffnungen. Es kann ein Temperprozess durchgeführt werden, um jeweils ein Silizid (nicht gezeigt) an der Schnittstelle zwischen den epitaxialen Source-/Drain-Regionen 82 und 84 und den Kontakten 104 zu bilden. Die Kontakte 104 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Regionen 82 und 84 gekoppelt, und die Kontakte 110 sind physisch und elektrisch mit den Gate-Elektroden 94 und 98 gekoppelt. Wenngleich die Kontakte 104 in 21B in einem selben Querschnitt wie die Kontakte 110 dargestellt sind, dient diese Darstellung der Veranschaulichung und sind in einigen Ausführungsformen die Kontakte 104 in anderen Querschnitten als die Kontakte 110 angeordnet.
  • 22 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung, die ähnlich wie die FinFET-Vorrichtung ist, die in 21A-C veranschaulicht ist, wobei gleiche Elemente mit gleichen Bezugszeichen gekennzeichnet sind. 22 ist entlang des Referenzquerschnitts B-B veranschaulicht, der in 1 veranschaulicht ist. In einigen Ausführungsformen kann die FinFET-Vorrichtung von 22 unter Verwendung ähnlicher Materialien und Verfahren und der FinFET-Vorrichtung von 21A-C, die zuvor unter Bezugnahme auf 1-21C beschrieben wurde, gebildet werden, und die Beschreibung wird hierin der Kürze wegen nicht wiederholt. In der veranschaulichten Ausführungsform werden zwei benachbarte Source-/Drain-Regionen 82 und zwei benachbarte Source-/Drain-Regionen 84 zusammengefügt, um jeweilige gemeinsame Source-/Drain-Regionen zu bilden. In anderen Ausführungsformen können mehr als zwei benachbarte Source-/Drain-Regionen 82 und mehr als zwei benachbarte Source-/Drain-Regionen 84 zusammengefügt werden.
  • 23 ist ein Flussdiagramm, das ein Verfahren zum Bilden einer FinFET-Vorrichtung gemäß einigen Ausführungsformen veranschaulicht. Das Verfahren 2000 startet mit dem Schritt 2001, wo ein Substrat (wie etwa das Substrat 50, das in 2A veranschaulicht ist) strukturiert wird, um Streifen (wie etwa die Halbleiterstreifen 52, die in 3A veranschaulicht sind) zu bilden, wie zuvor unter Bezugnahme auf 2A und 3A beschrieben wurde. Bei Schritt 2003 werden Isolationsregionen (wie etwa die Isolationsregionen 54, die in 5A veranschaulicht sind) zwischen benachbarten Streifen gebildet, wie zuvor unter Bezugnahme auf 4A und 5A beschrieben wurde. Bei Schritt 2005 werden Dummy-Strukturen (wie etwa die Dummy-Strukturen 70, die in 7A-7B veranschaulicht sind) über den Streifen gebildet, wie zuvor unter Bezugnahme auf 6A-B und 7A-C beschrieben wurde. Bei Schritt 2007 wird ein erster Ätzprozess auf den Streifen durchgeführt, um Aussparungen (wie etwa die Aussparungen 124 in den Streifen, wie zuvor unter Bezugnahme auf 12 beschrieben wurde) zu bilden. Bei Schritt 2009 wird ein zweiter Ätzprozess auf den Streifen durchgeführt, um umgeformte Aussparungen (wie etwa die Aussparungen 126 in den Streifen, wie zuvor unter Bezugnahme auf 13-15C beschrieben wurde) zu bilden. Bei Schritt 2011 werden Source-/Drain-Regionen (wie etwa die epitaxialen Source-/Drain-Regionen 82, die in 16B-C veranschaulicht sind) epitaxial in den umgeformten Aussparungen gezüchtet. In einigen Ausführungsformen werden die Schritte 2007, 2009 und 2011 auf Streifen durchgeführt, die in einer ersten Region des Substrats angeordnet sind, wo n-Typ-Vorrichtungen gebildet sind. In solchen Ausführungsformen können die Schritte 2007, 2009 und 2011 wiederholt werden, um auf Streifen durchgeführt zu werden, die in einer zweiten Region des Substrats angeordnet sind, wo p-Typ-Vorrichtungen gebildet sind, wie zuvor unter Bezugnahme auf 17A-C beschrieben wurde. In Schritt 2013 werden Ersatz-Gate-Stapel (wie etwa die Gate-Dielektrikum-Schichten 92/die Gate-Elektroden 94 und die Gate-Dielektrikumschichten 96/die Gate-Elektroden 98, die in 20A-C veranschaulicht sind) über den Streifen gebildet.
  • Verschiedene hierin erörterte Ausführungsformen ermöglichen eine verbesserte FinFET-Leistung. Zum Beispiel kann die Verwendung von H-Radikalen während einem Ätzprozess zum Umformen von Aussparungen zwischen Finnen Vorteile aufweisen. Durch Verwenden von H-Radikalen während dem Ätzprozess kann die Unterseite der umgeformten Aussparung derart gebildet werden, dass sie eine sich verjüngende Form aufweist oder eine zugespitzte Unterseite aufweist. Dadurch kann der untere Abstand der umgeformten Aussparung vergrößert werden, da die zugespitzte Unterseite der umgeformten Aussparung weiter von benachbarten Finnen entfernt sein kann. Dadurch kann der untere Abstand einer Aussparung mit einer zugespitzten Unterseite, wie sie hierin beschrieben ist, größer als gebildete Aussparungen sein, die eine U-förmige oder horizontalere untere Fläche aufweisen. In einigen Fällen verringert ein größerer unterer Abstand die Wahrscheinlichkeit, dass sich Dotiermittel innerhalb der epitaxialen Source-/Drain-Regionen in den Kanal eines FinFET oder unter diesen ausbreiten. Die Diffusion von Dotiermitteln in oder unter den Kanal kann die Vorrichtungsleistung verringern. In einigen Fällen kann die Verwendung von hierin beschriebenen Techniken auch Drain-induzierte Barrieresenkungs(DIBL)-effekte verringern oder die Off-State-Leckage verringern. Durch Kontrollieren der Ätzparameter kann das Ätzen der umgeformten Aussparung kontrolliert werden, um eine gewünschte Form der umgeformten Aussparung zu produzieren (einige Beispiele sind in 13-15C gezeigt). Dadurch kann auch der obere Abstand, der mittlere Abstand oder der untere Abstand der umgeformten Aussparung kontrolliert werden. Die hierin beschriebenen Techniken sind unter Bezugnahme auf FinFETs beschrieben, können jedoch beim Bilden anderer Vorrichtungen, wie etwa planare FETs, Halbleiterlaser oder sonstige optische Vorrichtungen, oder sonstiger Arten von Vorrichtungen verwendet werden.
  • Gemäß einer Ausführungsform umfasst ein Verfahren das Bilden einer Finne über einem Substrat, das Bilden einer Isolationsregion benachbart zu der Finne, das Bilden einer Dummy-Struktur über der Finne, das Aussparen der Finne benachbart zu der Dummy-Struktur zum Bilden einer ersten Aussparung unter Verwendung eines ersten Ätzprozesses, das Umformen der ersten Aussparung zum Bilden einer umgeformten ersten Aussparung unter Verwendung eines zweiten Ätzprozesses, wobei die Unterseite der umgeformten ersten Aussparung durch eine Schnittstelle einer kristallinen Ebene einer ersten Seitenwandfläche und einer kristallinen Ebene einer zweiten Seitenwandfläche definiert ist, wobei die erste Seitenwandfläche der zweiten Seitenwandfläche gegenüberliegt; und epitaxiales Züchten einer Source-/Drain-Region in der umgeformten ersten Aussparung. In einer Ausführungsform ätzt der zweite Ätzprozess selektiv kristalline Ebenen, die eine erste kristalline Ausrichtung aufweisen, über zweiten kristallinen Ebenen, die eine zweite kristalline Ausrichtung aufweisen, wobei die kristalline Ebene der ersten Seitenwandfläche die erste kristalline Ausrichtung aufweist, und wobei die erste Seitenwandfläche eine zweite kristalline Ebene aufweist, die die zweite kristalline Ausrichtung aufweist. In einer Ausführungsform weisen die zweiten kristallinen Ebenen eine kristalline (111)-Ausrichtung auf. In einer Ausführungsform umfasst der zweite Ätzprozess einen Plasmaätzprozess unter Verwendung von Wasserstoffradikalen. In einer Ausführungsform umfasst der zweite Ätzprozess ferner das Bilden eines Argonplasmas. In einer Ausführungsform ist ein erster seitlicher Abstand zwischen der Unterseite der ersten Aussparung und einer benachbarten Dummy-Struktur geringer als ein zweiter seitlicher Abstand zwischen der Unterseite der umgeformten ersten Aussparung und der benachbarten Dummy-Struktur. In einer Ausführungsform umfasst das epitaxiale Züchten einer Source-/Drain-Region in der umgeformten ersten Aussparung das epitaxiale Züchten eines ersten Halbleitermaterials in der umgeformten ersten Aussparung, wobei das erste Halbleitermaterial die Unterseite der umgeformten ersten Aussparung bedeckt, und das epitaxiale Züchten eines zweiten Halbleitermaterials über dem ersten Halbleitermaterial, wobei das zweite Halbleitermaterial eine andere Zusammensetzung als das erste Halbleitermaterial aufweist, und das epitaxiale Züchten eines dritten Halbleitermaterials über dem zweiten Halbleitermaterial, wobei sich das dritte Halbleitermaterial von dem zweiten Halbleitermaterial unterscheidet.
  • Gemäß einer anderen Ausführungsform umfasst ein Verfahren das Strukturieren eines Substrats zum Bilden eines Streifens, wobei der Streifen ein erstes Halbleitermaterial umfasst, das Bilden einer Isolationsregion entlang einer Seitenwand des Streifens, wobei sich ein oberer Abschnitt des Streifens oberhalb von einer oberen Fläche der Isolationsregion erstreckt, das Bilden einer Dummy-Struktur entlang von Seitenwänden und einer oberen Fläche des oberen Abschnitts des Streifens, das Durchführen eines ersten Ätzprozesses auf einem freigelegten Abschnitt des oberen Abschnitts des Streifens zum Bilden einer ersten Aussparung, wobei der freigelegte Abschnitt des Streifens von der Dummy-Struktur freigelegt wird, nach dem Durchführen des ersten Ätzprozesses, das Umformen der ersten Aussparung, so dass sie eine V-förmige untere Fläche aufweist, unter Verwendung eines zweiten Ätzprozesses, wobei der zweite Ätzprozess selektiv bezüglich erster kristalliner Ebenen mit einer ersten Ausrichtung in Bezug auf zweite kristalline Ebenen mit einer zweiten Ausrichtung ist, und das epitaxiale Züchten einer Source-/Drain-Region in der umgeformten ersten Aussparung. In einer Ausführungsform weist der zweite Ätzprozess eine langsamere Ätzrate als der erste Ätzprozess auf. In einer Ausführungsform weist die V-förmige untere Fläche sich schneidende kristalline (111) Ebenen auf. In einer Ausführungsform umfasst der erste Ätzprozess einen ersten Plasmaätzprozess, der ein erstes Ätzgas verwendet, und umfasst der zweite Ätzprozess einen zweiten Plasmaätzprozess, der ein zweites Ätzgas verwendet, das sich von dem ersten Ätzgas unterscheidet. In einer Ausführungsform umfasst das zweite Ätzgas H2. In einer Ausführungsform liegt nach dem Durchführen des zweiten Ätzprozesses eine oberste Fläche der ersten Aussparung entlang von dritten kristallinen Ebenen, die die zweite Ausrichtung aufweisen. In einer Ausführungsform umfasst das epitaxiale Züchten einer Source-/Drain-Region das epitaxiale Züchten eines ersten Materials, das epitaxiale Züchten eines zweiten Materials und das epitaxiale Züchten eines dritten Materials, wobei das erste Material, das zweite Material und das dritte Material allesamt verschiedene Materialien sind. In einer Ausführungsform umfasst das Verfahren ferner das Bilden von Abstandshaltern entlang von Seitenwänden der Dummy-Struktur, wobei nach dem Durchführen des zweiten Ätzprozesses Abschnitte des ersten Halbleitermaterials, die benachbart zu einer unteren Fläche der Abstandshalter sind, nicht durch den zweiten Ätzprozess entfernt sind.
  • Gemäß einer anderen Ausführungsform umfasst die Vorrichtung eine Finne über einem Substrat, wobei eine erste Seitenwandfläche auf der Unterseite der Finne entlang von kristallinen Ebenen einer ersten kristallinen Ausrichtung liegt, eine Isolationsregion benachbart zu der Finne, eine Gate-Struktur entlang von Seitenwänden der Finne und über der oberen Fläche der Finne, einen Gate-Abstandshalter, der seitlich benachbart zu der Gate-Struktur ist, und eine epitaxiale Region benachbart zu der Finne, wobei sich ein unterer Abschnitt der epitaxialen Region zu einer Spitze hin verjüngt. In einer Ausführungsform verjüngt sich der untere Abschnitt der epitaxialen Region entlang von kristallinen Ebenen der ersten kristallinen Ausrichtung. In einer Ausführungsform weist der breiteste Abschnitt der epitaxialen Region ein gekrümmtes Profil auf. In einer Ausführungsform liegt der breiteste Abschnitt der epitaxialen Region zwischen einer oberen Fläche der epitaxialen Region und dem unteren Abschnitt der epitaxialen Region. In einer Ausführungsform umfasst die epitaxiale Region ein erstes Material, ein zweites Material über dem ersten Material und ein drittes Material über dem zweiten Material, wobei das erste Material, das zweite Material und das dritte Material alle Materialien sind, die verschiedene Zusammensetzungen aufweisen.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62738851 [0001]

Claims (20)

  1. Verfahren umfassend: Bilden einer Finne über einem Substrat; Bilden einer Isolationsregion benachbart zu der Finne; Bilden einer Dummy-Struktur über der Finne; Aussparen der Finne benachbart zu der Dummy-Struktur zum Bilden einer ersten Aussparung unter Verwendung eines ersten Ätzprozesses; Umformen der ersten Aussparung zum Bilden einer umgeformten ersten Aussparung unter Verwendung eines zweiten Ätzprozesses, wobei die Unterseite der umgeformten ersten Aussparung durch eine Schnittstelle einer kristallinen Ebene einer ersten Seitenwandfläche und einer kristallinen Ebene einer zweiten Seitenwandfläche definiert ist, wobei die erste Seitenwandfläche der zweiten Seitenwandfläche gegenüberliegt; und epitaxiales Züchten einer Source-/Drain-Region in der umgeformten ersten Aussparung.
  2. Verfahren nach Anspruch 1, wobei der zweite Ätzprozess selektiv kristalline Ebenen, die eine erste kristalline Ausrichtung aufweisen, über zweiten kristallinen Ebenen, die eine zweite kristalline Ausrichtung aufweisen, ätzt, wobei die kristalline Ebene der ersten Seitenwandfläche die erste kristalline Ausrichtung aufweist, und wobei die erste Seitenwandfläche eine zweite kristalline Ebene umfasst, die die zweite kristalline Ausrichtung aufweist.
  3. Verfahren nach Anspruch 2, wobei die zweiten kristallinen Ebenen eine kristalline (111)-Ausrichtung aufweisen.
  4. Verfahren nach einem der vorherigen Ansprüche, wobei der zweite Ätzprozess einen Plasmaätzprozess unter Verwendung von Wasserstoffradikalen umfasst.
  5. Verfahren nach Anspruch 4, wobei der zweite Ätzprozess ferner das Bilden eines Argonplasmas umfasst.
  6. Verfahren nach einem der vorherigen Ansprüche, wobei ein erster seitlicher Abstand zwischen der Unterseite der ersten Aussparung und einer benachbarten Dummy-Struktur geringer als ein zweiter seitlicher Abstand zwischen der Unterseite der umgeformten ersten Aussparung und der benachbarten Dummy-Struktur ist.
  7. Verfahren nach einem der vorherigen Ansprüche, wobei das epitaxiale Züchten einer Source-/Drain-Region in der umgeformten ersten Aussparung Folgendes umfasst: epitaxiales Züchten eines ersten Halbleitermaterials in der umgeformten ersten Aussparung, wobei das erste Halbleitermaterial die Unterseite der umgeformten ersten Aussparung bedeckt; epitaxiales Züchten eines zweiten Halbleitermaterials über dem ersten Halbleitermaterial, wobei das zweite Halbleitermaterial eine andere Zusammensetzung als das erste Halbleitermaterial aufweist; und epitaxiales Züchten eines dritten Halbleitermaterials über dem zweiten Halbleitermaterial, wobei sich das dritte Halbleitermaterial von dem zweiten Halbleitermaterial unterscheidet.
  8. Verfahren umfassend: Strukturieren eines Substrats zum Bilden eines Streifens, wobei der Streifen ein erstes Halbleitermaterial aufweist; Bilden einer Isolationsregion entlang einer Seitenwand des Streifens, wobei sich ein oberer Abschnitt des Streifens oberhalb von einer oberen Fläche der Isolationsregion erstreckt; Bilden einer Dummy-Struktur entlang von Seitenwänden und einer oberen Fläche des oberen Abschnitts des Streifens; Durchführen eines ersten Ätzprozesses auf einem freigelegten Abschnitt des oberen Abschnitts des Streifens zum Bilden einer ersten Aussparung, wobei der freigelegte Abschnitt des Streifens von der Dummy-Struktur freigelegt wird; nach dem Durchführen des ersten Ätzprozesses, Umformen der ersten Aussparung, so dass sie eine V-förmige untere Fläche aufweist, unter Verwendung eines zweiten Ätzprozesses, wobei der zweite Ätzprozess selektiv bezüglich erster kristalliner Ebenen mit einer ersten Ausrichtung in Bezug auf zweite kristalline Ebenen mit einer zweiten Ausrichtung ist; und epitaxiales Züchten einer Source-/Drain-Region in der umgeformten ersten Aussparung.
  9. Verfahren nach Anspruch 8, wobei der zweite Ätzprozess eine langsamere Ätzrate als der erste Ätzprozess aufweist.
  10. Verfahren nach Anspruch 8 oder 9, wobei die V-förmige untere Fläche sich schneidende kristalline (111) Ebenen umfasst.
  11. Verfahren nach einem der vorherigen Ansprüche 8 bis 10, wobei der erste Ätzprozess einen ersten Plasmaätzprozess umfasst, der ein erstes Ätzgas verwendet, und wobei der zweite Ätzprozess einen zweiten Plasmaätzprozess umfasst, der ein zweites Ätzgas verwendet, das sich von dem ersten Ätzgas unterscheidet.
  12. Verfahren nach Anspruch 11, wobei das zweite Ätzgas H2 umfasst.
  13. Verfahren nach Anspruch 11 oder 12, wobei der zweite Plasmaätzprozess ein Plasma bildet, das Wasserstoffradikale umfasst.
  14. Verfahren nach einem der vorherigen Ansprüche 8 bis 13, wobei nach dem Durchführen des zweiten Ätzprozesses eine oberste Fläche der ersten Aussparung entlang von dritten kristallinen Ebenen liegt, die die zweite Ausrichtung aufweisen.
  15. Verfahren nach einem der vorherigen Ansprüche 8 bis 14, ferner umfassend das Bilden von Abstandshaltern entlang von Seitenwänden der Dummy-Struktur, wobei nach dem Durchführen des zweiten Ätzprozesses Abschnitte des ersten Halbleitermaterials, die benachbart zu einer unteren Fläche der Abstandshalter sind, nicht durch den zweiten Ätzprozess entfernt werden.
  16. Vorrichtung umfassend: eine Finne über einem Substrat, wobei eine erste Seitenwandfläche auf der Unterseite der Finne entlang von kristallinen Ebenen einer ersten kristallinen Ausrichtung liegt; eine Isolationsregion benachbart zu der Finne; eine Gate-Struktur entlang von Seitenwänden der Finne und über der oberen Fläche der Finne; einen Gate-Abstandshalter seitlich benachbart zu der Gate-Struktur; und eine epitaxiale Region benachbart zu der Finne, wobei sich ein unterer Abschnitt der epitaxialen Region zu einer Spitze verjüngt.
  17. Vorrichtung nach Anspruch 16, wobei sich der untere Abschnitt der epitaxialen Region entlang von kristallinen Ebenen der ersten kristallinen Ausrichtung verjüngt.
  18. Vorrichtung nach Anspruch 16 oder 17, wobei der breiteste Abschnitt der epitaxialen Region ein gekrümmtes Profil aufweist.
  19. Vorrichtung nach einem der vorherigen Ansprüche 16 bis 18, wobei sich der breiteste Abschnitt der epitaxialen Region zwischen einer oberen Fläche der epitaxialen Region und dem unteren Abschnitt der epitaxialen Region befindet.
  20. Vorrichtung nach einem der vorherigen Ansprüche 16 bis 19, wobei die epitaxiale Region ein erstes Material, ein zweites Material über dem ersten Material und ein drittes Material über dem zweiten Material umfasst, wobei das erste Material, das zweite Material und das dritte Material alle Materialien sind, die verschiedene Zusammensetzungen aufweisen.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502200B2 (en) * 2020-06-19 2022-11-15 Globalfoundries U.S. Inc. Transistor device having sidewall spacers contacting lower surfaces of an epitaxial semiconductor material

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220028997A1 (en) * 2020-07-22 2022-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacers in semiconductor devices
US11984478B2 (en) * 2020-08-14 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Forming source and drain features in semiconductor devices
US20220336614A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Source/Drain Silicide for Multigate Device Performance and Method of Fabricating Thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494858B2 (en) 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
KR101852342B1 (ko) * 2011-03-23 2018-04-27 삼성전자주식회사 반도체 소자 및 그의 제조방법
US9105654B2 (en) * 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
KR102401987B1 (ko) * 2014-08-01 2022-05-25 올싸거널 인코포레이티드 유기 전자 장치의 포토리소그래피 패터닝
US9735009B2 (en) * 2014-09-15 2017-08-15 Applied Materials, Inc. Pre-clean of silicon germanium for pre-metal contact at source and drain and pre-high K at channel
KR102259080B1 (ko) 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US10026837B2 (en) 2015-09-03 2018-07-17 Texas Instruments Incorporated Embedded SiGe process for multi-threshold PMOS transistors
KR102374321B1 (ko) 2015-10-14 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
US10522359B2 (en) 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502200B2 (en) * 2020-06-19 2022-11-15 Globalfoundries U.S. Inc. Transistor device having sidewall spacers contacting lower surfaces of an epitaxial semiconductor material

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