DE102020109608A1 - Dummy-finnen und verfahren zu deren herstellung - Google Patents

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Shih-Yao Lin
Yun-Ting Chou
Chih-Han Lin
Jr-Jung LIN
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
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Abstract

Eine beispielhafte Vorrichtung weist einen ersten Source-/Drain-Bereich über einem Halbleitersubstrat und eine Dummy-Finne benachbart zu dem ersten Source-/Drain-Bereich auf. Die Dummy-Finne weist einen ersten Teil mit einer ersten Schicht und einen zweiten Teil über dem ersten Teil auf, wobei der zweite Teil eine zweite Schicht und eine dritte Schicht aufweist. Die dritte Schicht ist zwischen der ersten Schicht und der zweiten Schicht angeordnet, und sie ist aus einem anderen Material als die erste Schicht und die zweite Schicht hergestellt. Eine Breite des zweiten Teils ist kleiner als eine Breite des ersten Teils. Die Vorrichtung weist weiterhin einen Gatestapel entlang Seitenwänden der Dummy-Finne auf.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 31. Januar 2020 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/968.586, die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsbereichen zum Einsatz, wie zum Beispiel in Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass nacheinander isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleiter-Materialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um darauf Schaltkreiskomponenten und -elemente herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerungen der kleinsten Strukturbreite weiter, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn jedoch die kleinsten Strukturbreiten verringert werden, entstehen zusätzliche Probleme, die angegangen werden sollten
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel für einen FinFET in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen.
    • Die 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15A, 15B, 15C, 15D, 15E, 15F, 15G, 15H, 16A, 16B, 17, 18A, 18B, 19A, 19B, 20A, 20B, 20C, 21A, 21B, 22A, 22B, 23A, 23B, 24A, 24B, 25A, 25B, 25C, 26A, 2.6B, 27A, 27B, 28A und 28B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen.
    • Die 29, 30, 31, 32, 33, 34, 35, 36A, 36B, 36C, 37A, 37B und 37C sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen alternativen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Hier werden verschiedene Ausführungsformen für einen Finnen-Feldeffekttransistor (FinFET) beschrieben. Ausführungsformen können auch für andere Transistor-Technologien verwendet werden, wie etwa für einen Nanosheet-FET, der gelegentlich als Gate-all-around-Feldeffekttransistor (GAA-FET) bezeichnet wird.
  • Bei verschiedenen Ausführungsformen kann eine Dummy-Finne zum Trennen von Metallgates benachbarter Transistoren verwendet werden. Die Dummy-Finne kann außerdem dazu beitragen, benachbarte Source-/Drain-Bereiche dadurch zu isolieren, dass zum Beispiel eine ungewollte Source-/Drain-Verschmelzung während eines epitaxialen Aufwachsprozesses verhindert wird. Es ist festgestellt worden, dass Abmessungen der Dummy-Finnen, die gelegentlich als kritische Abmessungen (CDs) bezeichnet werden, wegen der Nähe der Dummy-Finnen zu Kanalbereichen von Transistoren die Bauelement-Ausbeute beeinflussen. Verschiedene Ausführungsformen umfassen ein Herstellen einer Schicht auf Seitenwänden der Dummy-Finne und ein Ätzen der Schicht. Dadurch kann ein Profil der Dummy-Finne verbessert werden. Zum Beispiel kann ein mittlerer Bereich der Dummy-Finne weniger breit als ein unterer Teil der Dummy-Finne sein (z. B. kann er eine kleinere CD haben). Auf diese Weise kann ein Abstand zwischen der Dummy-Finne und den Kanalbereichen vergrößert werden, und ein Prozessfenster für eine Gatestapel-Spaltfüllung wird vergrößert.
  • 1 zeigt ein Beispiel für ein Bauelement 10 mit FinFETs in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen. Ein Teil des Bauelements 10 ist weggeschnitten worden, um darunter befindliche Strukturelemente (z. B. Strukturelemente, die mit Strichlinien umrissen sind) darzustellen. Das Bauelement 10 weist Finnen 52 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf. In dem Substrat 50 sind Isolationsbereiche 56 angeordnet, und die Finnen 52 ragen zwischen benachbarten Isolationsbereichen 56 heraus. Die Isolationsbereiche 56 sind hier zwar als Bereiche dargestellt und beschrieben, die von dem Substrat 50 getrennt sind, aber der hier verwendete Begriff „Substrat“ kann auch zum Bezeichnen nur des Halbleitersubstrats oder eines Halbleitersubstrats mit Isolationsbereichen verwendet werden. Und die Finnen 52 sind zwar als ein einziges zusammenhängendes Material wie das Substrat 50 dargestellt, aber die Finnen 52 und/oder das Substrat 50 können nur ein Material oder eine Mehrzahl von Materialien aufweisen. In diesem Zusammenhang bezeichnen Finnen 52A den Teil, der sich zwischen benachbarten Isolationsbereichen 56 erstreckt. Das Bauelement 10 weist außerdem eine Dummy-Finne 52' zwischen benachbarten Finnen 52 auf.
  • Eine dielektrische Gateschicht 92 ist entlang Seitenwänden und über einer Oberseite der Finnen 52 angeordnet, Gateelektroden 94 sind über der dielektrischen Gateschicht 92 angeordnet, und eine Gatemaskenschicht 96 ist über den Gateelektroden 94 angeordnet. Die dielektrische Gateschicht 92, die Gateelektroden 94 und die Gatemaskenschicht 96 können auch auf Seitenwänden der Dummy-Kanalbereiche 52' angeordnet werden. Eine oder mehrere Schichten von Gate-Abstandshaltern 86 können auf Seitenwänden der dielektrischen Gateschicht 92, der Gateelektroden 94 und der Gatemaskenschicht 96 angeordnet werden. Source-/Drain-Bereiche 82 sind auf gegenüberliegenden Seiten der Finne 52A in Bezug zu der dielektrischen Gateschicht 92, den Gateelektroden 94 und der Gatemaskenschicht 96 angeordnet. Bei einigen Ausführungsformen können die Gate-Abstandshalter 86 optional auch auf Seitenwänden der Dummy-Finne 52' hergestellt werden. Die Dummy-Finne 52' kann zwischen benachbarten Source-/Drain-Bereichen 82 angeordnet werden und kann diese physisch trennen. Die Source-/Drain-Bereiche 82 können sich auch von einem ausgesparten Teil der Finne 52A erstrecken.
  • Dielektrische Bereiche 78 erstrecken sich durch die Gatemaskenschichten 96 in die Gateelektroden 94 hinein (siehe z. B. 27A). Die dielektrischen Bereiche 78 können sich bis zu der Dummy-Finne 52' erstrecken, und eine Kombination aus dem dielektrischen Bereich 78 und der Dummy-Finne 52' kann Gateelektroden benachbarter FinFETs trennen. Über den Isolationsbereichen 56 ist eine Kontakt-Ätzstoppschicht (CESL) 87 angeordnet, und über der CESL 87 ist eine dielektrische Schicht 88 angeordnet. Die dielektrische Schicht 88 kann außerdem die Source-/Drain-Bereiche 82, Teile der Dummy-Finne 52', die Gatemaskenschicht 96, die dielektrische Gateschicht 92 und die Gateelektroden 94 umschließen.
  • 1 zeigt außerdem Referenzquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A - A verläuft entlang einer Längsachse der Gateelektrode 94 und in einer Richtung, die zum Beispiel senkrecht zu einer Richtung eines Stromflusses zwischen den Source-/Drain-Bereichen 82 des FinFET ist. Ein Querschnitt B - B ist senkrecht zu dem Querschnitt A - A und verläuft entlang einer Längsachse der Finne 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source-/Drain-Bereichen 82 des FinFET. Ein Querschnitt C - C ist parallel zu dem Querschnitt A - A und verläuft durch einen Source-/Drain-Bereich des FinFET. Nachfolgende Figuren beziehen sich der Übersichtlichkeit halber auf diese Referenzquerschnitte.
  • Einige Ausführungsformen, die hier erörtert werden, werden in Zusammenhang mit FinFETs erörtert, die mit einem Gate-Last-Prozess hergestellt werden. Bei anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Außerdem werden bei einigen Ausführungsformen Aspekte in Betracht gezogen, die bei planaren Bauelementen, wie etwa planaren FETs, verwendet werden.
  • Die 2 bis 37C sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen. Die 2 bis 14, 15A bis 15H, 16A, 16B, 17, 29 bis 35 und 36A bis 36C zeigen den in 1 gezeigten Referenzquerschnitt A - A, mit der Ausnahme, dass mehrere Finnen/FinFETs verwendet werden. Die 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A und 37A sind entlang dem in 1 gezeigten Referenzquerschnitt A - A dargestellt, und die 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 25C, 26B, 27B, 28B und 37B sind entlang dem in 1 gezeigten Referenzquerschnitt B - B dargestellt, mit der Ausnahme, dass mehrere Finnen/FinFETs verwendet werden. Die 20C und 37C sind entlang dem in 1 gezeigten Referenzquerschnitt C - C dargestellt, mit der Ausnahme, dass mehrere Finnen/FinFETs verwendet werden.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenphosphid.
  • Das Substrat 50 weist einen Bereich 50N und einen Bereich 50P auf. Der Bereich 50N kann zum Herstellen von n-Bauelementen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, verwendet werden. Der Bereich 50P kann zum Herstellen von p-Bauelementen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, verwendet werden. Der Bereich 50N kann von dem Bereich 50P physisch getrennt sein (wie durch einen Teiler 51 dargestellt ist), und zwischen dem Bereich 50N und dem Bereich 50P können beliebig viele Bauelementstrukturen (z. B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) angeordnet sein.
  • Auf dem Substrat 50 wird eine Hartmaske 53 abgeschieden. Die Hartmaske 53 kann zum Definieren einer Struktur von später herzustellenden Halbleiterfinnen verwendet werden. Bei einigen Ausführungsformen wird die Hartmaske 53 durch physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD) oder dergleichen abgeschieden. Die Hartmaske 53 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein Metalloxid, ein Metallnitrid, Multischichten davon oder dergleichen aufweisen. Obwohl nur eine Hartmaskenschicht dargestellt ist, kann zum Beispiel eine Mehrschichtstruktur (z. B. eine Schicht aus Siliziumoxid auf einer Schicht aus Siliziumnitrid) als die Hartmaske 53 hergestellt werden.
  • Die 3 bis 28B zeigen verschiedene weitere Schritte bei der Herstellung von beispielhaften Bauelementen. Die 3 bis 28B zeigen Strukturelemente in jedem der Bereiche 50N und 50P. Zum Beispiel können die Strukturen, die in den 3 bis 28B gezeigt sind, sowohl für den Bereich 50N als auch für den Bereich 50P verwendet werden. Unterschiede (falls vorhanden) zwischen den Strukturen des Bereichs 50N und des Bereichs 50P werden in dem Text zu jeder Figur beschrieben.
  • Die 3 bis 16B zeigen Schnittansichten (z. B. entlang dem Querschnitt A - A von 1) der Herstellung von Dummy-Finnen gemäß verschiedenen Ausführungsformen. In 3 werden Finnen 52A und 52B in dem Substrat 50 hergestellt. Die Finnen 52A/52B sind Halbleiterstreifen. Die Finnen 52A/52B umfassen eine Finne 52B zwischen Finnen 52A. Wie unter Bezugnahme auf spätere Figuren dargelegt wird, wird die Finne 52B entfernt und durch eine Dummy-Finne 52' (siehe 14) ersetzt.
  • Bei einigen Ausführungsformen können die Finnen 52A in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 hergestellt werden. Die Ätzung kann mit jedem geeigneten Ätzverfahren durchgeführt werden, wie etwa reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen oder einer Kombination davon. Die Ätzung kann anisotrop sein.
  • Die Finnen können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen verwendet werden. Bei einigen Ausführungsformen kann die Maske (oder andere Schicht) auf den Finnen 52A/52B verbleiben.
  • In 4 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 52A/52B abgeschieden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten zum Umwandeln in ein anderes Material, wie etwa ein Oxid) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nachdem das Isoliermaterial 54 abgeschieden worden ist, kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial 54 so abgeschieden, dass überschüssiges Isoliermaterial 54 die Finnen 52A/52B bedeckt. Obwohl das Isoliermaterial 54 als nur eine Schicht dargestellt ist, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zunächst ein konformer Belag (nicht dargestellt) entlang einer Oberfläche des Substrats 50 und der Finnen 52A/52B hergestellt werden. Anschließend kann ein Füllmaterial, wie etwa eines der vorgenannten, über dem Belag abgeschieden werden.
  • Nach der Abscheidung wird ein Entfernungsprozess an dem Isoliermaterial 54 durchgeführt, um überschüssiges Isoliermaterial 54 über den Finnen 52A/52B zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemischmechanische Polierung (CMP), ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Durch den Planarisierungsprozess werden die Finnen 52A/52B freigelegt, sodass Oberseiten der Finnen 52A/52B und des Isoliermaterials 54 nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind. Bei Ausführungsformen, bei denen die Maske 53 auf den Finnen 52A/52B verbleibt, kann durch den Planarisierungsprozess die Maske 53 freigelegt werden oder entfernt werden, sodass Oberseiten der Maske 53 bzw. der Finnen 52A/52B und des Isoliermaterials 54 nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • In 5 wird zumindest ein Teil der Finne 52B zum Beispiel mit einem geeigneten Ätzverfahren entfernt. Dadurch entsteht eine Öffnung 100 in dem Isoliermaterial 54 zwischen den Finnen 52A. In späteren Prozessen kann ein Dummy-Kanalbereich in der Öffnung 100 hergestellt werden. Die Finne 52B kann vollständig entfernt werden, oder ein Teil der Finne 52B kann unter der Öffnung 100 verbleiben.
  • In 6 wird eine optionale Abstandshalterschicht 102 über dem Isoliermaterial 54 und dem Substrat 50 abgeschieden. Die Abstandshalterschicht 102 kann entlang Seitenwänden und einer Unterseite der Aussparung 100 abgeschieden werden. Bei Ausführungsformen, bei denen ein Teil der Finne 52B bestehen bleibt, kann die Abstandshalterschicht 102 über einer Oberseite der Finne 52B abgeschieden werden. Die Abstandshalterschicht 102 kann mit einem geeigneten Verfahren, wie etwa CVD, plasmaunterstützte CVD (PECVD), plasmaunterstützte ALD (PEALD), ALD, PVD oder dergleichen, abgeschieden werden. Die Abstandshalterschicht 102 kann mit einem konformen Verfahren abgeschieden werden. Eine Dicke der Abstandshalterschicht 102 kann etwa 3Å bis etwa 500Ä betragen. Die Abstandshalterschicht 102 kann ein siliziumbasiertes dielektrisches Material (z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid, Siliciumcarbooxidnitrid, Siliziumcarbid, Siliziumoxidcarbid oder dergleichen), ein siliziumbasiertes Halbleitermaterial (z. B. Siliziumgermanium), ein Metalloxid, ein Metallnitrid oder dergleichen aufweisen. Bei Ausführungsformen, bei denen die Abstandshalterschicht 102 ein Metalloxid oder ein Metallnitrid aufweist, kann sie ein Metall wie Hafnium, Tantal, Aluminium, Chrom, Nickel, Eisen, Yttrium, Kupfer, Zinn, Wolfram oder dergleichen aufweisen. Die Abstandshalterschicht 102 ist eine optionale Schicht und kann bei anderen Ausführungsformen weggelassen werden.
  • In 7 wird eine Schicht 104 über der Abstandshalterschicht 102 (falls vorhanden) abgeschieden. Alternativ kann bei Ausführungsformen, bei denen die Abstandshalterschicht 102 fehlt, die Schicht 104 direkt auf dem Isoliermaterial 54 und dem Substrat 50 abgeschieden werden. Die Schicht 104 kann entlang Seitenwänden und einer Unterseite der Aussparung 100 abgeschieden werden, bis Teile der Schicht 104 auf den Seitenwänden der Aussparung 100 ausreichend dick sind und miteinander verschmelzen. Dadurch kann die Schicht 104 übrige Teile der Aussparung 100 füllen, und in der Schicht 104 kann eine Naht 104' entstehen. Die Schicht 104 kann mit einem geeigneten Verfahren wie CVD, PECVD, PEALD, ALD, PVD oder dergleichen abgeschieden werden. Die Schicht 104 kann mit einem konformen Verfahren abgeschieden werden. Eine Dicke der Schicht 104 kann etwa 3 Ä bis etwa 500 Ä betragen. Die Schicht 104 kann ein siliziumbasiertes dielektrisches Material (z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid, Siliciumcarbooxidnitrid, Siliziumcarbid, Siliziumoxidcarbid oder dergleichen), ein siliziumbasiertes Halbleitermaterial (z. B. Siliziumgermanium), ein Metalloxid, ein Metallnitrid oder dergleichen aufweisen. Bei Ausführungsformen, bei denen die Schicht 104 ein Metalloxid oder ein Metallnitrid aufweist, kann sie ein Metall wie Hafnium, Tantal, Aluminium, Chrom, Nickel, Eisen, Yttrium, Kupfer, Zinn, Wolfram oder dergleichen aufweisen.
  • Ein Material der Schicht 104 kann das gleiche Material wie oder ein anderes Material als das des Abstandshalters 102 sein. Außerdem kann bei Ausführungsformen der Abstandshalter 102 verwendet werden, um einen Teil der Aussparung 100 zu füllen, sodass die Schicht 104 einen übrigen Teil der Aussparung 100 mit einer verbesserten Spaltfüllung füllt. Zum Beispiel können bei Ausführungsformen, bei denen die Aussparung 100 relativ breit ist, mehrere Materialschichten in der Aussparung 100 abgeschieden werden, sodass die Schichten die Aussparung 100 gemeinsam füllen, ohne dass eine einzelne Schicht übermäßig dick sein muss. Außerdem kann das Material des Abstandshalters 102 härter als das der Schicht 104 sein. Das Material für die Schicht 104 kann zum Beispiel wegen seiner Spaltfüllungseigenschaften gewählt werden, wobei der Abstandshalter 102 der später hergestellten Dummy-Finne 52' (siehe 14) Festigkeit verleiht und sie konstruktiv abstützt.
  • In 8 kann die Schicht 104 auf eine gewünschte Höhe rückgeätzt werden. Das Ätzen der Schicht 104 kann mit einem selektiven Prozess erfolgen, bei dem die Schicht 104 selektiv geätzt wird, ohne das Isoliermaterial 54 oder die Finnen 52A erheblich zu ätzen.
  • Bei einigen Ausführungsformen kann der Rückätzprozess ein Plasmaprozess sein, wie etwa eine Plasmaätzung, ein Remote-Plasma-Prozess, eine Radikalätzung oder dergleichen. Ätzgase, die während des Plasmaprozesses verwendet werden können, sind Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, NF3, Kombinationen davon oder dergleichen. Der Plasmaprozess kann außerdem ein Leiten eines Passivierungsgases über das Bauelement 10 zum Anpassen (z. B. Erhöhen) einer Ätzselektivität zwischen der Schicht 104 und anderen Strukturelementen des Bauelements 10 umfassen. Beispielhafte Passivierungsgase sind N2, O2, CO2, SO2, CO, SiCl4, Kombinationen davon oder dergleichen. Es können auch ein oder mehrere Trägergase während des Plasmaprozesses verwendet werden, wie etwa Ar, He, Ne, Kombinationen davon oder dergleichen. Außerdem kann der Plasmaprozess mit einer Plasmaleistung von etwa 10 W bis etwa 3000 W, einer Vorspannungsleistung von etwa 0 W bis etwa 3000 W, einem Druck von etwa 1 mTorr bis etwa 800 mTorr, einem Gasgemisch-Durchsatz von etwa 10 Ncm3/min bis etwa 5000 Ncm3/min oder dergleichen durchgeführt werden.
  • Bei einigen Ausführungsformen ist der Rückätzprozess ein Nassätzprozess (der gelegentlich als eine Nassreinigung bezeichnet wird). Beispielhafte Ätzmittel, die während des Nassätzprozesses verwendet werden können, sind HF, F2, Kombinationen davon oder dergleichen. In dem Nassätzprozess kann außerdem eine unterstützende Ätzchemikalie über das Bauelement 10 zum Anpassen (z. B. Erhöhen) der Ätzselektivität zwischen der Schicht 104 und anderen Strukturelementen des Bauelements 10 geleitet werden. Beispielhafte unterstützende Ätzchemikalien sind H2SO4, HCl, HBr, NH3, Kombinationen davon oder dergleichen. Als ein Lösungsmittel zum Vermischen des Ätzmittels und/oder der unterstützenden Ätzchemikalie während des Nassätzprozesses kann vollentsalztes Wasser (DIW), Alkohol, Aceton oder dergleichen verwendet werden.
  • In 9 wird die Abstandshalterschicht 102 zum Beispiel auf das gleiche Niveau wie die Schicht 104 rückgeätzt. Das Ätzen der Abstandshalterschicht 102 kann mit einem selektiven Prozess erfolgen, bei dem die Abstandshalterschicht 102 selektiv geätzt wird, ohne das Isoliermaterial 54 oder die Finnen 52A erheblich zu ätzen. Der Rückätzprozess für die Abstandshalterschicht 102 kann der gleiche Prozess wie oder ein anderer Prozess als der für die Schicht 104 sein.
  • Bei einigen Ausführungsformen kann der Rückätzprozess für die Abstandshalterschicht 102 ein Plasmaprozess sein, wie etwa eine Plasmaätzung, ein Remote-Plasma-Prozess, eine Radikalätzung oder dergleichen. Ätzgase, die während des Plasmaprozesses verwendet werden können, sind Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, NF3, Kombinationen davon oder dergleichen. Der Plasmaprozess kann außerdem ein Leiten eines Passivierungsgases über das Bauelement 10 zum Anpassen (z. B. Erhöhen) der Ätzselektivität zwischen der Schicht 104 und anderen Strukturelementen des Bauelements 10 umfassen. Beispielhafte Passivierungsgase sind N2, O2, CO2, SO2, CO, SiCl4, Kombinationen davon oder dergleichen. Es können auch ein oder mehrere Trägergase während des Plasmaprozesses verwendet werden, wie etwa Ar, He, Ne, Kombinationen davon oder dergleichen. Außerdem kann der Plasmaprozess mit einer Plasmaleistung von etwa 10 W bis etwa 3000 W, einer Vorspannungsleistung von etwa 0 W bis etwa 3000 W, einem Druck von etwa 1 mTorr bis etwa 800 mTorr, einem Gasgemisch-Durchsatz von etwa 10 Ncm3/min bis etwa 5000 Ncm3/min oder dergleichen durchgeführt werden.
  • Bei einigen Ausführungsformen ist der Rückätzprozess für die Abstandshalterschicht 102 ein Nassätzprozess (der gelegentlich als eine Nassreinigung bezeichnet wird). Beispielhafte Ätzmittel, die während des Nassätzprozesses verwendet werden können, sind HF, F2, Kombinationen davon oder dergleichen. In dem Nassätzprozess kann außerdem eine unterstützende Ätzchemikalie über das Bauelement 10 zum Anpassen (z. B. Erhöhen) der Ätzselektivität zwischen der Schicht 104 und anderen Strukturelementen des Bauelements 10 geleitet werden. Beispielhafte unterstützende Ätzchemikalien sind H2SO4, HCl, HBr, NH3, Kombinationen davon oder dergleichen. Als ein Lösungsmittel zum Vermischen des Ätzmittels und/oder der unterstützenden Ätzchemikalie während des Nassätzprozesses kann vollentsalztes Wasser (DIW), Alkohol, Aceton oder dergleichen verwendet werden.
  • In 10 wird eine Schicht 106 über den Finnen 52A, dem Isoliermaterial 54, der Schicht 104 und der Abstandshalterschicht 102 (falls vorhanden) abgeschieden. Die Schicht 106 kann entlang Seitenwänden und einer Unterseite der Aussparung 100 abgeschieden werden. Die Schicht 106 kann mit einem geeigneten Verfahren wie CVD, PECVD, PEALD, ALD, PVD oder dergleichen abgeschieden werden. Die Schicht 106 kann mit einem konformen Verfahren abgeschieden werden. Die Schicht 106 ist zwar als nur eine Schicht dargestellt, aber die Schicht 106 kann eine Mehrlagenstruktur haben. Zum Beispiel kann bei einigen Ausführungsformen die Schicht 106 bis zu zehn Lagen aus unterschiedlichen Materialien umfassen. Jede Lage der Schicht 106 kann mit einem ähnlichen Verfahren, wie es vorstehend beschrieben worden ist, abgeschieden werden. Eine Dicke jeder Lage in der Schicht 106 kann etwa 3 Ä bis etwa 500 Å betragen.
  • Jede Lage der Schicht 106 kann ein siliziumbasiertes dielektrisches Material (z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid, Siliciumcarbooxidnitrid, Siliziumcarbid, Siliziumoxidcarbid oder dergleichen), ein siliziumbasiertes Halbleitermaterial (z. B. Siliziumgermanium), ein Metalloxid, ein Metallnitrid oder dergleichen aufweisen. Bei Ausführungsformen, bei denen die Schicht 106 ein Metalloxid oder ein Metallnitrid aufweist, kann sie ein Metall wie Hafnium, Tantal, Aluminium, Chrom, Nickel, Eisen, Yttrium, Kupfer, Zinn, Wolfram oder dergleichen aufweisen. Ein Material für jede Lage der Schicht 106 kann so gewählt werden, dass in einem oder mehreren nachfolgenden Prozessen eine Ätzselektivität bereitgestellt wird. Zum Beispiel kann das Material für die Schicht 106 so gewählt werden, dass es weggeätzt werden kann, um einen Dummy-Kanalbereich mit einem dünneren oberen/mittleren Teil bereitzustellen.
  • In 11 wird eine Schicht 108 über der Schicht 106 abgeschieden. Die Schicht 108 kann entlang Seitenwänden und einer Unterseite der Aussparung 100 abgeschieden werden, bis Teile der Schicht 108 auf den Seitenwänden der Aussparung 100 ausreichend dick sind und miteinander verschmelzen. Dadurch kann die Schicht 108 übrige Teile der Aussparung 100 füllen, und in der Schicht 108 kann eine Naht 108' entstehen. Die Schicht 108 kann mit einem geeigneten Verfahren wie CVD, PECVD, PEALD, ALD, PVD oder dergleichen abgeschieden werden. Die Schicht 108 kann mit einem konformen Verfahren abgeschieden werden. Eine Dicke der Schicht 108 kann etwa 3 Å bis etwa 500 Å betragen. Die Schicht 108 kann ein siliziumbasiertes dielektrisches Material (z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid, Siliciumcarbooxidnitrid, Siliziumcarbid, Siliziumoxidcarbid oder dergleichen), ein siliziumbasiertes Halbleitermaterial (z. B. Siliziumgermanium), ein Metalloxid, ein Metallnitrid oder dergleichen aufweisen. Bei Ausführungsformen, bei denen die Schicht 108 ein Metalloxid oder ein Metallnitrid aufweist, kann sie ein Metall wie Hafnium, Tantal, Aluminium, Chrom, Nickel, Eisen, Yttrium, Kupfer, Zinn, Wolfram oder dergleichen aufweisen.
  • Materialen für die Schichten 106 und 108 können so gewählt werden, dass in späteren Prozessen die Schicht 106 selektiv geätzt werden kann, ohne die Schicht 108 erheblich zu ätzen. Außerdem kann das Material für die Schicht 108 ebenfalls so gewählt werden, dass es in Source-/Drain-Herstellungsschritten für die FinFETs nicht erheblich geätzt wird. Wie später näher dargelegt wird, können Source-/Drain-Bereiche dadurch hergestellt werden, dass Gate-Abstandshalterschichten geätzt werden, um die Finnen 52A freizulegen, und dann die Finnen 52A geätzt werden. Durch das Freilegen der Finnen 52A kann auch die Schicht 108 freigelegt werden. Daher kann das Material für die Schicht 108 so gewählt werden, dass es während des Ätzens der Gate-Abstandshalter und der Finne 52' nicht erheblich geätzt wird. Zum Beispiel kann eine Stickstoff-Konzentration der Schicht 108 relativ niedrig sein, um eine Ätzselektivität während des Ätzens der Gate-Abstandshalter bei Ausführungsformen bereitzustellen, bei denen die Gate-Abstandshalter ein Nitrid aufweisen. Bei einigen Ausführungsformen kann die Stickstoff-Konzentration der Schicht 108 niedriger als 40 Atom-% sein, und die Schicht 108 kann zum Beispiel ein Oxid oder ein Oxidnitrid sein. Als ein weiteres Beispiel kann die Schicht 108 ein anderes Material als die Finnen 52A aufweisen, um eine Ätzselektivität während der Finnenstrukturierung bereitzustellen. Die Finnen 52A können zum Beispiel Germanium aufweisen. Bei noch weiteren Ausführungsformen kann die Schicht 108 ein High-k-Material aufweisen, um eine Ätzselektivität während der Strukturierung der Gate-Abstandshalter und während der Finnenstrukturierung bereitzustellen.
  • Bei einigen Ausführungsformen kann das Material der Schicht 108 eine höhere chemische Bindungsenergie als das Material der Schicht 104 und/oder des Abstandshalters 102 haben. Dadurch kann es schwierig sein, die Schicht 108 zu ätzen und ihre Breite zu reduzieren. Dementsprechend wird eine Schicht 106 mit einer niedrigeren Bindungsenergie auf der Schicht 108 hergestellt, und die Schicht 106 wird in späteren Bearbeitungsschritten getrimmt. Durch dieses Trimmen wird ein Zwischenraum zwischen den Finnen 52' für eine bessere Spaltfüllung in späteren Bearbeitungsschritten vorteilhaft vergrößert.
  • In 12 wird ein Entfernungsprozess an den Schichten 106 und 108 durchgeführt, um überschüssiges Material der Schichten 106 und 108 über den Finnen 52A/52B zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemischmechanische Polierung (CMP), ein Rückätzprozess, eine Kombination davon oder dergleichen verwendet werden. Durch den Planarisierungsprozess werden die Finnen 52A und das Isoliermaterial 54 freigelegt, sodass Oberseiten der Finnen 52A, des Isoliermaterials 54, der Schicht 106 und der Schicht 108 nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • Die Schicht 108 ist zwar als ein einziges Material dargestellt, aber sie kann eine Mehrlagenstruktur haben. Zum Beispiel kann die Schicht 108 bei anderen Ausführungsformen mehrere aufeinandergestapelte Lagen umfassen. Bei diesen Ausführungsformen kann jede Lage so abgeschieden werden, wie es vorstehend unter Bezugnahme auf 11 dargelegt worden ist, und sie kann in einer ähnlichen Weise ausgespart werden, wie es vorstehend für das Aussparen der Schicht 104 (siehe 8) dargelegt worden ist. Dieser Prozess kann wiederholt wird, bis eine gewünschte Anzahl von Lagen für die Schicht 108 hergestellt ist. Bei einigen Ausführungsformen können bis zu zehn Lagen in der Aussparung 100 über der Schicht 106 abgeschieden und rückgeätzt werden. Ein Beispiel, in dem die Schicht 108 mehrere Lagen umfasst, ist in den 15G und 15H gezeigt.
  • In 13 wird das Isoliermaterial 54 ausgespart, um STI-Bereiche 56 (STI: flache Grabenisolation) herzustellen. Das Isoliermaterial 54 wird so ausgespart, dass obere Teile der Finnen 52A zwischen benachbarten STI-Bereichen 56 herausragen. Außerdem können Oberseiten der STI-Bereiche 56 eine ebene Oberfläche (wie gezeigt), eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 56 können mit einer geeigneten Ätzung eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 56 können mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem, der für das Isoliermaterial 54 selektiv ist (der z. B. das Isoliermaterial 54 mit einer höheren Geschwindigkeit als das Material der Finnen 52 ätzt). Zum Beispiel kann eine Oxidentfernung z. B. unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) verwendet werden. Für das Aussparen des Isoliermaterials 54 kann ein Prozess verwendet werden, mit dem das Isoliermaterial 54 gegenüber den Schichten 106 und 108 und/oder der Abstandshalterschicht 102 selektiv geätzt werden kann.
  • Das Verfahren, das unter Bezugnahme auf die 2 bis 13 beschrieben worden ist, ist nur ein Beispiel dafür, wie die Finnen 52A hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 52A mit einem epitaxialen Aufwachsprozess hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und durch die dielektrische Schicht können Gräben geätzt werden, um das darunter befindliche Substrat 50 freizulegen. In den Gräben können homoepitaxiale Strukturen epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht herausragen, um Finnen zu bilden. Außerdem können bei einigen Ausführungsformen heteroepitaxiale Strukturen für die Finnen 52A verwendet werden. Zum Beispiel können die Finnen 52A in 13 ausgespart werden, und ein Material, das von dem der Finnen 52A verschieden ist, kann epitaxial über den ausgesparten Finnen 52A aufgewachsen werden. Bei diesen Ausführungsformen weisen die Finnen 52A das ausgesparte Material sowie das epitaxial aufgewachsene Material auf, das über dem ausgesparten Material angeordnet ist. Bei einer noch weiteren Ausführungsform kann eine dielektrische Schicht über der Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden. Dann können heteroepitaxiale Strukturen unter Verwendung eines Materials, das von dem des Substrats 50 verschieden ist, epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 52A zu bilden. Bei einigen Ausführungsformen, bei denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, sodass vorherige und nachfolgende Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • Darüber hinaus kann es vorteilhaft sein, ein Material in einem Bereich 50N (z. B. einem NMOS-Bereich) epitaxial aufzuwachsen, das von einem Material in einem Bereich 50P (z. B. einem PMOS-Bereich) verschieden ist. Außerdem kann es auch vorteilhaft sein, in einem ersten Schaltungsbereich (z. B. einem SRAM) des Bauelements 10 ein Material epitaxial aufzuwachsen, das von einem Material in einem zweiten Schaltungsbereich des Bauelements 10 verschieden ist, unabhängig von der Art des Bauelements 10 (z. B. NMOS oder PMOS) in dem ersten oder dem zweiten Schaltungsbereich. Bei verschiedenen Ausführungsformen können obere Teile der Finnen 52A aus Siliziumgermanium (SixGe1-x, wobei x 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen hergestellt werden. Materialien, die zum Herstellen des III-V-Verbindungshalbleiters verwendet werden können, sind unter anderem Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Außerdem können in 13 geeignete Wannen (nicht dargestellt) in den Finnen 52A und/oder dem Substrat 50 erzeugt werden. Bei einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50N erzeugt werden, und eine n-Wanne kann in dem Bereich 50P erzeugt werden. Bei einigen Ausführungsformen werden eine p-Wanne und eine n-Wanne in beiden Bereichen 50N und 50P erzeugt.
  • Bei den Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Fotoresists oder anderer Masken (nicht dargestellt) durchgeführt werden. Zum Beispiel kann ein Fotoresist über den Finnen 52A und den STI-Bereichen 56 in dem Bereich 50N hergestellt werden. Das Fotoresist wird strukturiert, um den Bereich 50P des Substrats 50, wie etwa einen PMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem Bereich 50P durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass n-Dotierungsstoffe in den Bereich 50N, wie etwa einen NMOS-Bereich, implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die in dem Bereich mit einer Konzentration von gleich oder kleiner als 1018 cm-3, z. B. von etwa 1016 cm-3 bis etwa 1018 cm-3, implantiert werden. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt.
  • Nach der Implantation des Bereichs 50P wird ein Fotoresist über den Finnen 52A und den STI-Bereichen 56 in dem Bereich 50P hergestellt. Das Fotoresist wird strukturiert, um den Bereich 50N des Substrats 50, wie etwa den NMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem p-Dotierungsstoff in dem Bereich 50N durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass p-Dotierungsstoffe in den Bereich 50P, wie etwa den PMOS-Bereich, implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die in dem Bereich mit einer Konzentration von gleich oder kleiner als 1018 cm-3, z. B. von etwa 1016 cm-3 bis etwa 1018 cm-3, implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt werden.
  • Nach den Implantationen des Bereichs 50N und des Bereichs 50P kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Dotierungsstoffe zu aktivieren. Bei einigen Ausführungsformen können die aufgewachsenen Materialien der epitaxialen Finnen in situ während des Aufwachsens dotiert werden, sodass die Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • In 14 wird die Schicht 106 geätzt und zumindest teilweise von den Seitenwänden der Schicht 108 entfernt. Zum Ätzen der Schicht 106 kann ein selektiver Prozess verwendet werden, mit dem die Schicht 106 selektiv geätzt wird, ohne die Schicht 108, die Abstandshalterschicht 102 oder die Schicht 104 erheblich zu ätzen.
  • Bei einigen Ausführungsformen kann der Ätzprozess für die Schicht 106 ein Plasmaprozess umfassen, wie etwa eine Plasmaätzung, ein Remote-Plasma-Prozess, eine Radikalätzung oder dergleichen. Ätzgase, die während des Plasmaprozesses verwendet werden können, sind Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, NF3, Kombinationen davon oder dergleichen. Der Plasmaprozess kann außerdem ein Leiten eines Passivierungsgases über das Bauelement 10 zum Anpassen (z. B. Erhöhen) der Ätzselektivität zwischen der Schicht 106 und anderen Strukturelementen des Bauelements 10 umfassen. Beispielhafte Passivierungsgase sind N2, O2, CO2, SO2, CO, SiCl4, Kombinationen davon oder dergleichen. Es können auch ein oder mehrere Trägergase während des Plasmaprozesses verwendet werden, wie etwa Ar, He, Ne, Kombinationen davon oder dergleichen. Außerdem kann der Plasmaprozess mit einer Plasmaleistung von etwa 10 W bis etwa 3000 W, einer Vorspannungsleistung von etwa 0 W bis etwa 3000 W, einem Druck von etwa 1 mTorr bis etwa 800 mTorr, einem Gasgemisch-Durchsatz von etwa 10 Ncm3/min bis etwa 5000 Ncm3/min oder dergleichen durchgeführt werden.
  • Bei einigen Ausführungsformen kann das Ätzen der Schicht 106 mit einem Nassätzprozess (der gelegentlich als eine Nassreinigung bezeichnet wird) erfolgen. Beispielhafte Ätzmittel, die während des Nassätzprozesses verwendet werden können, sind HF, F2, Kombinationen davon oder dergleichen. In dem Nassätzprozess kann außerdem eine unterstützende Ätzchemikalie über das Bauelement 10 zum Anpassen (z. B. Erhöhen) der Ätzselektivität zwischen der Schicht 106 und anderen Strukturelementen des Bauelements 10 geleitet werden. Beispielhafte unterstützende Ätzchemikalien sind H2SO4, HCl, HBr, NH3, Kombinationen davon oder dergleichen. Als ein Lösungsmittel zum Vermischen des Ätzmittels und/oder der unterstützenden Ätzchemikalie während des Nassätzprozesses kann vollentsalztes Wasser (DIW), Alkohol, Aceton oder dergleichen verwendet werden.
  • Die Schicht 106 kann die Schicht 104 während der Ätzung maskieren, sodass die Schicht 104 nicht versehentlich geätzt wird. Eine Ätzung der Schicht 104 kann ungünstige Folgen haben. Zum Beispiel kann durch ein erhebliches Reduzieren einer Breite der Schicht 104 die konstruktive Stabilität der Dummy-Finne 52' beeinträchtigt werden. Dementsprechend wird bei einigen Ausführungsformen die Schicht 106 getrimmt, während die Schicht 104 maskiert ist, sodass die Stabilität der Dummy-Finne 52' nicht erheblich beeinträchtigt wird.
  • Auf diese Weise wird die Dummy-Finne 52' hergestellt. Die Dummy-Finne 52' weist die Abstandshalterschicht 102, die Schicht 104, übrige Teile der Schicht 106 und die Schicht 108 auf. Durch das Ätzen der Schicht 106 hat ein mittlerer Teil der Dummy-Finne 52' (der z. B. die Schichten 106 und 108 umfasst) eine Breite D2. Die Breite D2 kann kleiner als eine Breite D1 eines unteren Teils (der z. B. die Abstandshalterschicht 102 und die Schicht 104 umfasst) der Dummy-Finne 52' sein. Die Breite D1 kann auf einer Ebene der Schicht 104 gemessen werden, und die Breite D2 kann auf einer Ebene der Schicht 108 gemessen werden. Die Breite D2 kann zum Beispiel etwa 2 nm bis etwa 1000 nm betragen, und die Breite D2 kann ebenfalls etwa 2 nm bis etwa 1000 nm betragen. Die Breiten D1 und D2 können von der Position einer bestimmten Dummy-Finne 52' abhängig sein. Zum Beispiel kann in einem ersten Bereich die Breite D1 etwa 8 nm bis etwa 14 nm betragen, und die Breite D2 kann etwa 4 nm bis etwa 10 nm betragen. In einem zweiten Bereich können die Breiten D1 und D2 etwa 100 nm oder mehr betragen. Durch Bereitstellen einer kleineren Breite D2 als die Breite D1 (z. B. in den vorgenannten Bereichen) kann ein Abstand D3 des Zwischenraums zwischen den Finnen 52A und der Dummy-Finne 52' vergrößert werden. Durch Vergrößern des Zwischenraums zwischen den Finnen 52A und der Dummy-Finne 52' kann ein Prozessfenster zum Füllen des Zwischenraums zwischen den Finnen 52A und der Dummy-Finne 52' in späteren Schritten (z. B. dem Dummy-Gate- oder Metallgate-Füllen) verbessert werden. Außerdem wird eine Basis der Dummy-Finne 52' nicht verkleinert, sodass die konstruktive Stabilität der Dummy-Finne 52' insbesondere in späteren Bearbeitungsschritten verbessert wird, in denen Bereiche der Dummy-Finne 52' mit einem oder mehreren Ätzmitteln behandelt werden können. Dementsprechend können Fertigungsfehler (z. B. Hohlräume) in späteren Abscheidungsprozessen reduziert werden.
  • 14 zeigt eine beispielhafte Konfiguration der Dummy-Finne 52'. Bei anderen Ausführungsformen kann die Dummy-Finne 52' eine andere Konfiguration haben. Zum Beispiel zeigt 15A eine detaillierte Darstellung der in 14 gezeigten Dummy-Finne 52'. Die 15B bis 15H zeigen alternative Ausführungsformen der Finne 52', die jeweils in der Struktur von 14 verwendet werden können.
  • In 15A ist eine Oberseite der Schicht 106 (z. B. eine Fläche, die an die Schicht 108 angrenzt) weniger breit als eine Unterseite der Schicht 106 (z. B. eine Fläche, die an die Schicht 104 angrenzt). Wie in 15B gezeigt ist, kann bei anderen Ausführungsformen die Oberseite der Schicht 106 breiter als ihre Unterseite sein. Wie in 15C gezeigt ist, kann bei noch weiteren Ausführungsformen ein mittlerer Teil der Schicht 106 weniger breit als die Ober- und Unterseite der Schicht 106 sein, und die Schicht 106 hat konkave Seitenwände. Bei diesen Ausführungsformen können Breiten der Ober- und Unterseite der Schicht 106 gleichgroß oder verschieden sein.
  • Außerdem ist in 15A gezeigt, dass die Schicht 106 vollständig von den Seitenwänden der Schicht 108 entfernt wird. Bei anderen Ausführungsformen kann ein Teil der Schicht 106 auf den Seitenwänden der Schicht 108 verbleiben. Wie in 15D gezeigt ist, kann die Schicht 106 zum Beispiel auf den Seitenwänden der Schicht 108 verbleiben, und sie kann sich bis zu einer Oberseite der Schicht 108 erstrecken. Wie in 15E gezeigt ist, kann als ein weiteres Beispiel sich die Schicht 106 teilweise entlang den Seitenwänden der Schicht 108 nach oben erstrecken, sodass sich die Schicht 108 höher als die Schicht 106 erstreckt. Bei den Ausführungsformen der 15D und 15E kann eine maximale Dicke T1 der Schicht 106 auf den Seitenwänden der Schicht 108 kleiner als eine Dicke T2 der Schicht 106 auf einer Unterseite der Schicht 108 sein. Bei einigen Ausführungsformen kann die Dicke T2 der Schicht 106 auf der Unterseite der Schicht 108 etwa 2 Å bis etwa 100 Å betragen. Außerdem kann eine Gesamthöhe T3 der Schicht 106 etwa 3 Å bis etwa 1000 Å betragen. Die Höhe H3 kann von einer untersten Fläche der Schicht 106 bis zu einem obersten Punkt der Schicht 106 gemessen werden.
  • 15F zeigt eine Ausführungsform, bei der die optionale Abstandshalterschicht 102 fehlt. Bei diesen Ausführungsformen kann die Schicht 104 in direktem Kontakt mit den STI-Bereichen 56 und dem Substrat 50 bzw. den verbliebenen Teilen der Finne 52A (siehe 14) sein. In 15F ist zwar gezeigt, dass die Schicht 106 die gleiche Konfiguration wie bei 15A hat, aber es versteht sich, dass stattdessen jede Konfiguration für die Schicht 106 (die z. B. in den 15B bis 15E gezeigt ist) verwendet werden kann.
  • Die 15G und 15H zeigen Ausführungsformen, bei denen die Schicht 108 eine Mehrlagenstruktur hat. In 15G umfasst die Schicht 108 eine Lage 108A und eine Lage 108B auf der Oberseite der Lage 108A. In 15H umfasst die Schicht 108 eine Lage 108A, eine Lage 108B auf der Oberseite der Lage 108A, und eine Lage 108C auf einer Oberseite der Lage 108B. Die Lagen 108A, 108B und 108C können jeweils in der vorstehend beschriebenen Weise abgeschieden und optional ausgespart werden. Die Lagen 108A, 108B und 108C können jeweils eine andere Materialzusammensetzung als eine benachbarte Lage haben. Außerdem kann bei einigen Ausführungsformen durch einen oder mehrere Rückätzprozesse zum Aussparen einer oder mehrerer Lagen (z. B. der Lagen 108A und 108B) eine Oberseite dieser geätzten Lagen eine V-Form haben. Die 15G und 15H zeigen zwar, dass die Schicht 106 die gleiche Konfiguration wie bei 15A hat, aber es versteht sich, dass stattdessen jede Konfiguration für die Schicht 106 (die z. B. in den 15B bis 15E gezeigt ist) verwendet werden kann. Außerdem ist in den 15G und 15H die Abstandshalterschicht 102 optional und kann weggelassen werden, wie vorstehend unter Bezugnahme auf 15F dargelegt worden ist.
  • Bei der Ausführungsform von 14 sind die STI-Bereiche 56 als Bereiche mit Oberseiten dargestellt, die niedriger als die Schichten 106 und 108 sind. Zum Beispiel erstrecken sich die Abstandshalterschicht 102, die Schicht 104, die Schicht 106 und die Schichten 108 jeweils höher als die STI-Bereiche 56. Bei anderen Ausführungsformen können die STI-Bereiche 56 auf einer anderen Ebene angeordnet werden. 16B zeigt zum Beispiel eine Ausführungsform, bei der die Oberseite der STI-Bereiche 56 im Wesentlichen auf gleicher Höhe (d. h., innerhalb der Herstellungstoleranzen) mit einer Unterseite der Schicht 106 ist und im Wesentlichen auf gleicher Höhe mit Oberseiten der Abstandshalterschicht 102 und der Schicht 104 ist. 16C zeigt eine Ausführungsform, bei der die Oberseite der STI-Bereiche 56 höher als die Unterseite der Schicht 106, die Oberseite der Abstandshalterschicht 102 und die Oberseite der Schicht 104 ist. Andere Konfigurationen sind ebenfalls möglich.
  • In 17 wird eine dielektrische Dummy-Schicht 60 auf den Finnen 52 und der Dummy-Finne 52' hergestellt. Die dielektrische Dummy-Schicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen aufweisen und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden.
  • Über der dielektrischen Dummy-Schicht 60 wird eine Dummy-Gateschicht 62 hergestellt, und über der Dummy-Gateschicht 62 wird eine Maskenschicht 64 hergestellt. Die Dummy-Gateschicht 62 kann über der dielektrischen Dummy-Schicht 60 abgeschieden werden und anschließend zum Beispiel mit einer CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 abgeschieden werden. Die Dummy-Gateschicht 62 kann ein leitfähiges oder ein nicht-leitfähiges Material aufweisen, das aus der Gruppe amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle gewählt ist. Die Dummy-Gateschicht 62 kann durch physikalische Aufdampfung (PVD), CVD, Sputterdeposition oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zum Abscheiden des gewählten Materials bekannt sind und verwendet werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien hergestellt werden, die gegenüber der Ätzung von Isolationsbereichen eine hohe Ätzselektivität haben.
  • Durch Entfernen von Teilen der Schicht 106 von Seitenwänden der Dummy-Finne 52' kann ein Zwischenraum zwischen den Finnen 52A und der Dummy-Finne 52' vergrößert werden. Dadurch kann die Dummy-Gateschicht 62 in dem Zwischenraum um die und zwischen den Finnen 52A und der Dummy-Finne 52' mit weniger Defekten (z. B. weniger Hohlräumen) abgeschieden werden.
  • Die Maskenschicht 64 kann zum Beispiel Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweisen. In diesem Beispiel werden nur eine Dummy-Gateschicht 62 und nur eine Maskenschicht 64 über die Bereiche 50N und 50P hinweg hergestellt. Es ist zu beachten, dass die dielektrische Dummy-Schicht 60 nur zur Erläuterung so dargestellt ist, dass sie nur die Finnen 52A bedeckt. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht 60 so abgeschieden werden, dass sie die STI-Bereiche 56 bedeckt, sodass sie sich zwischen der Dummy-Gateschicht 62 und den STI-Bereichen 56 erstreckt.
  • In den 18A und 18B wird die Maskenschicht 64 (siehe 17) mit geeigneten fotolithografischen und Ätzverfahren strukturiert, um Masken 74 herzustellen. Die Struktur der Masken 74 kann dann auf die Dummy-Gateschicht 62 übertragen werden. Bei einigen Ausführungsformen (nicht dargestellt) kann die Struktur der Masken 74 mit einem geeigneten Ätzverfahren auch auf die dielektrische Dummy-Schicht 60 übertragen werden, um Dummy-Gates 72 herzustellen. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 58 der Finnen 52A. Die Dummy-Gates 72 bedecken auch Oberseiten und Seitenwände der Dummy-Finne 52'. Die Struktur der Masken 74 kann zum physischen Trennen jedes der Dummy-Gates 72 von benachbarten Dummy-Gates verwendet werden. Die Dummy-Gates 72 können außerdem eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen epitaxialen Finnen 52A ist.
  • In den 18A und 18B können Gate-Dichtungsabstandshalter 80 auf freiliegenden Flächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 52A bzw. der Dummy-Finne 52' hergestellt werden. Die Gate-Dichtungsabstandshalter 80 können durch eine thermische Oxidation oder eine Abscheidung und eine anschließende anisotrope Ätzung hergestellt werden. Die Gate-Dichtungsabstandshalter 80 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen hergestellt werden.
  • Nach der Herstellung der Gate-Dichtungsabstandshalter 80 können Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) (nicht einzeln dargestellt) durchgeführt werden. Bei den Ausführungsformen mit unterschiedlichen Bauelementtypen kann ähnlich wie bei den vorstehend in 6 erörterten Implantationen eine Maske, wie etwa ein Fotoresist, über dem Bereich 50N hergestellt werden, während der Bereich 50P freiliegt, und Dotierungsstoffe einer entsprechenden Dotierungsart (z. B. p-leitend) können in die freiliegenden Finnen 52A in dem Bereich 50P implantiert werden. Anschließend kann die Maske entfernt werden. Dann kann eine Maske, wie etwa ein Fotoresist, über dem Bereich 50P hergestellt werden, während der Bereich 50N freiliegt, und Dotierungsstoffe einer entsprechenden Dotierungsart (z. B. n-leitend) können in die freiliegenden Finnen 52A in dem Bereich 50N implantiert werden. Anschließend kann die Maske entfernt werden. Der n-Dotierungsstoff kann irgendeiner der vorstehend erörterten n-Dotierungsstoffe sein, und der p-Dotierungsstoff kann irgendeiner der vorstehend erörterten p-Dotierungsstoffe sein. Die leicht dotierten Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1015 cm-3 bis etwa 1019 cm-3 haben. Mit einem Temperprozess können die Implantationsschäden repariert werden und die implantierten Dotierungsstoffe aktiviert werden.
  • In den 19A und 19B werden Gate-Abstandshalter 86 auf den Gate-Dichtungsabstandshaltern 80 entlang Seitenwänden der Dummy-Gates 72 und der Masken 74 hergestellt. Die Gate-Abstandshalter 86 können durch konformes Abscheiden eines Isoliermaterials und anschließendes anisotropes Ätzen des Isoliermaterials hergestellt werden. Das Isoliermaterial für die Gate-Abstandshalter 86 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbonitrid, eine Kombination davon oder dergleichen sein.
  • Es ist zu beachten, dass vorstehend ein Verfahren zum Herstellen von Abstandshaltern und LDD-Bereichen allgemein beschrieben worden ist. Es können aber auch andere Prozesse und Abläufe verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden, eine andere Reihenfolge von Schritten kann verwendet werden (z. B. können die Gate-Dichtungsabstandshalter 80 nicht vor der Herstellung der Gate-Abstandshalter 86 geätzt werden, sodass L-förmige Gate-Dichtungsabstandshalter entstehen, Abstandshalter können hergestellt und entfernt werden, und/oder dergleichen. Außerdem können die n- und p-Bauelemente unter Verwendung anderer Strukturen und Schritte hergestellt werden. Zum Beispiel können die LDD-Bereiche für n-Bauelemente vor der Herstellung der Gate-Dichtungsabstandshalter 80 hergestellt werden, während die LDD-Bereiche für p-Bauelemente nach der Herstellung der Gate-Dichtungsabstandshalter 80 hergestellt werden können.
  • In den 20A und 20B werden epitaxiale Source-/Drain-Bereiche 82 in den Finnen 52A hergestellt. Die Source-/Drain-Bereiche 82 können eine mechanische Spannung in die jeweiligen Kanalbereiche 58 eintragen, um die Leistung zu verbessern. Die epitaxialen Source-/Drain-Bereiche 82 werden so in den Finnen 52A hergestellt, dass sich jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 82 befindet. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 in die Finnen 52A hinein reichen und diese auch durchdringen. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 86 zum Trennen der epitaxialen Source-/Drain-Bereiche 82 mit einem geeigneten seitlichen Abstand von den Dummy-Gates 72 verwendet, sodass die epitaxialen Source-/Drain-Bereiche 82 später hergestellte Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N, z. B. dem NMOS-Bereich, können durch Maskieren des Bereichs 50P, z. B. des PMOS-Bereichs, und durch Ätzen von Source-/Drain-Bereichen der Finnen 52A in dem Bereich 50N hergestellt werden, um Aussparungen in den Finnen 52A zu erzeugen. Dann werden die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können jedes geeignete Material aufweisen, wie etwa ein Material, das für n-FinFETs geeignet ist. Wenn die Finne 52A zum Beispiel Silizium ist, können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N Materialien aufweisen, die eine Zugspannung in den Kanalbereich 58 eintragen, wie etwa Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 52A angehoben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P, z. B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50N, z. B. des NMOS-Bereichs, und durch Ätzen von Source-/Drain-Bereichen der Finnen 52A in dem Bereich 50P hergestellt werden, um Aussparungen in den Finnen 52A zu erzeugen. Dann werden die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können jedes geeignete Material aufweisen, wie etwa ein Material, das für p-FinFETs geeignet ist. Wenn die Finne 52A zum Beispiel Silizium ist, können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P Materialien aufweisen, die eine Druckspannung in den Kanalbereich 58 eintragen, wie etwa Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P können ebenfalls Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 52A angehoben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 82 und/oder die Finnen 52A können, ähnlich wie bei dem vorstehend erörterten Prozess zum Herstellen von leicht dotierten Source-/Drain-Bereichen, mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, und sie können anschließend getempert werden. Die Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n- und/oder p-Dotierungsstoffe für die Source-/Drain-Bereiche können diejenigen sein, die vorstehend genannt worden sind. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 während des Aufwachsens in situ dotiert werden.
  • Durch die Epitaxieprozesse, die zum Herstellen der Source-/Drain-Bereiche 82 in dem Bereich 50N und dem Bereich 50P verwendet werden, haben Oberseiten der epitaxialen Source-/Drain-Bereiche Abschrägungen, die seitlich nach außen über Seitenwände der Finnen 52A überstehen. Gate-Abstandshalter 86 werden so hergestellt, dass sie einen Teil der Seitenwände der Finnen 52A bedecken, der über die STI-Bereiche 56 übersteht, wodurch das epitaxiale Wachstum blockiert wird. Bei einigen weiteren Ausführungsformen kann die Abstandshalter-Ätzung, die zum Herstellen der Gate-Abstandshalter 86 verwendet wird, so angepasst werden, dass das Abstandshaltermaterial entfernt wird, damit sich der epitaxial aufgewachsene Bereich bis zu der Oberseite der STI-Bereiche 56 erstrecken kann.
  • Bei verschiedenen Ausführungsformen bleiben benachbarte Source-/Drain-Bereiche 82 nach Beendigung des Epitaxieprozesses getrennt, wie in 20C gezeigt ist. Zum Beispiel können die Source-/Drain-Bereiche 82 so aufgewachsen werden, dass sie die Dummy-Finne 52' physisch kontaktieren, sodass benachbarte Source-/Drain-Bereiche 82 voneinander physisch getrennt werden. Dadurch kann verhindert werden, dass benachbarte epitaxiale Source-/Drain-Bereiche 82 miteinander verschmelzen und versehentlich kurzgeschlossen werden. Wie vorstehend dargelegt worden ist, kann das Material für die Schicht 108 so gewählt werden, dass es während der Herstellung der Source-/Drain-Bereiche nicht erheblich geätzt wird.
  • Die Source-/Drain-Bereiche 82 können zum Beispiel die Schicht 108 der Dummy-Finne 52' kontaktieren. Bei einigen Ausführungsformen ist der mittlere Teil der Dummy-Finne 52' mit der Breite D2 der Teil der Dummy-Finne 52', den die epitaxialen Source-/Drain-Bereiche 82 kontaktieren. Die Breite D2 kann kleiner als eine Breite D1 eines unteren Teils der Dummy-Finne 52' sein. Die Breite D1 kann auf einer Ebene der Schicht 104 gemessen werden, und die Breite D2 kann auf einer Ebene der Schicht 108 gemessen werden.
  • In den 21A und 21B wird ein erstes Zwischenschicht-Dielektrikum (ILD) 88 über der in den 20A und 20B gezeigten Struktur abgeschieden. Das erste ILD 88 kann aus einem dielektrischen Material hergestellt werden und kann mit einem geeigneten Verfahren wie CVD, plasmaunterstützte CVD (PECVD) oder FCVD abgeschieden werden. Als dielektrische Materialien können Phorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen verwendet werden. Andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, können ebenfalls verwendet werden. Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 87 zwischen dem ersten ILD 88 und den epitaxialen Source-/Drain-Bereichen 82, den Masken 74 und den Gate-Abstandshaltern 86 angeordnet. Die CESL 87 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen aufweisen, das eine andere Ätzrate als das Material des darüber befindlichen ersten ILD 88 hat.
  • In den 22A und 22B kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ersten ILD 88 auf gleiche Höhe mit den Oberseiten der Dummy-Gates 72 oder der Masken 74 zu bringen. Bei dem Planarisierungsprozess können auch die Masken 74 auf den Dummy-Gates 72 sowie Teile der Gate-Dichtungsabstandshalter 80 und der Gate-Abstandshalter 86 entlang den Seitenwänden der Masken 74 entfernt werden. Nach dem Planarisierungsprozess sind Oberseiten der Dummy-Gates 72, der Gate-Dichtungsabstandshalter 80, der Gate-Abstandshalter 86 und des ersten ILD 88 auf gleicher Höhe. Daher werden die Oberseiten der Dummy-Gates 72 durch das erste ILD 88 freigelegt. Bei einigen Ausführungsformen können die Masken 74 bestehen bleiben, und in diesem Fall wird bei dem Planarisierungsprozess die Oberseite des ersten ILD 88 auf gleiche Höhe mit den Oberseiten der Masken 74 gebracht.
  • In den 23A und 23B wird ein dielektrischer Bereich 78 so hergestellt, dass er sich durch das Dummy-Gate 72 bis zu der Dummy-Finne 52' erstreckt. Der dielektrische Bereich 78 kann zum Beispiel durch Ätzen des Dummy-Gates 72 unter Verwendung von Nass- und/oder Trockenätzprozessen hergestellt werden. Durch den Ätzprozess kann die Dummy-Finne 52' freigelegt werden. Anschließend kann ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, in der Aussparung abgeschieden werden. Ein Planarisierungsprozess kann durchgeführt werden, um überschüssiges dielektrisches Material von dem Dummy-Gate 72 zu entfernen. Der dielektrische Bereich 78 trennt zusammen mit der Dummy-Finne 52' das Dummy-Gate 72 in unterschiedliche Bereiche (z. B. Bereiche 72A und 72B). Die unterschiedlichen Bereiche können zum Beispiel Positionen von unterschiedlichen Transistorbauelementen entsprechen. Somit können der dielektrische Bereich 78 und die Dummy-Finne 52' eine Trennung zwischen benachbarten FinFETs ermöglichen.
  • In den 24A und 24B werden die verbliebenen Dummy-Gates 72 und, falls vorhanden, die Masken 74 in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen 90 entstehen. Teile der dielektrischen Dummy-Schicht 60 in den Aussparungen 90 können ebenfalls entfernt werden. Bei einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt, und die dielektrische Dummy-Schicht 60 bleibt bestehen und wird von den Aussparungen 90 freigelegt. Bei einigen Ausführungsformen wird die dielektrische Dummy-Schicht 60 aus den Aussparungen 90 in einem ersten Bereich eines Dies (z. B. in einem Kern-Logikbereich) entfernt, und sie bleibt in den Aussparungen 90 in einem zweiten Bereich des Dies (z. B. in einem Eingangs-/Ausgangsbereich) bestehen. Bei einigen Ausführungsformen werden die Dummy-Gates 72 mit einem anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess ein Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase sein, die die Dummy-Gates 72 selektiv ätzen, ohne das erste ILD 88 oder die Gate-Abstandshalter 86 zu ätzen. Jede Aussparung 90 legt einen Kanalbereich 58 einer jeweiligen Finne 52A frei und/oder überdeckt diesen. Jeder Kanalbereich 58 ist zwischen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 82 angeordnet. Während des Entfernens kann die dielektrische Dummy-Schicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die dielektrische Dummy-Schicht 60 kann nach dem Entfernen der Dummy-Gates 72 optional entfernt werden.
  • In den 25A und 25B werden dielektrische Gateschichten 92 und Gateelektroden 94 für Ersatzgates hergestellt. 25C zeigt eine Detailansicht eines Bereichs 89 von 25B. Die dielektrischen Gateschichten 92 werden konform in den Aussparungen 90 abgeschieden, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 52A, auf Seitenwänden der Dummy-Finne 52', auf Seitenwänden des dielektrischen Bereichs 78 und auf Seitenwänden der Gate-Dichtungsabstandshalter 80 bzw. der Gate-Abstandshalter 86. Bei einigen Ausführungsformen weisen die dielektrischen Gateschichten 92 Siliziumoxid, Siliziumnitrid oder Multischichten davon auf. Bei einigen Ausführungsformen weisen die dielektrischen Gateschichten 92 ein dielektrisches High-k-Material auf, und bei diesen Ausführungsformen können die dielektrischen Gateschichten 92 einen k-Wert haben, der größer als etwa 7,0 ist, und sie können ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon aufweisen. Als Herstellungsverfahren für die dielektrischen Gateschichten 92 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen verwendet werden. Bei Ausführungsformen, bei denen Teile des Dummy-Gate-Dielektrikums 60 in den Aussparungen 90 verbleiben, weisen die dielektrischen Gateschichten 92 das Material des Dummy-Gate-Dielektrikums 60 (z. B. Si02) auf.
  • Die Gateelektroden 94 werden jeweils über den dielektrischen Gateschichten 92 abgeschieden und füllen die übrigen Teile der Aussparungen 90. Durch Entfernen von Teilen der Schicht 106 von den Seitenwänden der Dummy-Finne 52' kann ein Zwischenraum zwischen den Finnen 52A und der Dummy-Finne 52' vergrößert werden. Dadurch können die Gateelektroden 94 in dem Zwischenraum um die und zwischen den Finnen 52A bzw. der Dummy-Finne 52' mit weniger Defekten (z. B. weniger Hohlräumen) abgeschieden werden.
  • Die Gateelektroden 94 können ein metallhaltiges Material, wie etwa Titannidrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium oder Wolfram, Kombinationen davon oder Multischichten davon aufweisen. Obwohl in 25B eine einschichtige Gateelektrode 94 dargestellt ist, kann die Gateelektrode 94 zum Beispiel beliebig viele Deckschichten 94A, beliebig viele Austrittsarbeits-Einstellschichten 94B und ein Füllmaterial 94C aufweisen, wie in 25C gezeigt ist. Nach dem Füllen der Aussparungen 90 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die über der Oberseite des ersten ILD 88 befindlichen überschüssigen Teile der dielektrischen Gateschichten 92 und des Materials der Gateelektroden 94 zu entfernen. Die verbliebenen Teile des Materials der Gateelektroden 94 und der dielektrischen Gateschichten 92 bilden somit Ersatzgates der resultierenden FinFETs. Die Gateelektroden 94 und die dielektrischen Gateschichten 92 können kollektiv als ein „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können sich entlang den Seitenwänden des Kanalbereichs 58 der Finnen 52A erstrecken. Der dielektrische Bereich 78 und die Dummy-Finne 52' trennen benachbarte Gatestapel (z. B. einen Gatestapel 92A/94A und einen Gatestapel 92B/94B), wenn die benachbarten Gatestapel unterschiedlichen FinFETs entsprechen.
  • Die dielektrischen Gateschichten 92 können gleichzeitig in dem Bereich 50N und dem Bereich 50P und aus den gleichen Materialien hergestellt werden, und die Gateelektroden 94 können ebenfalls gleichzeitig in jedem Bereich und aus den gleichen Materialien hergestellt werden. Bei einigen Ausführungsformen können die dielektrischen Gateschichten 92 in jedem Bereich mit unterschiedlichen Verfahren so hergestellt werden, dass sie unterschiedliche Materialien aufweisen können, und/oder die Gateelektroden 94 in jedem Bereich können mit unterschiedlichen Verfahren so hergestellt werden, dass sie unterschiedliche Materialien aufweisen können. Es können verschiedene Maskierungsschritte verwendet werden, um entsprechende Bereiche zu maskieren und freizulegen, wenn unterschiedliche Verfahren verwendet werden.
  • In den 26A und 26B wird der Gatestapel (der die dielektrische Gateschicht 92 und eine entsprechende darüber befindliche Gateelektrode 94 umfasst) ausgespart, sodass eine Aussparung direkt über dem Gatestapel und zwischen gegenüberliegenden Teilen der Gate-Abstandshalter 86 entsteht. Der Ätzprozess kann selektiv sein, sodass der dielektrische Bereich 78 nicht erheblich geätzt wird. Eine Gatemaske 96, die eine oder mehrere Schichten aus dielektrischem Material wie Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweist, wird in die Aussparung gefüllt, und anschließend wird ein Planarisierungsprozess durchgeführt, um überschüssige Teile des dielektrischen Materials zu entfernen, die sich über dem ersten ILD 88 erstrecken. Später hergestellten Gatekontakte 110 (27A und 27B) durchdringen die Gatemaske 96, um die Oberseite der ausgesparten Gateelektrode 94 zu kontaktieren.
  • In den 27A und 27B wird ein zweites ILD 108 über dem ersten ILD 88 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 108 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 108 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen hergestellt, und es kann mit einem geeigneten Verfahren wie CVD und PECVD abgeschieden werden.
  • Wie außerdem in den 27A und 27B gezeigt ist, werden bei einigen Ausführungsformen Gatekontakte 110 und Source-/Drain-Kontakte 112 durch das zweite ILD 108 und das erste ILD 88 hergestellt. Öffnungen für die Source-/Drain-Kontakte 112 werden durch das erste ILD 88 und das zweite ILD 108 erzeugt, und Öffnungen für die Gatekontakte 110 werden durch das zweite ILD 108 und die Gatemaske 96 erzeugt. Die Öffnungen können mit geeigneten fotolithografischen und Ätzverfahren erzeugt werden. In den Öffnungen werden ein Belag, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material abgeschieden. Der Belag kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Zum Entfernen von überschüssigem Material von einer Oberseite des zweiten ILD 108 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Source-/Drain-Kontakte 112 und die Gatekontakte 110 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, damit ein Silizid an der Grenzfläche zwischen den epitaxialen Source-/Drain-Bereichen 82 und den Source-/Drain-Kontakten 112 entsteht. Die Source-/Drain-Kontakte 112 werden physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 82 verbunden, und die Gatekontakte 110 werden physisch und elektrisch mit den Gateelektroden 106 verbunden. Die Source-/Drain-Kontakte 112 und die Gatekontakte 110 können in unterschiedlichen Prozessen oder in dem gleichen Prozess hergestellt werden. Es ist zwar dargestellt, dass die Source-/Drain-Kontakte 112 und die Gatekontakte 110 mit den gleichen Querschnitten hergestellt werden, aber es dürfte wohlverstanden sein, dass sie jeweils mit unterschiedlichen Querschnitten hergestellt werden können, sodass ein Kurzschließen der Kontakte vermieden wird.
  • In den vorstehenden Ausführungsformen wird dargelegt, dass der dielektrische Bereich 78 vor den Gatestapeln 92/94 hergestellt wird. Bei anderen Ausführungsformen können die Gatestapel (die z. B. das Gatedielektrikum 92 und die Gateelektroden 94 umfassen) vor der Herstellung des dielektrischen Bereichs 78 hergestellt werden. Anschließend können die Gatestapel 92/94 geätzt werden, um die Dummy-Finne 52' freizulegen, und ein dielektrisches Material kann abgeschieden werden, um den dielektrischen Bereich 78 herzustellen. Die resultierende Struktur ist in den 28A und 28B gezeigt.
  • Die 29 bis 37C zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Bauelements 20 mit Dummy-Finnen 52' gemäß einer alternativen Ausführungsform. In den 29 bis 37C bezeichnen ähnliche Bezugszahlen ähnliche Elemente, die mit ähnlichen Prozessen wie die Strukturelemente hergestellt werden, die vorstehend unter Bezugnahme auf die 2 bis 28B beschrieben worden sind. In 29 werden Finnen 52 so hergestellt, dass sie sich von einem Substrat 50 erstrecken. Eine Hartmaske 53 wird zum Strukturieren der Finnen 52 verwendet und kann auf den Finnen 52 verbleiben.
  • In 30 wird ein Isoliermaterial 54 über und entlang Seitenwänden der Finnen 52 abgeschieden. Das Isoliermaterial 54 kann mit einem konformen Prozess abgeschieden werden, der einen Zwischenraum zwischen den Finnen 52 nur teilweise füllt. Durch den Abscheidungsprozess wird eine Öffnung 100 zwischen den Finnen 52 und über dem Isoliermaterial 54 definiert. Anschließend kann die Öffnung 100 mit Materialien zum Herstellen einer Dummy-Finne 52' gefüllt werden.
  • In 31 werden eine optionale Abstandshalterschicht 102 und eine Schicht 104 in der Öffnung 100 abgeschieden. Das Abscheiden der Abstandshalterschicht 102 und der Schicht 104 kann mit einem ähnlichen Verfahren wie dem erfolgen, das vorstehend unter Bezugnahme auf die 6 und 7 beschrieben worden ist.
  • In 32 werden die optionale Abstandshalterschicht 102 und die Schicht 104 nacheinander ausgespart. Das Aussparen der Abstandshalterschicht 102 und der Schicht 104 kann mit einem ähnlichen Verfahren wie dem erfolgen, das vorstehend unter Bezugnahme auf die 8 und 9 beschrieben worden ist.
  • In 33 werden Schichten 106 und 108 in der Öffnung 100 abgeschieden. Die Schichten 106 und 108 können über der Abstandshalterschicht 102 und der Schicht 104 abgeschieden werden. Das Abscheiden der Schichten 106 und 108 kann mit einem ähnlichen Verfahren wie dem erfolgen, das vorstehend unter Bezugnahme auf die 10 und 11 beschrieben worden ist. Die Schicht 108 kann eine einschichtige Struktur oder eine Mehrschichtstruktur sein.
  • In 34 wird ein Entfernungsprozess an der Schicht 106, der Schicht 108, dem Isoliermaterial 54 und der Hartmaske 53 (falls vorhanden) durchgeführt, um überschüssiges Material über den Finnen 52 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine CMP, ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Durch den Planarisierungsprozess werden die Finnen 52 freigelegt, sodass Oberseiten der Finnen 52, des Isoliermaterials 54, der Schicht 106 und der Schicht 108 nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • In 35 wird das Isoliermaterial 54 rückgeätzt, um Seitenwände der Finnen 52 freizulegen und einen STI-Bereich 56 zu definieren. Das Rückätzen des Isoliermaterials 54 kann mit einem ähnlichen Verfahren wie dem erfolgen, das vorstehend unter Bezugnahme auf 13 beschrieben worden ist. Durch das Rückätzen kann sich eine Oberseite des Isoliermaterials 54 unter einer Oberseite der Schicht 104 oder über einer Oberseite der Schicht 104 (siehe z. B. 36B) befinden, oder sie kann im Wesentlichen auf gleicher Höhe mit der Oberseite der Schicht 104 sein.
  • In den 36A und 36B wird die Schicht 106 geätzt und zumindest teilweise von den Seitenwänden der Schicht 108 entfernt. 36A zeigt Ausführungsformen, bei denen eine Oberseite des STI-Bereichs 56 niedriger als eine Oberseite der Schicht 104 ist. 36B zeigt Ausführungsformen, bei denen die Oberseite des STI-Bereichs 56 höher als die Oberseite der Schicht 104 ist, und 36C zeigt Ausführungsformen, bei denen die Oberseite des STI-Bereichs 56 im Wesentlichen auf gleicher Höhe mit der Oberseite der Schicht 104 ist. Das Ätzen der Schicht 104 kann mit einem ähnlichen Verfahren wie dem erfolgen, das vorstehend unter Bezugnahme auf 14 beschrieben worden ist. Dadurch entsteht eine Dummy-Finne 52'. Die Dummy-Finne 52' kann in den STI-Bereich 56 eingebettet sein. Der STI-Bereich 56 kann sich zum Beispiel unter einer Unterseite der Dummy-Finne 52' erstrecken und diese bedecken.
  • Ein mittlerer Teil der Dummy-Finne 52' hat eine Breite D2, die kleiner als eine Breite D1 eines unteren Teils der Dummy-Finne 52' sein kann. Durch Reduzieren der Breite D2 der Dummy-Finne 52' kann ein Zwischenraum zwischen der Dummy-Finne 52' und den Finnen 52 vergrößert werden. Dadurch kann ein Gatematerial um die Finnen 52 und die Dummy-Finne 52' mit einem größeren Prozessfenster abgeschieden werden, und Fertigungsfehler können reduziert werden.
  • Die 36A bis 36C zeigen zwar eine Dummy-Finne 52' mit einer bestimmten Konfiguration, aber bei anderen Ausführungsformen wird eine andere Konfiguration für die Dummy-Finne 52' in dem Bauelement 20 in Betracht gezogen. Zum Beispiel kann jede der Konfigurationen, die vorstehend unter Bezugnahme auf die 15A bis 15H beschrieben worden sind, für das Bauelement 20 verwendet werden.
  • An dem Bauelement können weitere Bearbeitungsschritte zum Herstellen von FinFETs durchgeführt werden. Zum Beispiel können ähnliche Prozesse wie die, die vorstehend unter Bezugnahme auf die 16A bis 28B beschrieben worden sind, zum Herstellen von Source-/Drain-Bereichen 82 in den Finnen 52 und eines Gatestapels über und entlang den Seitenwänden der Finnen 52 und der Dummy-Finne 52' durchgeführt werden. Die Dummy-Finne 52' kann benachbarte Source-/Drain-Bereiche 82 physisch trennen, und ein dielektrischer Bereich 78 kann sich durch den Gatestapel bis zu der Dummy-Finne 52' erstrecken. Die resultierende Struktur ist in den 37A bis 37C gezeigt.
  • Die offenbarten FinFET-Ausführungsformen können auch für Nanostruktur-Bauelemente, wie etwa Nanostruktur-Feldeffekttransistoren (NSFETs) (z. B. Nanosheet-, Nanodraht-, Gate-all-around- oder ähnliche NSFETs), verwendet werden. Bei einer NSFET-Ausführungsform werden die Finnen durch Strukturieren eines Stapels von wechselnden Kanal- und Opferschichten hergestellt. Die Dummy-Gatestapel und die Source-/Drain-Bereiche werden in einer ähnlichen Weise hergestellt, wie sie vorstehend beschrieben worden ist. Nachdem die Dummy-Gatestapel entfernt worden sind, können die Opferschichten in den Kanalbereichen teilweise oder vollständig entfernt werden. Die Ersatzgatestrukturen werden in einer ähnlichen Weise hergestellt, wie sie vorstehend beschrieben worden ist, und sie umschließen die Kanalschichten in dem Kanalbereich der NSFET-Bauelemente teilweise oder vollständig. Die ILDs und die Kontakte mit den Gatestrukturen werden in einer ähnlichen Weise hergestellt, wie sie vorstehend beschrieben worden ist. Es kann ein Nanostruktur-Bauelement hergestellt werden, wie es in der US-Patentanmeldungsschrift Nr. 2016/0365414 offenbart ist, die durch Bezugnahme aufgenommen ist.
  • Bei verschiedenen Ausführungsformen kann eine Dummy-Finne zum Trennen von Metallgates von benachbarten Transistoren verwendet werden. Die Dummy-Finne kann außerdem dazu beitragen, benachbarte Source-/Drain-Bereiche dadurch zu isolieren, dass zum Beispiel eine ungewollte Source-/Drain-Verschmelzung während eines epitaxialen Aufwachsprozesses verhindert wird. Verschiedene Ausführungsformen umfassen ein Herstellen einer ersten Schicht auf Seitenwänden und einer Unterseite einer zweiten Schicht. Die erste Schicht wird dann geätzt und zumindest teilweise von den Seitenwänden der zweiten Schicht entfernt, um eine Breite der resultierenden Dummy-Finne zu reduzieren. Dadurch kann ein Profil der Dummy-Finne verbessert werden. Zum Beispiel kann ein mittlerer Bereich der Dummy-Finne weniger breit als ein unterer Teil der Dummy-Finne sein (z. B. kann er eine kleinere CD haben). Auf diese Weise kann ein Abstand zwischen der Dummy-Finne und den Kanalbereichen vergrößert werden, und ein Prozessfenster für eine Gatestapel-Spaltfüllung wird vergrößert.
  • Bei einigen Ausführungsformen weist eine Vorrichtung Folgendes auf: einen ersten Source-/Drain-Bereich über einem Halbleitersubstrat; eine Dummy-Finne benachbart zu dem ersten Source-/Drain-Bereich, wobei die Dummy-Finne einen ersten Teil, der eine erste Schicht umfasst, und einen zweiten Teil über dem ersten Teil aufweist, wobei eine Breite des zweiten Teils kleiner als eine Breite des ersten Teils ist, wobei der zweite Teil eine zweite Schicht und eine dritte Schicht zwischen der ersten Schicht und der zweiten Schicht umfasst, wobei die dritte Schicht aus einem anderen Material als die erste Schicht und die zweite Schicht hergestellt ist; und einen Gatestapel entlang Seitenwänden der Dummy-Finne. Bei einigen Ausführungsformen erstreckt sich die dritte Schicht entlang Seitenwänden der zweiten Schicht. Bei einigen Ausführungsformen erstreckt sich die dritte Schicht bis zu einer obersten Fläche der zweiten Schicht. Bei einigen Ausführungsformen ist eine chemische Bindungsenergie eines Materials der dritten Schicht kleiner als eine chemische Bindungsenergie eines Materials der zweiten Schicht. Bei einigen Ausführungsformen kontaktiert der erste Source-/Drain-Bereich die zweite Schicht. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin einen zweiten Source-/Drain-Bereich auf einer Seite der Dummy-Finne auf, die dem ersten Source-/Drain-Bereich gegenüberliegt, wobei der zweite Source-/Drain-Bereich die zweite Schicht kontaktiert. Bei einigen Ausführungsformen weist der zweite Teil weiterhin eine vierte Schicht über der zweiten Schicht auf, wobei die vierte Schicht aus einem anderen Material als die zweite Schicht hergestellt ist. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin einen dielektrischen Bereich über und in Kontakt mit der Dummy-Finne auf, wobei sich der Gatestapel entlang Seitenwänden des dielektrischen Bereichs erstreckt. Bei einigen Ausführungsformen ist eine erste Fläche der dritten Schicht, die an die erste Schicht angrenzt, weniger breit als eine zweite Fläche der dritten Schicht, die an die zweite Schicht angrenzt. Bei einigen Ausführungsformen ist die erste Fläche der dritten Schicht, die an die erste Schicht angrenzt, breiter als die zweite Fläche der dritten Schicht, die an die zweite Schicht angrenzt. Bei einigen Ausführungsformen hat die dritte Schicht konkave Seitenwände.
  • Bei einigen Ausführungsformen weist eine Vorrichtung Folgendes auf: einen ersten Transistor auf einer Oberseite eines Halbleitersubstrats, wobei der erste Transistor einen ersten Kanalbereich und einen ersten Gatestapel über und entlang Seitenwänden des ersten Kanalbereichs aufweist; einen zweiten Transistor auf der Oberseite des Halbleitersubstrats, wobei der zweite Transistor einen zweiten Kanalbereich und einen zweiten Gatestapel über und entlang Seitenwänden des zweiten Kanalbereichs aufweist; und eine Dummy-Finne, die den ersten Gatestapel physisch von dem zweiten Gatestapel trennt, wobei die Dummy-Finne eine erste Schicht und eine zweite Schicht über der ersten Schicht aufweist, wobei eine Breite der Dummy-Finne, die auf eine Ebene der zweiten Schicht gemessen wird, kleiner als eine Breite der Dummy-Finne ist, die auf einer Ebene der ersten Schicht gemessen wird. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin eine Abstandshalterschicht entlang Seitenwänden und einer Unterseite der ersten Schicht auf. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin eine dritte Schicht zwischen der ersten Schicht und der zweiten Schicht auf. Bei einigen Ausführungsformen ist die Dummy-Finne in einen Isolationsbereich eingebettet. Bei einigen Ausführungsformen kontaktiert die Dummy-Finne das Halbleitersubstrat.
  • Bei einigen Ausführungsformen weist ein Verfahren die folgenden Schritte auf: Definieren einer Öffnung zwischen einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne; Herstellen einer Dummy-Finne zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei das Herstellen der Dummy-Finne ein Abscheiden einer ersten Schicht in der Öffnung, ein Aussparen der ersten Schicht in der Öffnung, ein Abscheiden einer zweiten Schicht in der Öffnung über der ersten Schicht, ein Abscheiden einer dritten Schicht in der Öffnung über der zweiten Schicht, wobei die zweite Schicht auf Seitenwänden und einer Unterseite der dritten Schicht angeordnet ist, und ein Ätzen der zweiten Schicht umfasst, um die zweite Schicht zumindest teilweise von den Seitenwänden der dritten Schicht zu entfernen; und Herstellen einer Gatestruktur entlang Seitenwänden und Oberseiten der ersten Halbleiterfinne, der zweiten Halbleiterfinne und der Dummy-Finne. Bei einigen Ausführungsformen umfasst das Verfahren vor dem Abscheiden der ersten Schicht weiterhin ein Abscheiden einer Abstandshalterschicht entlang Seitenwänden und einer Unterseite der Öffnung, wobei das Abscheiden der ersten Schicht ein Abscheiden der ersten Schicht über der Abstandshalterschicht umfasst. Bei einigen Ausführungsformen umfasst das Herstellen der Dummy-Finne weiterhin Folgendes: Aussparen der dritten Schicht unter einer obersten Fläche der zweiten Schicht; und Abscheiden einer vierten Schicht in der Öffnung über der dritten Schicht, wobei die zweite Schicht auf Seitenwänden der vierten Schicht angeordnet ist. Bei einigen Ausführungsformen umfasst das Ätzen der zweiten Schicht einen selektiven Ätzprozess, der die zweite Schicht mit einer höheren Geschwindigkeit als die dritte Schicht ätzt.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Vorrichtung mit: einem ersten Source-/Drain-Bereich über einem Halbleitersubstrat; einer Dummy-Finne benachbart zu dem ersten Source-/Drain-Bereich, wobei die Dummy-Finne Folgendes aufweist: einen ersten Teil, der eine erste Schicht aufweist, und einen zweiten Teil über dem ersten Teil, wobei eine Breite des zweiten Teils kleiner als eine Breite des ersten Teils ist, wobei der zweite Teil Folgendes aufweist: eine zweite Schicht, und eine dritte Schicht zwischen der ersten Schicht und der zweiten Schicht, wobei die dritte Schicht aus einem anderen Material als die erste Schicht und die zweite Schicht hergestellt ist; und einem Gatestapel entlang Seitenwänden der Dummy-Finne.
  2. Vorrichtung nach Anspruch 1, wobei sich die dritte Schicht entlang Seitenwänden der zweiten Schicht erstreckt.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei sich die dritte Schicht bis zu einer obersten Fläche der zweiten Schicht erstreckt.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine chemische Bindungsenergie eines Materials der dritten Schicht kleiner als eine chemische Bindungsenergie eines Materials der zweiten Schicht ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Source-/Drain-Bereich die zweite Schicht kontaktiert.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin einen zweiten Source-/Drain-Bereich auf einer Seite der Dummy-Finne aufweist, die dem ersten Source-/Drain-Bereich entgegengesetzt liegt, wobei der zweite Source-/Drain-Bereich die zweite Schicht kontaktiert.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der zweite Teil weiterhin eine vierte Schicht über der zweiten Schicht aufweist, wobei die vierte Schicht aus einem anderen Material als die zweite Schicht hergestellt ist.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin einen dielektrischen Bereich über und in Kontakt mit der Dummy-Finne aufweist, wobei sich der Gatestapel entlang Seitenwänden des dielektrischen Bereichs erstreckt.
  9. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine erste Fläche der dritten Schicht, die an die erste Schicht angrenzt, weniger breit als eine zweite Fläche der dritten Schicht ist, die an die zweite Schicht angrenzt.
  10. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine erste Fläche der dritten Schicht, die an die erste Schicht angrenzt, breiter als eine zweite Fläche der dritten Schicht ist, die an die zweite Schicht angrenzt.
  11. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die dritte Schicht konkave Seitenwände hat.
  12. Vorrichtung mit: einem ersten Transistor auf einer Oberseite eines Halbleitersubstrats, wobei der erste Transistor Folgendes aufweist: einen ersten Kanalbereich, und einen ersten Gatestapel über und entlang Seitenwänden des ersten Kanalbereichs; einem zweiten Transistor auf der Oberseite des Halbleitersubstrats, wobei der zweite Transistor Folgendes aufweist: einen zweiten Kanalbereich, und einen zweiten Gatestapel über und entlang Seitenwänden des zweiten Kanalbereichs; und einer Dummy-Finne, die den ersten Gatestapel physisch von dem zweiten Gatestapel trennt, wobei die Dummy-Finne Folgendes aufweist: eine erste Schicht, und eine zweite Schicht über der ersten Schicht, wobei eine Breite der Dummy-Finne, die auf einer Ebene der zweiten Schicht gemessen wird, kleiner als eine Breite der Dummy-Finne ist, die auf einer Ebene der ersten Schicht gemessen wird.
  13. Vorrichtung nach Anspruch 12, die weiterhin eine Abstandshalterschicht entlang Seitenwänden und einer Unterseite der ersten Schicht aufweist.
  14. Vorrichtung nach Anspruch 12 oder 13, die weiterhin eine dritte Schicht zwischen der ersten Schicht und der zweiten Schicht aufweist.
  15. Vorrichtung nach einem der Ansprüche 12 bis 14, wobei die Dummy-Finne in einen Isolationsbereich eingebettet ist.
  16. Vorrichtung nach einem der Ansprüche 12 bis 15, wobei die Dummy-Finne das Halbleitersubstrat kontaktiert.
  17. Verfahren mit den folgenden Schritten: Definieren einer Öffnung zwischen einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne; Herstellen einer Dummy-Finne zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei das Herstellen der Dummy-Finne Folgendes umfasst: Abscheiden einer ersten Schicht in der Öffnung, Aussparen der ersten Schicht in der Öffnung, Abscheiden einer zweiten Schicht in der Öffnung über der ersten Schicht, Abscheiden einer dritten Schicht in der Öffnung über der zweiten Schicht, wobei die zweite Schicht auf Seitenwänden und einer Unterseite der dritten Schicht angeordnet ist, und Ätzen der zweiten Schicht, um die zweite Schicht zumindest teilweise von den Seitenwänden der dritten Schicht zu entfernen; und Herstellen einer Gatestruktur entlang Seitenwänden und Oberseiten der ersten Halbleiterfinne, der zweiten Halbleiterfinne und der Dummy-Finne.
  18. Verfahren nach Anspruch 17, das vor dem Abscheiden der ersten Schicht weiterhin ein Abscheiden einer Abstandshalterschicht entlang Seitenwänden und einer Unterseite der Öffnung umfasst, wobei das Abscheiden der ersten Schicht ein Abscheiden der ersten Schicht über der Abstandshalterschicht umfasst.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Herstellen der Dummy-Finne weiterhin Folgendes umfasst: Aussparen der dritten Schicht unter einer obersten Fläche der zweiten Schicht; und Abscheiden einer vierten Schicht in der Öffnung über der dritten Schicht, wobei die zweite Schicht auf Seitenwänden der vierten Schicht angeordnet ist.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei das Ätzen der zweiten Schicht einen selektiven Ätzprozess umfasst, der die zweite Schicht mit einer höheren Rate als die dritte Schicht ätzt.
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