DE102020109491A1 - Halbleitervorrichtung und verfahren - Google Patents

Halbleitervorrichtung und verfahren Download PDF

Info

Publication number
DE102020109491A1
DE102020109491A1 DE102020109491.4A DE102020109491A DE102020109491A1 DE 102020109491 A1 DE102020109491 A1 DE 102020109491A1 DE 102020109491 A DE102020109491 A DE 102020109491A DE 102020109491 A1 DE102020109491 A1 DE 102020109491A1
Authority
DE
Germany
Prior art keywords
layer
silicon oxycarbonitride
rate
silicon
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020109491.4A
Other languages
English (en)
Inventor
Chien-Chih Lin
Yen-Ting Chen
Wen-Kai Lin
Szu-Chi Yang
Shih-Hao Lin
Tsung-Hung Lee
Ming-Lung Cheng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020109491A1 publication Critical patent/DE102020109491A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

In einer Ausführungsform weist eine Struktur Folgendes auf: ein Halbleitersubstrat; eine Finne, welche sich vom Halbleitersubstrat erstreckt; einen Gate-Stapel über der Finne; einen epitaxialen Source-/Drain-Bereich in der Finne angrenzend an den Gate-Stapel; und ein Gate-Abstandselement angeordnet zwischen dem epitaxialen Source-/Drain-Bereich und dem Gate-Stapel, wobei das Gate-Abstandselement eine Mehrzahl von Siliziumoxykarbonitridschichten aufweist, jede der Mehrzahl von Siliziumoxykarbonitridschichten aufweisend eine unterschiedliche Konzentration von Silizium, eine unterschiedliche Konzentration von Sauerstoff, eine unterschiedliche Konzentration von Kohlenstoff und eine unterschiedliche Konzentration von Stickstoff.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl elektronischer Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und Halbleiterschichten aus Materialien über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie zum Bilden von Schaltungskomponenten und Elementen auf diesen hergestellt.
  • Durch laufende Verringerungen der minimalen Merkmalsgröße, welche es erlauben, mehr Komponenten in eine bestimmte Fläche zu integrieren, verbessert die Halbleiterindustrie fortlaufend die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.). Durch die Verringerung der minimalen Merkmalsgrößen ergeben sich jedoch zusätzliche Probleme, welche behoben werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht im Einklang mit einigen Ausführungsformen.
    • 2 und 3 sind dreidimensionale Ansichten von Zwischenstadien bei der Fertigung von FinFETs im Einklang mit einigen Ausführungsformen.
    • 4A bis 15B sind Querschnittsansichten weiterer Zwischenstadien bei der Fertigung von FinFETs im Einklang mit einigen Ausführungsformen.
    • 16 zeigt Streudiagramme von Testdaten für n-FinFET-Vorrichtungen (NFET-Vorrichtungen) und p-FinFET-Vorrichtungen (PFET-Vorrichtungen).
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt zahlreiche verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind selbstverständlich nur Beispiele und nicht als Einschränkung auszulegen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste Merkmal und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, sodass das erste Merkmal und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „unter“, „darunter“, „niedriger“, „über“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Im Einklang mit einigen Ausführungsformen werden Transistoren mit mehrschichtigen Gate-Abstandselementen gebildet. Die Gate-Abstandselemente weisen jeweils eine unterschiedliche Zusammensetzung von Siliziumoxykarbonitrid auf. Manche der Gate-Abstandselementschichten sind aus Zusammensetzungen von Siliziumoxykarbonitrid gebildet, welche es den Gate-Abstandselementschichten ermöglichen, eine höhere Ätzselektivität in Bezug auf nachfolgende Ätzprozesse, welche zum Bilden der Transistoren verwendet werden, aufzuweisen. Somit kann ein Verlust von Gate-Abstandselementschichten verringert werden, wodurch sich die relative Dielektrizitätskonstante (Permittivität) der Gate-Abstandselemente vermindert. Die parasitäre Kapazität der entstehenden FinFETs kann somit vermindert werden.
  • 1 zeigt ein Beispiel vereinfachter Finnenfeldeffekttransistoren (FinFETs) in einer dreidimensionalen Ansicht im Einklang mit einigen Ausführungsformen. Einige andere Merkmale der FinFETs (welche nachfolgend erörtert werden) sind für eine klare Darstellung weggelassen worden. Die dargestellten FinFETs können auf eine derartige Weise elektrisch verbunden oder gekoppelt werden, dass sie zum Beispiel als ein Transistor oder als mehrere Transistoren, zum Beispiel als zwei Transistoren, arbeiten.
  • Die FinFETs weisen Finnen 52 auf, welche sich von einem Substrat 50 erstrecken. Grabenisolationsbereiche (STI-Bereiche) 56 sind über dem Substrat 50 angeordnet, und die Finnen 52 ragen über benachbarte STI-Bereiche 56 hinaus und zwischen diesen hervor. Obwohl die STI-Bereiche 56 als getrennt vom Substrat 50 gebildet beschrieben/dargestellt sind, kann der Begriff „Substrat“ hierin derart verwendet werden, dass er sich entweder nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat inklusive Isolationsbereiche bezieht. Obwohl die Finnen 52 als ein einziges, durchgehendes Material des Substrats 50 dargestellt ist, können darüber hinaus die Finnen 52 und/oder das Substrat 50 ein einziges Material oder eine Mehrzahl von Materialien umfassen. In diesem Kontext beziehen sich die Finnen 52 auf die Abschnitte, welche sich zwischen den benachbarten STI-Bereichen 56 erstrecken.
  • Gate-Dielektrika 104 sind entlang von Seitenwänden und über oberen Flächen der Finnen 52 angeordnet, und Gate-Elektroden 106 sind über den Gate-Dielektrika 104 angeordnet. Source-/Drain-Bereiche 90 sind an in Bezug auf die Gate-Dielektrika 104 und die Gate-Elektroden 106 gegenüberliegenden Seiten der Finne 52 angeordnet. Gate-Abstandselemente 78 trennen die Source-/Drain-Bereiche 90 von den Gate-Dielektrika 104 und den Gateelektroden 106. Eine dielektrische Zwischenschicht (ILD-Schicht) 96 ist über den Source-/Drain-Bereichen 90 und den STI-Bereichen 56 angeordnet. In Ausführungsformen, in welchen Transistoren gebildet werden, können verschiedene Transistoren die Source-/Drain-Bereiche 90 gemeinsam nutzen. In Ausführungsformen, in welchen ein Transistor aus mehreren Finnen 52 gebildet wird, können benachbarte Source-/Drain-Bereiche 90 elektrisch verbunden sein, zum Beispiel durch Verschmelzen der Source-/Drain-Bereiche 90 durch epitaxiales Aufwachsen oder durch Koppeln der Source-/Drain-Bereiche 90 mit einem selben Source-/Drain-Kontakt.
  • 1 zeigt ferner mehrere Referenzquerschnitte. Querschnitt A-A ist entlang einer Längsachse der Finne 52 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 90 eines FinFETs angeordnet. Querschnitt B/C-B/C ist lotrecht zum Querschnitt A-A angeordnet und erstreckt sich durch Source/Drain-Bereiche 90 des FinFETs. Nachfolgende Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Einige hierin erörterte Ausführungsformen werden in Zusammenhang mit FinFETs, welche unter Verwendung eines Gate-Last-Prozesses gebildet werden, erörtert. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ferner betrachten einige Ausführungsformen Aspekte, welche in planaren Vorrichtungen, wie zum Beispiel planaren FETs, verwendet werden.
  • Die 2 bis 15B sind verschiedene Ansichten von Zwischenstadien bei der Fertigung von FinFETs im Einklang mit einigen Ausführungsformen. Die 2 und 3 sind dreidimensionale Ansichten. Die 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A und 15A sind Querschnittsansichten dargestellt entlang des Referenzquerschnitts A-A in 1, außer für mehrfache Finnen/FinFETs. Die 4B, 5B, 6B, 6C, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B und 15B sind Querschnittsansichten dargestellt entlang des Referenzquerschnitts B/C-B/C in 1, außer für mehrfache Finnen/FinFETs.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, sein, welches dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial gebildet auf einer Isolatorschicht. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter umfassend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter umfassend SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten. Wenn zum Beispiel p-Vorrichtungen gebildet werden, kann das Substrat 50 ein verspanntes Material sein, wie zum Beispiel Silizium-Germanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann) aufweisend eine Germaniumkonzentration im Bereich von ungefähr 0 % bis ungefähr 40 %, sodass FinFETs mit voll verspannten p-Kanal-Bereichen (PFSC-Bereichen) gebildet werden.
  • Das Substrat 50 weist einen Bereich 50N und einen Bereich 50P auf. Der Bereich 50N kann zum Bilden von n-Vorrichtungen, wie zum Beispiel NMOS-Transistoren, zum Beispiel n-FinFETs, dienen. Der Bereich 50P kann zum Bilden von p-Vorrichtungen, wie zum Beispiel PMOS-Transistoren, zum Beispiel p-FinFETs, dienen. Der Bereich 50N kann physisch vom Bereich 50P getrennt sein, und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen, etc.) können zwischen dem Bereich 50N und dem Bereich 50P angeordnet sein.
  • Es werden Finnen 52 gebildet, welche sich vom Substrat 50 erstrecken. Die Finnen 52 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 52 im Substrat 50 durch Ätzen von Gräben im Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie zum Beispiel reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder eine Kombination davon, sein. Das Ätzen kann anisotrop erfolgen. Nach ihrer Bildung weisen die Finnen 52 eine Breite W1 auf, und Finnen 52 in einem selben Bereich 50N/50P sind durch ein Abstandsmaß P1 voneinander beabstandet. Die Breite W1 kann im Bereich von ungefähr 3 nm bis ungefähr 30 nm liegen. Das Abstandsmaß P1 kann im Bereich von ungefähr 20 nm bis ungefähr 100 nm liegen.
  • Die Finnen können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer fotolithografischer Prozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausrichtende Prozesse, wodurch sie die Schaffung von Strukturen ermöglichen, welche zum Beispiel Abstandsmaße aufweisen, die kleiner sind als jene, welche unter Verwendung eines einzigen, direkten Fotolithografieprozesses erreichbar wären. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dazu verwendet werden, die Finnen zu strukturieren.
  • STI-Bereiche 56 werden über dem Substrat 50 und zwischen benachbarten Finnen 52 gebildet. Als ein Beispiel zum Bilden der STI-Bereiche 56 wird ein Isoliermaterial über der Zwischenstruktur gebildet. Das Isoliermaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann durch eine hochdichte chemische Plasma-Dampfabscheidung (HDP-CVD), eine fließfähige chemische Dampfabscheidung (FCVD) (z.B. eine Abscheidung von Material basierend auf chemischer Dampfabscheidung (CVD) in einem entfernten Plasmasystem und Nachhärtung, um eine Umwandlung in ein anderes Material, zum Beispiel ein Oxid, zu erreichen), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien gebildet durch irgendeinen annehmbaren Prozess können verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial ein Siliziumoxid gebildet durch einen FCVD-Prozess. Ein Temperprozess kann durchgeführt werden, nachdem das Isoliermaterial gebildet worden ist. In einer Ausführungsform wird das Isoliermaterial derart gebildet, dass überschüssiges Isoliermaterial die Finnen 52 bedeckt. Einige Ausführungsformen können mehrere Schichten benutzen. Zum Beispiel kann in einigen Ausführungsformen zunächst eine Decklage (nicht gezeigt) entlang einer Fläche des Substrats 50 und der Finnen 52 gebildet werden. Danach kann ein Füllmaterial, wie zum Beispiel die oben erörterten, über der Decklage gebildet werden. Ein Entfernungsprozess wird auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Finnen 52 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Finnen 52 frei, sodass sich die oberen Flächen der Finnen 52 und das Isoliermaterial nach dem Abschluss des Planarisierungsprozesses auf einer Ebene befinden. Dann wird das Isoliermaterial vertieft, wobei verbleibende Abschnitte des Isoliermaterials die STI-Bereiche 56 bilden. Das Isoliermaterial wird derart vertieft, dass obere Abschnitte der Finnen 52 im Bereich 50N und im Bereich 50P zwischen benachbarten STI-Bereichen 56 hervorstehen. Nach dem Vertiefen erstrecken sich freiliegende Abschnitte der Finnen 52 um eine Höhe H1 über die oberen Flächen der STI-Bereiche 56 hinaus. Die Höhe H1 kann größer als ungefähr 40 nm sein, zum Beispiel im Bereich von ungefähr 50 nm bis ungefähr 80 nm. Die freiliegenden Abschnitte der Finnen 52 weisen auf, was Kanalbereiche der entstehenden FinFETs sein werden.
  • Ferner können die oberen Flächen der STI-Bereiche 56 wie abgebildet eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie eine Bombierung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 56 können durch eine entsprechende Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Bereiche 56 können unter Verwendung eines annehmbaren Ätzprozesses, wie zum Beispiel eines solchen, welcher für das Material des Isoliermaterials selektiv ist (zum Beispiel das Material des Isoliermaterials mit höherer Geschwindigkeit ätzt als das Material der Finnen 52), vertieft werden. Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess, zum Beispiel unter Verwendung verdünnter Flusssäure (dHF), verwendet werden.
  • Der oben beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 52 gebildet werden können. In einigen Ausführungsformen können die Finnen durch einen epitaxialen Aufwachsprozess gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Homoepitaxiale Strukturen können epitaxial in den Graben aufgewachsen werden, und die dielektrische Schicht kann derart vertieft werden, dass die homoepitaxialen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In anderen Ausführungsform können darüber hinaus heteroepitaxiale Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 vertieft werden, nachdem das Isoliermaterial der STI-Bereiche 56 mit den Finnen planarisiert worden ist, und ein Material, welches sich von jenem der Finnen 52 unterscheidet, kann epitaxial über den vertieften Finnen 52 aufgewachsen werden. In solchen Ausführungsformen weisen die Finnen 52 das vertiefte Material sowie das epitaxial aufgewachsene Material angeordnet über dem vertieften Material auf. In noch einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden. Heteroepitaxiale Strukturen können dann unter Verwendung eines Materials, welches sich von jenem des Substrats 50 unterscheidet, epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht hervorstehen, um die Finnen 52 zu bilden. In einigen Ausführungsformen, in welchen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien vor Ort (in situ) während des Aufwachsens dotiert werden, was vorangehende und nachfolgende Implantationen erübrigen kann, wobei Dotierung in situ und Dotierung durch Implantation auch zusammen verwendet werden können.
  • Ferner kann es außerdem vorteilhaft sein, im Bereich 50N (z.B. einem NMOS-Bereich) ein Material epitaxial aufzuwachsen, welches sich vom Material im Bereich 50P (z.B. einem PMOS-Bereich) unterscheidet. In verschiedenen Ausführungsformen können obere Abschnitte der Finnen 52 aus Silizium-Germanium (SixGe1-x, wobei x zwischen 0 und 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet werden. Die verfügbaren Materialien zum Bilden eines III-V-Verbundhalbleiters umfassen zum Beispiel InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht auf diese beschränkt.
  • Ferner können in den Finnen 52 und/oder dem Substrat 50 entsprechende Mulden (nicht gezeigt) gebildet werden. In einigen Ausführungsformen kann im Bereich 50N eine P-Mulde gebildet werden, und im Bereich 50P kann eine N-Mulde gebildet werden. In einigen Ausführungsformen werden eine P-Mulde oder eine N-Mulde sowohl im Bereich 50N als auch im Bereich 50P gebildet.
  • In den Ausführungsformen mit unterschiedlichen Muldentypen können die verschiedenen Implantierungsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht abgebildet) erzielt werden. Zum Beispiel kann ein Fotolack über den Finnen 52 und den STI-Bereichen 56 im Bereich 50N gebildet werden. Der Fotolack wird strukturiert, um den Bereich 50P des Substrats 50, wie zum Beispiel einen PMOS-Bereich, freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet werden, und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert worden ist, wird im Bereich 50P eine n-Verunreinigungsimplantation durchgeführt, und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in den Bereich 50N, wie zum Beispiel einen NMOS-Bereich, implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, welche bis zu einer Konzentration gleich oder kleiner 1018 cm-3, wie zum Beispiel von zwischen ungefähr 1017 cm-3 bis ungefähr 1018 cm-3, in den Bereich implantiert werden. Nach der Implantation wird der Fotolack entfernt, zum Beispiel durch einen annehmbaren Veraschungsprozess.
  • Nach der Implantation des Bereichs 50P, wird ein Fotolack über den Finnen 52 und den STI-Bereichen 56 im Bereich 50P gebildet. Der Fotolack wird strukturiert, um den Bereich 50N des Substrats 50, wie zum Beispiel einen NMOS-Bereich, freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet werden, und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert worden ist, wird im Bereich 50N eine p-Verunreinigungsimplantation durchgeführt, und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in den Bereich 50P, wie zum Beispiel den PMOS-Bereich, implantiert werden. Die p-Verunreinigungen können Bor, BF2, Indium oder dergleichen sein, welche bis zu einer Konzentration gleich oder kleiner 1018 cm-3, wie zum Beispiel von zwischen ungefähr 1017 cm-3 bis ungefähr 1018 cm-3, in den Bereich implantiert werden. Nach der Implantation wird der Fotolack entfernt, zum Beispiel durch einen geeigneten Veraschungsprozess.
  • Nach den Implantationen des Bereichs 50N und des Bereichs 50P kann ein Tempern durchgeführt werden, um die p- und/oder n-Verunreinigungen, welche implantiert worden sind, zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien epitaxialer Finnen während des Aufwachsens in situ (vor Ort) dotiert werden, was die Implantationen überflüssig machen kann, wobei Dotierung in situ und Dotierung durch Implantation jedoch auch zusammen verwendet werden können.
  • In 3 werden Dummy-Gate-Dielektrika 60 über den Finnen 52 gebildet, und Dummy-Gates 62 werden über den Dummy-Gate-Dielektrika 60 gebildet. Die Dummy-Gate-Dielektrika 60 und die Dummy-Gates 62 können zusammen als „Dummy-Gate-Stapel“ bezeichnet werden, wobei jeder der Dummy-Gate-Stapel ein Dummy-Gate-Dielektrikum 60 und ein Dummy-Gate 62 aufweist. Die Dummy-Gate-Stapel erstrecken sich entlang der Seitenwände und oberen Flächen der Finnen 52. Obwohl nur ein Dummy-Gate-Stapel abgebildet ist, versteht sich, dass mehrere Dummy-Gate-Stapel gleichzeitig gebildet werden und jede der Finnen 52 mehrere darauf gebildete Dummy-Gate-Stapel aufweisen kann.
  • Als ein Beispiel zum Bilden der Dummy-Gate-Dielektrika 60 und der Dummy-Gates 62 ist auf den Finnen 52 eine dielektrische Dummy-Schicht gebildet worden. Die dielektrische Dummy-Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein, und kann im Einklang mit annehmbaren Techniken abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gate-Schicht wird über der dielektrischen Dummy-Schicht gebildet, und eine Maskenschicht wird über der Dummy-Gate-Schicht gebildet. Die Dummy-Gate-Schicht kann über der dielektrischen Dummy-Schicht aufgebracht und dann zum Beispiel durch CMP planarisiert werden. Die Maskenschicht kann über der Dummy-Gate-Schicht aufgewachsen werden. Die Dummy-Gate-Schicht kann ein leitfähiges Material oder ein nicht leitfähiges Material sein, und kann aus einer Gruppe umfassend amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle ausgewählt werden. Die Dummy-Gate-Schicht kann durch physikalische Aufdampfung (PVD), CVD, Aufsputtern oder andere Techniken, welche im Fachgebiet zum Abscheiden leitfähiger Materialien bekannt sind und verwendet werden, abgeschieden/aufgebracht werden. Die Dummy-Gate-Schicht kann aus anderen Materialien gebildet werden, welche eine hohe Ätzselektivität beim Ätzen von Isolationsbereichen aufweisen. Die Maskenschicht kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht und eine einzelne Maskenschicht quer über den Bereich 50N und den Bereich 50P gebildet. Dabei ist festzuhalten, dass die dielektrische Dummy-Schicht nur zum Zweck der Veranschaulichung derart gezeigt ist, als würde sie nur die Finnen 52 bedecken. In einigen Ausführungsformen kann die dielektrische Dummy-Schicht derart aufgebracht werden, dass die dielektrische Dummy-Schicht die STI-Bereiche 56 bedeckt und sich zwischen der Dummy-Gate-Schicht und den STI-Bereichen 56 erstreckt. Die Maskenschicht wird dann unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert, um Masken 64 zu bilden. Die Struktur der Masken 64 kann dann durch eine annehmbare Ätztechnik auf die Dummy-Gate-Schicht übertragen werden, um Dummy-Gates 62 zu bilden. Die Struktur der Masken 64 wird dann weiter auf die dielektrische Dummy-Schicht übertragen, um Dummy-Gate-Dielektrika 60 zu bilden. Die Dummy-Gates 62 bedecken entsprechende Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 64 kann dazu verwendet werden, jedes der Dummy-Gates 62 physisch von benachbarten Dummy-Gates zu trennen. Die Dummy-Gates 62 können auch eine längserstreckte Richtung aufweisen, die sich im Wesentlichen lotrecht zur längserstreckten Richtung der jeweiligen Finnen 52 erstreckt.
  • In den 4A und 4B sind schwach dotierte Source-/Drain-Bereiche (LDD-Bereiche) 70 in den Finnen 52 gebildet. Die LDD-Bereiche 70 können zum Beispiel durch Implantation gebildet werden. In einigen Ausführungsformen mit verschiedenen Vorrichtungstypen ähnlich den oben erörterten Implantaten kann eine Maske, wie zum Beispiel ein Fotolack, über dem Bereich 50N gebildet werden, während der Bereich 50P freigelegt wird, und geeignete Arten (z.B. Typ p) von Verunreinigungen können in die freiliegenden Finnen 52 im Bereich 50P implantiert werden. Dann kann die Maske entfernt werden. Anschließend kann eine Maske, wie zum Beispiel ein Fotolack, über dem Bereich 50P gebildet werden, während der Bereich 50N freigelegt wird, und geeignete Arten (z.B. Typ n) von Verunreinigungen können in die freiliegenden Finnen 52 im Bereich 50N implantiert werden. Dann kann die Maske entfernt werden. Die n-Verunreinigungen können irgendwelche der zuvor erörterten n-Verunreinigungen sein, und die p-Verunreinigungen können irgendwelche der zuvor erörterten p-Verunreinigungen sein. Die schwach dotierten Source/Drain-Bereiche können eine Konzentration von Verunreinigungen von ungefähr 1015 cm-3 bis ungefähr 1019 cm-3 aufweisen. Ein Tempern kann dazu verwendet werden, Implantierungsschäden zu reparieren und die implantierten Verunreinigungen zu aktivieren.
  • Es wird eine Mehrzahl von Gate-Abstandselementschichten 72 gebildet. Dann wird eine weitere Abstandselementschicht 74 über den Gate-Abstandselementschichten 72 gebildet. Die Abstandselementschicht 74 und jede der Gate-Abstandselementschichten 72 werden aus einem dielektrischen Material, wie zum Beispiel Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxykarbonitrid, Siliziumoxykarbid, Silizium, Metalloxiden, dergleichen oder eine Kombination daraus, gebildet, und können durch einen konformen Abscheidungsprozess, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte chemische Dampfabscheidung (PECVD), Atomlagenabscheidung (ALD) oder dergleichen, gebildet werden. Wie weiter unten erörtert, können einige der Gate-Abstandselementschichten 72 eine hohe Ätzselektivität zu den Dummy-Gate-Dielektrika 60 und der Abstandselementschicht 74 aufweisen.
  • 4C ist eine detaillierte Ansicht eines Bereichs 4C von Figure 4A, welche mehr Einzelheiten der Gate-Abstandselementschichten 72 zeigt, und welche zugleich mit den 4A und 4B beschrieben wird. Die Gate-Abstandselementschichten 72 weisen eine erste Schutzschicht 72A, eine erste Hauptschicht 72B, eine zweite Hauptschicht 72C und eine zweite Schutzschicht 72D auf. In einigen Ausführungsformen ist jede der Gate-Abstandselementschichten 72A, 72B, 72C und 72D eine Siliziumoxykarbonitridschicht aufweisend eine unterschiedliche Zusammensetzung von Silizium, Sauerstoff, Kohlenstoff und Stickstock. Mit anderen Worten ist jede der Gate-Abstandselementschichten 72 eine dielektrische Schicht aufweisend eine unterschiedliche Zusammensetzung aus denselben vier Elementen. Das Bilden der Gate-Abstandselementschichten 72 mit unterschiedlichen Zusammensetzungen von Siliziumoxykarbonitrid ermöglicht es den Gate-Abstandselementschichten 72, Beschädigungen während nachfolgenden Ätzprozessen zu vermeiden, und erlaubt ferner, dass einige der Gate-Abstandselementschichten 72 niedrige k-Werte aufweisen. Die Gate-Abstandselementschichten 72 können mit kombinierten Dicken im Bereich von ungefähr 10 Å bis ungefähr 100 Å gebildet werden.
  • Die erste Schutzschicht 72A wird an Seitenwänden und oberen Flächen der Finnen 52 und der Dummy-Gates 62 aufgebracht. In einigen Ausführungsformen wird die erste Schutzschicht 72A aus Siliziumoxykarbonitrid aufweisend eine Zusammensetzung von ungefähr 20 Atomprozent (At.-%) bis ungefähr 40 At.-% Silizium, ungefähr 20 At.-% bis ungefähr 50 At.- % Sauerstoff, weniger als ungefähr 20 At.-% Kohlenstoff und von ungefähr 10 At.% bis ungefähr 30 At.-% Stickstoff gebildet. Die erste Schutzschicht 72A kann unter Verwendung von Vorläufern (Precursor) aus dielektrischem Material aufweisend einen Siliziumquellenvorläufer (z.B. Hexachlorodisilan (Si2Cl6, HCD)), einen Sauerstoffquellenvorläufer (z.B. Disauerstoff (02)), einen Kohlenstoffquellenvorläufer (z.B. Propylen (C3H6)) und einen Stickstoffquellenvorläufer (z.B. Ammoniak (NH3)) abgeschieden werden. In Ausführungsformen, in welchen die Abscheidung durch CVD erfolgt, kann die Zusammensetzung der ersten Schutzschicht 72A durch die Steuerung der Durchflussraten der Quellenvorläufer während der CVD gesteuert werden. Zum Beispiel kann der Siliziumquellenvorläufer mit einer Rate im Bereich von ungefähr 100 sccm bis ungefähr 1000 sccm ausgegeben werden, der Sauerstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 500 sccm bis ungefähr 8000 sccm ausgegeben werden, der Kohlenstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 100 sccm bis ungefähr 3000 sccm ausgegeben werden und der Stickstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 1000 sccm bis ungefähr 5000 sccm ausgegeben werden. Die erste Schutzschicht 72A kann bei einer Temperatur im Bereich von ungefähr 550° C bis ungefähr 650° C abgeschieden werden. Nach der Abscheidung weist die erste Schutzschicht 72A eine Dichte im Bereich von ungefähr 2,3 g/cm3 bis ungefähr 2,6 g/cm3, einen Brechungsindex (RI) im Bereich von ungefähr 1,65 bis ungefähr 1,8 und einen k-Wert im Bereich von ungefähr 4,5 bis ungefähr 6 auf. Die erste Schutzschicht 72A weist eine geringe Dicke, wie zum Beispiel eine Dicke im Bereich von ungefähr 1 Å bis ungefähr 20 Å auf.
  • Die erste Hauptschicht 72B wird auf der ersten Schutzschicht 72A aufgebracht. In einigen Ausführungsformen wird die erste Hauptschicht 72B aus Siliziumoxykarbonitrid aufweisend eine Zusammensetzung von ungefähr 20 At.-% bis ungefähr 40 At.-% Silizium, ungefähr 20 At.-% bis ungefähr 50 At.-% Sauerstoff, weniger als ungefähr 20 At.-% Kohlenstoff und von ungefähr 10 At.-% bis ungefähr 30 At.-% Stickstoff gebildet. Die erste Hauptschicht 72B kann unter Verwendung von Vorläufern aus dielektrischem Material umfassend einen Siliziumquellenvorläufer (z.B. Hexachlorodisilan (Si2Cl6, HCD)), einen Sauerstoffquellenvorläufer (z.B. Disauerstoff (O2)), einen Kohlenstoffquellenvorläufer (z.B. Propylen (C3H6)) und einen Stickstoffquellenvorläufer (z.B. Ammoniak (NH3)) abgeschieden werden. In Ausführungsformen, in welchen die Abscheidung durch CVD erfolgt, kann die Zusammensetzung der ersten Hauptschicht 72B durch die Steuerung der Durchflussraten der Quellenvorläufer während der CVD gesteuert werden. Zum Beispiel kann der Siliziumquellenvorläufer mit einer Rate im Bereich von ungefähr 100 sccm bis ungefähr 1000 sccm ausgegeben werden, der Sauerstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 500 sccm bis ungefähr 8000 sccm ausgegeben werden, der Kohlenstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 100 sccm bis ungefähr 3000 sccm ausgegeben werden und der Stickstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 1000 sccm bis ungefähr 5000 sccm ausgegeben werden. Die erste Hauptschicht 72B kann bei einer Temperatur im Bereich von ungefähr 550° C bis ungefähr 650° C abgeschieden werden. Nach der Abscheidung weist die erste Hauptschicht 72B eine Dichte im Bereich von ungefähr 2,3 g/cm3 bis ungefähr 2,6 g/cm3, einen Brechungsindex (RI) im Bereich von ungefähr 1,65 bis ungefähr 1,8 und einen k-Wert im Bereich von ungefähr 4,5 bis ungefähr 6 auf. Die erste Hauptschicht 72B weist eine große Dicke, wie zum Beispiel eine Dicke im Bereich von ungefähr 10 Å bis ungefähr 50 Å auf.
  • Die zweite Hauptschicht 72C wird auf der ersten Hauptschicht 72B aufgebracht. In einigen Ausführungsformen wird die zweite Hauptschicht 72C aus Siliziumoxykarbonitrid aufweisend eine Zusammensetzung von ungefähr 20 At.-% bis ungefähr 40 At.-% Silizium, ungefähr 20 At.-% bis ungefähr 70 At.-% Sauerstoff, weniger als ungefähr 20 At.-% Kohlenstoff und weniger als ungefähr 20 At.-% Stickstoff gebildet. Die zweite Hauptschicht 72C kann unter Verwendung von Vorläufern aus dielektrischem Material umfassend einen Siliziumquellenvorläufer (z.B. Hexachlorodisilan (Si2Cl6, HCD)), einen Sauerstoffquellenvorläufer (z.B. Disauerstoff (02)) und einen Kohlenstoff-Stickstoffquellenvorläufer (z.B. Triethylamin (N(C2H5)3)) abgeschieden werden. In Ausführungsformen, in welchen die Abscheidung durch CVD erfolgt, kann die Zusammensetzung der zweiten Hauptschicht 72C durch die Steuerung der Durchflussraten der Quellenvorläufer während der CVD gesteuert werden. Zum Beispiel kann der Siliziumquellenvorläufer mit einer Rate im Bereich von ungefähr 100 sccm bis ungefähr 1000 sccm ausgegeben werden, der Sauerstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 500 sccm bis ungefähr 8000 sccm ausgegeben werden und der Kohlenstoff-Stickstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 500 sccm bis ungefähr 3000 sccm ausgegeben werden. Die zweite Hauptschicht 72C kann bei einer Temperatur im Bereich von ungefähr 550° C bis ungefähr 650° C abgeschieden werden. In einigen Ausführungsformen wird nach der Abscheidung der zweiten Hauptschicht 72C ein Tempern durchgeführt. Der Temperprozess kann bei einer Temperatur im Bereich von ungefähr 600° C bis ungefähr 750° C für eine Dauer im Bereich von ungefähr 30 Minuten bis ungefähr 180 Minuten, und in einer Umgebung, welche zum Beispiel Sauerstoff enthält, durchgeführt werden. Nach der Abscheidung weist die zweite Hauptschicht 72C eine Dichte im Bereich von ungefähr 2 g/cm3 bis ungefähr 2,4 g/cm3, einen Brechungsindex (RI) im Bereich von ungefähr 1,55 bis ungefähr 1,6 und einen k-Wert im Bereich von ungefähr 4 bis ungefähr 5 auf. Die zweite Hauptschicht 72C weist eine große Dicke, wie zum Beispiel eine Dicke im Bereich von ungefähr 10 Å bis ungefähr 50 Å auf.
  • Die zweite Schutzschicht 72D wird auf der zweiten Hauptschicht 72C aufgebracht. In einigen Ausführungsformen wird die zweite Schutzschicht 72D aus Siliziumoxykarbonitrid aufweisend eine Zusammensetzung von ungefähr 20 At.-% bis ungefähr 40 At.-% Silizium, ungefähr 20 At.-% bis ungefähr 40 At.-% Sauerstoff, ungefähr 20 At.-% bis ungefähr 40 At.-% Kohlenstoff und weniger als ungefähr 20 At.-% Stickstoff gebildet. Die zweite Schutzschicht 72D kann unter Verwendung von Vorläufern aus dielektrischem Material aufweisend einen Siliziumquellenvorläufer (z.B. Hexachlorodisilan (Si2Cl6, HCD)), einen Sauerstoffquellenvorläufer (z.B. Disauerstoff (02)) und einen Kohlenstoff-Stickstoffquellenvorläufer (z.B. Triethylamin (N(C2H5)3)) abgeschieden werden. In Ausführungsformen, in welchen die Abscheidung durch CVD erfolgt, kann die Zusammensetzung der zweiten Schutzschicht 72D durch die Steuerung der Durchflussraten der Quellenvorläufer während der CVD gesteuert werden. Zum Beispiel kann der Siliziumquellenvorläufer mit einer Rate im Bereich von ungefähr 100 sccm bis ungefähr 1000 sccm ausgegeben werden, der Sauerstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 500 sccm bis ungefähr 8000 sccm ausgegeben werden und der Kohlenstoff-Stickstoffquellenvorläufer kann mit einer Rate im Bereich von ungefähr 500 sccm bis ungefähr 3000 sccm ausgegeben werden. Die zweite Schutzschicht 72D kann bei einer Temperatur im Bereich von ungefähr 550° C bis ungefähr 650° C abgeschieden werden. In einigen Ausführungsformen wird nach der Abscheidung der zweiten Schutzschicht 72D ein Tempern durchgeführt. Der Temperprozess kann bei einer Temperatur im Bereich von ungefähr 600° C bis ungefähr 750° C für eine Dauer im Bereich von ungefähr 30 Minuten bis ungefähr 180 Minuten und in einer Umgebung, welche zum Beispiel Sauerstoff enthält, durchgeführt werden. In einigen Ausführungsformen wird ein einziger Temperprozess sowohl für die zweite Schutzschicht 72D als auch für die zweite Hauptschicht 72C durchgeführt. Nach der Abscheidung weist die zweite Schutzschicht 72D eine Dichte im Bereich von ungefähr 2 g/cm3 bis ungefähr 2,4 g/cm3, einen Brechungsindex (RI) im Bereich von ungefähr 1,65 bis ungefähr 1,75 und einen k-Wert im Bereich von ungefähr 4,5 bis ungefähr 6 auf. Die zweite Schutzschicht 72D weist eine geringe Dicke, wie zum Beispiel eine Dicke im Bereich von ungefähr 10 Å bis ungefähr 50 Å auf.
  • Die Gate-Abstandselementschichten 72 weisen unterschiedliche Zusammensetzungen auf. Insbesondere weist jede der Gate-Abstandselementschichten 72 eine unterschiedliche Konzentration von Silizium, eine unterschiedliche Konzentration von Sauerstoff, eine unterschiedliche Konzentration von Kohlenstoff und eine unterschiedliche Konzentration von Stickstoff auf. Die erste Schutzschicht 72A und die zweite Schutzschicht 72D können größere Konzentrationen (z.B. in At.-%) von Kohlenstoff und Stickstoff aufweisen, als die erste Hauptschicht 72B und die zweite Hauptschicht 72C. Zum Beispiel können die erste Schutzschicht 72A und die zweite Schutzschicht 72D jeweils eine Konzentration von Kohlenstoff aufweisen, welche zwischen ungefähr 1,5 und ungefähr 30 Mal größer ist als jene der ersten Hauptschicht 72B und der zweiten Hauptschicht 72C. Ebenso können die erste Schutzschicht 72A und die zweite Schutzschicht 72D jeweils eine Konzentration von Stickstoff aufweisen, welche zwischen ungefähr 1,1 und ungefähr 4 Mal größer ist als jene der ersten Hauptschicht 72B und der zweiten Hauptschicht 72C. Das Bilden der ersten Schutzschicht 72A und der zweiten Schutzschicht 72D als jeweils kohlenstoffreiche und stickstoffreiche Schichten ermöglicht ist, dass die erste Schutzschicht 72A und die zweite Schutzschicht 72D für nachfolgende Ätzprozesse selektiv sind. In einigen Ausführungsformen weist die zweite Schutzschicht 72D eine größere Konzentration (z.B. in At.-%) von Kohlenstoff auf als die erste Schutzschicht 72A, die erste Hauptschicht 72B und die zweite Hauptschicht 72C. Wie oben erörtert ermöglicht das Bilden der zweiten Schutzschicht 72D mit zusätzlichem Kohlenstoff, dass die zweite Schutzschicht 72D für einen Ätzprozess, welcher dazu verwendet wird, die Abstandselementschicht 74 in einem Source-/Drain-Vertiefungsprozess (siehe die 5A und 5B) zu strukturieren, eine höhere Ätzselektivität bezüglich der Abstandselementschicht 74 aufweist. Somit kann die Menge an Ätzverlust der zweiten Schutzschicht 72D während der Bearbeitung verringert werden. In einigen Ausführungsformen weist die erste Schutzschicht 72A eine größere Konzentration (z.B. in At.-%) von Stickstoff auf als die erste Hauptschicht 72B, die zweite Hauptschicht 72C und die zweite Schutzschicht 72D. Wie im Folgenden erörtert ermöglicht das Bilden der ersten Schutzschicht 72A mit zusätzlichem Stickstoff, dass die erste Schutzschicht 72A für einen Ätzprozess, welcher dazu verwendet wird, die Dummy-Gate-Dielektrika 60 in einem Ersatz-Gate-Prozess (siehe die 10A und 10B) zu entfernen, eine höhere Ätzselektivität bezüglich der Dummy-Gate-Dielektrika 60 aufweist. Somit kann die Menge an Ätzverlust der ersten Schutzschicht 72A während der Bearbeitung verringert werden. In einigen Ausführungsformen weist die zweite Hauptschicht 72C eine größere Konzentration (z.B. in At.-%) von Sauerstoff auf als die erste Schutzschicht 72A, die erste Hauptschicht 72B und die zweite Schutzschicht 72D. Zum Beispiel kann die zweite Hauptschicht 72C eine Konzentration von Sauerstoff aufweisen, welche zwischen ungefähr 1,2 und ungefähr 3 Mal höher ist als jene der ersten Schutzschicht 72A, der ersten Hauptschicht 72B und der zweiten Schutzschicht 72D. Wie im Folgenden erörtert ermöglicht das Bilden der zweiten Hauptschicht 72C mit einer größeren Menge an Sauerstoff, dass eine Gate-Abstandselementschicht mit einem sehr niedrigen k-Wert gebildet wird. Zum Beispiel kann die zweite Hauptschicht 72C eine relative Dielektrizitätskonstante (Permittivität) aufweisen, welche um ungefähr 10 % bis ungefähr 40 % geringer ist als jene der ersten Schutzschicht 72A, der ersten Hauptschicht 72B und der zweiten Schutzschicht 72D. Das Verringern der Ätzverluste und das Verringern der k-Werte der Gate-Abstandselementschichten 72 hilft dabei, die relative Dielektrizitätskonstante der entstehenden Gate-Abstandselemente 78 (siehe die 5A und 5B) insgesamt zu verringern, wodurch die parasitäre Kapazität der entstehenden FinFETs verringert wird. Das Verringern der parasitären Kapazität der entstehenden FinFETs kann insbesondere für manche Anwendungen, wie zum Beispiel Ringoszillatoren oder statische Direktzugriffsspeicherzellen (SRAM-Zellen), vorteilhaft. Zum Steuern ihrer Abscheidungsparameter können die Gate-Abstandselementschichten 72 mit unterschiedlichen Zusammensetzungen gebildet werden.
  • In einigen Ausführungsformen werden die erste Schutzschicht 72A und die erste Hauptschicht 72B mit denselben Quellenvorläufern gebildet, und werden durch Ausgeben der Quellenvorläufer mit unterschiedlichen Sätzen von Durchflussraten gebildet. Die Durchflussraten jedes der Quellenvorläufer können im Verhältnis zur gewünschten Zusammensetzung der abgeschiedenen Schicht ausgewählt werden. Insbesondere kann der Sauerstoffquellenvorläufer beim Abscheiden der ersten Schutzschicht 72A mit einer geringeren Rate ausgegeben werden als beim Abscheiden der ersten Hauptschicht 72B, der Kohlenstoffquellenvorläufer kann beim Abscheiden der ersten Schutzschicht 72A mit einer höheren Rate ausgegeben werden als beim Abscheiden der ersten Hauptschicht 72B, und der Stickstoffquellenvorläufer kann beim Abscheiden der ersten Schutzschicht 72A mit einer höheren Rate ausgegeben werden als beim Abscheiden der ersten Hauptschicht 72B. Zum Beispiel kann beim Abscheiden der ersten Hauptschicht 72B der Sauerstoffquellenvorläufer mit einer Rate ausgegeben werden, welche um ungefähr 5 % bis ungefähr 70 % größer ist als beim Abscheiden der ersten Schutzschicht 72A, der Kohlenstoffquellenvorläufer kann mit einer Rate ausgegeben werden, welche um ungefähr 5 % bis ungefähr 70 % geringer ist als beim Abscheiden der ersten Schutzschicht 72A, und der Stickstoffquellenvorläufer kann mit einer Rate ausgegeben werden, welche um ungefähr 5 % bis ungefähr 70 % geringer ist als beim Abscheiden der ersten Schutzschicht 72A. In einigen Ausführungsformen werden die erste Schutzschicht 72A und die erste Hauptschicht 72B in derselben Abscheidungskammer aufgebracht, ohne zwischen der Abscheidung der ersten Schutzschicht 72A und der Abscheidung der ersten Hauptschicht 72B ein Vakuum zu unterbrechen. Wenn die erste Schutzschicht 72A und die erste Hauptschicht 72B in einer selben Kammer und mit denselben Quellenvorläufern gebildet werden, kann die Begrenzung zwischen der ersten Schutzschicht 72A und der ersten Hauptschicht 72B kein abrupter Übergang sein, sondern vielmehr ein allmählicher Übergang vom Material der ersten Schutzschicht 72A zum Material der ersten Hauptschicht 72B.
  • In einigen Ausführungsformen werden die zweite Hauptschicht 72C und die zweite Schutzschicht 72D mit denselben Quellenvorläufern gebildet, und werden durch Ausgeben der Quellenvorläufer mit unterschiedlichen Sätzen von Durchflussraten gebildet. Die Durchflussraten jedes der Quellenvorläufer können im Verhältnis zur gewünschten Zusammensetzung der abgeschiedenen Schicht ausgewählt werden. Insbesondere kann der Sauerstoffquellenvorläufer beim Abscheiden der zweiten Hauptschicht 72C mit einer höheren Rate ausgegeben werden als beim Abscheiden der zweiten Schutzschicht 72D, und der Kohlenstoff-Stickstoffquellenvorläufer kann bei Abscheiden der zweiten Hauptschicht 72C mit einer geringeren Rate ausgegeben werden als beim Abscheiden der zweiten Schutzschicht 72D. Zum Beispiel kann beim Abscheiden der zweiten Schutzschicht 72D der Sauerstoffquellenvorläufer mit einer Rate ausgegeben werden, welche um ungefähr 20 % bis ungefähr 90 % niedriger ist als beim Abscheiden der zweiten Hauptschicht 72C, und der Kohlenstoff-Stickstoffquellenvorläufer kann mit einer Rate ausgegeben werden, welche um ungefähr 20 % bis ungefähr 90 % höher ist als beim Abscheiden der zweiten Hauptschicht 72C. In einigen Ausführungsformen werden die zweite Hauptschicht 72C und die zweite Schutzschicht 72D in derselben Abscheidungskammer aufgebracht, ohne zwischen der Abscheidung der zweiten Hauptschicht 72C und der Abscheidung der zweiten Schutzschicht 72D ein Vakuum zu unterbrechen.
  • Nach ihrer Bildung können einige oder sämtliche der Abstandselementschichten 72 unterschiedliche Dicken aufweisen. In einigen Ausführungsformen sind die erste Hauptschicht 72B und die zweite Hauptschicht 72C jeweils ungefähr 1,5 bis ungefähr 6 Mal dicker als die erste Schutzschicht 72A beziehungsweise die zweite Schutzschicht 72D.
  • Die unterschiedlichen Zusammensetzungen der Gate-Abstandselementschichten 72 ermöglichen es, dass die Gate-Abstandselementschichten 72 unterschiedliche Materialeigenschaften aufweisen. Zum Beispiel kann der Brechungsindex (RI) der zweiten Schutzschicht 72D größer sein als jener der ersten Schutzschicht 72A, welcher größer sein kann als jener der ersten Hauptschicht 72B, welcher größer sein kann als jener der zweiten Hauptschicht 72C. Ebenso kann die Dichte der ersten Schutzschicht 72A größer sein als jene der ersten Hauptschicht 72B, welche größer sein kann als jene der zweiten Hauptschicht 72C, welche größer sein kann als jene der zweiten Schutzschicht 72D. Schließlich kann der k-Wert der zweiten Hauptschicht 72C kleiner sein als jener der zweiten Schutzschicht 72D, welcher kleiner sein kann als jener der ersten Hauptschicht 72B, welcher kleiner sein kann als jener der ersten Schutzschicht 72A. Derartige Materialeigenschaften können für bestimmte Arten von Gate-Abstandselementen 78 (siehe die 5A und 5B) vorteilhaft sein. Zum Beispiel können die erste Schutzschicht 72A und die zweite Schutzschicht 72D zwar andere vorteilhafte Eigenschaften aufweisen, sie können jedoch auch eine größere relative Dielektrizitätskonstante aufweisen als die zweite Hauptschicht 72C und die zweite Schutzschicht 72D. Ein Verringern der relativen Permittivität (Dielektrizitätskonstante) der zweiten Hauptschicht 72C kann dabei helfen, eine etwaige Erhöhung der relativen Dielektrizitätskonstante, zu welcher die erste Schutzschicht 72A und die zweite Schutzschicht 72D beitragen, auszugleichen.
  • Zum Bilden der Gate-Abstandselementschichten 72 können auch andere Verfahren verwendet werden. Zum Beispiel können einige oder sämtliche der Gate-Abstandselementschichten 72 durch ALD unter Verwendung der oben beschriebenen Vorläufer gebildet werden. In derartigen Ausführungsformen können die Zusammensetzungen der Gate-Abstandselementschichten 72 durch Anpassen der Menge von ALD-Zyklen oder der zyklischen Verhältnisse des ALD-Prozesses für jede der Gate-Abstandselementschichten 72 gesteuert werden.
  • Die Abstandselementschicht 74 wird auf der zweiten Schutzschicht 72D aufgebracht. In einigen Ausführungsformen wird die Abstandselementschicht 74 aus Siliziumnitrid gebildet. Die Abstandselementschicht 74 weist eine große Dicke, wie zum Beispiel eine Dicke im Bereich von ungefähr 1 nm bis ungefähr 10 nm, auf. Die Abstandselementschicht 74 kann eine größere Dicke aufweisen als jede der Abstandselementschichten 72 (oder auch nicht).
  • In den 5A und 5B werden Source-/Drain-Vertiefungen 76 strukturiert. 5C ist eine detaillierte Ansicht eines Bereichs 5C von 5A, welche mehr Einzelheiten der Gate-Abstandselemente 78 zeigt, und welche zugleich mit den 5A und 5B beschrieben wird. Die Source-/Drain-Vertiefungen 76 werden durch die Abstandselementschicht 74, durch jede der Gate-Abstandselementschichten 72 und in den Finnen 52 gebildet. Die Source-/Drain-Vertiefungen 76 erstrecken sich durch die LDD-Bereiche 70 und können auch die Finnen 52 durchdringen. Die Source-/Drain-Vertiefungen 76 können eine Tiefe im Bereich von ungefähr 20 nm bis ungefähr 80 nm aufweisen. Die Source-/Drain-Vertiefungen 76 können durch einen geeigneten Ätzprozess gebildet werden. Der Ätzprozess kann zum Beispiel eine Nass- und eine Trockenätzung umfassen, wodurch er sowohl isotrope als auch anistrope Komponenten aufweist. In einigen Ausführungsformen kann eine anisotrope Nassätzung selektiv für das Material der Abstandselementschicht 74 durchgeführt werden, um zunächst Öffnungen in der Abstandselementschicht 74 zu bilden. Wenn die Abstandselementschicht 74 zum Beispiel aus Siliziumnitrid gebildet worden ist, kann die Nassätzung mit einer Phosphorsäurelösung (H3PO4: H2O) durchgeführt werden. Die Temperatur der Phosphorsäurelösung kann im Bereich von ungefähr 50° C bis ungefähr 200° C liegen. Wie oben erwähnt weist die zweite Schutzschicht 72D eine Zusammensetzung auf, welche zusätzlichen Kohlenstoff enthält. Die Nassätzung entfernt das Material der Abstandselementschicht 74 mit einer höheren Rate als das kohlenstoffreiche Material der zweiten Schutzschicht 72D. Die Ätzrate der Abstandselementschicht 74 ist zum Beispiel ungefähr 1,1 bis ungefähr 2 Mal höher als die Ätzrate der zweiten Schutzschicht 72D in Bezug auf die Nassätzung. Mit anderen Worten dient die zweite Schutzschicht 72D während der Nassätzung als eine Ätzstoppschicht. Dann kann eine isotrope Trockenätzung durchgeführt werden, um die Öffnungen durch jede der Gate-Abstandselementschichten 72 zu erweitern und die Source-/Drain-Vertiefungen 76 in den Finnen 52 zu bilden. Zum Beispiel kann die Trockenätzung mit einer Ätzgaslösung durchgeführt werden, welche ein Gemisch aus Tetrafluormethan (CF4) und Wasserstoff (H2) enthält, während ein Plasma erzeugt wird. Die Trockenätzung kann die Abstandselementschicht 74 beschädigen, welche die darunterliegenden Gate-Abstandselementschichten 72 schützt. Der Ätzprozess bildet Gate-Abstandselemente 78, welche verbleibende Abschnitte der Gate-Abstandselementschichten 72 umfassen, und bildet ferner zweite Abstandselemente 80, welche verbleibende Abschnitte der beschädigten Abstandselementschicht 74 umfassen.
  • In den 6A und 6B werden epitaxiale Source-/Drain-Bereiche 90 in den Source-/Drain-Vertiefungen 76 gebildet, um Druck in den jeweiligen Kanalbereichen 58 auszuüben, wodurch die Leistung verbessert wird. Die epitaxialen Source/Drain-Bereiche 90 werden in den Source-/Drain-Vertiefungen 76 derart gebildet, dass jedes der Dummy-Gates 62 zwischen jeweils benachbarten Paaren der epitaxialen Source/Drain-Bereiche 90 angeordnet ist. In einigen Ausführungsformen werden die Gate-Abstandselemente 78 und die zweiten Abstandselemente 80 dazu verwendet, die epitaxialen Source-/Drain-Bereiche 90 von den Dummy-Gates 62 um einen angemessenen seitlichen Abstand derart zu trennen, dass die epitaxialen Source-/Drain-Bereiche 90 nachfolgend gebildete Gates der entstehenden FinFETs nicht kurzschließen.
  • Die epitaxialen Source/Drain-Bereiche 90 im Bereich 50N, z.B. dem NMOS-Bereich, können durch Maskieren des Bereichs 50P, z.B. des PMOS-Bereichs, gefolgt vom epitaxialen Aufwachsen der epitaxialen Source-/Drain-Bereiche 90 im Bereich 50N gebildet werden. Die epitaxialen Source/Drain-Bereiche 90 können irgendein annehmbares Material enthalten, welches zum Beispiel für n-FinFETs geeignet ist. Falls die Finne 52 zum Beispiel Silizium ist, können die epitaxialen Source-/Drain-Bereiche 90 im Bereich 50N Materialien aufweisen, welche eine Zugspannung im Kanalbereich 58 ausüben, wie zum Beispiel Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source/Drain-Bereiche 90 im Bereich 50N können von jeweiligen Flächen der Finnen 52 erhöhte Flächen aufweisen, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Bereiche 90 im Bereich 50P, z.B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50N, z.B. des NMOS-Bereichs, gefolgt vom epitaxialen Aufwachsen der epitaxialen Source-/Drain-Bereiche 90 im Bereich 50P gebildet werden. Die epitaxialen Source/Drain-Bereiche 90 können irgendein annehmbares Material aufweisen, das zum Beispiel für p-FinFETs angemessen ist. Falls die Finne 52 zum Beispiel Silizium ist, können die epitaxialen Source-/Drain-Bereiche 90 im Bereich 50P Materialien enthalten, welche eine Druckspannung im Kanalbereich 58 ausüben, wie zum Beispiel Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source/Drain-Bereiche 90 im Bereich 50P können ebenfalls von jeweiligen Flächen der Finnen 52 erhöhte Flächen aufweisen, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 90 und/oder die Finnen 52 können mit Dotierstoffen implantiert werden, um ähnlich wie beim zuvor erörterten Prozess zum Bilden schwach dotierter Source-/Drain-Bereiche Source-/Drain-Bereiche zu bilden, gefolgt von einem Tempern. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration von zwischen ungefähr 1019 cm-3 und ungefähr 1021 cm-3 aufweisen. Die n- und/oder p-Verunreinigungen für Source/Drain-Bereiche können beliebige der zuvor erörterten Verunreinigungen sein. In manchen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 90 während des Aufwachsens in situ (vor Ort) dotiert werden.
  • Als ein Ergebnis der Epitaxieprozesse, welche dazu verwendet werden, die epitaxialen Source-/Drain-Bereiche 90 im Bereich 50N und im Bereich 50P zu bilden, weisen obere Flächen der epitaxialen Source/Drain-Bereiche Facetten auf, welche sich seitlich über die Seitenwände der Finnen 52 nach außen erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source/Drain-Bereiche 90 eines selben FinFETs verschmelzen, wie durch 6B dargestellt ist. In anderen Ausführungsformen bleiben benachbarte epitaxiale Source/Drain-Bereiche 90 nach dem Abschließen des Epitaxieprozesses getrennt, wie durch 6C dargestellt. In den Ausführungsformen, welche in den 6B und 6C dargestellt sind, werden die Gate-Abstandselemente 78 und die zweiten Abstandselemente 80 derart gebildet, das sie einen Abschnitt der Seitenwände der Finnen 52, welche sich über die STI-Bereiche 56 erstrecken, bedecken, wodurch das epitaxiale Aufwachsen blockiert wird. In einigen weiteren Ausführungsformen kann die Ätzung, welche zum Bilden der Source-/Drain-Vertiefungen 76 verwendet wird, derart angepasst werden, dass sie das Material der Abstandselemente entfernt, wodurch es möglich wird, dass sich der epitaxial aufgewachsene Bereich bis zur Fläche des STI-Bereichs 56 erstreckt.
  • Die Reihenfolge der Vorgänge kann modifiziert werden. In einigen Ausführungsformen können die Source-/Drain-Vertiefungen 76 in jedem der Bereiche 50P und 50N getrennt strukturiert werden. Zum Beispiel können die Source-/Drain-Vertiefungen 76 und epitaxiale Source-/Drain-Bereiche 90 jeweils im Bereich 50N gebildet werden, während der Bereich 50P maskiert ist, und die Source-/Drain-Vertiefungen 76 und epitaxiale Source-/Drain-Bereiche 90 können jeweils im Bereich 50P gebildet werden, während der Bereich 50N maskiert ist. In einigen Ausführungsformen wird eine einzige Abstandselementschicht 74 in beiden Bereichen 50P und 50N gebildet, und die einzige Abstandselementschicht 74 wird in jedem der Bereiche 50P beziehungsweise 50N strukturiert. In einigen Ausführungsformen wird die Abstandselementschicht 74 in jedem der Bereiche 50P/50N getrennt gebildet und strukturiert, während der jeweils andere der Bereiche 50N/50P maskiert ist.
  • In den 7A und 7B werden die zweiten Abstandselemente optional entfernt. 7C ist eine detaillierte Ansicht eines Bereichs 7C von Figure 7A, welche mehr Einzelheiten der Gate-Abstandselemente 78 zeigt, und welche zugleich mit den 7A und 7B beschrieben wird. Die Entfernung kann durch einen geeigneten Ätzprozess erfolgen. In einigen Ausführungsformen wird eine anisotrope Nassätzung mit einer Phosphorsäurelösung (H3PO4:H2O) durchgeführt, um die zweiten Abstandselemente 80 zu entfernen. Wie oben erwähnt, weist die Schutzschicht 72D für eine Nassätzung mit Phosphorsäure eine hohe Ätzselektivität bezüglich der Abstandselementschicht 74 auf, wodurch die anderen Gate-Abstandselementschichten 72A, 72B und 72C während der Nassätzung geschützt sind. Nach der Entfernung können Vertiefungen 92 zwischen den epitaxialen Source-/Drain-Bereichen 90 und Seitenwänden der Gate-Abstandselemente 78 gebildet werden. In einigen Ausführungsformen entfernt die Nassätzung nur einige Abschnitte der zweiten Abstandselemente 80, wie zum Beispiel Abschnitte, welche zwischen den Dummy-Gates 62 und den epitaxialen Source-/Drain-Bereichen 90 angeordnet sind, und restliche Abschnitte der zweiten Abstandselemente 80 können unter den epitaxialen Source-/Drain-Bereichen 90 verbleiben. Mit anderen Worten sind nach der Nassätzung erste Abschnitte der Gate-Abstandselemente 78 (z.B. Abschnitte auf den oberen Flächen der Finnen 52) frei von den zweiten Abstandselementen 80, und zweite Abschnitte der Gate-Abstandselemente 78 (z.B. Abschnitte an Seitenwänden der Finnen 52 und oberen Flächen der STI-Bereiche 56) sind von den zweiten Abstandselementen 80 bedeckt.
  • In den 8A und 8B wird eine erste ILD-Schicht 96 über der Zwischenstruktur aufgebracht. Die erste ILD-Schicht 96 kann aus einem dielektrischen Material gebildet werden, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel CVD, plasmaverstärkte CVD (PECVD) oder FCVD, abgeschieden werden. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordodiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isoliermaterialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden.
  • In einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 94 zwischen der ersten ILD-Schicht 96 und den epitaxialen Source/Drain-Bereichen 90, den Masken 64 und den Gate-Abstandselementen 78 aufgebracht. Die CESL 94 kann ein dielektrisches Material enthalten, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, und kann durch einen Abscheidungsprozess, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte chemische Dampfabscheidung (PECVD), Atomlagenabscheidung (ALD) oder dergleichen, gebildet werden. Die CESL 94 weist eine andere Ätzrate auf als die Materialien der ersten ILD-Schicht 96 und der Gate-Abstandselemente 78. In einigen Ausführungsformen enthält die CESL 94 ein anderes dielektrisches Material als jede der Schichten der Gate-Abstandselemente 78, und kann eine höhere relative Permittivität (Dielektrizitätskonstante) aufweisen als mindestens einige der Schichten (z.B. die zweite Hauptschicht 72C) der Gate-Abstandselemente 78. Zum Beispiel kann die CESL 94 aus Siliziumnitrid gebildet werden. Die CESL 94 kontaktiert physisch die Seitenwände der Gate-Abstandselemente 78 und etwaige Restabschnitte der zweiten Abstandselemente 80. Wenn die Vertiefungen 92 gebildet worden sind, kann die CESL 94 auch in den Vertiefungen 92 gebildet werden. Insbesondere sind die Restabschnitte der zweiten Abstandselemente 80 zwischen Seitenwänden der CESL 94 und den Gate-Abstandselementen 78 angeordnet. Die restlichen Abschnitte der zweiten Abstandselemente 80 können somit als Source-/Drain-Seitenwandabstandselemente bezeichnet werden.
  • In den 9A und 9B kann ein Planarisierungsprozess, wie zum Beispiel CMP, durchgeführt werden, um die obere Fläche der ersten ILD-Schicht 96 an die oberen Flächen der Dummy-Gates 62 oder der Masken 64 anzugleichen. Der Planarisierungsprozess kann auch die Masken 64 auf den Dummy-Gates 62 und Abschnitte der Gate-Abstandselemente 78 entlang der Seitenwände der Masken 64 entfernen. Nach dem Planarisierungsprozess sind obere Flächen der Dummy-Gates 62, der Gate-Abstandselemente 78 und der ersten ILD-Schicht 96 auf einer Ebene angeordnet. Folglich liegen die oberen Flächen der Dummy-Gates 62 durch die ILD-Schicht 96 frei. In einigen Ausführungsformen können die Masken 64 verbleiben, wobei der Planarisierungsprozess in diesem Fall die obere Fläche der ersten ILD-Schicht 96 mit den oberen Flächen der Masken 64 auf eine Ebene bringt.
  • In den 10A und 10B werden die Dummy-Gates 62 und, falls vorhanden, die Masken 64 in einem oder mehreren Ätzschritten entfernt. 10C ist eine detaillierte Ansicht eines Bereichs 100 von 10A, welche mehr Einzelheiten der Gate-Abstandselemente 78 zeigt, und welche zugleich mit den 10A und 10B beschrieben wird. Die Entfernung bildet Ersatz-Gate-Vertiefungen 100. Abschnitte der Dummy-Gate-Dielektrika 60 in den Ersatz-Gate-Vertiefungen 100 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 62 entfernt und die Dummy-Gate-Dielektrika 60 verbleiben und werden durch die Ersatz-Gate-Vertiefungen 100 freigelegt. In einigen Ausführungsformen werden die Dummy-Gate-Dielektrika 60 in einem ersten Bereich eines Dies (z.B. einem Kernlogikbereich) aus den Ersatz-Gate-Vertiefungen 100 entfernt und verbleiben in einem zweiten Bereich des Dies (z.B. einem Eingabe-/Ausgabe-Bereich) in den Ersatz-Gate-Vertiefungen 100. In einigen Ausführungsformen werden die Dummy-Gates 62 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, bei welchem Reaktionsgas/e verwendet werden, welche die Dummy-Gates 62 selektiv ätzen, ohne die erste ILD-Schicht 96 oder die Gate-Abstandselemente 78 zu ätzen. Jede der Vertiefungen 100 legt einen Kanalbereich 58 einer jeweiligen Finne 52 frei oder liegt über diesem. Jeder der Kanalbereiche 58 ist zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 90 angeordnet. Während der Entfernung können die Dummy-Gate-Dielektrika 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 62 geätzt werden. Die Dummy-Gate-Dielektrika 60 können dann nach der Entfernung der Dummy-Gates 62 optional entfernt werden. In einigen Ausführungsformen werden die Gates-Dielektrika 60 durch einen anisotropen Nassätzprozess entfernt. Zum Beispiel kann die Nassätzung mit einer verdünnten Flusssäurelösung (dHF) (HF:H2O) durchgeführt werden. Die Temperatur der verdünnten Flusssäurelösung kann im Bereich von ungefähr 20° C bis ungefähr 100° C liegen. Wie oben erwähnt weist die erste Schutzschicht 72A eine Zusammensetzung auf, welche zusätzlichen Stickstoff enthält. Die Nassätzung entfernt das Material der Gate-Dielektrika 60 mit einer höheren Rate als das stickstoffreiche Material der ersten Schutzschicht 72A. Bei der Nassätzung ist die Ätzrate der Gate-Dielektrika 60 zum Beispiel ungefähr 1,1 bis ungefähr 2 Mal höher als die Ätzrate der ersten Schutzschicht 72A. Mit anderen Worten dient die erste Schutzschicht 72A als eine Schutzschicht während der Nassätzung.
  • In den 11A und 11B werden Metall-Gates 102 in den Ersatz-Gate-Vertiefungen 100 gebildet. Die Metall-Gates 102 weisen Gate-Dielektrika 104 und Gate-Elektrode 106 auf. Die Gate-Dielektrika 104 werden konform in den Vertiefungen, wie zum Beispiel an den oberen Flächen und den Seitenwänden der Finnen 52 und an Seitenwänden der Gate-Abstandselemente 78, abgeschieden. Die Gate-Dielektrika 104 können auch an der oberen Fläche der ersten ILD-Schicht 96 gebildet werden. Im Einklang mit einigen Ausführungsformen enthalten die Gate-Dielektrika 104 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten daraus. In anderen Ausführungsform enthalten die Gate-Dielektrika 104 ein dielektrisches Material mit hohem k, und in diesen Ausführungsformen können die Gate-Dielektrika 104 einen k-Wert von mehr als ungefähr 7,0 aufweisen, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrika 104 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen. In Ausführungsformen, in welchen Abschnitte der Dummy-Gate-Dielektrika 60 in den Vertiefungen verbleiben, enthalten die Gate-Dielektrika 104 ein Material der Dummy-Gate-Dielektrika 60 (z.B. SiO2).
  • Die Gate-Elektroden 106 werden jeweils über den Gate-Dielektrika 104 aufgebracht und füllen die verbleibenden Abschnitte der Vertiefungen aus. Die Gate-Elektroden 106 können ein metallhaltiges Material, wie zum Beispiel TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen davon oder Mehrfachschichten davon, enthalten. Obwohl eine einschichtige Gate-Elektrode 106 dargestellt ist, kann jede der Gate-Elektroden 106 zum Beispiel eine beliebige Anzahl von Zwischenlagen, eine beliebige Anzahl von Austrittsarbeitsabstimmschichten und ein Füllmaterial aufweisen. Nach dem Füllen der Gate-Elektroden 106 kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrika 104 und des Materials der Gate-Elektroden 106, wobei diese überschüssigen Abschnitte über die obere Fläche der ersten ILD-Schicht 96 hinausragen, zu entfernen. Die verbleibenden Abschnitte des Materials der Gate-Elektroden 106 und der Gate-Dielektrika 104 bilden somit die Metall-Gates 102. Die Metall-Gates 102 können auch als „Gate-Stapel“ oder „Ersatz-Gate-Stapel“ für die entstehenden FinFETs bezeichnet werden. Die Metall-Gates 102 können sich entlang der Seitenwände eines Kanalbereichs 58 der Finnen 52 erstrecken.
  • Die Bildung der Gate-Dielektrika 104 im Bereich 50N und im Bereich 50P kann gleichzeitig erfolgen, sodass die Gate-Dielektrika 104 in jedem der Bereiche aus denselben Materialien gebildet werden, und die Bildung der Gate-Elektroden 106 kann gleichzeitig erfolgen, sodass die Gate-Elektroden 106 in jedem der Bereiche aus denselben Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrika 104 in jedem der Bereiche durch gesonderte Prozesse gebildet werden, sodass die Gate-Dielektrika 104 unterschiedliche Materialien sein können, und/oder die Gate-Elektroden 106 in jedem der Bereiche können durch gesonderte Prozesse gebildet werden, sodass die Gate-Elektroden 106 unterschiedlichen Materialien sein können. Verschiedene Maskierungsschritte können dazu verwendet werden, bei Verwendung gesonderter Prozesse entsprechende Bereiche zu maskieren und freizulegen.
  • In den 12A und 12B werden Kontaktöffnungen 110, welche die epitaxialen Source-/Drain-Bereiche 90 freilegen, durch die erste ILD-Schicht 96 und die CESL 94 gebildet. Die Kontaktöffnungen 110 können unter Verwendung annehmbarer Fotolithographie- und Ätztechniken gebildet werden. Dann werden Silizide 112 in den Kontaktöffnungen 110 auf Abschnitten der epitaxialen Source-/Drain-Bereiche 90, welche durch die Kontaktöffnungen 110 freigelegt sind, gebildet. Die Silizide 112 können durch Abscheiden eines Metalls in den Kontaktöffnungen 110 und Durchführen von Tempern gebildet werden. Das Metall kann zum Beispiel Titan oder Kobalt sein, welche die Silizide 112 TiSi2 beziehungsweise CoSi2 bilden können. Die Silizide 112 können eine Dicke im Bereich von ungefähr 2 nm bis ungefähr 10 nm aufweisen.
  • In den 13A und 13B werden untere Source-/Drain-Kontakte 114 in den Kontaktöffnungen 110 gebildet (siehe die 12A und 12B). Eine Zwischenlage, wie zum Beispiel eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden in den Kontaktöffnungen 110 auf den Siliziden 112 gebildet. Die Zwischenlage kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche der ersten ILD-Schicht 96 zu entfernen. Die verbleibende Zwischenlage und das leitfähige Material bilden die unteren Source-/Drain-Kontakte 114 in den Kontaktöffnungen 110. Die unteren Source-/Drain-Kontakte 114 sind physisch und elektrisch mit den Siliziden 112 gekoppelt. Die unteren Source-/Drain-Kontakte 114 können eine Höhe im Bereich von ungefähr 5 nm bis ungefähr 15 nm aufweisen.
  • In den 14A und 14B wird eine zweite ILD-Schicht 120 über der ersten ILD-Schicht 96 und den unteren Source-/Drain-Kontakten 114 aufgebracht. In einigen Ausführungsformen ist die zweite ILD-Schicht 120 ein fließfähiger Film gebildet durch ein fließbares CVD-Verfahren. In einigen Ausführungsformen wird die zweite ILD-Schicht 120 aus einem dielektrischen Material, wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen, gebildet, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel CVD und PECVD, aufgebracht werden. Im Einklang mit einigen Ausführungsformen können die Metall-Gates 102 vor der Bildung der zweiten ILD-Schicht 120 derart vertieft werden, dass Vertiefungen direkt über den Metall-Gates 102 und zwischen gegenüberliegenden Abschnitten der Gate-Abstandselemente 78 gebildet werden. Gate-Masken 122 aufweisend eine oder mehrere Schichten dielektrischen Materials, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen, werden in die Vertiefungen gefüllt, gefolgt von einem Planarisierungsprozess zum Entfernen überschüssiger Abschnitte des dielektrischen Materials, welche sich über die erste ILD-Schicht 96 hinaus erstrecken.
  • In den 15A und 15B werden dann obere Source-/Drain-Kontakte 124 und Gate-Kontakte 126 durch die zweite ILD-Schicht 120 gebildet. Öffnungen für die oberen Source-/Drain-Kontakte 124 und die Gate-Kontakte 126 werden durch die zweite ILD-Schicht 120 gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithographie- und Ätztechniken gebildet werden. Eine Zwischenlage, wie zum Beispiel eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Die Zwischenlage kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche der zweiten ILD-Schicht 120 zu entfernen. Die verbleibende Zwischenlage und das leitfähige Material bilden die oberen Source-/Drain-Kontakte 124 und die Gate-Kontakte 126 in den Öffnungen. Die oberen Source-/Drain-Kontakte 124 werden physisch und elektrisch mit den unteren Source-/Drain-Kontakten 114 gekoppelt, und die Gate-Kontakte 126 werden physisch und elektrisch mit den Metall-Gates 102 gekoppelt. Die Gate-Kontakte 126 können die Gate-Masken 122, falls vorhanden, durchdringen. Die oberen Source-/Drain-Kontakte 124 und die Gate-Kontakte 126 können in verschiedenen Prozessen oder im selben Prozess gebildet werden. Jeder der oberen Source-/Drain-Kontakte 124 und Gate-Kontakte 126 kann in verschiedenen Querschnitten gebildet werden, was ein Kurzschließen der Kontakte verhindern kann.
  • Ausführungsformen können Vorteile erzielen. Das Bilden der Gate-Abstandselementschichten 72 mit unterschiedlicher Zusammensetzung von Silizium, Sauerstoff, Kohlenstoff und Stickstoff ermöglicht es, dass die Gate-Abstandselementschichten 72 eine hohe Ätzselektivität in Bezug auf die Ätzprozesse aufweisen, welche dazu verwendet werden, die Source-/Drain-Vertiefungen 76 (siehe die 5A und 5B) sowie die Ersatz-Gate-Vertiefungen 100 (siehe die 10A und 10B) zu bilden. Insbesondere schützen die erste Schutzschicht 72A und die zweite Schutzschicht 72D die erste Hauptschicht 72B und die zweite Hauptschicht 72C vor dem Ätzen, wodurch Ätzverluste für die Gate-Abstandselementschichten 72 verringert werden. Somit kann der Verlust von Gate-Abstandselementschichten 72 verringert werden, wodurch sich die relative Dielektrizitätskonstante (Permittivität) der Gate-Abstandselemente 78 vermindert. Somit kann die parasitäre Kapazität der entstehenden FinFETs vermindert werden, was für manche Anwendungen, wie zum Beispiel Ringoszillatoren oder SRAM-Zellen, besonders vorteilhaft sein kann.
  • 16 zeigt Streudiagramme von Testdaten für n-FinFET-Vorrichtungen (NFET-Vorrichtungen) und p-FinFET-Vorrichtungen (PFET-Vorrichtungen). 16 zeigt die Testdaten 202N, 202P für FinFETs ohne die Gate-Abstandselemente der Ausführungsform, und zeigt zugleich die Testdaten 204N, 204P für FinFETs mit den Gate-Abstandselementen der Ausführungsform. Man erkennt, dass die Gate-Abstandselemente der Ausführungsform ein Vermindern sowohl der Gate-zu-Kanal-Kapazität (Cgc) als auch der Gate-zu-Drain/Source-Kapazität (Cgd) ermöglichen. Ausführungsformen können eine Verminderung der parasitären Kapazität um bis zu 5 % ermöglichen.
  • In einer Ausführungsform weist eine Struktur Folgendes auf: ein Halbleitersubstrat; eine Finne, welche sich vom Halbleitersubstrat erstreckt; einen Gate-Stapel über der Finne; einen epitaxialen Source-/Drain-Bereich in der Finne angrenzend an den Gate-Stapel; und ein Gate-Abstandselement angeordnet zwischen dem epitaxialen Source-/Drain-Bereich und dem Gate-Stapel, wobei das Gate-Abstandselement eine Mehrzahl von Siliziumoxykarbonitridschichten aufweist, jede der Mehrzahl von Siliziumoxykarbonitridschichten aufweisend eine unterschiedliche Konzentration von Silizium, eine unterschiedliche Konzentration von Sauerstoff, eine unterschiedliche Konzentration von Kohlenstoff und eine unterschiedliche Konzentration von Stickstoff.
  • In einigen Ausführungsformen der Struktur weist die Mehrzahl von Siliziumoxykarbonitridschichten Folgendes auf: eine erste dielektrische Schicht in Kontakt mit dem Gate-Stapel; eine zweite dielektrische Schicht in Kontakt mit der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht 1,5 bis 6 Mal dicker ist als die erste dielektrische Schicht; eine dritte dielektrische Schicht in Kontakt mit der zweiten dielektrischen Schicht, wobei die dritte dielektrische Schicht 1,5 bis 6 Mal dicker ist als die erste dielektrische Schicht; und eine vierte dielektrische Schicht in Kontakt mit der dritten dielektrischen Schicht, wobei die dritte dielektrische Schicht 1,5 bis 6 Mal dicker ist als die vierte dielektrische Schicht und die zweite dielektrische Schicht 1,5 bis 6 Mal dicker ist als die vierte dielektrische Schicht. In einigen Ausführungsformen der Struktur weist die erste dielektrische Schicht eine Konzentration von Stickstoff auf, welche 1,1 bis 4 Mal höher ist, als jene der zweiten dielektrischen Schicht, der dritten dielektrischen Schicht und der vierten dielektrischen Schicht. In einigen Ausführungsformen der Struktur weist die dritte dielektrische Schicht eine Konzentration von Sauerstoff auf, welche 1,2 bis 3 Mal höher ist, als jene der ersten dielektrischen Schicht, der zweiten dielektrischen Schicht und der vierten dielektrischen Schicht. In einigen Ausführungsformen der Struktur weist die vierte dielektrische Schicht eine Konzentration von Kohlenstoff auf, welche 1,5 bis 30 Mal höher ist, als jene der ersten dielektrischen Schicht, der zweiten dielektrischen Schicht und der dritten dielektrischen Schicht. In einigen Ausführungsformen der Struktur weist die dritte dielektrische Schicht eine relative Permittivität (Dielektrizitätskonstante) auf, welche um 10 % bis 40 % geringer ist, als jene der ersten dielektrischen Schicht, der zweiten dielektrischen Schicht und der vierten dielektrischen Schicht. In einigen Ausführungsformen weist die Struktur ferner Folgendes auf: einen Isolationsbereich, welcher die Finne umgibt, wobei das Gate-Abstandselement einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt an einer oberen Fläche der Finne angeordnet ist, und der zweite Abschnitt an einer Seitenwand der Finne und einer oberen Fläche des Isolationsbereichs angeordnet ist; und ein Seitenwandabstandselement auf dem zweiten Abschnitt des Gate-Abstandselements, wobei der erste Abschnitt des Gate-Abstandselements frei vom Seitenwandabstandselement ist. In einigen Ausführungsformen weist die Struktur ferner Folgendes auf: eine Kontaktätzstoppschicht (CESL) auf dem epitaxialen Source-/Drain-Bereich, wobei die CESL mit Seitenwänden des ersten Abschnitts des Gate-Abstandselements in Kontakt ist, und das Seitenwandabstandselement zwischen der CESL und dem zweiten Abschnitt des Gate-Abstandselements angeordnet ist.
  • In einer Ausführungsform weist eine Struktur Folgendes auf: ein Halbleitersubstrat aufweisend einen Kanalbereich; einen Gate-Stapel über dem Kanalbereich; einen epitaxialen Source-/Drain-Bereich angrenzend an den Kanalbereich; und ein Gate-Abstandselement angeordnet zwischen dem epitaxialen Source-/Drain-Bereich und dem Gate-Stapel, das Gate-Abstandselement aufweisend: ein erste Schutzschicht über dem Halbleitersubstrat; eine erste Hauptschicht angeordnet über der ersten Schutzschicht; eine zweite Hauptschicht angeordnet über der ersten Hauptschicht; und eine zweite Schutzschicht angeordnet über der zweiten Hauptschicht, wobei die zweite Hauptschicht eine geringere relative Permittivität aufweist als die erste Schutzschicht, die erste Hauptschicht und die zweite Schutzschicht, und wobei die erste Schutzschicht in Bezug auf einen Ätzprozess eine niedrigere Ätzrate aufweist als die erste Hauptschicht, die zweite Hauptschicht und die zweite Schutzschicht.
  • In einigen Ausführungsformen der Struktur weisen sowohl die erste Hauptschicht als auch die zweite Hauptschicht eine Dicke auf, welche 1,5 bis 6 Mal größer ist als jene der ersten Schutzschicht beziehungsweise der zweiten Schutzschicht. In einigen Ausführungsformen der Struktur weisen die ersten Schutzschicht, die erste Hauptschicht, die zweite Hauptschicht und die zweite Schutzschicht jeweils eine unterschiedliche Zusammensetzung von Siliziumoxykarbonitrid auf, und die Struktur weist ferner eine Kontaktätzstoppschicht (CESL) angeordnet über dem epitaxialen Source-/Drain-Bereich und entlang einer Seitenwand des Gate-Abstandselements auf, wobei die CESL Siliziumnitrid enthält.
  • In einer Ausführungsform umfasst ein Verfahren: Bilden eines ersten Gate-Stapel auf einer Finne; Ausgeben erster Vorläufer zum Abscheiden einer ersten Siliziumoxykarbonitridschicht und einer zweiten Siliziumoxykarbonitridschicht, die erste Siliziumoxykarbonitridschicht angeordnet an Seitenwänden und einer oberen Fläche des ersten Gate-Stapels und der Finne, die zweite Siliziumoxykarbonitridschicht angeordnet auf der ersten Siliziumoxykarbonitridschicht, wobei die ersten Vorläufer beim Abscheiden der ersten Siliziumoxykarbonitridschicht mit einem ersten Satz von Durchflussraten ausgegeben werden, die ersten Vorläufer beim Abscheiden der zweiten Siliziumoxykarbonitridschicht mit einem zweiten Satz von Durchflussraten ausgegeben werden, wobei sich der erste Satz von Durchflussraten vom zweiten Satz von Durchflussraten unterscheidet; und Ausgeben zweiter Vorläufer zum Abscheiden einer dritten Siliziumoxykarbonitridschicht und einer vierten Siliziumoxykarbonitridschicht, wobei die dritte Siliziumoxykarbonitridschicht auf der zweiten Siliziumoxykarbonitridschicht angeordnet ist, die vierte Siliziumoxykarbonitridschicht auf der dritten Siliziumoxykarbonitridschicht angeordnet ist, die zweiten Vorläufer beim Abscheiden der dritten Siliziumoxykarbonitridschicht mit einem dritten Satz von Durchflussraten ausgegeben werden, die zweiten Vorläufer beim Abscheiden der vierten Siliziumoxykarbonitridschicht mit einem vierten Satz von Durchflussraten ausgegeben werden, und sich der dritte Satz von Durchflussraten vom vierten Satz von Durchflussraten unterscheidet.
  • In einigen Ausführungsformen des Verfahrens weisen die ersten Vorläufer einen Siliziumquellenvorläufer, einen Sauerstoffquellenvorläufer, einen Kohlenstoffquellenvorläufer und einen Stickstoffquellenvorläufer auf, und weisen die zweiten Vorläufer den Siliziumquellenvorläufer, den Sauerstoffquellenvorläufer und einen Kohlenstoff-Stickstoffquellenvorläufer auf. In einigen Ausführungsformen des Verfahren wird der Sauerstoffquellenvorläufer beim Abscheiden der ersten Siliziumoxykarbonitridschicht mit einer ersten Rate ausgegeben und wird beim Abscheiden der zweiten Siliziumoxykarbonitridschicht mit einer zweiten Rate ausgegeben, wobei die zweite Rate um 5 % bis 70 % höher ist als die erste Rate, wobei der Kohlenstoffquellenvorläufer beim Abscheiden der ersten Siliziumoxykarbonitridschicht mit einer dritten Rate ausgegeben wird, und beim Abscheiden der zweiten Siliziumoxykarbonitridschicht mit einer vierten Rate ausgegeben wird, wobei die vierte Rate um 5 % bis 70 % niedriger ist als die dritte Rate, und wobei der Stickstoffquellenvorläufer beim Abscheiden der ersten Siliziumoxykarbonitridschicht mit einer fünfte Rate ausgegeben wird, und beim Abscheiden der zweiten Siliziumoxykarbonitridschicht mit einer sechsten Rate ausgegeben wird, wobei die sechste Rate um 5 % bis 70 % niedriger ist als die fünfte Rate. In einigen Ausführungsformen des Verfahren wird der Sauerstoffquellenvorläufer beim Abscheiden der dritten Siliziumoxykarbonitridschicht mit einer ersten Rate ausgegeben und wird beim Abscheiden der vierten Siliziumoxykarbonitridschicht mit einer zweiten Rate ausgegeben, wobei die zweite Rate um 20 % bis 90 % niedriger ist als die erste Rate, und wobei der Kohlenstoff-Stickstoffquellenvorläufer beim Abscheiden der dritten Siliziumoxykarbonitridschicht mit einer dritten Rate ausgegeben wird, und beim Abscheiden der vierten Siliziumoxykarbonitridschicht mit einer vierten Rate ausgegeben wird, wobei die vierte Rate um 20 % bis 90 % höher ist als die dritte Rate. In einigen Ausführungsformen des Verfahrens ist der Siliziumquellenvorläufer Hexachlorodisilan, der Sauerstoffquellenvorläufer ist Disauerstoff, der Kohlenstoffquellenvorläufer ist Propylen, der Stickstoffquellenvorläufer ist Ammoniak und der Kohlenstoff-Stickstoffquellenvorläufer ist Triethylamin. In einigen Ausführungsformen umfasst das Verfahren ferner: Tempern der dritten Siliziumoxykarbonitridschicht und der vierten Siliziumoxykarbonitridschicht in einer sauerstoffhaltigen Umgebung, wobei das Tempern bei einer Temperatur in einem Bereich von 600° C bis 750° C und für eine Dauer in einem Bereich von 30 Minuten bis 180 Minuten durchgeführt wird. In einigen Ausführungsformen des Verfahrens weisen sowohl die erste Siliziumoxykarbonitridschicht als auch die vierte Siliziumoxykarbonitridschicht jeweils eine geringere Dicke auf als die zweite Siliziumoxykarbonitridschicht beziehungsweise die dritte Siliziumoxykarbonitridschicht. In einigen Ausführungsformen umfasst das Verfahren ferner: Abscheiden einer Opferschicht auf der vierten Siliziumoxykarbonitridschicht; Ätzen einer ersten Vertiefung in der Opferschicht, der ersten Siliziumoxykarbonitridschicht, der zweiten Siliziumoxykarbonitridschicht, der dritten Siliziumoxykarbonitridschicht, der vierten Siliziumoxykarbonitridschicht und der Finne mit einem ersten Ätzprozess, wobei in Bezug auf den ersten Ätzprozess eine Ätzrate der Opferschicht höher ist als eine Ätzrate der vierten Siliziumoxykarbonitridschicht; Aufwachsen eines epitaxialen Source-/Drain-Bereichs in der ersten Vertiefung; und nach dem Aufwachsen des epitaxialen Source-/Drain-Bereichs Entfernen der Opferschicht. In einigen Ausführungsformen umfasst das Verfahren ferner: Entfernen des ersten Gate-Stapels zum Bilden einer zweiten Vertiefung mit einem zweiten Ätzprozess, wobei in Bezug auf den zweiten Ätzprozess eine Ätzrate des ersten Gate-Stapels höher ist als eine Ätzrate der ersten Siliziumoxykarbonitridschicht; und Bilden eines zweiten Gate-Stapels in der zweiten Vertiefung.
  • Das Vorstehende umreißt Merkmale verschiedener Ausführungsformen derart, dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten verstehen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Entwerfen oder Modifizieren weiterer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten auch erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Neugestaltungen daran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Struktur aufweisend: ein Halbleitersubstrat; eine Finne, welche sich vom Halbleitersubstrat erstreckt; einen Gate-Stapel über der Finne; einen epitaxialen Source-/Drain-Bereich in der Finne angrenzend an den Gate-Stapel; und ein Gate-Abstandselement, das zwischen dem epitaxialen Source-/Drain-Bereich und dem Gate-Stapel angeordnet ist und eine Mehrzahl von Siliziumoxykarbonitridschichten aufweist, jede der Mehrzahl von Siliziumoxykarbonitridschichten aufweisend eine unterschiedliche Konzentration von Silizium, eine unterschiedliche Konzentration von Sauerstoff, eine unterschiedliche Konzentration von Kohlenstoff, und eine unterschiedliche Konzentration von Stickstoff.
  2. Struktur nach Anspruch 1, wobei die Mehrzahl von Siliziumoxykarbonitridschichten aufweist: eine erste dielektrische Schicht in Kontakt mit dem Gate-Stapel; eine zweite dielektrische Schicht in Kontakt mit der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht 1,5 bis 6 Mal dicker ist als die erste dielektrische Schicht; eine dritte dielektrische Schicht in Kontakt mit der zweiten dielektrischen Schicht, wobei die dritte dielektrische Schicht 1,5 bis 6 Mal dicker ist als die erste dielektrische Schicht; und eine vierte dielektrische Schicht in Kontakt mit der dritten dielektrischen Schicht, wobei die dritte dielektrische Schicht 1,5 bis 6 Mal dicker ist als die vierte dielektrische Schicht, und die zweite dielektrische Schicht 1,5 bis 6 Mal dicker ist als die vierte dielektrische Schicht.
  3. Struktur nach Anspruch 2, wobei die erste dielektrische Schicht eine Konzentration von Stickstoff aufweist, welche 1,1 bis 4 Mal höher ist als jene der zweiten dielektrischen Schicht und der dritten dielektrischen Schicht.
  4. Struktur nach Anspruch 2 oder 3, wobei die dritte dielektrische Schicht eine Konzentration von Sauerstoff aufweist, welche 1,2 bis 3 Mal höher ist als jene der ersten dielektrischen Schicht, der zweiten dielektrischen Schicht und der vierten dielektrischen Schicht.
  5. Struktur nach einem der Ansprüche 2 bis 4, wobei die vierte dielektrische Schicht eine Konzentration von Kohlenstoff aufweist, welche 1,5 bis 30 Mal höher ist als jene der zweiten dielektrischen Schicht und der dritten dielektrischen Schicht.
  6. Struktur nach einem der Ansprüche 2 bis 5, wobei die dritte dielektrische Schicht eine relative Permittivität (Dielektrizitätskonstante) aufweist, welche um 10 % bis 40 % geringer ist als jene der ersten dielektrischen Schicht, der zweiten dielektrischen Schicht und der vierten dielektrischen Schicht.
  7. Struktur nach einem der vorstehenden Ansprüche, ferner aufweisend: einen Isolationsbereich, welcher die Finne umgibt, wobei das Gate-Abstandselement einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt an einer oberen Fläche der Finne angeordnet ist und der zweite Abschnitt an einer Seitenwand der Finne und einer oberen Fläche des Isolationsbereichs angeordnet ist; und ein Seitenwandabstandselement auf dem zweiten Abschnitt des Gate-Abstandselements, wobei der erste Abschnitt des Gate-Abstandselements frei vom Seitenwandabstandselement ist.
  8. Struktur nach Anspruch 7, ferner aufweisend: eine Kontaktätzstoppschicht (CESL) auf dem epitaxialen Source-/Drain-Bereich, wobei die CESL mit Seitenwänden des ersten Abschnitts des Gate-Abstandselements in Kontakt ist und das Seitenwandabstandselement zwischen der CESL und dem zweiten Abschnitt des Gate-Abstandselements angeordnet ist.
  9. Struktur aufweisend: ein Halbleitersubstrat mit einem Kanalbereich; einen Gate-Stapel über dem Kanalbereich; einen epitaxialen Source-/Drain-Bereich angrenzend an den Kanalbereich; und ein Gate-Abstandselement, das zwischen dem epitaxialen Source-/Drain-Bereich und dem Gate-Stapel angeordnet ist und aufweist: eine erste Schutzschicht über dem Halbleitersubstrat; eine erste Hauptschicht über der ersten Schutzschicht; eine zweite Hauptschicht über der ersten Hauptschicht; und eine zweite Schutzschicht über der zweiten Hauptschicht, wobei die zweite Hauptschicht eine geringere relative Permittivität aufweist als die erste Schutzschicht, die erste Hauptschicht und die zweite Schutzschicht, und wobei die erste Schutzschicht in Bezug auf einen Ätzprozess eine niedrigere Ätzrate aufweist als die erste Hauptschicht, die zweite Hauptschicht und die zweite Schutzschicht.
  10. Struktur nach Anspruch 9, wobei sowohl die erste Hauptschicht als auch die zweite Hauptschicht eine Dicke aufweisen, welche 1,5 bis 6 Mal größer ist als jene der ersten Schutzschicht beziehungsweise der zweiten Schutzschicht.
  11. Struktur nach Anspruch 9 oder 10, wobei sowohl die erste Schutzschicht, die erste Hauptschicht, die zweite Hauptschicht als auch die zweite Schutzschicht jeweils eine unterschiedliche Zusammensetzung von Siliziumoxykarbonitrid aufweisen, und ferner aufweisend: eine Kontaktätzstoppschicht (CESL) angeordnet über dem epitaxialen Source-/Drain-Bereich und entlang einer Seitenwand des Gate-Abstandselements, wobei die CESL Siliziumnitrid enthält.
  12. Verfahren umfassend: Bilden eines ersten Gate-Stapels auf einer Finne; Ausgeben erster Vorläufer zum Abscheiden einer ersten Siliziumoxykarbonitridschicht und einer zweiten Siliziumoxykarbonitridschicht, wobei die erste Siliziumoxykarbonitridschicht an Seitenwänden und einer oberen Fläche des ersten Gate-Stapels und der Finne angeordnet ist und die zweite Siliziumoxykarbonitridschicht auf der ersten Siliziumoxykarbonitridschicht angeordnet ist, die ersten Vorläufer beim Abscheiden der ersten Siliziumoxykarbonitridschicht mit einem ersten Satz von Durchflussraten ausgegeben werden, die ersten Vorläufer beim Abscheiden der zweiten Siliziumoxykarbonitridschicht mit einem zweiten Satz von Durchflussraten ausgegeben werden, und sich der erste Satz von Durchflussraten vom zweiten Satz von Durchflussraten unterscheidet; und Ausgeben zweiter Vorläufer zum Abscheiden einer dritten Siliziumoxykarbonitridschicht und einer vierten Siliziumoxykarbonitridschicht, wobei die dritte Siliziumoxykarbonitridschicht auf der zweiten Siliziumoxykarbonitridschicht angeordnet ist, und die vierte Siliziumoxykarbonitridschicht auf der dritten Siliziumoxykarbonitridschicht angeordnet ist, die zweiten Vorläufer beim Abscheiden der dritten Siliziumoxykarbonitridschicht mit einem dritten Satz von Durchflussraten ausgegeben werden, die zweiten Vorläufer beim Abscheiden der vierten Siliziumoxykarbonitridschicht mit einem vierten Satz von Durchflussraten ausgegeben werden, und sich der dritte Satz von Durchflussraten vom vierten Satz von Durchflussraten unterscheidet.
  13. Verfahren nach Anspruch 12, wobei die ersten Vorläufer einen Siliziumquellenvorläufer, einen Sauerstoffquellenvorläufer, einen Kohlenstoffquellenvorläufer und einen Stickstoffquellenvorläufer aufweisen, und die zweiten Vorläufer den Siliziumquellenvorläufer, den Sauerstoffquellenvorläufer und einen Kohlenstoff-Stickstoffquellenvorläufer aufweisen.
  14. Verfahren nach Anspruch 13, wobei der Sauerstoffquellenvorläufer beim Abscheiden der ersten Siliziumoxykarbonitridschicht mit einer ersten Rate ausgegeben wird und beim Abscheiden der zweiten Siliziumoxykarbonitridschicht mit einer zweiten Rate ausgegeben wird, wobei die zweite Rate um 5 % bis 70 % höher ist als die erste Rate, wobei der Kohlenstoffquellenvorläufer beim Abscheiden der ersten Siliziumoxykarbonitridschicht mit einer dritten Rate ausgegeben wird und beim Abscheiden der zweiten Siliziumoxykarbonitridschicht mit einer vierten Rate ausgegeben wird, wobei die vierte Rate um 5 % bis 70 % niedriger ist als die dritte Rate, und wobei der Stickstoffquellenvorläufer beim Abscheiden der ersten Siliziumoxykarbonitridschicht mit einer fünften Rate ausgegeben wird und beim Abscheiden der zweiten Siliziumoxykarbonitridschicht mit einer sechsten Rate ausgegeben wird, wobei die sechste Rate um 5 % bis 70 % niedriger ist als die fünfte Rate.
  15. Verfahren nach Anspruch 13, wobei der Sauerstoffquellenvorläufer beim Abscheiden der dritten Siliziumoxykarbonitridschicht mit einer ersten Rate ausgegeben wird und beim Abscheiden der vierten Siliziumoxykarbonitridschicht mit einer zweiten Rate ausgegeben wird, wobei die zweite Rate um 20 % bis 90 % niedriger ist als die erste Rate, und wobei der Kohlenstoff-Stickstoffquellenvorläufer beim Abscheiden der dritten Siliziumoxykarbonitridschicht mit einer dritten Rate ausgegeben wird und beim Abscheiden der vierten Siliziumoxykarbonitridschicht mit einer vierten Rate ausgegeben wird, wobei die vierte Rate um 20 % bis 90 % höher ist als die dritte Rate.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei der Siliziumquellenvorläufer Hexachlorodisilan ist, der Sauerstoffquellenvorläufer Disauerstoff ist, der Kohlenstoffquellenvorläufer Propylen ist, der Stickstoffquellenvorläufer Ammoniak ist und der Kohlenstoff-Stickstoffquellenvorläufer Triethylamin ist.
  17. Verfahren nach einem der Ansprüche 12 bis 16, ferner umfassend: Tempern der dritten Siliziumoxykarbonitridschicht und der vierten Siliziumoxykarbonitridschicht in einer sauerstoffhaltigen Umgebung, wobei das Tempern bei einer Temperatur in einem Bereich von 600° C bis 750° C und für eine Dauer in einem Bereich von 30 Minuten bis 180 Minuten durchgeführt wird.
  18. Verfahren nach einem der Ansprüche 12 bis 17, wobei sowohl die erste Siliziumoxykarbonitridschicht als auch die vierte Siliziumoxykarbonitridschicht jeweils eine geringere Dicke aufweisen als die zweite Siliziumoxykarbonitridschicht beziehungsweise die dritte Siliziumoxykarbonitridschicht.
  19. Verfahren nach einem der Ansprüche 12 bis 18, ferner umfassend: Abscheiden einer Opferschicht auf der vierten Siliziumoxykarbonitridschicht; Ätzen einer ersten Vertiefung in der Opferschicht, der ersten Siliziumoxykarbonitridschicht, der zweiten Siliziumoxykarbonitridschicht, der dritten Siliziumoxykarbonitridschicht, der vierten Siliziumoxykarbonitridschicht und der Finne mit einem ersten Ätzprozess, wobei in Bezug auf den ersten Ätzprozess eine Ätzrate der Opferschicht höher ist als eine Ätzrate der vierten Siliziumoxykarbonitridschicht; Aufwachsen eines epitaxialen Source-/Drain-Bereichs in der ersten Vertiefung; und nach dem Aufwachsen des epitaxialen Source-/Drain-Bereichs Entfernen der Opferschicht.
  20. Verfahren nach Anspruch 19, ferner umfassend: Entfernen des ersten Gate-Stapels zum Bilden einer zweiten Vertiefung mit einem zweiten Ätzprozess, wobei in Bezug auf den zweiten Ätzprozess eine Ätzrate des ersten Gate-Stapels höher ist als eine Ätzrate der ersten Siliziumoxykarbonitridschicht; und Bilden eines zweiten Gatestapels in der zweiten Vertiefung.
DE102020109491.4A 2020-04-01 2020-04-06 Halbleitervorrichtung und verfahren Pending DE102020109491A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/837,554 US11217679B2 (en) 2020-04-01 2020-04-01 Semiconductor device and method
US16/837,554 2020-04-01

Publications (1)

Publication Number Publication Date
DE102020109491A1 true DE102020109491A1 (de) 2021-10-07

Family

ID=76508092

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020109491.4A Pending DE102020109491A1 (de) 2020-04-01 2020-04-06 Halbleitervorrichtung und verfahren

Country Status (5)

Country Link
US (2) US11217679B2 (de)
KR (1) KR102571374B1 (de)
CN (1) CN113053889A (de)
DE (1) DE102020109491A1 (de)
TW (1) TWI769768B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502200B2 (en) * 2020-06-19 2022-11-15 Globalfoundries U.S. Inc. Transistor device having sidewall spacers contacting lower surfaces of an epitaxial semiconductor material
US11581259B2 (en) * 2020-06-25 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid conductive structures
US20220336467A1 (en) * 2021-04-15 2022-10-20 Changxin Memory Technologies, Inc. Method for fabricating memory and memory
US11908944B2 (en) * 2021-09-16 2024-02-20 International Business Machines Corporation Contact formation for vertical field effect transistors
US20230120656A1 (en) * 2021-10-20 2023-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Leakage reduction for multi-gate devices
US20230119827A1 (en) * 2021-10-20 2023-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device Structure And Method For Forming The Same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9419101B1 (en) 2015-11-04 2016-08-16 Globalfoundries Inc. Multi-layer spacer used in finFET
US20160372567A1 (en) 2015-06-18 2016-12-22 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
DE102016115751A1 (de) 2015-10-28 2017-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung eines selbstjustierten kontakts in einer halbleitervorrichtung
US20190027579A1 (en) 2016-05-04 2019-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor
DE102018124675A1 (de) 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Glühen von Film bei unterschiedlichen Temperaturen und dadurch ausgebildete Strukturen
US20190287797A1 (en) 2015-10-22 2019-09-19 Samsung Electronics Co., Ltd. Methods of forming a material layer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
KR20160059861A (ko) * 2014-11-19 2016-05-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10164050B2 (en) * 2014-12-24 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
US9941376B2 (en) * 2015-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate scheme for device and methods of forming
US10170555B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Intermetallic doping film with diffusion in source/drain
US10483378B2 (en) * 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
KR102438374B1 (ko) * 2017-09-22 2022-08-30 삼성전자주식회사 반도체 장치
US10748760B2 (en) 2017-11-30 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Varying temperature anneal for film and structures formed thereby
US10692773B2 (en) * 2018-06-29 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Forming nitrogen-containing low-K gate spacer
US10700180B2 (en) 2018-07-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US11101385B2 (en) 2018-09-19 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with air gap and method for forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160372567A1 (en) 2015-06-18 2016-12-22 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20190287797A1 (en) 2015-10-22 2019-09-19 Samsung Electronics Co., Ltd. Methods of forming a material layer
DE102016115751A1 (de) 2015-10-28 2017-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung eines selbstjustierten kontakts in einer halbleitervorrichtung
US9419101B1 (en) 2015-11-04 2016-08-16 Globalfoundries Inc. Multi-layer spacer used in finFET
US20190027579A1 (en) 2016-05-04 2019-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor
DE102018124675A1 (de) 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Glühen von Film bei unterschiedlichen Temperaturen und dadurch ausgebildete Strukturen

Also Published As

Publication number Publication date
US20220123126A1 (en) 2022-04-21
KR102571374B1 (ko) 2023-08-25
US11217679B2 (en) 2022-01-04
CN113053889A (zh) 2021-06-29
TW202139356A (zh) 2021-10-16
TWI769768B (zh) 2022-07-01
KR20210123207A (ko) 2021-10-13
US20210313441A1 (en) 2021-10-07

Similar Documents

Publication Publication Date Title
DE102020109491A1 (de) Halbleitervorrichtung und verfahren
DE102020119976B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102019116036B4 (de) Halbleitervorrichtung und verfahren
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102020113628A1 (de) Halbleitervorrichtung und verfahren
DE102019121278A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung
DE102020115554A1 (de) Doppeldotiermittel-source/drain-regionen und deren herstellungsverfahren
DE102020109608A1 (de) Dummy-finnen und verfahren zu deren herstellung
DE102020110754A1 (de) Halbleitervorrichtung und verfahren
DE102021118124A1 (de) Transistorisolationsbereiche und Verfahren zum Bilden derselben
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102020101405B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102021107846A1 (de) Halbleitervorrichtung und verfahren
DE102021103538A1 (de) Halbleitervorrichtung und verfahren
DE102020115408A1 (de) Halbleitervorrichtung und verfahren
DE102021115793B4 (de) Transistor-source/drain-kontakte und verfahren zu deren bildung
DE102021113549B3 (de) Halbleitervorrichtung und verfahren
DE102020119452B4 (de) Halbleitervorrichtung mit schnitt-metallgate-struktur und verfahren zu deren herstellung
DE102022104675A1 (de) Gate-struktur in halbleitervorrichtung und verfahren zum bilden derselben
DE102021113537A1 (de) Transistor-gate-kontakte und verfahren zu deren bildung
DE102021113257A1 (de) Halbleiterbauelement und Verfahren
DE102020114860A1 (de) Transistor-gates und verfahren zum bilden davon
DE102020115362A1 (de) Halbleitervorrichtung und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication