KR20210098818A - 더미 핀들 및 그의 형성 방법들 - Google Patents

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Abstract

일 실시예의 디바이스는 반도체 기판 위의 제1 소스/드레인 영역, 및 제1 소스/드레인 영역에 인접한 더미 핀을 포함한다. 더미 핀은: 제1 필름을 포함하는 제1 부분, 및 제1 부분 위의 제2 부분을 포함하고, 여기서 제2 부분은: 제2 필름; 및 제3 필름을 포함한다. 제3 필름은 제1 필름과 제2 필름 사이에 있고, 제3 필름은 제1 필름 및 제2 필름과는 상이한 재료로 만들어진다. 제2 부분의 폭은 제1 부분의 폭보다 더 작다. 디바이스는, 더미 핀의 측벽들을 따르는 게이트 스택을 더 포함한다.

Description

더미 핀들 및 그의 형성 방법들{DUMMY FINS AND METHODS OF FORMING THEREOF}
[우선권 주장 및 상호 참조] 본 출원은 2020년 1월 31일자로 출원된 미국 가출원 제62/968,586호의 이익을 주장하고, 이 미국 가출원은 이로써 본 명세서에 참조로 포함된다.
반도체 디바이스들은, 예를 들어, 퍼스널 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용예들에 사용된다. 반도체 디바이스들은 전형적으로, 반도체 기판 위에 재료의 절연 또는 유전체 층들, 전도성 층들, 및 반도체 층들을 순차적으로 성막하고, 리소그래피를 사용하여 다양한 재료 층들을 패터닝하여 그 위에 회로 컴포넌트들 및 요소들을 형성함으로써 제작된다.
반도체 업계는 최소 피처 사이즈(minimum feature size)의 연속적인 감소들에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항들, 커패시터들 등)의 집적 밀도를 계속 개선시키고 있는데, 이는 보다 많은 컴포넌트들이 주어진 구역 내에 집적되게 한다. 그러나, 최소 피처 사이즈들이 감소됨에 따라, 해결되어야 하는 부가적인 문제점들이 발생한다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것에 주목한다. 실제로, 다양한 피처들의 치수들이 논의의 명료성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1은 일부 실시예들에 따른 FinFET의 예를 3차원 뷰로 예시한 것이다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15a, 도 15b, 도 15c, 도 15d, 도 15e, 도 15f, 도 15g, 도 15h, 도 16a, 도 16b, 도 17, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 및 도 28b는 일부 실시예들에 따른 FinFET들의 제조에 있어서의 중간 스테이지들의 단면도들이다.
도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35, 도 36a, 도 36b, 도 36c, 도 37a, 도 37b, 및 도 37c는 일부 대안적인 실시예들에 따른 FinFET들의 제조에 있어서의 중간 스테이지들의 단면도들이다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 부가적으로, 본 개시내용에는 다양한 예들에서 참조 번호들 및/또는 문자들이 반복될 수도 있다. 이 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체가, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
추가로, "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향들에 부가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다.
다양한 실시예들이 핀 전계 효과 트랜지스터(fin field effect transistor)(FinFET)에 적용되는 것으로 본 명세서에서 설명된다. 실시예들은 NanosheetFET(게이트 올 어라운드 전계 효과 트랜지스터들(gate all around field effect transistors)(GAAFET)이라고 때때로 지칭됨), 또는 이와 유사한 것을 포함하는 다른 트랜지스터 기술들에 적용될 수도 있다.
다양한 실시예들에서, 인접한 트랜지스터들의 금속 게이트들을 분리시키기 위해 더미 핀(dummy fin)이 사용될 수도 있다. 더미 핀은 또한, 예를 들어, 에피택셜 성장 프로세스 동안 의도하지 않은 소스/드레인 병합을 방지함으로써, 인접한 소스/드레인 영역들을 격리시키는 것을 도울 수도 있다. 더미 핀 치수들(임계 치수들(critical dimensions)(CD)이라고 때때로 지칭됨)은 더미 핀이 트랜지스터들의 채널 영역들에 근접하기 때문에 디바이스 수율에 영향을 미치는 것으로 관찰되었다. 다양한 실시예들은, 더미 핀의 측벽들 상에 필름을 형성하는 것 및 필름을 에칭하는 것을 포함한다. 따라서, 더미 핀의 프로파일이 개선될 수 있다. 예를 들어, 더미 핀의 중간 부분은 더미 핀의 저부 부분(bottom portion)보다 덜 넓을 수도 있다(예를 들어, 더 작은 CD를 가질 수도 있다). 이러한 방식으로, 더미 핀과 채널 영역들 사이의 이격이 증가될 수 있고, 게이트 스택 갭 충진(gate stack gap filling)을 위한 프로세스 윈도우가 확대된다.
도 1은 일부 실시예들에 따른 FinFET들을 포함하는 디바이스(10)의 예를 3차원 뷰로 예시한 것이다. 디바이스(10)의 일 부분은 하부 피처들(예를 들어, 파선들로 약술된 피처들)을 예시하기 위해 절단되어 있다. 디바이스(10)는 기판(50)(예를 들어, 반도체 기판) 상에 핀들(52)을 포함한다. 격리 영역들(56)이 기판(50)에 배치되고, 핀들(52)은 이웃하는 격리 영역들(56) 위로 그리고 그 사이로부터 돌출된다. 격리 영역들(56)이 기판(50)으로부터 분리된 것으로서 설명/예시되어 있지만, 본 명세서에서 사용되는 바와 같이 용어 "기판"은 단지 반도체 기판만을 또는 격리 영역들을 포함하는 반도체 기판을 지칭하기 위해 사용될 수도 있다. 부가적으로, 핀들(52)은 기판(50)과 단일한 연속 재료로서 예시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수도 있다. 이러한 맥락에서, 핀들(52A)은 이웃하는 격리 영역들(56) 사이로 연장되는 부분을 지칭한다. 디바이스(10)는 인접한 핀들(52) 사이에 더미 핀(52 ')을 더 포함한다.
게이트 유전체 층(92)은 측벽들을 따르고 핀들(52)의 상부 표면 위에 있고, 게이트 전극들(94)은 게이트 유전체 층(92) 위에 있으며, 게이트 마스크 층(96)은 게이트 전극들(94) 위에 있다. 게이트 유전체 층(92), 게이트 전극들(94), 및 게이트 마스크 층(96)은 또한 더미 채널 영역들(52')의 측벽들 상에 배치될 수도 있다. 게이트 스페이서들(86)의 하나 이상의 층들은 게이트 유전체 층(92), 게이트 전극들(94), 및 게이트 마스크 층(96)의 측벽들 상에 있을 수도 있다. 소스/드레인 영역들(82)은 게이트 유전체 층(92), 게이트 전극들(94), 및 게이트 마스크 층(96)에 대한 핀(52A)의 대향 면들에 배치된다. 일부 실시예들에서, 게이트 스페이서들(86)은 또한 더미 핀(52')의 측벽들 상에 또한 임의로 형성될 수도 있다. 더미 핀(52')은 인접한 소스/드레인 영역들(82) 사이에 배치되고 이들과 물리적으로 분리될 수도 있다. 소스/드레인 영역들(82)은 또한 핀(52A)의 리세싱된 부분으로부터 연장될 수도 있다.
유전체 영역들(78)은 게이트 마스크 층들(96)을 통해 게이트 전극들(94) 내로 연장된다(예를 들어, 도 27a 참조). 유전체 영역들(78)은 더미 핀(52')까지 연장될 수도 있고, 유전체 영역(78)과 더미 핀(52')의 조합이 인접한 FinFET들의 게이트 전극들을 격리시킬 수도 있다. 콘택트 에치 정지 층(contact etch stop layer)(CESL)(87)이 격리 영역들(56) 위에 배치되고, 유전체 층(88)이 CESL(87) 위에 배치된다. 유전체 층(88)은 소스/드레인 영역들(82), 더미 핀(52')의 부분들, 게이트 마스크 층(96), 게이트 유전체 층(92), 및 게이트 전극들(94)을 추가로 둘러쌀 수도 있다.
도 1은 추후의 도면들에서 사용되는 참조 단면들을 추가로 예시한다. 단면 A-A는 게이트 전극(94)의 길이방향 축을 따르고, 예를 들어, FinFET의 소스/드레인 영역들(82) 사이의 전류 유동의 방향에 직교하는 방향으로 있다. 단면 B-B는 단면 A-A에 직교하고 핀(52)의 길이방향 축을 따르고, 예를 들어, FinFET의 소스/드레인 영역들(82) 사이의 전류 유동의 방향으로 있다. 단면 C-C는 단면 A-A에 평행하고 FinFET의 소스/드레인 영역을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본 명세서에서 논의되는 일부 실시예들은 게이트-라스트 프로세스(gate-last process)를 사용하여 형성되는 FinFET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수도 있다. 또한, 일부 실시예들은 평면형 FET들과 같은 평면형 디바이스들에 사용되는 양태들을 고려한다.
도 2 내지 도 37c는 일부 실시예들에 따른 FinFET들의 제조에 있어서의 중간 스테이지들의 단면도들이다. 도 2 내지 도 14, 도 15a 내지 도 15h, 도 16a, 도 16b, 도 17, 도 29 내지 도 35, 및 도 36a 내지 도 36c는, 다수의 핀들/FinFET들을 제외하고는, 도 1에 예시된 참조 단면 A-A를 예시한다. 다수의 핀들/FinFET들을 제외하고는, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 및 도 37a는 도 1에 예시된 참조 단면 A-A를 따라 예시되어 있고, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 25c, 도 26b, 도 27b, 도 28b, 및 도 37b는 도 1에 예시된 유사한 단면 B-B를 따라 예시되어 있다. 도 20c 및 도 37c는, 다수의 핀들/FinFET들을 제외하고는, 도 1에 예시된 참조 단면 C-C를 따라 예시되어 있다.
도 2에는, 기판(50)이 제공된다. 기판(50)은, (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수도 있는, 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판, 또는 이와 유사한 것과 같은 반도체 기판일 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수도 있다. 일반적으로, SOI 기판은, 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층, 또는 이와 유사한 것일 수도 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수도 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합물들을 포함할 수도 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터들과 같은 n-타입 디바이스들, 예를 들어, n-타입 FinFET들을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터들과 같은 p-타입 디바이스들, 예를 들어, p-타입 FinFET들을 형성하기 위한 것일 수 있다. 영역(50N)은 (디바이더(divider)(51)로 예시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수도 있고, 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조체들 등)이 영역(50N)과 영역(50P) 사이에 배치될 수도 있다.
하드 마스크(53)가 기판(50) 상에 성막된다. 하드 마스크(53)는 후속하여 형성된 반도체 핀들의 패턴을 규정하는 데 사용될 수도 있다. 일부 실시예들에서, 하드 마스크는 물리 기상 성막(physical vapor deposition)(PVD), 화학 기상 성막(chemical vapor deposition)(CVD), 원자 층 성막(atomic layer deposition)(ALD), 또는 이와 유사한 것을 사용하여 성막된다. 하드 마스크(53)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 금속 질화물, 이들의 다층들, 또는 이와 유사한 것을 포함할 수도 있다. 예를 들어, 단지 하나의 하드 마스크 층만이 예시되어 있지만, 하드 마스크(53)로서 다층 구조체(예를 들어, 실리콘 질화물 층 상의 실리콘 산화물 층)가 형성될 수도 있다.
도 3 내지 도 28b는 실시예의 디바이스들의 제조에 있어서의 다양한 부가적인 단계들을 예시한다. 도 3 내지 도 28b는 영역(50N)과 영역(50P) 중 어느 하나에서의 피처들을 예시한다. 예를 들어, 도 3 내지 도 28b에 예시된 구조체들은 영역(50N)과 영역(50P) 양측 모두에 적용가능할 수도 있다. 영역(50N) 및 영역(50P)의 구조체들에서의 차이들(있는 경우)이 각각의 도면이 첨부된 텍스트에 설명되어 있다.
도 3 내지 도 16b는 다양한 실시예들에 따른 더미 핀들을 제조하는 것의 (예를 들어, 도 1의 단면 A-A를 따르는) 단면도들을 예시한다. 도 3에는, 핀들(52A 및 52B)이 기판(50)에 형성된다. 핀들(52A/52B)은 반도체 스트립들이다. 핀들(52A/52B)은 핀들(52A) 사이의 핀(52B)을 포함한다. 후속 도면들에서 설명되는 바와 같이, 핀(52B)이 제거되고 더미 핀(52')으로 대체될 것이다(도 14 참조).
일부 실시예들에서, 핀들(52A)은 기판(50)에서의 트렌치들을 에칭함으로써 기판(50)에 형성될 수도 있다. 에칭은 임의의 허용가능한 에치 프로세스, 예컨대 반응성 이온 에치(reactive ion etch)(RIE), 중성 빔 에치(neutral beam etch)(NBE), 이와 유사한 것, 또는 이들의 조합일 수도 있다. 에치는 이방성일 수도 있다.
핀들은 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀들은 더블-패터닝 또는 멀티-패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스들을 사용하여 패터닝될 수도 있다. 일반적으로, 더블-패터닝 또는 멀티-패터닝 프로세스들은 포토리소그래피 및 자체 정렬 프로세스들을 조합하여, 예를 들어, 다른 경우라면 단일의 직접 포토리소그래피 프로세스를 사용하여 획득가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성되게 한다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자체 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그 후에, 희생 층이 제거된 후에, 나머지 스페이서들이 사용되어 핀들을 패터닝할 수도 있다. 일부 실시예들에서, 마스크(또는 다른 층)가 핀들(52A/52B) 상에 남아 있을 수도 있다.
도 4에는, 절연 재료(54)가 기판(50) 위에 그리고 이웃하는 핀들(52A/52B) 사이에 형성된다. 절연 재료(54)는 산화물, 예컨대 실리콘 산화물, 질화물, 이와 유사한 것, 또는 이들의 조합물일 수도 있고, 고밀도 플라즈마 화학 기상 성막(high density plasma chemical vapor deposition)(HDP-CVD), 유동성 CVD(flowable CVD)(FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 성막 및 그것을 산화물과 같은 다른 재료로 변환하게 하는 후 경화(post curing)), 이와 유사한 것, 또는 이들의 조합에 의해 형성될 수도 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수도 있다. 예시된 실시예에서, 절연 재료(54)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐 프로세스(anneal process)가 수행될 수도 있다. 일 실시예에서, 절연 재료(54)는 과잉 절연 재료(54)가 핀들(52A/52B)을 커버하도록 형성된다. 절연 재료(54)가 단일 층으로 예시되어 있지만, 일부 실시예들은 다수의 층들을 이용할 수도 있다. 예를 들어, 일부 실시예들에서, 컨포멀 라이너(conformal liner)(도시되지 않음)가 먼저 기판(50) 및 핀들(52A/52B)의 표면을 따라 형성될 수도 있다. 그 후, 상기에 논의된 것들과 같은 충진 재료가 라이너 위에 형성될 수도 있다.
성막 후에, 핀들(52A/52B) 위의 과잉 절연 재료(54)를 제거하기 위해 제거 프로세스가 절연 재료(54)에 적용된다. 일부 실시예들에서, 화학적 기계적 연마(chemical mechanical polish)(CMP), 에치 백 프로세스(etch-back process), 이들의 조합들, 또는 이와 유사한 것과 같은 평탄화 프로세스가 이용될 수도 있다. 평탄화 프로세스는 핀들(52A/52B)을 노출시켜, 평탄화 프로세스가 완료된 후에 절연 재료(54) 및 핀들(52A/52B)의 상부 표면들이 수평이 되도록 한다. 마스크(53)가 핀들(52A/52B) 상에 남아 있는 실시예들에서, 평탄화 프로세스는 마스크(53)를 노출시키거나 또는 마스크(53)를 제거하여, 평탄화 프로세스가 완료된 후에 절연 재료(54) 및 핀들(52A/52B) 또는 마스크의 상부 표면들 각각이 수평이 되도록 한다.
도 5에는, 핀(52B)의 적어도 일 부분이, 예를 들어, 허용가능한 에칭 프로세스를 사용하여 제거된다. 따라서, 개구(100)가 핀들(52A) 사이의 격리 재료(54)에 형성된다. 후속 프로세스들에서, 더미 채널 영역이 개구(100)에 형성될 수도 있다. 핀(52B)은 완전히 제거될 수도 있거나 또는 핀(52B)의 일 부분이 개구(100) 아래에 남아 있을 수도 있다.
도 6에는, 임의적인 스페이서 층(102)이 격리 재료(54) 및 기판(50) 위에 성막된다. 스페이서 층(102)은 리세스(100)의 저부 표면 및 측벽들을 따라 성막될 수도 있다. 핀(52B)의 일 부분이 남아 있는 실시예들(102)에서, 스페이서 층(102)은 핀(52B)의 상부 표면 위에 성막될 수도 있다. 스페이서 층(102)은 CVD, 플라즈마 강화 CVD(plasma enhanced CVD)(PECVD), 플라즈마 강화 ALD(plasma enhanced ALD)(PEALD), ALD, PVD, 또는 이와 유사한 것과 같은 임의의 적합한 프로세스를 사용하여 성막될 수도 있다. 스페이서 층(102)은 컨포멀 프로세스를 사용하여 성막될 수도 있다. 스페이서 층(102)의 두께는 약 3Å 내지 약 500Å의 범위에 있을 수도 있다. 스페이서 층(102)은 실리콘계 유전체 재료(예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄소 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산화물, 또는 이와 유사한 것), 실리콘계 반도체 재료(예를 들어, 실리콘 게르마늄), 금속 산화물, 금속 질화물, 또는 이와 유사한 것을 포함할 수도 있다. 실시예들에서, 스페이서 층(102)이 금속 산화물 또는 금속 질화물을 포함하는 경우, 스페이서 층(102)은 하프늄, 탄탈륨, 알루미늄, 크롬, 니켈, 철, 이트륨, 구리, 주석, 텅스텐, 또는 이와 유사한 것과 같은 금속을 포함할 수도 있다. 스페이서 층(102)은 임의적인 층이고 다른 실시예들에서는 생략될 수도 있다.
도 7에는, 필름(104)이 스페이서 층(102)(존재하는 경우) 위에 성막된다. 대안적으로, 스페이서 층(102)이 생략된 실시예들에서, 필름(104)은 격리 재료(54) 및 기판(50) 바로 위에 성막될 수도 있다. 필름(104)은 리세스(100)의 측벽들 상의 필름(104)의 부분들이 충분히 두껍고 함께 접합(seam)될 때까지 리세스(100)의 저부 표면 및 측벽들을 따라 성막될 수도 있다. 따라서, 필름(104)은 리세스(100)의 나머지 부분들을 충진할 수도 있고, 필름(104)에 접합부(104')가 형성될 수도 있다. 필름(104)은 CVD, PECVD, PEALD, ALD, PVD, 또는 이와 유사한 것과 같은 임의의 적합한 프로세스를 사용하여 성막될 수도 있다. 필름(104)은 컨포멀 프로세스를 사용하여 성막될 수도 있다. 필름(104)의 두께는 약 3Å 내지 약 500Å의 범위에 있을 수도 있다. 필름(104)은 실리콘계 유전체 재료(예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄소 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산화물, 또는 이와 유사한 것), 실리콘계 반도체 재료(예를 들어, 실리콘 게르마늄), 금속 산화물, 금속 질화물, 또는 이와 유사한 것을 포함할 수도 있다. 실시예들에서, 필름(104)이 금속 산화물 또는 금속 질화물을 포함하는 경우, 필름(104)은 하프늄, 탄탈륨, 알루미늄, 크롬, 니켈, 철, 이트륨, 구리, 주석, 텅스텐, 또는 이와 유사한 것과 같은 금속을 포함할 수도 있다.
필름(104)의 재료는 스페이서 층(102)과 동일하거나 또는 상이할 수도 있다. 추가로, 스페이서(102)는 필름(104)이 개선된 갭 충진으로 리세스(100)의 나머지 부분을 충진할 수도 있도록 리세스(100)의 일 부분을 부분적으로 충진하도록 실시예들에 포함될 수도 있다. 예를 들어, 리세스(100)가 비교적 넓은 실시예들에서, 어떠한 개별 층도 지나치게 두꺼워지도록 요구하는 일 없이 층들이 리세스(100)를 집합적으로 충진하도록 재료의 다수의 층들이 리세스(100)에 성막될 수도 있다. 추가로, 스페이서(102)의 재료는 필름(104)보다 더 경질일 수도 있다. 예를 들어, 필름(104)의 재료는 그의 갭 충진 특성에 대해 선택될 수도 있고, 여기서 스페이서(102)는 후속하여 형성된 더미 핀(52')에 대한 강도 및 구조적 지지를 제공한다(도 14 참조).
도 8에는, 필름(104)이 원하는 높이로 에칭 백될 수도 있다. 필름(104)을 에칭하는 것은, 격리 재료(54) 또는 핀들(52A)을 상당히 에칭하는 일 없이 필름(104)을 선택적으로 에칭하는 선택적 프로세스를 포함할 수도 있다.
일부 실시예들에서, 에치 백 프로세스는 플라즈마 에치, 원격 플라즈마 프로세스, 라디칼 에치, 또는 이와 유사한 것과 같은 플라즈마 프로세스일 수도 있다. 플라즈마 프로세스 동안 사용되는 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, NF3, 이들의 조합물, 또는 이와 유사한 것을 포함할 수도 있다. 플라즈마 프로세스는, 필름(104)과 디바이스(10)의 다른 피처들 사이의 에치 선택도를 튜닝하기(예를 들어, 증가시키기) 위해 디바이스(10) 위로 패시베이션 가스(passivation gas)를 유동시키는 것을 더 포함할 수도 있다. 실시예의 패시베이션 가스들은 N2, O2, CO2, SO2, CO, SiCl4, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 플라즈마 프로세스 동안, Ar, He, Ne, 이들의 조합물들, 또는 이와 유사한 것과 같은 하나 이상의 캐리어 가스들이 또한 사용될 수도 있다. 추가로, 플라즈마 프로세스는 약 10W 내지 약 3000W의 범위의 플라즈마 소스 전력으로, 약 0W 내지 약 3000W의 범위의 바이어스 전력으로, 약 1mTorr 내지 약 800mTorr의 압력으로, 약 10sccm 내지 약 5000sccm의 가스 혼합물 유동 레이트(rate)로, 또는 이와 유사한 것으로 수행될 수도 있다.
일부 실시예들에서, 에치 백 프로세스는 습식 에치 프로세스(습식 세정이라고 때때로 지칭됨)이다. 습식 에치 프로세스 동안 사용될 수도 있는 실시예의 에천트(etchant)들은 HF, F2, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 습식 에치 프로세스는, 필름(104)과 디바이스(10)의 다른 피처들 사이의 에치 선택도를 튜닝하기(예를 들어, 증가시키기) 위해 디바이스(10) 위로 보조 에치 화학물(assisted etch chemical)을 유동시키는 것을 더 포함할 수도 있다. 실시예의 보조 에치 화학물들은 H2SO4, HCl, HBr, NH3, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 습식 에치 프로세스 동안 에천트 및/또는 보조 에치 화학물을 혼합하기 위한 용매로서 탈이온수(DIW), 알코올, 아세톤, 또는 이와 유사한 것이 사용될 수도 있다.
도 9에는, 스페이서 층(102)이, 예를 들어, 필름(104)과 동일한 레벨로 에칭 백된다. 스페이서 층(102)을 에칭하는 것은, 격리 재료(54) 또는 핀들(52A)을 상당히 에칭하는 일 없이 스페이서 층(102)을 선택적으로 에칭하는 선택적 프로세스를 포함할 수도 있다. 스페이서 층(102)에 대한 에치 백 프로세스는 필름(104)과 동일하거나 또는 상이할 수도 있다.
일부 실시예들에서, 스페이서 층(102)에 대한 에치 백 프로세스는 플라즈마 에치, 원격 플라즈마 프로세스, 라디칼 에치, 또는 이와 유사한 것과 같은 플라즈마 프로세스일 수도 있다. 플라즈마 프로세스 동안 사용되는 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, NF3, 이들의 조합물, 또는 이와 유사한 것을 포함할 수도 있다. 플라즈마 프로세스는, 필름(104)과 디바이스(10)의 다른 피처들 사이의 에치 선택도를 튜닝하기(예를 들어, 증가시키기) 위해 디바이스(10) 위로 패시베이션 가스를 유동시키는 것을 더 포함할 수도 있다. 실시예의 패시베이션 가스들은 N2, O2, CO2, SO2, CO, SiCl4, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 플라즈마 프로세스 동안, Ar, He, Ne, 이들의 조합물들, 또는 이와 유사한 것과 같은 하나 이상의 캐리어 가스들이 또한 사용될 수도 있다. 추가로, 플라즈마 프로세스는 약 10W 내지 약 3000W의 범위의 플라즈마 소스 전력으로, 약 0W 내지 약 3000W의 범위의 바이어스 전력으로, 약 1mTorr 내지 약 800mTorr의 압력으로, 약 10sccm 내지 약 5000sccm의 가스 혼합물 유동 레이트로, 또는 이와 유사한 것으로 수행될 수도 있다.
일부 실시예들에서, 스페이서 층(102)에 대한 에치 백 프로세스는 습식 에치 프로세스(습식 세정이라고 때때로 지칭됨)이다. 습식 에치 프로세스 동안 사용될 수도 있는 실시예의 에천트들은 HF, F2, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 습식 에치 프로세스는, 필름(104)과 디바이스(10)의 다른 피처들 사이의 에치 선택도를 튜닝하기(예를 들어, 증가시키기) 위해 디바이스(10) 위로 보조 에치 화학물을 유동시키는 것을 더 포함할 수도 있다. 실시예의 보조 에치 화학물들은 H2SO4, HCl, HBr, NH3, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 습식 에치 프로세스 동안 에천트 및/또는 보조 에치 화학물을 혼합하기 위한 용매로서 탈이온수(DIW), 알코올, 아세톤, 또는 이와 유사한 것이 사용될 수도 있다.
도 10에는, 필름(106)이 핀들(52A), 격리 재료(54), 필름(104), 및 스페이서 층(102)(존재하는 경우) 위에 성막된다. 필름(106)은 리세스(100)의 저부 표면 및 측벽들을 따라 성막될 수도 있다. 필름(106)은 CVD, PECVD, PEALD, ALD, PVD, 또는 이와 유사한 것과 같은 임의의 적합한 프로세스를 사용하여 성막될 수도 있다. 필름(106)은 컨포멀 프로세스를 사용하여 성막될 수도 있다. 필름(106)의 하나의 층이 예시되어 있지만, 필름(106)은 다층 구조체일 수도 있다. 예를 들어, 일부 실시예들에서, 필름(106)은 상이한 재료들의 최대 10개의 층들을 포함할 수도 있다. 필름(106)의 각각의 층은 상술된 유사한 프로세스를 사용하여 성막될 수도 있다. 필름(106)에서의 각각의 층의 두께는 약 3Å 내지 약 500Å의 범위에 있을 수도 있다.
필름(106)의 각각의 층은 실리콘계 유전체 재료(예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄소 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산화물, 또는 이와 유사한 것), 실리콘계 반도체 재료(예를 들어, 실리콘 게르마늄), 금속 산화물, 금속 질화물, 또는 이와 유사한 것을 포함할 수도 있다. 실시예들에서, 필름(106)이 금속 산화물 또는 금속 질화물을 포함하는 경우, 필름(106)은 하프늄, 탄탈륨, 알루미늄, 크롬, 니켈, 철, 이트륨, 구리, 주석, 텅스텐, 또는 이와 유사한 것과 같은 금속을 포함할 수도 있다. 필름(106)의 각각의 층의 재료가 하나 이상의 후속 프로세스들에서 에치 선택도를 제공하도록 선택될 수도 있다. 예를 들어, 필름(106)의 재료는 보다 얇은 상부/중간 부분을 갖는 더미 채널 영역을 제공하기 위해 그것이 에칭될 수 있도록 선택될 수도 있다.
도 11에는, 필름(108)이 필름(106) 위에 성막된다. 필름(108)은 리세스(100)의 측벽들 상의 필름(108)의 부분들이 충분히 두껍고 함께 접합될 때까지 리세스(100)의 저부 표면 및 측벽들을 따라 성막될 수도 있다. 따라서, 필름(108)은 리세스(100)의 나머지 부분들을 충진할 수도 있고, 필름(108)에 접합부(108')가 형성될 수도 있다. 필름(108)은 CVD, PECVD, PEALD, ALD, PVD, 또는 이와 유사한 것과 같은 임의의 적합한 프로세스를 사용하여 성막될 수도 있다. 필름(108)은 컨포멀 프로세스를 사용하여 성막될 수도 있다. 필름(108)의 두께는 약 3Å 내지 약 500Å의 범위에 있을 수도 있다. 필름(108)은 실리콘계 유전체 재료(예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄소 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산화물, 또는 이와 유사한 것), 실리콘계 반도체 재료(예를 들어, 실리콘 게르마늄), 금속 산화물, 금속 질화물, 또는 이와 유사한 것을 포함할 수도 있다. 실시예들에서, 필름(108)이 금속 산화물 또는 금속 질화물을 포함하는 경우, 필름(108)은 하프늄, 탄탈륨, 알루미늄, 크롬, 니켈, 철, 이트륨, 구리, 주석, 텅스텐, 또는 이와 유사한 것과 같은 금속을 포함할 수도 있다.
필름들(106 및 108)의 재료들은 후속 프로세스들에서 필름(108)을 상당히 에칭하는 일 없이 필름(106)이 선택적으로 에칭될 수 있도록 선택될 수도 있다. 추가로, 필름(108)의 재료는 그것이 FinFET들의 소스/드레인 형성 단계들 동안 상당히 에칭되지 않도록 또한 선택될 수도 있다. 후속하여 보다 상세히 설명되는 바와 같이, 소스/드레인 영역들을 형성하는 것은, 게이트 스페이서 층들을 에칭하여 핀들(52A)을 노출시킨 후에 핀들(52A)을 에칭하는 것을 포함할 수도 있다. 핀들(52A)을 노출시키는 것은 또한 필름(108)을 노출시킬 수도 있다. 따라서, 필름(108)의 재료는 그것이 게이트 스페이서 및 핀(52') 에칭 동안 상당히 에칭되지 않도록 선택될 수도 있다. 예를 들어, 게이트 스페이서가 질화물을 포함하는 실시예들에서 게이트 스페이서 에칭 동안 에치 선택도를 제공하기 위해 필름(108)의 질소 농도가 비교적 낮을 수도 있다. 일부 실시예들에서, 필름(108)의 질소 농도는 40 at. % 미만일 수도 있고, 필름(108)은, 예를 들어, 산화물 또는 산질화물일 수도 있다. 다른 예로서, 필름(108)은 핀 패터닝 동안 에치 선택도를 제공하기 위해 핀들(52A)과는 상이한 재료일 수도 있다. 예를 들어, 핀들(52A)은 게르마늄을 포함할 수도 있다. 또 다른 실시예들에서, 필름(108)은, 게이트 스페이서 패터닝과 핀 패터닝 양측 모두 동안 에치 선택도를 제공하기 위해 하이-k 재료(high-k material)를 포함할 수도 있다.
일부 실시예들에서, 필름(108)의 재료는 필름(104) 및/또는 스페이서(102)의 재료보다 더 높은 화학 결합 에너지를 가질 수도 있다. 그 결과, 필름(108)을 에칭하고 필름(108)의 폭을 직접 감소시키는 것이 어려울 수도 있다. 이에 따라, 보다 낮은 결합 에너지 필름(106)이 필름(108) 상에 형성되고, 필름(106)은 후속 프로세싱 단계들에서 트리밍된다(trimmed). 이 트리밍은 유리하게는 후속 프로세스 단계들에서 개선된 갭 충진을 위해 핀들(52') 사이의 공간을 증가시킨다.
도 12에는, 제거 프로세스가 필름들(106 및 108)에 적용되어 핀들(52A/52B) 위의 필름들(106 및 108)의 과잉 재료를 제거한다. 일부 실시예들에서, 화학적 기계적 연마(CMP), 에치 백 프로세스, 이들의 조합들, 또는 이와 유사한 것과 같은 평탄화 프로세스가 이용될 수도 있다. 평탄화 프로세스는 핀들(52A) 및 절연 재료(54)를 노출시켜, 평탄화 프로세스가 완료된 후에 핀들(52A), 절연 재료(54), 필름(106), 및 필름(108)의 상부 표면들이 수평이 되도록 한다.
필름(108)은 단지 단일 재료로만 예시되어 있지만, 필름(108)은 다층 구조체를 가질 수도 있다. 예를 들어, 필름(108)은 다른 실시예들에서 다수의 적층된 필름들을 포함할 수도 있다. 그러한 실시예들에서, 각각의 필름 층은 도 11과 관련하여 상술된 바와 같이 성막될 수도 있고 리세싱 필름(104)과 관련하여 상기에 논의된 것과 유사한 방식으로 리세싱될 수도 있다(도 8 참조). 이 프로세스는 필름(108)에 대해 원하는 수의 층들이 형성될 때까지 반복될 수도 있다. 일부 실시예들에서, 필름(106) 위의 리세스(100)에 최대 10개의 필름 층들이 성막 및 에칭 백될 수도 있다. 필름(108)이 다수의 층들을 갖는 예가 도 15g 및 도 15h에 예시되어 있다.
도 13에는, 절연 재료(54)가 얕은 트렌치 격리(Shallow Trench Isolation)(STI) 영역들(56)을 형성하도록 리세싱된다. 절연 재료(54)는 핀들(52A)의 상부 부분들이 이웃하는 STI 영역들(56) 사이로부터 돌출되도록 리세싱된다. 추가로, STI 영역들(56)의 상부 표면들은 예시된 바와 같은 평평한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면, 또는 이들의 조합을 가질 수도 있다. STI 영역들(56)의 상부 표면들은 적절한 에치에 의해 평평하거나, 볼록하거나, 그리고/또는 오목하게 형성될 수도 있다. STI 영역들(56)은, 절연 재료(54)의 재료에 선택적인(예를 들어, 핀들(52)의 재료보다 더 빠른 레이트로 절연 재료(54)의 재료를 에칭하는) 것과 같은, 허용가능한 에칭 프로세스를 사용하여 리세싱될 수도 있다. 예를 들어, 희석된 플루오르화 수소(dilute hydrofluoric)(dHF)산을 사용하는 산화물 제거가 사용될 수도 있다. 절연 재료(54)를 리세싱하는 것은, 필름들(106/108) 및/또는 스페이서 층(102)과 비교하여 절연 재료(54)를 선택적으로 에칭하는 프로세스를 사용할 수도 있다.
도 2 내지 도 13과 관련하여 설명된 프로세스는 핀들(52A)이 형성될 수도 있는 방법의 단 하나의 예일 뿐이다. 일부 실시예들에서, 핀들은 에피택셜 성장 프로세스에 의해 형성될 수도 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치들이 유전체 층을 통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조체(homoepitaxial structure)들이 트렌치들에서 에피택셜 성장될 수 있고, 유전체 층이 리세싱될 수 있어서, 호모에피택셜 구조체들이 유전체 층으로부터 돌출되어 핀들을 형성하도록 한다. 부가적으로, 일부 실시예들에서, 헤테로에피택셜 구조체(heteroepitaxial structure)들이 핀들(52A)에 대해 사용될 수 있다. 예를 들어, 도 13의 핀들(52A)은 리세싱될 수 있고, 핀들(52A)과는 상이한 재료가 리세싱된 핀들(52A) 위에 에피택셜 성장될 수도 있다. 그러한 실시예들에서, 핀들(52A)은, 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에피택셜 성장된 재료를 포함한다. 더 추가의 실시예에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치들이 유전체 층을 통해 에칭될 수 있다. 그 후에, 헤테로에피택셜 구조체들이 기판(50)과는 상이한 재료를 사용하여 트렌치들에서 에피택셜 성장될 수 있고, 유전체 층이 리세싱될 수 있어서, 헤테로에피택셜 구조체들이 유전체 층으로부터 돌출되어 핀들(52A)을 형성하도록 한다. 호모에피택셜 또는 헤테로에피택셜 구조체들이 에피택셜 성장되는 일부 실시예들에서, 에피택셜 성장된 재료들은 성장 동안 인시츄(in situ) 도핑될 수도 있는데, 이는 이전 및 후속 주입(implantation)들을 제거할 수도 있지만 인시츄 및 주입 도핑이 함께 사용될 수도 있다.
더 추가로, 영역(50P)(예를 들어, PMOS 영역)에서의 재료와는 상이한 영역(50N)(예를 들어, NMOS 영역)에서의 재료를 에피택셜 성장시키는 것이 유리할 수도 있다. 디바이스(10)의 제2 회로 영역에서의 재료와는 상이한 디바이스(10)의 제1 회로 영역(예를 들어, SRAM)에서의 재료를, 제1 회로 영역 또는 제2 회로 영역에서의 디바이스의 타입(예를 들어, NMOS 또는 PMOS)에 관계없이 에피택셜 성장시키는 것이 또한 유리할 수도 있다. 다양한 실시예들에서, 핀들(52A)의 상부 부분들이 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있다), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체, 또는 이와 유사한 것으로부터 형성될 수도 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용가능한 재료들은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물, 및 이와 유사한 것을 포함하지만, 이에 제한되지 않는다.
추가로 도 13에는, 적절한 웰(well)들(도시되지 않음)이 핀들(52A) 및/또는 기판(50)에 형성될 수도 있다. 일부 실시예들에서, 영역(50N)에 P 웰이 형성될 수도 있고, 영역(50P)에 N 웰이 형성될 수도 있다. 일부 실시예들에서, P 웰 또는 N 웰이 영역(50N)과 영역(50P) 양측 모두에 형성된다.
상이한 웰 타입들을 갖는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트 또는 다른 마스크들(도시되지 않음)을 사용하여 달성될 수도 있다. 예를 들어, 영역(50N)에서의 STI 영역들(56) 및 핀들(52A) 위에 포토레지스트가 형성될 수도 있다. 포토레지스트는, PMOS 영역과 같은, 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법(spin-on technique)을 사용하여 형성될 수 있고 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n-타입 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n-타입 불순물들이 NMOS 영역과 같은 영역(50N) 내에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수도 있다. n-타입 불순물들은, 1018cm-3 이하, 예컨대 약 1016cm-3 내지 약 1018cm-3의 농도로 영역에 주입되는 인, 비소, 안티몬, 또는 이와 유사한 것일 수도 있다. 주입 후에, 예컨대 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거된다.
영역(50P)의 주입에 뒤이어, 영역(50P)에서의 STI 영역들(56) 및 핀들(52A) 위에 포토레지스트가 형성된다. 포토레지스트는, NMOS 영역과 같은, 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p-타입 불순물 주입이 영역(50N)에서 수행될 수도 있고, 포토레지스트는 p-타입 불순물들이 PMOS 영역과 같은 영역(50P) 내에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수도 있다. p-타입 불순물들은, 1018cm-3 이하, 예컨대 약 1016cm-3 내지 약 1018cm-3의 농도로 영역에 주입되는 붕소, 붕소 플루오르화물, 인듐, 또는 이와 유사한 것일 수도 있다. 주입 후에, 예컨대 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수도 있다.
영역(50N) 및 영역(50P)의 주입들 후에, 주입 손상을 복구하기 위해 그리고 주입된 p-타입 및/또는 n-타입 불순물들을 활성화시키기 위해 어닐이 수행될 수도 있다. 일부 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인시츄 도핑될 수도 있는데, 이는 주입들을 제거할 수도 있지만, 인시츄 및 주입 도핑이 함께 사용될 수도 있다.
도 14에는, 필름(106)이 에칭되고 필름(108)의 측벽들로부터 적어도 부분적으로 제거된다. 필름(106)을 에칭하는 것은, 필름(108), 스페이서 층(102), 또는 필름(104)을 상당히 에칭하는 일 없이 필름(106)을 선택적으로 에칭하는 선택적 프로세스를 포함할 수도 있다.
일부 실시예들에서, 필름(106)을 에칭하는 것은, 플라즈마 에치, 원격 플라즈마 프로세스, 라디칼 에치, 또는 이와 유사한 것과 같은 플라즈마 프로세스를 포함할 수도 있다. 플라즈마 프로세스 동안 사용되는 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, NF3, 이들의 조합물, 또는 이와 유사한 것을 포함할 수도 있다. 플라즈마 프로세스는, 필름(106)과 디바이스(10)의 다른 피처들 사이의 에치 선택도를 튜닝하기(예를 들어, 증가시키기) 위해 디바이스(10) 위로 패시베이션 가스를 유동시키는 것을 더 포함할 수도 있다. 실시예의 패시베이션 가스들은 N2, O2, CO2, SO2, CO, SiCl4, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 플라즈마 프로세스 동안, Ar, He, Ne, 이들의 조합물들, 또는 이와 유사한 것과 같은 하나 이상의 캐리어 가스들이 또한 사용될 수도 있다. 추가로, 플라즈마 프로세스는 약 10W 내지 약 3000W의 범위의 플라즈마 소스 전력으로, 약 0W 내지 약 3000W의 범위의 바이어스 전력으로, 약 1mTorr 내지 약 800mTorr의 압력으로, 약 10sccm 내지 약 5000sccm의 가스 혼합물 유동 레이트로, 또는 이와 유사한 것으로 수행될 수도 있다.
일부 실시예들에서, 필름(106)을 에칭하는 것은 습식 에치 프로세스(습식 세정이라고 때때로 지칭됨)를 포함할 수도 있다. 습식 에치 프로세스 동안 사용될 수도 있는 실시예의 에천트들은 HF, F2, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 습식 에치 프로세스는, 필름(106)과 디바이스(10)의 다른 피처들 사이의 에치 선택도를 튜닝하기(예를 들어, 증가시키기) 위해 디바이스(10) 위로 보조 에치 화학물을 유동시키는 것을 더 포함할 수도 있다. 실시예의 보조 에치 화학물들은 H2SO4, HCl, HBr, NH3, 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있다. 습식 에치 프로세스 동안 에천트 및/또는 보조 에치 화학물을 혼합하기 위한 용매로서 탈이온수(DIW), 알코올, 아세톤, 또는 이와 유사한 것이 사용될 수도 있다.
필름(106)은 에칭 동안 필름(104)을 마스킹할 수도 있어서, 필름(104)이 부주의하게 에칭되지 않도록 한다. 필름(104)을 에칭하는 것은 해로운 결과들을 초래할 수도 있다. 예를 들어, 필름(104)의 폭을 상당히 감소시키는 것은 더미 핀(52')의 구조적 안정성에 영향을 줄 수도 있다. 이에 따라, 일부 실시예들에서, 필름(106)은 더미 핀(52')의 안정성이 상당히 영향을 받지 않도록 필름(104)을 마스킹하는 동안 트리밍된다.
따라서, 더미 핀(52')이 형성된다. 더미 핀(52')은 스페이서 층(102), 필름(104), 필름(106)의 나머지 부분들, 및 필름(108)을 포함한다. 필름(106)을 에칭한 결과로서, 더미 핀(52')의 중간 부분(예를 들어, 필름들(106 및 108)을 포함함)이 폭(D2)을 갖는다. 폭(D2)은 더미 핀(52')의 하부 부분(예를 들어, 스페이서 층(102) 및 필름(104)을 포함함)의 폭(D1)보다 더 작을 수도 있다. 폭(D1)은 필름(104)의 레벨에서 측정될 수도 있고, 폭(D2)은 필름(108)의 레벨에서 측정될 수도 있다. 예를 들어, 폭(D1)은 약 2nm 내지 약 1000nm의 범위에 있을 수도 있고, 폭(D2)은 약 2nm 내지 약 1000nm의 범위에 있을 수도 있다. 폭들(D1 및 D2)은 특정 더미 핀(52')의 위치에 의존할 수도 있다. 예를 들어, 제1 구역에서, 폭(D1)은 약 8nm 내지 약 14nm의 범위에 있을 수도 있고, 폭(D2)은 약 4nm 내지 약 10nm의 범위에 있을 수도 있다. 제2 구역에서, 폭들(D1 및 D2)은 약 100nm 이상일 수도 있다. (예를 들어, 상기 범위들에서) 폭(D1)보다 더 작은 폭(D2)을 제공함으로써, 핀들(52A)과 더미 핀(52') 사이의 공간의 거리(D3)가 증가될 수 있다. 예를 들어, 핀(52A)과 더미 핀(52') 사이의 공간이 확대될 수 있는데, 이는 후속 단계들(예를 들어, 더미 게이트 충진 또는 금속 게이트 충진)에서 핀들(52A)과 더미 핀(52') 사이의 공간을 충진하기 위한 프로세스 윈도우를 개선시킨다. 추가로, 더미 핀(52')의 베이스는 감소되지 않는데, 이는 특히 더미 핀(52')의 구역들이 하나 이상의 에천트들에 노출될 수도 있는 후속 프로세싱 단계들에서 더미 핀(52')의 구조적 안정성을 개선시킨다. 이에 따라, 후속 성막 프로세스들에서 제조 결함들(예컨대, 보이드(void)들)이 감소될 수 있다.
도 14는 더미 핀(52')의 일 실시예의 구성을 예시한다. 다른 실시예들에서, 더미 핀(52')은 상이한 구성을 가질 수도 있다. 예를 들어, 도 15a는 도 14에 예시된 바와 같은 더미 핀(52')의 상세도를 예시한다. 도 15b 내지 도 15h는 핀(52')의 대안적인 실시예들을 예시하고, 이들 각각은 도 14의 구조체에 배치될 수도 있다.
도 15a에는, 필름(106)의 상부 표면(예를 들어, 필름(108)에 인접한 표면)이 필름(106)의 저부 표면(예를 들어, 필름(104)에 인접한 표면)보다 덜 넓다. 다른 실시예들에서, 도 15b에 의해 예시된 바와 같이, 필름(106)의 상부 표면은 필름(106)의 저부 표면보다 더 넓을 수도 있다. 또 다른 실시예들에서, 도 15c에 예시된 바와 같이, 필름(106)의 중간 부분은 필름(106)의 상부 및 저부 표면들보다 덜 넓을 수도 있고, 필름(106)은 오목한 측벽들을 갖는다. 그러한 실시예들에서, 필름(106)의 상부 및 저부 표면들의 폭들은 동일하거나 또는 상이할 수도 있다.
추가로, 도 15a에는, 필름(106)이 필름(108)의 측벽들로부터 완전히 제거된 것으로 예시되어 있다. 다른 실시예들에서, 필름(106)의 일 부분이 필름(108)의 측벽들 상에 남아 있을 수도 있다. 예를 들어, 도 15d에 의해 예시된 바와 같이, 필름(106)은 필름(108)의 측벽들 상에 남아 있고 필름(108)의 상부 표면으로 연장된다. 다른 예로서, 도 15e에 의해 예시된 바와 같이, 필름(106)은 필름(108)이 필름(106)보다 더 높게 연장되도록 필름(108)의 측벽들 위로 부분적으로 연장될 수도 있다. 도 15d 및 도 15e의 실시예들에서, 필름(108)의 측벽들 상의 필름(106)의 최대 두께(T1)는 필름(108)의 저부 표면 상의 필름(106)의 두께(T2)보다 더 작을 수도 있다. 일부 실시예들에서, 필름(108)의 저부 표면 상의 필름(106)의 두께(T2)는 약 2Å 내지 약 100Å의 범위에 있을 수도 있다. 추가로, 필름(106)의 전체 높이(T3)는 약 3Å 내지 약 1000Å의 범위에 있을 수도 있다. 높이(T3)는 필름(106)의 최저부 표면으로부터 필름(106)의 최상부 포인트까지 측정될 수도 있다.
도 15f는 임의적인 스페이서 층이 생략된 실시예를 예시한다. 그러한 실시예들에서, 필름(104)은 STI 영역들(56) 및 기판(50)/핀(52A)의 나머지 부분들과 직접 접촉할 수도 있다(도 14 참조). 도 15f는 도 15a와 동일한 구성을 갖는 필름(106)을 예시하지만, (예를 들어, 도 15b 내지 도 15e에 의해 예시된 바와 같은) 필름(106)의 임의의 구성이 그 대신에 사용될 수도 있다는 것을 이해해야 한다.
도 15g 및 도 15h는 필름(108)이 다층 구조체인 실시예들을 예시한다. 도 15g에서, 필름(108)은 필름 층(108A), 및 필름 층(108A)의 상부 표면 상의 필름 층(108B)을 포함한다. 도 15h에서, 필름(108)은 필름 층(108A), 필름 층(108A)의 상부 표면 상의 필름 층(108B), 및 필름 층(108B)의 상부 표면 상의 필름 층(108C)을 포함한다. 필름 층들(108A, 108B, 및 108C) 각각은 상술된 바와 같이 성막되고 임의로 리세싱될 수도 있다. 필름 층들(108A, 108B, 및 108C) 각각은 인접한 필름 층과는 상이한 재료 조성을 가질 수도 있다. 추가로, 필름 층들(예를 들어, 필름 층들(108A/108B)) 중 하나 이상을 리세싱하기 위한 에치 백 프로세스(들)의 결과로서, 이들 에칭된 필름 층들의 상부 표면은 일부 실시예들에서 V-형상을 가질 수도 있다. 도 15g 및 도 15h는 도 15a와 동일한 구성을 갖는 필름(106)을 예시하지만, (예를 들어, 도 15b 내지 도 15e에 의해 예시된 바와 같은) 필름(106)의 임의의 구성이 그 대신에 사용될 수도 있다는 것을 이해해야 한다. 추가로, 도 15g 및 도 15h에서, 스페이서 층(102)은 임의적이고, 도 15f와 관련하여 상술된 바와 같이 배제될 수도 있다.
도 14의 실시예에서, STI 영역들(56)은 필름들(106/108)보다 더 낮은 상부 표면들을 갖는 것으로 예시되어 있다. 예를 들어, 스페이서 층(102), 필름(104), 필름(106), 및 필름들(108) 각각은 STI 영역들(56)보다 더 높게 연장된다. 다른 실시예들에서, STI 영역들(56)은 상이한 레벨로 배치될 수도 있다. 예를 들어, 도 16a는 STI 영역들(56)의 상부 표면이 필름(106)의 저부 표면과 (예를 들어, 제조 공차들 내에서) 실질적으로 수평이고 필름(104) 및 스페이서 층(102)의 상부 표면들과 실질적으로 수평인 실시예를 예시한다. 도 16b는 STI 영역들(56)의 상부 표면들이 필름(106)의 저부 표면, 스페이서 층(102)의 상부 표면, 및 필름(104)의 상부 표면보다 더 높은 실시예를 예시한다. 다른 구성들이 또한 가능하다.
도 17에는, 더미 유전체 층(60)이 핀들(52A) 및 더미 핀(52') 상에 형성된다. 더미 유전체 층(60)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합물, 또는 이와 유사한 것일 수도 있고, 허용가능한 기법들에 따라 성막되거나 또는 열적으로 성장될 수도 있다.
더미 유전체 층(60) 위에 더미 게이트 층(62)이 형성되고, 더미 게이트 층(62) 위에 마스크 층(64)이 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 성막된 후에, 예컨대 CMP에 의해 평탄화될 수도 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 성막될 수도 있다. 더미 게이트 층(62)은 전도성 또는 비-전도성 재료일 수도 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물들, 금속 규화물들, 금속 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수도 있다. 더미 게이트 층(62)은 물리 기상 성막(PVD), CVD, 스퍼터 성막, 또는 선택된 재료를 성막하기 위해 본 기술분야에 알려져 있고 사용되는 다른 기법들에 의해 성막될 수도 있다. 더미 게이트 층(62)은 격리 영역들의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 이루어질 수도 있다.
더미 핀(52')의 측벽들로부터 필름(106)의 부분들을 제거함으로써, 핀들(52)과 더미 핀(52') 사이의 공간이 증가될 수 있다. 그 결과, 더미 게이트 층(62)은 보다 적은 결함들(예를 들어, 보다 적은 보이드들)로 핀들(52)/더미 핀(52') 주위의 그리고 그 사이의 공간에 성막될 수 있다.
마스크 층(64)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 또는 이와 유사한 것을 포함할 수도 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)은 단지 예시의 목적들만을 위해 단지 핀들(52A)만을 커버하는 것으로 도시되어 있다는 것에 주목한다. 일부 실시예들에서, 더미 유전체 층(60)은 더미 유전체 층(60)이 STI 영역들(56)을 커버하여 더미 게이트 층(62)과 STI 영역들(56) 사이에서 연장되도록 성막될 수도 있다.
도 18a 및 도 18b에는, 마스크 층(64)(도 17 참조)이 마스크(74)를 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수도 있다. 그 후에, 마스크들(74)의 패턴은 더미 게이트 층(62)으로 전사될 수도 있다. 일부 실시예들(예시되지 않음)에서, 마스크들(74)의 패턴은 더미 게이트들(72)을 형성하기 위해 허용가능한 에칭 기법에 의해 더미 유전체 층(60)으로 또한 전사될 수도 있다. 더미 게이트들(72)은 핀들(52A)의 각각의 채널 영역들(58)을 커버한다. 더미 게이트들(72)은 또한 더미 핀(52')의 측벽들 및 상부 표면들을 커버한다. 마스크들(74)의 패턴은 더미 게이트들(72) 각각을 인접한 더미 게이트들로부터 물리적으로 분리시키는 데 사용될 수도 있다. 더미 게이트들(72)은, 각각의 에피택셜 핀들(52A)의 길이 방향에 실질적으로 직교하는 길이 방향을 또한 가질 수도 있다.
추가로 도 18a 및 도 18b에는, 게이트 시일 스페이서(gate seal spacer)들(80)이 더미 게이트들(72), 마스크들(74), 및/또는 핀들(52A)/더미 핀(52')의 노출된 표면들 상에 형성될 수 있다. 열적 산화 또는 성막에 뒤이은 이방성 에치가 게이트 시일 스페이서들(80)을 형성할 수도 있다. 게이트 시일 스페이서들(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이와 유사한 것으로 형성될 수도 있다.
게이트 시일 스페이서들(80)의 형성 후에, 저농도로 도핑된 소스/드레인(lightly doped source/drain)(LDD) 영역들(명시적으로 예시되지 않음)에 대한 주입들이 수행될 수도 있다. 상이한 디바이스 타입들을 갖는 실시예들에서, 도 6에서 상기에 논의된 주입들과 유사하게, 영역(50P)을 노출시키는 동안, 포토레지스트와 같은 마스크가 영역(50N) 위에 형성될 수도 있고, 적절한 타입(예를 들어, p-타입)의 불순물들이 영역(50P)에서의 노출된 핀들(52A) 내에 주입될 수도 있다. 그 후에, 마스크가 제거될 수도 있다. 이에 후속하여, 영역(50N)을 노출시키는 동안, 포토레지스트와 같은 마스크가 영역(50P) 위에 형성될 수도 있고, 적절한 타입의 불순물들(예를 들어, n-타입)이 영역(50N)에서의 노출된 핀들(52A) 내에 주입될 수도 있다. 그 후에, 마스크가 제거될 수도 있다. n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중 임의의 것일 수도 있고, p-타입 불순물들은 이전에 논의된 p-타입 불순물들 중 임의의 것일 수도 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1015cm-3 내지 약 1019cm-3의 불순물들의 농도를 가질 수도 있다. 주입 손상을 복구하기 위해 그리고 주입된 불순물들을 활성화시키기 위해 어닐이 사용될 수도 있다.
도 19a 및 도 19b에는, 게이트 스페이서들(86)이 마스크들(74) 및 더미 게이트들(72)의 측벽들을 따라 게이트 시일 스페이서들(80) 상에 형성된다. 게이트 스페이서들(86)은 절연 재료를 컨포멀하게 성막하고 이에 후속하여 절연 재료를 이방성으로 에칭함으로써 형성될 수도 있다. 게이트 스페이서들(86)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 이들의 조합물, 또는 이와 유사한 것일 수도 있다.
상기 개시내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 것에 주목한다. 다른 프로세스들 및 시퀀스들이 사용될 수도 있다. 예를 들어, 보다 적은 또는 부가적인 스페이서들이 이용될 수도 있거나, 상이한 시퀀스의 단계들이 이용될 수도 있거나(예를 들어, 게이트 시일 스페이서들(80)은 게이트 스페이서들(86)을 형성하기 전에 에칭되지 않아서, "L-형상" 게이트 시일 스페이서들을 생성할 수도 있다), 스페이서들이 형성 및 제거될 수도 있거나, 그리고/또는 이와 유사한 것이 있을 수도 있다. 게다가, n-타입 및 p-타입 디바이스들은 상이한 구조체들 및 단계들을 사용하여 형성될 수도 있다. 예를 들어, 게이트 시일 스페이서들(80)을 형성하기 전에 n-타입 디바이스들에 대한 LDD 영역들이 형성될 수도 있는 한편, 게이트 시일 스페이서들(80)을 형성한 후에 p-타입 디바이스들에 대한 LDD 영역들이 형성될 수도 있다.
도 20a 및 도 20b에는 에피택셜 소스/드레인 영역들(82)이 핀들(52A)에 형성된다. 소스/드레인 영역들(82)은 각각의 채널 영역들(58)에 응력을 가함으로써, 성능을 개선시킬 수도 있다. 에피택셜 소스/드레인 영역들(82)은 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(82)의 각각의 이웃하는 쌍들 사이에 배치되도록 핀들(52A)에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 핀들(52A) 내로 연장될 수도 있고, 또한 핀들(52A)을 관통할 수도 있다. 일부 실시예들에서, 게이트 스페이서들(86)은 에피택셜 소스/드레인 영역들(82)이 결과적인 FinFET들의 후속하여 형성된 게이트들을 단락시키지 않도록 적절한 측방향 거리만큼 더미 게이트들(72)로부터 에피택셜 소스/드레인 영역들(82)을 분리시키는 데 사용된다.
영역(50P), 예를 들어, PMOS 영역을 마스킹하고, 영역(50N)에서의 핀들(52A)의 소스/드레인 영역들을 에칭하여 핀들(52A)에서 리세스들을 형성함으로써, 영역(50N), 예를 들어, NMOS 영역에서의 에피택셜 소스/드레인 영역들(82)이 형성될 수도 있다. 그 후에, 영역(50N)에서의 에피택셜 소스/드레인 영역들(82)은 리세스들에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은 n-타입 FinFET들에 적절한 것과 같은 임의의 허용가능한 재료를 포함할 수도 있다. 예를 들어, 핀(52A)이 실리콘인 경우, 영역(50N)에서의 에피택셜 소스/드레인 영역들(82)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물, 또는 이와 유사한 것과 같은, 채널 영역(58)에 인장 변형을 가하는 재료들을 포함할 수도 있다. 영역(50N)에서의 에피택셜 소스/드레인 영역들(82)은 핀들(52A)의 각각의 표면들로부터 상승된 표면들을 가질 수도 있고 패싯들을 가질 수도 있다.
영역(50N), 예를 들어, NMOS 영역을 마스킹함으로써 영역(50P), 예를 들어, PMOS 영역에서의 에피택셜 소스/드레인 영역들(82)이 형성될 수도 있고, 영역(50P)에서의 핀들(52A)의 에칭 소스/드레인 영역들이 에칭되어 핀들(52A)에서 리세스들을 형성한다. 그 후에, 영역(50P)에서의 에피택셜 소스/드레인 영역들(82)은 리세스들에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은 p-타입 FinFET들에 적절한 것과 같은 임의의 허용가능한 재료를 포함할 수도 있다. 예를 들어, 핀(52A)이 실리콘인 경우, 영역(50P)에서의 에피택셜 소스/드레인 영역들(82)은, 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석, 또는 이와 유사한 것과 같은, 채널 영역(58)에 압축 변형을 가하는 재료들을 포함할 수도 있다. 영역(50P)에서의 에피택셜 소스/드레인 영역들(82)은 핀들(52A)의 각각의 표면들로부터 상승된 표면들을 또한 가질 수도 있고 패싯들을 가질 수도 있다.
저농도로 도핑된 소스/드레인 영역들을 형성한 후에 어닐이 뒤이어지는 것에 대해 이전에 논의된 프로세스와 유사하게, 에피택셜 소스/드레인 영역들(82) 및/또는 핀들(52A)에는 도펀트들이 주입되어 소스/드레인 영역들을 형성할 수도 있다. 소스/드레인 영역들은 약 1019cm-3 내지 약 1021cm-3의 불순물 농도를 가질 수도 있다. 소스/드레인 영역들에 대한 n-타입 및/또는 p-타입 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수도 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 성장 동안 인시츄 도핑될 수도 있다.
영역(50N) 및 영역(50P)에서 에피택셜 소스/드레인 영역들(82)을 형성하는 데 사용되는 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들의 상부 표면들은, 핀들(52A)의 측벽들을 넘어서 외향으로 측방향으로 확장되는 패싯들을 갖는다. 게이트 스페이서들(86)은 STI 영역들(56) 위로 연장됨으로써 에피택셜 성장을 차단하는 핀들(52A)의 측벽들의 일 부분을 커버하도록 형성된다. 일부 다른 실시예들에서, 게이트 스페이서들(86)을 형성하는 데 사용되는 스페이서 에치는 에피택셜 성장된 영역이 STI 영역(56)의 표면으로 연장되게 하기 위해 스페이서 재료를 제거하도록 조정될 수도 있다.
다양한 실시예들에서, 인접한 소스/드레인 영역들(82)은 도 20c에 예시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 채로 남아 있다. 예를 들어, 소스/드레인 영역들(82)은 더미 핀(52')과 물리적으로 접촉하도록 성장할 수도 있는데, 이는 인접한 소스/드레인 영역들(82)을 서로 물리적으로 분리시킨다. 따라서, 인접한 에피택셜 소스/드레인 영역들(82)이 병합되어 부주의하게 단락되는 것이 방지될 수도 있다. 상기에 논의된 바와 같이, 필름(108)의 재료는 그것이 소스/드레인 영역 형성 동안 상당히 에칭되지 않도록 선택될 수도 있다.
소스/드레인 영역들(82)은, 예를 들어, 더미 핀(52')의 필름(108)과 접촉할 수도 있다. 일부 실시예들에서, 폭(D2)을 갖는 더미 핀(52')의 중간 부분은, 에피택셜 소스/드레인 영역들(82)이 접촉하는 더미 핀(52')의 부분이다. 폭(D2)은 더미 핀(52')의 하부 부분의 폭(D1)보다 더 작을 수도 있다. 폭(D1)은 필름(104)의 레벨에서 측정될 수도 있고, 폭(D2)은 필름(108)의 레벨에서 측정될 수도 있다. 폭(D1)은 필름(104)의 레벨에서 측정될 수도 있고, 폭(D2)은 필름(108)의 레벨에서 측정될 수도 있다.
도 21a 및 도 21b에는, 제1 층간 유전체(ILD)(88)가 도 20a 및 도 20b에 예시된 구조체 위에 성막된다. 제1 ILD(88)는 유전체 재료로 형성될 수도 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수도 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 또는 이와 유사한 것을 포함할 수도 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수도 있다. 일부 실시예들에서, 콘택트 에치 정지 층(CESL)(87)이 제1 ILD(88)와 에피택셜 소스/드레인 영역들(82), 마스크들(74), 및 게이트 스페이서들(86) 사이에 배치된다. CESL(87)은, 위에 놓인 제1 ILD(88)의 재료와는 상이한 에치 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 이와 유사한 것과 같은 유전체 재료를 포함할 수도 있다.
도 22a 및 도 22b에는, 제1 ILD(88)의 상부 표면이 마스크들(74) 또는 더미 게이트들(72)의 상부 표면들과 수평이 되도록 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 평탄화 프로세스는 또한 더미 게이트들(72) 상의 마스크들(74), 및 마스크 시일 스페이서들(80) 및 게이트 스페이서들(86)의 부분들을 마스크들(74)의 측벽들을 따라 제거할 수도 있다. 평탄화 프로세스 후에, 더미 게이트들(72), 게이트 시일 스페이서들(80), 게이트 스페이서들(86), 및 제1 ILD(88)의 상부 표면들이 수평이 된다. 이에 따라, 더미 게이트들(72)의 상부 표면들은 제1 ILD(88)를 통해 노출된다. 일부 실시예들에서, 마스크들(74)이 남아 있을 수도 있는데, 이 경우에 평탄화 프로세스는 제1 ILD(88)의 상부 표면이 마스크들(74)의 상부 표면들과 수평이 되게 한다.
도 23a 및 도 23b에는, 유전체 영역(78)이 더미 게이트(72)를 통해 더미 핀(52')으로 연장되도록 형성된다. 유전체 영역(78)은, 예를 들어, 습식 및/또는 건식 에칭 프로세스(들)를 사용하여 더미 게이트(72)를 에칭함으로써 형성될 수도 있다. 에칭 프로세스는 더미 핀(52')을 노출시킬 수도 있다. 이에 후속하여, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이와 유사한 것과 같은 유전체 재료가 리세스에 성막될 수도 있다. 더미 게이트(72) 위로부터 과잉 유전체 재료를 제거하기 위해 평탄화 프로세스가 수행될 수도 있다. 더미 핀(52')과 조합된 유전체 영역(78)은 더미 게이트(72)를 상이한 영역들(예를 들어, 영역들(72A 및 72B))로 분리시킨다. 상이한 영역들은, 예를 들어, 상이한 트랜지스터 디바이스들의 위치들에 대응할 수도 있다. 따라서, 유전체 영역(78) 및 더미 핀(52')은 인접한 FinFET들 사이의 격리를 제공할 수도 있다.
도 24a 및 도 24b에는, 나머지 더미 게이트들(72) 및 마스크들(74)(존재하는 경우)이 에칭 단계(들)에서 제거되어, 리세스들(90)이 형성된다. 리세스들(90)에서의 더미 유전체 층(60)의 부분들이 또한 제거될 수도 있다. 일부 실시예들에서, 단지 더미 게이트들(72)만이 제거되고 더미 유전체 층(60)이 남아 있고 리세스들(90)에 의해 노출된다. 일부 실시예들에서, 더미 유전체 층(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)에서의 리세스들(90)로부터 제거되고 다이의 제2 영역(예를 들어, 입/출력 영역)에서의 리세스들(90)에 남아 있다. 일부 실시예들에서, 더미 게이트들(72)은 이방성 건식 에치 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 제1 ILD(88) 또는 게이트 스페이서들(86)을 에칭하는 일 없이 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에치 프로세스를 포함할 수도 있다. 각각의 리세스(90)는 각각의 핀(52A)의 채널 영역(58)을 노출시키거나 그리고/또는 그 위에 놓인다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역들(82)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 유전체 층(60)은 더미 게이트들(72)이 에칭될 때 에치 정지 층으로서 사용될 수도 있다. 그 후에, 더미 유전체 층(60)은 더미 게이트들(72)의 제거 후에 임의로 제거될 수도 있다.
도 25a 및 도 25b에는, 게이트 유전체 층들(92) 및 게이트 전극들(94)이 대체 게이트들을 위해 형성된다. 도 25c는 도 25b의 영역(89)의 상세도를 예시한다. 게이트 유전체 층들(92)은 리세스들(90)에, 예컨대 핀들(52A)의 측벽들 및 상부 표면들 상에, 더미 핀(52')의 측벽들 상에, 유전체 영역(78)의 측벽들 상에, 그리고 게이트 시일 스페이서들(80)/게이트 스페이서들(86)의 측벽들 상에 컨포멀하게 성막된다. 게이트 유전체 층들(92)은 또한 제1 ILD(88)의 상부 표면 상에 형성될 수도 있다. 일부 실시예들에 따르면, 게이트 유전체 층들(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층들을 포함한다. 일부 실시예들에서, 게이트 유전체 층들(92)은 하이-k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체 층들(92)은 약 7.0보다 더 큰 k 값을 가질 수도 있으며, 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합물들의 실리케이트 또는 금속 산화물을 포함할 수도 있다. 게이트 유전체 층들(92)의 형성 방법들은 분자 빔 성막(Molecular-Beam Deposition)(MBD), ALD, PECVD, 및 이와 유사한 것을 포함할 수도 있다. 더미 게이트 유전체(60)의 부분들이 리세스들(90)에 남아 있는 실시예들에서, 게이트 유전체 층들(92)은 더미 게이트 유전체(60)의 재료(예를 들어, SiO2)를 포함한다.
게이트 전극들(94)은 각각 게이트 유전체 층들(92) 위에 성막되고, 리세스들(90)의 나머지 부분들을 충진한다. 더미 핀(52')의 측벽들로부터 필름(106)의 부분들을 제거함으로써, 핀들(52)과 더미 핀(52') 사이의 공간이 증가될 수 있다. 그 결과, 게이트 전극들(94)은 보다 적은 결함들(예를 들어, 보다 적은 보이드들)로 핀들(52)/더미 핀(52') 주위의 그리고 그 사이의 공간에 성막될 수 있다.
게이트 전극들(94)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합물들, 또는 이들의 다층들과 같은 금속 함유 재료를 포함할 수도 있다. 예를 들어, 단일 층 게이트 전극(94)이 도 25b에 예시되어 있지만, 게이트 전극(94)은 도 25c에 예시된 바와 같이 임의의 수의 라이너 층들(94A), 임의의 수의 일 함수 튜닝 층(work function tuning layer)들(94B), 및 충진 재료(94C)를 포함할 수도 있다. 리세스들(90)의 충진 후에, 게이트 전극들(94)의 재료 및 게이트 유전체 층들(92)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있는데, 이 과잉 부분들은 ILD(88)의 상부 표면 위에 있다. 따라서, 게이트 유전체 층들(92) 및 게이트 전극들(94)의 재료의 나머지 부분들은 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(94) 및 게이트 유전체 층들(92)은 집합적으로 "게이트 스택"이라고 지칭될 수도 있다. 게이트 및 게이트 스택들은 핀들(52A)의 채널 영역(58)의 측벽들을 따라 연장될 수도 있다. 유전체 영역(78) 및 더미 핀(52')은, 인접한 게이트 스택들(예를 들어, 게이트 스택(92A/94A) 및 게이트 스택(92B/94B))을, 인접한 게이트 스택들이 상이한 FinFET들에 대응할 때 격리시킨다.
영역(50N) 및 영역(50P)에서의 게이트 유전체 층들(92)의 형성은 각각의 영역에서의 게이트 유전체 층들(92)이 동일한 재료들로부터 형성되도록 동시에 발생할 수도 있고, 게이트 전극들(94)의 형성은 각각의 영역에서의 게이트 전극들(94)이 동일한 재료들로부터 형성되도록 동시에 발생할 수도 있다. 일부 실시예들에서, 각각의 영역에서의 게이트 유전체 층들(92)은 구별되는 프로세스들에 의해 형성될 수도 있어서, 게이트 유전체 층들(92)은 상이한 재료들일 수도 있거나, 그리고/또는 각각의 영역에서의 게이트 전극들(94)은 구별되는 프로세스들에 의해 형성될 수도 있어서, 게이트 전극들(94)은 상이한 재료들일 수도 있다. 구별되는 프로세스들을 사용할 때 적절한 영역들을 마스킹 및 노출시키기 위해 다양한 마스킹 단계들이 사용될 수도 있다.
도 26a 및 도 26b에는, 게이트 스택(게이트 유전체 층(92) 및 대응하는 위에 놓인 게이트 전극(94)을 포함함)이 리세싱되어, 게이트 스택 바로 위에 그리고 게이트 스페이서들(86)의 대향하는 부분들 사이에 리세스가 형성된다. 에칭 프로세스는 유전체 영역(78)이 상당히 에칭되지 않도록 선택적일 수도 있다. 실리콘 질화물, 실리콘 산질화물, 또는 이와 유사한 것과 같은, 유전체 재료의 하나 이상의 층들을 포함하는 게이트 마스크(96)가 리세스에 충진된 후에, 제1 ILD(88) 위로 연장되는 유전체 재료의 과잉 부분들을 제거하기 위한 평탄화 프로세스가 뒤이어진다. 후속하여 형성된 게이트 콘택트들(110)(도 27a 및 도 27b)이 게이트 마스크(96)를 관통하여 리세싱된 게이트 전극(94)의 상부 표면과 접촉한다. 유전체 영역(78)은 게이트 마스크(96)를 통해 연장될 수도 있다.
도 27a 및 도 27b에는, 제2 ILD(108)가 제1 ILD(88) 위에 성막된다. 일부 실시예들에서, 제2 ILD(108)는, 유동성 CVD 방법에 의해 형성되는 유동성 필름이다. 일부 실시예들에서, 제2 ILD(108)는 PSG, BSG, BPSG, USG, 또는 이와 유사한 것과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수도 있다.
또한 도 27a 및 도 27b에 예시된 바와 같이, 일부 실시예들에 따라 게이트 콘택트들(110) 및 소스/드레인 콘택트들(112)이 제2 ILD(108) 및 제1 ILD(88)를 통해 형성된다. 소스/드레인 콘택트들(112)에 대한 개구들이 제1 및 제2 ILD들(88 및 108)을 통해 형성되고, 게이트 콘택트(110)에 대한 개구들이 제2 ILD(108) 및 게이트 마스크(96)를 통해 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수도 있다. 확산 장벽 층, 접착 층, 또는 이와 유사한 것과 같은 라이너 및 전도성 재료가 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 이와 유사한 것을 포함할 수도 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 또는 이와 유사한 것일 수도 있다. ILD(108)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 나머지 라이너 및 전도성 재료는 개구들에서 소스/드레인 콘택트들(112) 및 게이트 콘택트들(110)을 형성한다. 에피택셜 소스/드레인 영역들(82)과 소스/드레인 콘택트들(112) 사이의 계면에 규화물을 형성하기 위해 어닐 프로세스가 수행될 수도 있다. 소스/드레인 콘택트들(112)은 에피택셜 소스/드레인 영역들(82)에 물리적으로 그리고 전기적으로 커플링되고, 게이트 콘택트들(110)은 게이트 전극들(106)에 물리적으로 그리고 전기적으로 커플링된다. 소스/드레인 콘택트들(112) 및 게이트 콘택트들(110)은 상이한 프로세스들로 형성될 수도 있거나, 또는 동일한 프로세스로 형성될 수도 있다. 동일한 단면들에 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택트들(112) 및 게이트 콘택트들(110) 각각은 상이한 단면들에 형성될 수도 있는데, 이는 콘택트들의 단락을 회피할 수도 있다는 것이 인식되어야 한다.
상기 실시예들은 게이트 스택들(92/94) 이전에 형성되는 유전체 영역(78)을 설명한다. 다른 실시예들에서, 게이트 스택들(예를 들어, 게이트 유전체(92) 및 게이트 전극들(94)을 포함함)은 유전체 영역(78)을 형성하기 전에 형성될 수도 있다. 이에 후속하여, 게이트 스택들(92/94)이 에칭되어 더미 핀(52')을 노출시킬 수도 있고, 유전체 재료가 성막되어 유전체 영역(78)을 형성할 수도 있다. 결과적인 구조체가 도 28a 및 도 28b에 예시되어 있다.
도 29 내지 도 37c는 대안적인 실시예에 따라 더미 핀들(52')을 갖는 디바이스(20)를 제조하는 중간 단계들의 단면도를 예시한다. 도 29 내지 도 37c에서, 동일한 참조 번호들은, 도 2 내지 도 28b에서 상술된 피처들과 동일한 프로세스들을 사용하여 형성되는 동일한 요소들을 나타낸다. 도 29에는, 핀들(52)이 기판(50)으로부터 연장되어 형성된다. 하드 마스크(53)가 핀들(52)을 패터닝하는 데 사용되고, 하드 마스크(53) 상에 남아 있을 수도 있다.
도 30에는, 절연 재료(54)가 핀들(52)의 측벽들 위에 그리고 그 측벽들을 따라 성막된다. 절연 재료(54)는 핀들(52) 사이의 공간을 단지 부분적으로만 충진하는 컨포멀 프로세스를 사용하여 성막될 수도 있다. 성막 프로세스의 결과로서, 개구(100)는 핀들(52) 사이에 그리고 절연 재료(54) 위에 규정된다. 재료들이 더미 핀(52')을 형성하기 위해 개구(100)에 후속하여 충진될 수도 있다.
도 31에는, 임의적인 스페이서 층(102) 및 필름(104)이 개구에 성막된다. 스페이서 층(102) 및 필름(104)의 성막은 도 6 및 도 7과 관련하여 상술된 것과 유사한 프로세스를 사용하여 수행될 수도 있다.
도 32에는, 임의적인 스페이서 층(102) 및 필름(104)이 순차적으로 리세싱된다. 스페이서 층(102) 및 필름(104)을 리세싱하는 것은 도 8 및 도 9와 관련하여 상술된 것과 유사한 프로세스를 사용하여 수행될 수도 있다.
도 33에는, 필름들(106 및 108)이 개구(100)에 성막된다. 필름들(106 및 108)은 스페이서 층(102) 및 필름(104) 위에 성막될 수도 있다. 필름들(106 및 108)의 성막은 도 10 및 도 11과 관련하여 상술된 것과 유사한 프로세스를 사용하여 수행될 수도 있다. 필름(108)은 단일 층 구조체 또는 다층 구조체일 수도 있다.
도 34에는, 제거 프로세스가 필름(106), 필름(108), 절연 재료(54), 및 하드 마스크(53)(존재하는 경우)에 적용되어 핀들(52) 위의 과잉 재료를 제거한다. 일부 실시예들에서, 화학적 기계적 연마(CMP), 에치 백 프로세스, 이들의 조합들, 또는 이와 유사한 것과 같은 평탄화 프로세스가 이용될 수도 있다. 평탄화 프로세스는 핀들(52)을 노출시켜, 평탄화 프로세스가 완료된 후에 핀들(52), 절연 재료(54), 필름(106), 및 필름(108)의 상부 표면들이 수평이 되도록 한다.
도 35에는, 절연 재료(56)가 핀들(52)의 측벽들을 노출시키고 STI 영역(56)을 규정하도록 에칭된다. 절연 재료(54)를 에칭 백하는 것은 도 13과 관련하여 상술된 것과 유사한 프로세스를 사용하여 수행될 수도 있다. 에치 백의 결과로서, 절연 재료(54)의 상부 표면은 필름(104)의 상부 표면 아래에 있거나, 필름(104)의 상부 표면 위에 있거나(예를 들어, 도 36b 참조), 또는 필름(14)의 상부 표면과 실질적으로 수평이 될 수도 있다(예를 들어, 도 36c 참조).
도 36a 및 도 36b에는, 필름(106)이 에칭되고 필름(108)의 측벽들로부터 적어도 부분적으로 제거된다. 도 36a는 STI 영역(56)의 상부 표면이 필름(104)의 상부 표면보다 더 낮은 실시예들을 예시하고; 도 36b는 STI 영역(56)의 상부 표면이 필름(104)의 상부 표면보다 더 높은 실시예들을 예시하고; 도 36c는 STI 영역(56)의 상부 표면이 필름(104)의 상부 표면과 실질적으로 수평이 되는 실시예들을 예시한다. 필름(104)을 에칭하는 것은 도 14와 관련하여 상술된 것과 유사한 프로세스를 사용하여 수행될 수도 있다. 따라서, 더미 핀(52')이 형성된다. 더미 핀(52')은 STI 영역(56)에 내장될 수도 있다. 예를 들어, STI 영역(56)은 더미 핀(52')의 저부 표면 아래로 연장되어 그 저부 표면을 커버할 수도 있다.
더미 핀(52')의 중간 부분은 폭(D2)을 갖는데, 이는 더미 핀(52')의 저부 부분의 폭(D1)보다 더 작을 수도 있다. 더미 핀(52')의 폭(D2)을 감소시킴으로써, 더미 핀(52')과 핀들(52) 사이의 공간이 증가될 수 있다. 따라서, 확대된 프로세스 윈도우로 핀들(52) 및 더미 핀(52') 주위에 게이트 재료가 형성될 수 있고, 제조 결함들이 감소될 수 있다.
도 36a 내지 도 36c는 더미 핀(52')이 특정 구성을 갖는 것으로 예시하고 있지만, 다른 실시예들은 디바이스(20)에서의 더미 핀(52')에 대한 상이한 구성을 고려한다. 예를 들어, 도 15a 내지 도 15h와 관련하여 상술된 구성들 중 임의의 것이 디바이스(20) 내에 포함될 수 있다.
후속 프로세싱이 디바이스 상에서 수행되어 FinFET들을 형성할 수도 있다. 예를 들어, 핀들(52)에서 소스/드레인 영역들(82)을 형성하고 더미 핀(52') 및 핀들(52)의 측벽들 위에 그리고 이들을 따라 게이트 스택을 형성하기 위해 도 16a 내지 도 28b와 관련하여 상술된 것들과 유사한 프로세스들이 수행될 수도 있다. 더미 핀(52')은 인접한 소스/드레인 영역들(82)을 물리적으로 분리시킬 수도 있고, 유전체 영역(78)은 게이트 스택을 통해 더미 핀(52')으로 연장될 수도 있다. 결과적인 구조체가 도 37a 내지 도 37c에 예시되어 있다.
개시된 FinFET 실시예들은 또한 나노 구조체(예를 들어, 나노 시트, 나노 와이어, 게이트 올 어라운드, 또는 이와 유사한 것) 전계 효과 트랜지스터(NSFET)들과 같은 나노 구조체 디바이스들에 적용될 수 있다. NSFET 실시예에서, 핀들은 채널 층들과 희생 층들의 교번 층들의 스택을 패터닝함으로써 형성된다. 더미 게이트 스택들 및 소스/드레인들은 상술된 것과 유사한 방식으로 형성된다. 더미 게이트 스택들이 제거된 후에, 희생 층들은 채널 영역들에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조체들이 상술된 것과 유사한 방식으로 형성되고 NSFET 디바이스들의 채널 영역에서의 채널 층들을 부분적으로 또는 완전히 둘러쌀 것이다. 게이트 구조체들 및 소스/드레인들에 대한 ILD들 및 콘택트들은 상술된 것과 유사한 방식으로 형성된다. 나노 구조체 디바이스는 미국 특허 출원 공개 제2016/0365414호에 개시된 바와 같이 형성될 수 있는데, 이 미국 특허 출원 공개는 본 명세서에 그 전체가 참조로 포함된다.
다양한 실시예들에서, 인접한 트랜지스터들의 금속 게이트들을 분리시키기 위해 더미 핀이 사용될 수도 있다. 더미 핀은 또한, 예를 들어, 에피택셜 성장 프로세스 동안 의도하지 않은 소스/드레인 병합을 방지함으로써, 인접한 소스/드레인 영역들을 격리시키는 것을 도울 수도 있다. 다양한 실시예들은 제2 필름의 저부 표면 및 측벽들 상에 제1 필름을 형성하는 것을 포함한다. 그 후에, 제1 필름이 에칭되고, 결과적인 더미 핀의 폭을 감소시키기 위해 제2 필름의 측벽들로부터 적어도 부분적으로 제거된다. 따라서, 더미 핀의 프로파일이 개선될 수 있다. 예를 들어, 더미 핀의 중간 부분은 더미 핀의 저부 부분보다 덜 넓을 수도 있다(예를 들어, 더 작은 CD를 가질 수도 있다). 이러한 방식으로, 더미 핀과 채널 영역들 사이의 이격이 증가될 수 있고, 게이트 스택 갭 충진을 위한 프로세스 윈도우가 확대된다.
일부 실시예들에서, 디바이스는, 반도체 기판 위의 제1 소스/드레인 영역; 제1 소스/드레인 영역에 인접한 더미 핀 - 더미 핀은: 제1 필름을 포함하는 제1 부분; 및 제1 부분 위의 제2 부분을 포함하고, 제2 부분의 폭은 제1 부분의 폭보다 더 작고, 여기서 제2 부분은: 제2 필름; 및 제1 필름과 제2 필름 사이의 제3 필름을 포함하고, 제3 필름은 제1 필름 및 제2 필름과는 상이한 재료로 만들어짐 -; 및 더미 핀의 측벽들을 따르는 게이트 스택을 포함한다. 일부 실시예들에서, 제3 필름은 제2 필름의 측벽들을 따라 연장된다. 일부 실시예들에서, 제3 필름은 제2 필름의 최상부 표면까지 연장된다. 일부 실시예들에서, 제3 필름의 재료의 화학 결합 에너지는 제2 필름의 재료의 화학 결합 에너지보다 더 작다. 일부 실시예들에서, 제1 소스/드레인 영역은 제2 필름과 접촉한다. 일부 실시예들에서, 디바이스는, 제1 소스/드레인 영역과의 더미 핀의 대향하는 면 상의 제2 소스/드레인 영역을 더 포함하고, 여기서 제2 소스/드레인 영역은 제2 필름과 접촉한다. 일부 실시예들에서, 제2 부분은 제2 필름 위의 제4 필름을 더 포함하고, 제4 필름은 제2 필름과는 상이한 재료로 만들어진다. 일부 실시예들에서, 디바이스는, 더미 핀 위의 그리고 더미 핀과 접촉하는 유전체 영역을 더 포함하고, 여기서 게이트 스택은 유전체 영역의 측벽들을 따라 연장된다. 일부 실시예들에서, 제1 필름에 인접한 제3 필름의 제1 표면은 제2 필름에 인접한 제3 필름의 제2 표면보다 덜 넓다. 일부 실시예들에서, 제1 필름에 인접한 제3 필름의 제1 표면은 제2 필름에 인접한 제3 필름의 제2 표면보다 더 넓다. 일부 실시예들에서, 제3 필름은 오목한 측벽들을 갖는다.
일부 실시예들에서, 디바이스는, 반도체 기판의 상부 표면에서의 제1 트랜지스터 - 제1 트랜지스터는: 제1 채널 영역; 및 제1 채널 영역의 측벽들 위의 그리고 측벽들을 따르는 제1 게이트 스택을 포함함 -; 반도체 기판의 상부 표면에서의 제2 트랜지스터 - 제2 트랜지스터는: 제2 채널 영역; 및 제2 채널 영역의 측벽들 위의 그리고 측벽들을 따르는 제2 게이트 스택을 포함함 -; 및 제1 게이트 스택을 제2 게이트 스택으로부터 물리적으로 분리시키는 더미 핀을 포함하고, 여기서 더미 핀은: 제1 필름; 및 제1 필름 위의 제2 필름을 포함하고, 여기서 제2 필름의 레벨에서 측정되는 더미 핀의 폭은, 제1 필름의 레벨에서 측정되는 더미 핀의 폭보다 더 작다. 일부 실시예들에서, 디바이스는, 제1 필름의 저부 표면 및 측벽들을 따르는 스페이서 층을 더 포함한다. 일부 실시예들에서, 디바이스는, 제1 필름과 제2 필름 사이의 제3 필름을 더 포함한다. 일부 실시예들에서, 더미 핀은 격리 영역에 내장된다. 일부 실시예들에서, 더미 핀은 반도체 기판과 접촉한다.
일부 실시예들에서, 방법은, 제1 반도체 핀과 제2 반도체 핀 사이에 개구를 규정하는 단계; 제1 반도체 핀과 제2 반도체 핀 사이에 더미 핀을 형성하는 단계 - 더미 핀을 형성하는 단계는: 개구에 제1 필름을 성막하는 단계; 개구에서 제1 필름을 리세싱하는 단계; 제1 필름 위의 개구에 제2 필름을 성막하는 단계; 제2 필름 위의 개구에 제3 필름을 성막하는 단계 - 제2 필름은 제3 필름의 저부 표면 및 측벽들 상에 배치됨 -; 및 제3 필름의 측벽들로부터 제2 필름을 적어도 부분적으로 제거하기 위해 제2 필름을 에칭하는 단계를 포함함 -; 및 제1 반도체 핀, 제2 반도체 핀, 및 더미 핀의 상부 표면들 및 측벽들을 따라 게이트 구조체를 형성하는 단계를 포함한다. 일부 실시예들에서, 방법은, 제1 필름을 성막하는 단계 전에, 개구의 저부 표면 및 측벽들을 따라 스페이서 층을 성막하는 단계를 더 포함하고, 여기서 제1 필름을 성막하는 단계는, 스페이서 층 위에 제1 필름을 성막하는 단계를 포함한다. 일부 실시예들에서, 더미 핀을 형성하는 단계는: 제2 필름의 최상부 표면 아래로 제3 필름을 리세싱하는 단계; 및 제3 필름 위의 개구에 제4 필름을 성막하는 단계를 더 포함하고, 제2 필름은 제4 필름의 측벽들 상에 배치된다. 일부 실시예들에서, 제2 필름을 에칭하는 단계는, 제3 필름보다 더 빠른 레이트로 제2 필름을 에칭하는 선택적 에치 프로세스를 포함한다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수도 있도록 수 개의 실시예들의 피처들을 약술한 것이다. 본 기술분야의 통상의 기술자들은 이들이 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범주로부터 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들, 및 변경들을 행할 수도 있다는 것을 또한 알아야 한다.
[실시예 1]
디바이스로서,
반도체 기판 위의 제1 소스/드레인 영역;
상기 제1 소스/드레인 영역에 인접한 더미 핀(dummy fin) - 상기 더미 핀은:
제1 필름을 포함하는 제1 부분; 및
상기 제1 부분 위의 제2 부분
을 포함하고, 상기 제2 부분의 폭은 상기 제1 부분의 폭보다 더 작고, 상기 제2 부분은:
제2 필름; 및
상기 제1 필름과 상기 제2 필름 사이의 제3 필름
을 포함하고, 상기 제3 필름은 상기 제1 필름 및 상기 제2 필름과는 상이한 재료로 만들어짐 -; 및
상기 더미 핀의 측벽들을 따르는 게이트 스택
을 포함하는, 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 제3 필름은 상기 제2 필름의 측벽들을 따라 연장되는 것인, 디바이스.
[실시예 3]
실시예 1에 있어서,
상기 제3 필름은 상기 제2 필름의 최상부 표면까지 연장되는 것인, 디바이스.
[실시예 4]
실시예 1에 있어서,
상기 제3 필름의 재료의 화학 결합 에너지는 상기 제2 필름의 재료의 화학 결합 에너지보다 더 작은 것인, 디바이스.
[실시예 5]
실시예 1에 있어서,
상기 제1 소스/드레인 영역은 상기 제2 필름과 접촉하는 것인, 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 제1 소스/드레인 영역과는 상기 더미 핀의 대향하는 면 상에 있는 제2 소스/드레인 영역을 더 포함하고,
상기 제2 소스/드레인 영역은 상기 제2 필름과 접촉하는 것인, 디바이스.
[실시예 7]
실시예 1에 있어서,
상기 제2 부분은 상기 제2 필름 위의 제4 필름을 더 포함하고, 상기 제4 필름은 상기 제2 필름과는 상이한 재료로 만들어지는 것인, 디바이스.
[실시예 8]
실시예 1에 있어서,
상기 더미 핀 위의 그리고 상기 더미 핀과 접촉하는 유전체 영역을 더 포함하고,
상기 게이트 스택은 상기 유전체 영역의 측벽들을 따라 연장되는 것인, 디바이스.
[실시예 9]
실시예 1에 있어서,
상기 제1 필름에 인접한 상기 제3 필름의 제1 표면은 상기 제2 필름에 인접한 상기 제3 필름의 제2 표면보다 덜 넓은 것인, 디바이스.
[실시예 10]
실시예 1에 있어서,
상기 제1 필름에 인접한 상기 제3 필름의 제1 표면은 상기 제2 필름에 인접한 상기 제3 필름의 제2 표면보다 더 넓은 것인, 디바이스.
[실시예 11]
실시예 1에 있어서,
상기 제3 필름은 오목한 측벽들을 갖는 것인, 디바이스.
[실시예 12]
디바이스로서,
반도체 기판의 상부 표면에서의 제1 트랜지스터 - 상기 제1 트랜지스터는:
제1 채널 영역; 및
상기 제1 채널 영역의 측벽들 위의 그리고 상기 측벽들을 따르는 제1 게이트 스택
을 포함함 -;
상기 반도체 기판의 상기 상부 표면에서의 제2 트랜지스터 - 상기 제2 트랜지스터는:
제2 채널 영역; 및
상기 제2 채널 영역의 측벽들 위의 그리고 상기 측벽들을 따르는 제2 게이트 스택
을 포함함 -; 및
상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 물리적으로 분리시키는 더미 핀
을 포함하고,
상기 더미 핀은:
제1 필름; 및
상기 제1 필름 위의 제2 필름
을 포함하고,
상기 제2 필름의 레벨에서 측정되는 상기 더미 핀의 폭은, 상기 제1 필름의 레벨에서 측정되는 상기 더미 핀의 폭보다 더 작은 것인, 디바이스.
[실시예 13]
실시예 12에 있어서,
상기 제1 필름의 저부 표면(bottom surface) 및 측벽들을 따르는 스페이서 층을 더 포함하는, 디바이스.
[실시예 14]
실시예 12에 있어서,
상기 제1 필름과 상기 제2 필름 사이의 제3 필름을 더 포함하는, 디바이스.
[실시예 15]
실시예 12에 있어서,
상기 더미 핀은 격리 영역에 내장되는 것인, 디바이스.
[실시예 16]
실시예 12에 있어서,
상기 더미 핀은 상기 반도체 기판과 접촉하는 것인, 디바이스.
[실시예 17]
방법으로서,
제1 반도체 핀과 제2 반도체 핀 사이에 개구를 규정하는 단계;
상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 더미 핀을 형성하는 단계 - 상기 더미 핀을 형성하는 단계는:
상기 개구에 제1 필름을 성막하는 단계;
상기 개구에서 상기 제1 필름을 리세싱하는 단계;
상기 제1 필름 위의 개구에 제2 필름을 성막하는 단계;
상기 제2 필름 위의 개구에 제3 필름을 성막하는 단계 - 상기 제2 필름은 상기 제3 필름의 저부 표면 및 측벽들 상에 배치됨 -; 및
상기 제3 필름의 측벽들로부터 상기 제2 필름을 적어도 부분적으로 제거하기 위해 상기 제2 필름을 에칭하는 단계
를 포함함 -; 및
상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 더미 핀의 상부 표면들 및 측벽들을 따라 게이트 구조체를 형성하는 단계
를 포함하는, 방법.
[실시예 18]
실시예 17에 있어서,
상기 제1 필름을 성막하는 단계 전에, 상기 개구의 저부 표면 및 측벽들을 따라 스페이서 층을 성막하는 단계를 더 포함하고,
상기 제1 필름을 성막하는 단계는, 상기 스페이서 층 위에 상기 제1 필름을 성막하는 단계를 포함하는 것인, 방법.
[실시예 19]
실시예 17에 있어서,
상기 더미 핀을 형성하는 단계는:
상기 제2 필름의 최상부 표면 아래로 상기 제3 필름을 리세싱하는 단계; 및
상기 제3 필름 위의 개구에 제4 필름을 성막하는 단계
를 더 포함하고,
상기 제2 필름은 상기 제4 필름의 측벽들 상에 배치되는 것인, 방법.
[실시예 20]
실시예 17에 있어서,
상기 제2 필름을 에칭하는 단계는, 상기 제3 필름보다 더 빠른 레이트(rate)로 상기 제2 필름을 에칭하는 선택적 에치 프로세스를 포함하는 것인, 방법.

Claims (10)

  1. 디바이스로서,
    반도체 기판 위의 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역에 인접한 더미 핀(dummy fin) - 상기 더미 핀은:
    제1 필름을 포함하는 제1 부분; 및
    상기 제1 부분 위의 제2 부분
    을 포함하고, 상기 제2 부분의 폭은 상기 제1 부분의 폭보다 더 작고, 상기 제2 부분은:
    제2 필름; 및
    상기 제1 필름과 상기 제2 필름 사이의 제3 필름
    을 포함하고, 상기 제3 필름은 상기 제1 필름 및 상기 제2 필름과는 상이한 재료로 만들어짐 -; 및
    상기 더미 핀의 측벽들을 따르는 게이트 스택
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 제3 필름은 상기 제2 필름의 측벽들을 따라 연장되는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 제3 필름은 상기 제2 필름의 최상부 표면까지 연장되는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 제3 필름의 재료의 화학 결합 에너지는 상기 제2 필름의 재료의 화학 결합 에너지보다 더 작은 것인, 디바이스.
  5. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제2 필름과 접촉하는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 제1 소스/드레인 영역과는 상기 더미 핀의 대향하는 면 상에 있는 제2 소스/드레인 영역을 더 포함하고,
    상기 제2 소스/드레인 영역은 상기 제2 필름과 접촉하는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 제2 부분은 상기 제2 필름 위의 제4 필름을 더 포함하고, 상기 제4 필름은 상기 제2 필름과는 상이한 재료로 만들어지는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 더미 핀 위의 그리고 상기 더미 핀과 접촉하는 유전체 영역을 더 포함하고,
    상기 게이트 스택은 상기 유전체 영역의 측벽들을 따라 연장되는 것인, 디바이스.
  9. 디바이스로서,
    반도체 기판의 상부 표면에서의 제1 트랜지스터 - 상기 제1 트랜지스터는:
    제1 채널 영역; 및
    상기 제1 채널 영역의 측벽들 위의 그리고 상기 측벽들을 따르는 제1 게이트 스택
    을 포함함 -;
    상기 반도체 기판의 상기 상부 표면에서의 제2 트랜지스터 - 상기 제2 트랜지스터는:
    제2 채널 영역; 및
    상기 제2 채널 영역의 측벽들 위의 그리고 상기 측벽들을 따르는 제2 게이트 스택
    을 포함함 -; 및
    상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 물리적으로 분리시키는 더미 핀
    을 포함하고,
    상기 더미 핀은:
    제1 필름; 및
    상기 제1 필름 위의 제2 필름
    을 포함하고,
    상기 제2 필름의 레벨에서 측정되는 상기 더미 핀의 폭은, 상기 제1 필름의 레벨에서 측정되는 상기 더미 핀의 폭보다 더 작은 것인, 디바이스.
  10. 방법으로서,
    제1 반도체 핀과 제2 반도체 핀 사이에 개구를 규정하는 단계;
    상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 더미 핀을 형성하는 단계 - 상기 더미 핀을 형성하는 단계는:
    상기 개구에 제1 필름을 성막하는 단계;
    상기 개구에서 상기 제1 필름을 리세싱하는 단계;
    상기 제1 필름 위의 개구에 제2 필름을 성막하는 단계;
    상기 제2 필름 위의 개구에 제3 필름을 성막하는 단계 - 상기 제2 필름은 상기 제3 필름의 저부 표면 및 측벽들 상에 배치됨 -; 및
    상기 제3 필름의 측벽들로부터 상기 제2 필름을 적어도 부분적으로 제거하기 위해 상기 제2 필름을 에칭하는 단계
    를 포함함 -; 및
    상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 더미 핀의 상부 표면들 및 측벽들을 따라 게이트 구조체를 형성하는 단계
    를 포함하는, 방법.
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