KR20210141312A - 반도체 디바이스 및 방법 - Google Patents

반도체 디바이스 및 방법 Download PDF

Info

Publication number
KR20210141312A
KR20210141312A KR1020210008808A KR20210008808A KR20210141312A KR 20210141312 A KR20210141312 A KR 20210141312A KR 1020210008808 A KR1020210008808 A KR 1020210008808A KR 20210008808 A KR20210008808 A KR 20210008808A KR 20210141312 A KR20210141312 A KR 20210141312A
Authority
KR
South Korea
Prior art keywords
gate
corner
spacers
fin
dielectric layer
Prior art date
Application number
KR1020210008808A
Other languages
English (en)
Other versions
KR102613747B1 (ko
Inventor
첸-핑 첸
쿠에이-유 카오
시-야오 린
치-한 린
밍-칭 창
차오-쳉 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210141312A publication Critical patent/KR20210141312A/ko
Application granted granted Critical
Publication of KR102613747B1 publication Critical patent/KR102613747B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

디바이스는: 반도체 기판으로부터 돌출된 핀; 핀의 측벽 위의 그리고 핀의 측벽을 따르는 게이트 스택; 게이트 스택의 측벽을 따르고 그리고 핀의 측벽을 따르는 게이트 스페이서; 핀 내에 있고, 게이트 스페이서에 인접한 에피택셜 소스/드레인 영역; 및 게이트 스택과 게이트 스페이서 사이의 코너 스페이서를 포함하고, 코너 스페이서는 핀의 측벽을 따라 연장되고, 게이트 스택과 핀의 측벽 사이의 제 1 영역에는 코너 스페이서가 존재하지 않고, 게이트 스택과 게이트 스페이서 사이의 제 2 영역에는 코너 스페이서가 존재하지 않는다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
관련 출원
본 출원은 2020년 5월 15일 출원된 미국 가출원 번호 제63/025,332호의 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
발명의 배경이 되는 기술
반도체 디바이스들은, 예를 들어, 퍼스널 컴퓨터들, 셀폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 층들 또는 유전체 층들, 도전성 층들, 및 반도체 재료 층들을 순차적으로 성막하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 재료 층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 지속적으로 향상시켜, 보다 많은 컴포넌트들이 주어진 구역에 집적될 수 있도록 한다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따라, FinFET의 일 예를 3 차원 도면(three-dimensional view)으로 도시한 것이다.
도 2 내지 도 7은 일부 실시예에 따른 FinFETs의 제조시의 중간 스테이지들의 단면도들이다.
도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 10d, 도 10e, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 및 도 13c는 일부 실시예에 따른 FinFETs의 제조시의 중간 스테이지들의 다양한 도면들이다.
도 14a, 도 14b, 및 도 14c는 일부 실시예에 따른 FinFETs의 제조시의 유전체 층의 성막에서의 중간 스테이지의 다양한 도면들이다.
도 15a, 도 15b, 및 도 15c는 일부 실시예에 따른 FinFETs의 제조시의 유전체 층의 성막에서의 중간 스테이지의 단면도들이다.
도 16a, 도 16b, 및 도 16c는 일부 실시예에 따른 FinFETs의 제조시의 코너 스페이서들의 형성에서의 중간 스테이지의 다양한 도면들이다.
도 17a, 도 17b, 도 17c, 및 도 17d는 일부 실시예에 따른 FinFETs의 제조시의 유전체 층의 성막에서의 중간 스테이지의 단면도들이다.
도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 20a, 및 도 20b는 일부 실시예에 따른 FinFETs의 제조시의 중간 스테이지들의 다양한 도면들이다.
도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 및 도 24c는 일부 실시예에 따른 코너 스페이서들을 갖는 FinFETs의 제조시의 중간 스테이지들의 다양한 도면들이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
다양한 실시예들은 인접한 에피택셜 소스/드레인 영역들로부터 FinFET 디바이스의 대체 게이트 스택의 코너들을 분리하는 스페이서들을 형성하는 공정들을 기술한다. 일부 실시예에서, 더미 게이트 스택을 제거한 후에, 유전체 층은 더미 게이트 스택이 존재했던 곳에 형성된 리세스 내에 성막된다. 그 후에, 유전체 층은 유전체 층의 일부가 리세스의 코너 영역들에 남아 있도록 에칭된다. 유전체 층의 이러한 남아 있는 부분은 대체 게이트 스택이 리세스의 코너 영역에 형성되는 것을 차단하는 "코너 스페이서들"을 형성한다. 코너 스페이서들은 대체 게이트 스택과 에피택셜 소스/드레인 영역들 사이에 있으므로, 대체 게이트 스택과 에피택셜 소스/드레인 영역들 사이의 분리 거리를 증가시킨다. 대체 게이트 스택과 에피택셜 소스/드레인 영역들 사이의 증가된 분리 거리는 대체 게이트 스택과 에피택셜 소스/드레인 영역들 사이의 기생 캐패시턴스 및/또는 누설 전류를 감소시킬 수 있으므로, FinFET 디바이스의 속도, 성능, 신뢰성, 및/또는 수율을 향상시킬 수 있다.
도 1은 일부 실시예에 따라, FinFET의 일 예를 3 차원 도면(three-dimensional view)으로 도시한 것이다. FinFET는 기판(50)(예컨대, 반도체 기판) 상의 핀(52)을 포함한다. 격리 영역들(56)은 기판(50) 내에 배치되고, 핀(52)은 이웃한 격리 영역들(56) 사이에서 이들로부터 상방으로 돌출된다. 격리 영역들(56)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판만을 지칭하는 데 사용될 수 있거나 또는 격리 영역들을 포함하는 반도체 기판을 지칭하는 데 사용될 수 있다. 추가적으로, 핀(52)이 기판(50)과 같은 단일의 연속적인 재료인 것으로 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(52)은 이웃하는 격리 영역들(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(96)은 핀(52)의 측벽들을 따라 그리고 핀(64)의 상단 표면 위에 존재하고, 게이트 전극(98)은 게이트 유전체 층(96) 위에 존재한다. 소스/드레인 영역들(82)은 게이트 유전체 층(96) 및 게이트 전극(98)에 대해 핀(52)의 대향 측면들에 배치된다. 도 1은 이후의 도면에서 사용되는 참조 단면들을 추가로 도시한 것이다. 단면 A-A는 게이트 전극(98)의 길이 방향 축을 따라 존재하고, 그리고, 예를 들어, FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름 방향에 수직인 방향으로 존재한다. 단면 B-B는 단면 A-A에 수직이고, 핀(52)의 길이 방향 축을 따르고, 그리고, 예를 들어, FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향을 따른다. 단면 D-D는 단면 A-A와 평행하며, FinFET의 소스/드레인 영역(82)을 통해 연장된다. 단면 E-E는 단면 B-B와 평행하고, FinFET의 게이트 전극(98)을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본원에서 논의되는 일부 실시예들은 게이트-라스트 공정(gate-last process)을 사용하여 형성된 FinFETs의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정(gate-first process)이 사용될 수 있다. 또한, 일부 실시예는 평면 디바이스들, 예를 들어, 평면 FETs, 나노구조물(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터들(NSFETs) 등에서 사용되는 양태들을 고려하고 있다.
도 2 내지 도 20b는 일부 실시예에 따른 FinFETs의 제조시의 중간 스테이지들의 단면도들이다. 도 2 내지 도 7은 다중 핀/FinFETs를 제외하고는 도 1에 도시된 참조 단면 A-A를 도시한 것이다. 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 16a, 도 18a, 도 19a, 및 도 20a는 도 1에 도시된 참조 단면 A-A를 따라 도시된 것이고, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 16b, 도 18b, 도 18d, 도 19b, 및 도 20b는 다중 핀/FinFETs를 제외하고는 도 1에 도시된 유사한 단면 B-B를 따라 도시된 것이다. 도 8c, 도 9c, 도 10c, 도 13c, 도 14c, 도 16c, 도 17a, 도 17b, 도 17c, 도 17d, 및 도 18c는 도 8a 및 도 8b에 도시된 단면 C-C에서의 평면도로 도시된 것이다. 단면 C-C는 핀(52)의 채널 영역(58) 및 에피택셜 소스/드레인 영역들(82)(도 10a 내지 도 10e 참조)을 통한 단면이고, 기판(50)의 주 표면에 평행하다. 도 10d 및 도 10e는 다중 핀/FinFETs를 제외하고는 도 1에 도시된 참조 단면 D-D를 따라 도시된 것이다. 도 15a, 도 15b, 및 도 15c는 도 1 및 도 14c에 도시된 참조 단면 E-E를 따라 도시된 것이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예를 들어, 벌크 반도체, 또는 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 웨이퍼, 예컨대, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 글래스 기판 상에 제공된다. 다른 기판들, 예를 들어, 다중 층 또는 구배 기판(a multi-layered or gradient substrate)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들, 예컨대, n 타입 FinFETs와 같은 n 타입 디바이스들을 형성하기 위한 것일 수 있다. p 타입 영역(50P)은 PMOS 트랜지스터들, 예컨대, p 타입 FinFETs와 같은 p 타입 디바이스들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 (분할기(51)에 의해 도시되는 바와 같이) p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀들(52)은 기판(50) 내에 형성된다. 핀들(52)은 반도체 스트립들이다. 일부 실시예에서, 핀들(52)은 기판(50) 내의 트렌치들을 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 임의의 허용 가능한 에칭 공정, 예를 들어, 반응성 이온 에칭(reactive ion etch)(RIE), 또는 중성 빔 에칭(neutral beam etch)(NBE) 등, 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다.
핀들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(52)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 공정 및 자체 정렬 공정(self-aligned process)과 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서들은 그 후 핀들을 패터닝하는 데 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀들(52) 상에서 유지될 수 있다.
도 4에서, 절연 재료(54)는 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 형성된다. 절연 재료(54)는 산화물, 예를 들어, 실리콘 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition)(HDP-CVD), 유동성 CVD (flowable CVD)(FCVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반 재료 성막 및 이들 재료를 다른 재료, 예를 들어, 산화물로 변환시키는 사후 경화(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 도시된 실시예에서, 절연 재료(54)는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 재료(54)는 과잉 절연 재료(54)가 핀들(52)을 덮도록 형성된다. 절연 재료(54)가 단일 층으로서 도시되어 있지만, 일부 실시예는 다중 층들을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(도시되지 않음)는 먼저 기판(50) 및 핀들(52)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
도 5에서, 핀들(52) 위의 과잉 절연 재료(54)를 제거하기 위해 절연 재료(54)에 대해 제거 공정이 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합들 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은, 평탄화 공정이 완료된 후 핀들(52)과 절연 재료(54)의 상단 표면들이 동일한 레벨이 되도록, 핀들(52)을 노출시킨다. 마스크가 핀들(52) 상에 유지되는 실시예에서, 평탄화 공정은 마스크를 노출하거나 마스크를 제거하여, 마스크 또는 핀들(52)의 제각기의 상단 표면들 및 절연 재료(54)가 평탄화 공정이 완료된 후 동일한 레벨이 되게 할 수 있다.
도 6에서, 절연 재료(54)를 리세싱하여 얕은 트렌치 격리(Shallow Trench Isolation)(STI) 영역들(62)을 형성한다. 절연 재료(54)는, n 타입 영역(50N) 및 p 타입 영역(50P)의 핀들(52)의 상부 부분들이 이웃하는 STI 영역들(56) 사이에서 돌출되도록, 리세싱된다. 또한, STI 영역들(56)의 상단 표면들은 (도시된 바와 같은) 평탄한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 상단 표면들은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. STI 영역들(56)은 절연 재료(54)의 재료에 대해 선택적인 것과 같은 (예컨대, 핀들(52)의 재료보다 빠른 레이트로 절연 재료(54)의 재료를 에칭하는) 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화 수소산(dilute hydrofluoric acid)(dHF)을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 기술된 공정은 핀들(52)이 어떻게 형성될 수 있는지에 대한 일 예일 뿐이다. 일부 실시예에서, 핀들은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 유전체 층을 관통하게 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물들(homoepitaxial structures)은 트렌치들 내에서 에피택셜로 성장될 수 있고, 유전체 층은, 호모에피택셜 구조물들이 유전체 층에서 돌출하여 핀들을 형성하도록, 리세싱될 수 있다. 추가로, 일부 실시예에서, 헤테로에피택셜 구조물들(heteroepitaxial structures)이 핀들(52)용으로 사용될 수 있다. 예를 들어, 도 5의 핀들(52)은 리세싱될 수 있고, 핀들(52)과 다른 재료는 리세싱된 핀들(52) 위에 에피택셜로 성장될 수 있다. 이러한 실시예에서, 핀들(52)은 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에피택셜로 성장된 재료를 포함한다. 또다른 실시예에서, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 유전체 층을 관통하게 에칭될 수 있다. 호모에피택셜 구조물들은 그 후 기판(50)과는 상이한 재료를 사용하여 트렌치들 내에서 에피택셜로 성장될 수 있고, 유전체 층은, 호모에피택셜 구조물들이 유전체 층에서 돌출하여 핀들(52)을 형성하도록, 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜로 성장되는 일부 실시예에서, 에피택셜로 성장된 재료들은 성장 동안 인시츄(in situ)로 도핑될 수 있으며, 이는 사전 및 후속 주입들을 배제할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
또한, p 타입 영역(50P)(예컨대, PMOS 영역)의 재료와는 상이한 n 타입 영역(50N)(예컨대, NMOS 영역)의 재료를 에피택셜로 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀들(52)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로부터 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용 가능한 재료들은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 제한되지는 않는다.
또한 도 6에서, 적절한 웰들(wells)(도시되지 않음)이 핀들(52) 및/또는 기판(50) 내에 형성될 수 있다. 일부 실시예에서, n 타입 영역(50N) 내에는 p 웰이 형성될 수 있고, p 타입 영역(50P) 내에는 n 웰이 형성될 수 있다. 일부 실시예에서, p 웰 또는 n 웰이 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 형성될 수 있다.
상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 및/또는 다른 마스크들(도시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n 타입 영역(50N)에서 핀들(52) 및 STI 영역들(56) 위에 형성될 수 있다. 포토레지스트는 기판(50)의 p 타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p 타입 영역(50P)에서 n 타입 불순물 주입이 수행되고, 포토레지스트는 n 타입 영역(50N) 내로 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 타입 불순물들은 그 영역에서 약 1018 cm-3 이하의 농도로, 예를 들어, 약 1016 cm-3 내지 약 1018 cm-3의 농도로 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후에, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거된다.
p 타입 영역(50P)을 주입한 후에, 포토레지스트는 p 타입 영역(50P)에서 핀들(52) 및 STI 영역들(56) 위에 형성된다. 포토레지스트는 기판(50)의 n 타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n 타입 영역(50N)에서 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P) 내로 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. P 타입 불순물들은 그 영역에서 약 1018 cm-3 이하의 농도로, 예를 들어, 약 1016 cm-3 내지 약 1018 cm-3의 농도로 주입되는 붕소, 붕소 불화물, 또는 인듐 등일 수 있다. 주입 후에, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후에, 주입 손상을 수리하고, 주입된 p 타입 및/또는 n 타입 불순물들을 활성화하기 위해 어닐링을 수행할 수 있다. 일부 실시예에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인시츄로 도핑될 수 있으며, 이는 주입을 배제할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
도 7에서, 더미 유전체 층(60)은 핀들(52) 상에 형성된다. 더미 유전체 층(60)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있고, 허용 가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 더미 유전체 층(60) 위에는 더미 게이트 층(62)이 형성되고, 더미 게이트 층(62) 위에는 마스크 층(64)이 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 성막될 수 있고, 그 후에, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 성막될 수 있다. 더미 게이트 층(62)은 도전성 또는 비 도전성 재료일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들, 및 금속들을 포함하는 그룹에서 선택될 수 있다. 더미 게이트 층(62)은 물리 기상 증착(PVD), CVD, 스퍼터 증착, 또는 선택된 재료를 성막하기 위한 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층(62)은 격리 영역들, 예컨대, STI 영역들(56) 및/또는 더미 유전체 층(60)의 에칭으로부터 높은 에칭 선택성을 갖는 다른 재료(들)로 제조될 수 있다. 마스크 층(64)은, 예를 들어, 실리콘 질화물, 또는 실리콘 산화 질화물 등의 하나 이상의 층을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 주목되는 것은 더미 유전체 층(60)이 단지 예시적인 목적으로 핀들(52)만을 덮는 것으로 도시되어 있다는 것이다. 일부 실시예에서, 더미 유전체 층(60)은, 더미 유전체 층(60)이 STI 영역들(56)을 덮고, STI 영역들 위로 그리고 더미 게이트 층(62)과 STI 영역들(56) 사이로 연장되도록, 성막될 수 있다.
도 8a 내지 도 20b는 실시예 디바이스들의 제조시의 다양한 추가적인 단계들을 도시한 것이다. 도 8a 내지 도 20b는 n 타입 영역(50N) 및 p 타입 영역(50P)에서의 피처들을 도시한 것이다. 예를 들어, 도 8a 내지 도 20b에 도시된 구조물들은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용될 수 있다. n 타입 영역(50N)과 p 타입 영역(50P)의 구조물들의 차이들(존재하는 경우)은 각 도면과 동반되는 텍스트에 기술되고 있다. 도 8c, 도 9c, 도 10c, 도 13c, 도 14c, 도 16c, 도 17a, 도 17b, 도 17c, 도 17d, 및 도 18c는 도 8a 및 도 8b에 도시된 단면 C-C에서의 구조물을 통해 평면도들로서 도시된 것이다. 주목할 것은 도 8a 및 도 8b에 도시된 단면 C-C는 핀들(52)의 채널 영역들(58)의 상단 표면 아래에 있다는 것이다.
도 8a 내지 도 8c에서, 마스크 층(64)(도 7 참조)은 마스크들(74)을 형성하기 위한 허용 가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 그 후 마스크들(74)의 패턴은 더미 게이트 층(62)으로 전사될 수 있다. 일부 실시예(도시되지 않음)에서, 마스크들(74)의 패턴은 또한 더미 유전체들(72)을 형성하기 위한 허용 가능한 에칭 기법에 의해 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트들(72)은 핀들(52)의 제각기 채널 영역들(58)을 덮는다. 마스크들(74)의 패턴은 인접한 더미 게이트들로부터 더미 게이트들(72)의 각각을 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트들(72)은 또한 제각기의 핀들(52)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다.
또한, 도 8a 내지 도 8c에서, 게이트 시일 스페이서들(gate seal spacers)(80)은 더미 게이트들(72), 마스크들(74), 및/또는 핀들(52)의 노출된 표면들 상에 형성될 수 있다. 열 산화 또는 성막 후 이방성 에칭은 게이트 시일 스페이서들(80)을 형성할 수 있다. 게이트 시일 스페이서들(80)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화 질화물 등으로 형성될 수 있다.
도 8c를 참조하면, 일부 실시예에서, 마스크들(74) 또는 더미 게이트들(72)은 핀들(52) 근처에서 플레어드 프로파일(flared profile)을 가질 수 있다. 일부의 경우, 플레어드 프로파일은 마스크들(74) 또는 더미 게이트들(72)을 형성하는 포토리소그래피 및/또는 에칭 단계들에 영향을 미치는 토포그래피(topography) 또는 부하(loading)로 인한 것일 수 있다. 예를 들어, 일부의 경우, 약 4:1 이상의 종횡비(높이:폭)를 갖는 더미 게이트(72)가 핀들(52) 근처에서 플레어드 프로파일을 갖도록 형성될 가능성이 높을 수 있다. 더미 게이트들(72)은 핀들(52)로부터 멀리 떨어진 폭(W1)보다 더 큰 핀들(52) 근처의 폭(W2)을 갖도록 플레어드 프로파일을 가질 수 있다. 일부 실시예에서, 핀들(52)로부터 멀리 떨어진 더미 게이트들(72)의 영역들은 약 10 nm 내지 약 30 nm의 폭(W1)을 가질 수 있다. 일부 실시예에서, 핀들(52) 근처에 있는 더미 게이트들(72)의 영역들은 약 11 nm 내지 약 40 nm의 폭(W2)을 가질 수 있다. 폭(W2)은 폭(W1)보다 약 1 nm 내지 약 10 nm의 폭(W3)만큼 더 클 수 있다. 일부 실시예에서, 폭(W3)은 폭(W1)의 약 10 % 내지 약 30 %의 범위일 수 있다. 이들 이외의 다른 폭들이 가능하고, 더미 게이트들(72)의 플레어드 프로파일 영역들은 도시된 것과는 상이한 형상 또는 사이즈를 가질 수 있다. 일부 실시예에서, 포토리소그래피 또는 에칭 단계들은, 예를 들어, 더미 게이트들(72)의 종횡비의 적절한 선택에 의해, 핀들(52) 근처에 더미 게이트들(72)의 원하는 플레어드 프로파일을 생성하도록 제어된다. 일부 실시예에서, (예컨대, 도 8b에 도시된 바와 같이) 핀들(52)의 상단 표면들 상에 형성된 더미 게이트들(72)의 부분들은 핀들(52) 근처에서 플레어드 프로파일을 갖지 않는다. 이러한 방식으로, 핀(52)의 상단 표면 근처가 아니라 핀(52)의 측벽들 근처에서 플레어드 프로파일을 갖는 더미 게이트(72)가 형성될 수 있다. 핀들(52)의 상단 표면들 상에 형성된 더미 게이트들(72)의 부분들은 폭(W1) 또는 폭(W2)과 대략 동일한 폭을 가질 수 있거나, 또는 상이한 폭, 예를 들어, 폭들(W1과 W2) 사이의 폭, 또는 다른 폭을 가질 수 있다.
게이트 시일 스페이서들(80)를 형성한 후에, 저농도로 도핑된 소스/드레인(lightly doped source/drain)(LDD) 영역들(도시되지 않음)에 대한 주입들이 수행될 수 있다. 도 6에서 위에 논의된 주입들과 유사한, 상이한 디바이스 타입들을 갖는 실시예들에서, 포토레지스트와 같은 마스크가 p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예컨대, p 타입)의 불순물들이 p 타입 영역(50P)에서의 노출된 핀들(52) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. 후속적으로, 포토레지스트와 같은 마스크가 n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물들(예컨대, n 타입)이 n 타입 영역(50N)에서의 노출된 핀들(52) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. n 타입 불순물들은 전술한 n 타입 불순물들 중 임의의 것일 수 있고, p 타입 불순물들은 전술한 p 타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 수리하고 주입된 불순물들을 활성화하는 데 사용될 수 있다.
도 9a, 도 9b, 및 도 9c에서, 게이트 스페이서들(86)은 더미 게이트들(72) 및 마스크들(74)의 측벽들을 따라 게이트 시일 스페이서들(80) 상에 형성된다. 게이트 스페이서들(86)은 절연 재료를 컨포멀하게 성막하고 이어서 절연 재료를 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서들(86)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 탄화 질화물, 또는 이들의 조합 등일 수 있다. 게이트 스페이서들(86)은 단일 층의 절연 재료로부터 또는 다중 층의 다양한 절연 재료들로부터 형성될 수 있다. 게이트 시일 스페이서들(80) 및 게이트 스페이서들(86)은 총칭하여 스페이서들(85)로 지칭될 수 있다. 도 9c를 참조하면, 일부 실시예에서, 핀들(52)으로부터 멀리 떨어진 영역들에서의 스페이서들(85)의 두께(S1)는 약 15 Å 내지 약 1100 Å일 수 있다. 일부 실시예에서, 핀들(52) 근처에 있는 영역들에서의 스페이서들(85)의 두께(S2)는 약 5 Å 내지 약 1000 Å이며, 이는 S1보다 약 10 Å 내지 약 100 Å 더 작을 수 있다. 일부 실시예에서, 두께들 S2:S1의 비는 약 1:1.1 내지 약 1:1.5일 수 있다. 다른 두께들 또는 상대적인 두께들이 가능하다.
주목할 것은 위의 개시 내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 공정을 기술하고 있다는 것이다. 다른 공정들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서들이 이용될 수 있거나, 상이한 시퀀스의 단계들이 이용될 수 있다(예컨대, 게이트 시일 스페이서들(80)은 게이트 스페이서들(86)을 형성하기 전에는 에칭되지 않을 수 있고, “L-형상”의 게이트 시일 스페이서들을 생성하여, 스페이서들이 형성 및 제거되는 등이 수행될 수 있다). 더욱이, n 타입 및 p 타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다. 예를 들어, n 타입 디바이스들을 위한 LDD 영역들은 게이트 시일 스페이서들(80)를 형성하기 전에 형성될 수 있는 반면, p 타입 디바이스들을 위한 LDD 영역들은 게이트 시일 스페이서들(80)을 형성한 후에 형성될 수 있다.
도 10a, 도 10b, 및 도 10b에서, 에피택셜 소스/드레인 영역들(82)이 핀들(52) 내에 형성된다. 에피택셜 소스/드레인 영역들(82)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(82)의 제각기의 이웃하는 쌍들 사이에 배치되도록, 핀들(52) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(82)은 핀들(52) 내로 연장될 수 있고, 또한 핀들(52)을 관통할 수 있다. 일부 실시예에서, 게이트 스페이서들(86)은 더미 게이트들(72)로부터 적절한 측방 거리만큼 에피택셜 소스/드레인 영역들(106)을 분리하는 데 사용되고, 그에 따라 에피택셜 소스/드레인 영역들(82)은 후속적으로 형성된 결과적인 FinFETs의 게이트들과 단락되지 않게 된다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(82)은 도 10b 및 도 10c에 도시된 바와 같이, 게이트 스페이서들(86) 아래로 연장될 수 있다. 에피택셜 소스/드레인 영역들(82)의 재료는 제각기의 채널 영역들(58)에 응력(stress)을 가하도록 선택되어 성능을 향상시킬 수 있다.
n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(82)은, p 타입 영역(50P)을 마스킹하고 n 타입 영역(50N) 내의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52) 내에 리세스들을 형성함으로써 형성될 수 있다. 그 후에, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(82)은 리세스들 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(82)은 임의의 허용 가능한 재료, 예를 들어, n 타입 FinFETs에 적합한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(82)은 채널 영역들(58)에 대해 인장 변형(tensile strain)을 가하는 재료들, 예를 들어, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 또는 실리콘 인화물 등을 포함할 수 있다. n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들(facets)을 가질 수 있다.
p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(82)은, n 타입 영역(50N)을 마스킹하고 p 타입 영역(50P) 내의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52) 내에 리세스들을 형성함으로써 형성될 수 있다. 그 후에, p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(82)은 리세스들 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(82)은 임의의 허용 가능한 재료, 예를 들어, p 타입 FinFETs에 적합한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(82)은 채널 영역들(58)에 대해 압축 변형을 가하는 재료들, 예를 들어, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 또는 게르마늄 주석 등을 포함할 수 있다. p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(82) 및/또는 핀들(52)은, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 이미 논의된 공정과 유사하게, 소스/드레인 영역들을 형성하기 위한 도펀트들이 주입될 수 있고, 이에 후속적으로 어닐링이 수행될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n 타입 및/또는 p 타입 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(82)은 성장 동안 인시츄로 도핑될 수 있다.
도 10d 및 도 10e는 참조 단면 D-D를 따라 FinFET의 단면들을 도시한 것이다. n 타입 영역(50N) 및 p 타입 영역(50P)에서 에피택셜 소스/드레인 영역들(82)을 형성하는 데 사용된 에피택시 공정들의 결과로, 에피택셜 소스/드레인 영역들의 상부 표면들은 핀들(52)의 측벽들을 넘어 외측 측방으로 확장되는 패싯들을 갖는다. 일부 실시예에서, 이러한 패싯들은 도 10d에 도시된 바와 같이, 동일한 FinFET의 인접한/드레인 영역들(82)이 병합되도록 한다. 다른 실시예들에서, 인접한 소스/드레인 영역들(82)은 도 10d에 도시된 바와 같이, 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 10c 및 도 10d에 도시된 실시예들에서, 게이트 스페이서들(86)은 STI 영역들(56) 위로 연장되는 핀들(52)의 측벽들의 일부를 덮도록 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시예들에서, 게이트 스페이서들(86)을 형성하는 데 사용되는 스페이서 에칭은 스페이서 재료를 제거하도록 조정되어, 에피택셜로 성장된 영역들이 STI 영역들(56)의 표면으로 연장되게 할 수 있다.
도 11a 및 도 11b에서, 제 1 층간 유전체(interlayer dielectric)(ILD)(88)는 도 10a 및 도 10b에 도시된 구조물 위에 성막된다. 제 1 ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD (PECVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 글래스(phospho-silicate glass)(PSG), 보로-실리케이트 글래스(boro-silicate glass)(BSG), 붕소 도핑된 포스포-실리케이트 글래스(boron-doped phospho-silicate glass)(BPSG), 또는 도핑되지 않은 실리케이트 글래스(undoped silicate glass)(USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 일부 실시예에서, 컨택 에칭 정지 층(contact etch stop layer)(CESL)(87)은 제 1 ILD(88)와 에피택셜 소스/드레인 영역들(82), 마스크들(74), 및 게이트 스페이서들(86) 사이에 배치된다. CESL(87)은 상부의 제 1 ILD(88)의 재료보다 낮은 에칭 레이트를 갖는 유전체 재료, 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물 등을 포함할 수 있다.
도 12a 및 도 12b에서, CMP와 같은 평탄화 공정은 제 1 ILD(88)의 상단 표면을 더미 게이트들(72) 또는 마스크들(74)의 상단 표면들과 동일한 레벨이 되도록 수행될 수 있다. 평탄화 공정은 또한 더미 게이트들(72) 상의 마스크들(74)을 제거할 수 있고, 마스크들(74)의 측벽들을 따라 게이트 시일 스페이서들(80) 및 게이트 스페이서들(86)의 부분들을 제거할 수 있다. 평탄화 공정 후에, 더미 게이트들(72), 게이트 시일 스페이서들(80), 게이트 스페이서들(86), 및 제 1 ILD(88)의 상단 표면들이 동일한 레벨이 될 수 있다. 따라서, 더미 게이트들(72)의 상단 표면들은 제 1 ILD(88)를 통해 노출된다. 일부 실시예에서, 마스크들(74)은 유지될 수 있고, 이 경우, 평탄화 공정은 제 1 ILD(88)의 상단 표면을 마스크들(74)의 상단 표면들과 동일한 레벨이 되게 한다.
도 13a 내지 도 13c에서, 더미 게이트들(72) 및 마스크들(74)(존재하는 경우)이 에칭 단계(들)에서 제거되고, 그에 따라 리세스들(90)이 형성된다. 도 13a 및 도 13b는 각각 참조 단면 A-A 및 B-B를 따른 단면도들을 도시한 것이다. 도 13c는 채널 영역(58) 및 에피택셜 소스/드레인 영역들(82)을 통한 단면을 도 13a 및 도 13b에 도시된 바와 같이 참조 단면 C-C를 따른 평면도로 도시한 것이다. 일부 실시예에서, 더미 게이트들(72)은 제거되고, 더미 유전체 층(60)은 유지되고, 리세스들(90)에 의해 노출된다. 일부 실시예에서, 리세스(90)는 더미 유전체 층(60) 및 스페이서들(85)에 의해 측방으로 경계가 지어진다. 각 리세스(90)는 에피택셜 소스/드레인 영역들(82)의 이웃하는 쌍들 사이에 배치되는 제각기의 핀(52)의 채널 영역(58) 위에 놓인다. 제거 동안, 더미 유전체 층(60)은 더미 게이트들(72)이 에칭될 때 에칭 정지 층으로서 사용될 수 있다.
일부 실시예에서, 핀들(52) 근처의 더미 게이트들(72)의 플레어드 프로파일은 도 13c에 도시된 바와 같이 핀들(52) 근처에 플레어들 프로파일을 갖는 리세스들(90)을 초래한다. 예를 들어, 핀들(52) 근처의 리세스들(90)의 영역들은 핀들(52)로부터 멀리 떨어진 리세스들(90)의 영역들의 폭(W4)보다 큰 폭(W5)을 가질 수 있다. 일부 실시예에서, 핀들(52)로부터 멀리 떨어진 리세스들(90)의 영역들은 폭(W1)(도 8c 참조)과 대략 동일한 폭(W4)을 가질 수 있다. 일부 실시예에서, 핀들(52) 근처에 있는 리세스들(90)의 영역들은 약 100 Å 내지 약 300 Å인 폭(W5)을 가질 수 있고, 이는 폭(W3)보다 약 1 Å 내지 약 1200 Å 더 클 수 있다. 이러한 방식으로, 리세스들(90)은 핀들(52)로부터 멀리 떨어진 리세스들(90)의 영역들에 대해 측방으로 돌출되는 핀들(52)에 인접한 코너 영역들(91)을 가질 수 있다. 리세스들(90)은 핀들(52)로부터 멀리 떨어진 리세스들(90)의 영역들보다 에피택셜 소스/드레인 영역들(82)에 더 가깝게 연장될 수 있다. 예시적인 코너 영역들(91)은 도 13c에 표시된다.
일부 실시예에서, 코너 영역들(91)은 핀들(52)을 따라 약 0.5 Å 내지 약 600 Å의 거리(D1)로 돌출될 수 있고, 핀들(52)에 수직인 약 0.5 Å 내지 약 600 Å의 거리(D2)로 연장될 수 있다. 다른 거리들이 가능하다. 다른 실시예들에서, 코너 영역들(91)은 도 13c에 도시된 것과는 상이한 형상 또는 사이즈를 가질 수 있다. 예를 들어, 코너 영역들(91)에서 스페이서들(85)의 측벽들은 직선, 만곡, 오목, 볼록, 불규칙 등일 수 있다.
일부 실시예에서, 더미 게이트들(72)은 이방성 건식 에칭 공정에 의해 제거된다. 이방성 건식 에칭 공정은 제 1 ILD(88) 또는 게이트 스페이서들(86)을 크게 에칭하지 않으면서 더미 게이트들(72)을 선택적으로 에칭하는 반응성 가스(들)를 사용하는 것을 포함할 수 있다. 일부 실시예에서, 이방성 건식 에칭 공정은 약 10 와트 내지 약 1000 와트의 전력으로 플라즈마를 생성하는 것을 포함한다. 이방성 건식 에칭 공정은 약 5 mTorr 내지 약 500 mTorr의 압력 및 약 40 ℃ 내지 약 100 ℃의 공정 온도에서 수행될 수 있다. 이방성 건식 에칭 공정은 약 10 와트 내지 약 800 와트의 바이어스 전력을 포함할 수 있다. 일부 실시예에서, 이방성 건식 에칭 공정은 HBr, Cl2, H2, N2, O2, CxFy, CHxFy 등, 또는 이들의 조합들과 같은 하나 이상의 공정 가스를 사용할 수 있다. 예를 들어, 일부 실시예에서, 이방성 에칭 공정은 약 10 sccm 내지 약 500 sccm의 흐름 레이트로 HBr을 흐르게 하는 것, 약 10 sccm 내지 약 200 sccm의 흐름 레이트로 Cl2을 흐르게 하는 것, 약 50 sccm 내지 약 1000 sccm의 흐름 레이트로 He를 흐르게 하는 것, 약 1 sccm 내지 약 50 sccm의 흐름 레이트로 CF4를 흐르게 하는 것, 약 5 sccm 내지 약 20 sccm의 흐름 레이트로 CH2F2를 흐르게 하는 것, 및/또는 약 5 sccm 내지 약 20 sccm의 흐름 레이트로 O2를 흐르게 하는 것을 포함한다. 다른 공정 가스들 또는 공정 조건들이 가능하다.
도 14a, 도 14b, 및 도 14c에서, 일부 실시예에 따라, 유전체 층(92)이 구조물 위에 그리고 리세스들(90) 내에 성막된다. 유전체 층(92)은, STI 영역들(56), ILD(88), CESL(87), 게이트 시일 스페이서들(80), 및 게이트 스페이서들(86) 위로 연장되는 컨포멀 층으로서 성막될 수 있다. 유전체 층(92)은 리세스들(90)의 측벽들을 따라 그리고 리세스들(90) 내의 더미 유전체 층(60) 위로 연장될 수 있다. 도 14c에서, 측벽들 상에 성막된 유전체 층(92)의 부분들은 유전체 층(92)으로 표시되고, 상단 표면들(예컨대, 측방 표면) 상에 성막된 부분들은 유전체 층(92')으로 표시된다. 일부 실시예에서, 유전체 층(92)은 리세스들(90) 내의 더미 유전체 층(60)의 상단 표면들 상에서 약 0.5 Å 내지 약 300 Å의 두께(T1)를 갖도록 형성된다. 유전체 층(92)은 더미 유전체 층(60)의 측벽들 상에서 약 0.5 Å 내지 약 300 Å의 두께(T2)를 가질 수 있다. 일부 실시예에서, 유전체 층(92)은 게이트 스페이서들(85)의 측벽들 상에서 약 0.5 Å 내지 약 300 Å의 두께(T3)를 갖도록 형성된다. 두께들(T1, T2, 및/또는 T3)은 유사한 두께들일 수 있거나 상이한 두께일 수 있다. 도 14c에 도시된 바와 같이, 유전체 층(92)은 리세스들(90)의 코너 영역들(91)을 충전하거나 부분적으로 충전한다. 코너 영역들(91)을 유전체 층(92)으로 충전하게 되면, 코너 스페이서들(94)의 형성이 가능하게 되며, 이는 도 16a 내지 도 16c에 대해 더 상세히 설명된다. 따라서, 성막되는 유전체 층(92) 재료의 양은 코너 영역들(91)의 사이즈에 기반할 수 있다. 일부 실시예에서, 유전체 층(92)은 코너 영역들(91)의 코너로부터 측정된 두께(T4)까지 코너 영역들(91)을 측방으로 충전한다. 두께(T4)는 약 0.5 Å 내지 약 600 Å일 수 있고, 거리(D1)(도 13c 참조)보다 크거나, 작거나, 또는 대략 동일할 수 있다. 다른 두께들이 가능하다.
유전체 층(92)은 표면을 따라 실질적으로 균일한 두께를 갖도록 형성될 수 있거나 표면을 따라 가변하는 두께를 갖도록 형성될 수 있다. 예를 들어, 유전체 층(92)은 리세스(90)의 측벽들 상에서 균일하거나 가변하는 두께 프로파일, 예를 들어, 리세스(90)의 상단 근처에서 가장 두껍거나 리세스(90)의 하단 근처에서 가장 두꺼운 두께 프로파일을 갖도록 형성될 수 있다. 수직 표면들, 각진 표면들, 직선 표면들, 만곡 표면들, 볼록 표면들, 오목 표면들, 불규칙한 표면들 등을 갖는 유전체 층(92)을 형성하는 것과 같은 다른 두께 프로파일들이 가능하다. 일부 실시예에서, 유전체 층(92)의 두께 프로파일은 성막 공정의 파라미터들 또는 특성들을 제어함으로써 제어된다. 예를 들어, 보다 컨포멀한 성막 공정은 (아래에서 더 상세히 기술되는) 도 15a에 도시된 것과 유사한 두께 프로파일을 생성할 수 있거나, 또는 덜 컨포멀한 성막 공정은 (아래에서 더 상세히 기술되는) 도 15b 또는 도 15c에 도시된 것과 유사한 두께 프로파일을 생성할 수 있다. 일부 실시예에서, 유전체 층(92)의 두께 프로파일은, 예를 들어, 코너 영역들(91)이 완전히 충전되는 것을 보장하거나, 원하는 사이즈, 형상, 또는 두께 프로파일을 갖는 코너 스페이서들(94)(도 16c 참조)의 형성을 가능하게 하도록 제어될 수 있다. 특정 두께 프로파일을 갖는 코너 스페이서들(94)의 형성은 도 16c에 대해 아래에서 더 상세히 논의된다.
예로서, 도 15a, 도 15b, 및 도 15c는 일부 실시예에 따라 상이한 두께 프로파일들을 갖는 유전체 층들(92)을 도시한 것이다. 도 15a 내지 도 15c는 도 1 및 도 14c에 표시된 참조 단면 E-E를 따라 단면도들을 도시한 것이다. 도 15a는 도 14a 내지 도 14c에 도시된 유전체 층(92)과 유사하게, 리세스(90)의 하단 및 측벽들 상에서 실질적으로 균일한 두께를 갖는 유전체 층(92)을 도시한 것이다. 예를 들어, 도 15a에 도시된 유전체 층(92)은 더미 유전체 층(60)상에서 실질적으로 균일한 두께(T1) 및 게이트 스페이서들(85)의 측벽들 상에서 실질적으로 균일한 두께(T3)를 가질 수 있다. 두께들(T1 및 T3)은 유사하거나 상이한 두께들일 수 있다.
도 15b는, 유전체 층(92)이 리세스(90)의 하단 근처에서 더 큰 두께를 갖고 리세스(90)의 상단 근처에서 더 작은 두께를 갖도록 하는 두께 프로파일을 갖는 유전체 층(92)을 도시한 것이다. 예를 들어, 유전체 층(92)은 리세스(90)의 하단 근처의 하단 두께(T3B)보다 작은 리세스(90)의 상단 근처의 상단 두께(T3T)를 가질 수 있다. 일부 실시예에서, 상단 두께(T3T)는 하단 두께(T3B)의 약 5 % 내지 약 95 %일 수 있다. 일부 실시예에서, 유전체 층(92)은, 상단 두께(T3T)보다 크고, 하단 두께(T3B)와 유사할 수 있는 더미 유전체 층(60) 상의 두께(T1)를 가질 수 있다. 다른 상대적인 두께들이 가능하다.
도 15c는, 유전체 층(92)이 리세스(90)의 상단 근처에서 더 큰 두께를 갖고 리세스(90)의 하단 근처에서 더 작은 두께를 갖도록 하는 두께 프로파일을 갖는 유전체 층(92)을 도시한 것이다. 예를 들어, 유전체 층(92)은 리세스(90)의 하단 근처의 하단 두께(T3B)보다 큰 리세스(90)의 상단 근처의 상단 두께(T3T)를 가질 수 있다. 일부 실시예에서, 하단 두께(T3B)는 상단 두께(T3T)의 약 5 % 내지 약 95 %일 수 있다. 일부 실시예에서, 유전체 층(92)은, 상단 두께(T3T)보다 작고, 하단 두께(T3B)와 유사할 수 있는 더미 유전체 층(60) 상의 두께(T1)를 가질 수 있다. 다른 상대적인 두께들이 가능하다.
유전체 층(92)은 유전체 재료, 예를 들어, 산화물, 또는 질화물 등일 수 있다. 일부 실시예에서, 유전체 재료는 실리콘 산화물, 실리콘 탄화물, 실리콘 산화 탄화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 산화 탄화 질화물 등과 같은 실리콘 기반 재료이다. 다른 유전체 재료들이 가능하다. 일부 실시예에서, 유전체 층(92)은 다수의 상이한 유전체 재료들의 층들을 포함한다. 일부 실시예에서, 유전체 층(92)은 게이트 스페이서들(85) 및 채널 영역(58)과 같은 다른 피처들의 재료들 위에 선택적으로 에칭될 수 있는 재료이다. 유전체 층(92)은 적당한 성막 공정, 예컨대, CVD, PECVD, PVD, ALD 등 또는 이들의 조합들을 사용하여 성막될 수 있다.
도 16a, 도 16b, 및 도 16c에서, 일부 실시예에 따라, 유전체 층(92)을 에칭하고 코너 스페이서들(94)을 형성하기 위해 에칭 공정이 수행된다. 에칭 공정은 리세스들(90)의 하단 표면들 및 측벽 표면들로부터 유전체 층(92)을 제거하지만, 일부 실시예에서 코너 영역들(91) 내부 및 그 근처의 유전체 층(92)을 불완전하게 에칭한다. 에칭 공정은 또한 STI 영역들(56), ILD(88), CESL(87), 게이트 시일 스페이서들(80), 및/또는 게이트 스페이서들(86)의 상단 표면들로부터 유전체 층(92)을 제거할 수 있다. 이러한 방식으로, 유전체 층(92)의 부분들은 에칭 공정을 수행한 후에 코너 영역들(91) 내에 남아있게 된다. 일부의 경우, 코너 영역들(91)의 좁은 기하학적 구조 및/또는 코너 영역들(91) 내의 상대적으로 두꺼운 유전체 층(92)으로 인해, 코너 영역들(91)로부터 멀리 떨어진 것보다 코너 영역들(91) 근처의 유전체 층(92)의 에칭 레이트가 더 느려질 수 있다. 일부 실시예에서, 에칭 공정은, 코너 영역들(91)로부터 멀리 떨어진 유전체 층(92)의 부분들이 제거된 후에, 하지만 코너 영역들(91) 근처의 유전체 층(92)의 부분들이 제거되기 전에 에칭을 중단하도록 제어될 수 있다. 이러한 방식으로, 코너 영역들(91) 내의 유전체 층(92)은 불완전하게 에칭될 수 있다. 유전체 층(92)의 남아 있는 부분은 코너 영역들(91)을 부분적으로 또는 완전히 충전하며, 본원에서 코너 스페이서들(94)로 지칭된다. 일부 실시예에서, 에칭 공정은 또한 도 16a 내지 도 16c에 도시된 바와 같이, 더미 유전체 층(60)을 관통하게 에칭하여 채널 영역(58)을 노출시킬 수 있다.
도 16c에 도시된 바와 같이, 코너 스페이서들(94)은 코너 영역들(91) 근처의 스페이서들(85) 및/또는 더미 유전체 층(60)의 부분들을 덮는다. 각 코너 스페이서(94)는 게이트 스페이서(85)로부터 더미 유전체 층(60)으로 연장되는 측벽(95)을 갖는다. 일부 실시예에서, 코너 스페이서들(94)은 핀들(52)을 따라 (예컨대, 더미 유전체 층(60)을 따라) 약 0.5 Å 내지 약 600 Å의 거리(T5)만큼 연장될 수 있고, 핀들(52)에 수직으로 (예컨대, 게이트 스페이서들(85)을 따라) 약 0.5 Å 내지 약 600 Å의 거리(T6) 만큼 연장될 수 있다. 일부 실시예에서, 거리(T5)는 코너 영역들(91)의 거리(D1)(도 13c 참조)보다 크지만, 다른 실시예들에서 거리(D1)와 대략 동일하거나 그보다 작을 수 있다. 거리(T6)는 코너 영역들(91)의 거리(D2)(도 13c 참조)보다 크거나, 대략 동일하거나, 또는 작을 수 있다. 다른 거리들이 가능하다. 일부 실시예에서, 측벽(95)은 더미 유전체 층(60)과의 약 10° 내지 약 90°의 각도(A1)를 가질 수 있다.
일부 실시예에서, 코너 스페이서들(94)은 리세스(90)의 상단 근처에서 리세스(90)의 하단 근처까지 수직 방향을 따라 실질적으로 균일한 사이즈(예컨대, 거리들(T5), 거리(T6) 및/또는 단면적) 또는 실질적으로 균일한 형상을 갖는다. 다른 실시예들에서, 코너 스페이서들(94)은 수직 방향을 따라 가변적인 사이즈, 형상 또는 단면적을 가질 수 있다. 예를 들어, 일부 실시예에서, 도 15b에 도시된 바와 같이, 리세스(90)의 하단 근처에 보다 큰 두께를 갖는 유전체 층(92)을 성막하면, 리세스(90)의 하단 근처에서보다 리세스(90)의 상단 근처에서 보다 큰 크기를 갖는 코너 스페이서들(94)을 형성할 수 있다. 유사하게, 도 15c에 도시된 바와 같이, 리세스(90)의 하단 근처에서 보다 큰 두께를 갖는 유전체 층(92)을 성막하면, 리세스(90)의 상단 근처에서보다 리세스(90)의 하단 근처에서 보다 큰 사이즈(예컨대, 보다 큰 거리들(T5 및/또는 T6))를 갖는 코너 스페이서들(94)을 형성할 수 있다. 이러한 방식으로, 게이트 전극(98)과 에피택셜 소스/드레인 영역(82)(도 18c 참조) 사이의 분리 거리(S3)는 수직 방향을 따라 상이한 위치들에서 상이한 거리들이 되도록 제어될 수 있으며, 이는 게이트 전극(98)과 에피택셜 소스/드레인 영역(82) 사이의 캐패시턴스의 보다 큰 제어성을 가능하게 할 수 있고, 이는 이하에서 보다 상세히 기술된다.
도 16c는 코너 스페이서들(94)을 직선 측벽(95)을 가진 대략 삼각형 형상을 갖는 것으로 도시하지만, 코너 스페이서들(94)은 다른 형상들을 갖도록 형성될 수 있다. 예를 들어, 측벽(95)은 만곡 형상, 볼록 형상, 오목 형상, 불규칙한 형상 등 또는 이들의 조합을 가질 수 있다. 상이한 형상들을 갖는 코너 스페이서들(94)의 일부 예들은 도 17a 내지 도 17d에 대해 아래에서 기술된다. 코너 스페이서들(94)의 형상은, 코너 영역들(91)의 형상, 유전체 층(92)의 두께, 및/또는 유전체 층(92)을 에칭하는 에칭 공정의 파라미터들을 제어함으로써 제어될 수 있다. 일부의 경우, 측벽(95)의 형상을 제어하여, 분리 거리(S3)를 제어하거나, 게이트 유전체 층(96) 및 게이트 전극(98)(도 18c 참조)의 형상을 제어할 수 있다. 예를 들어, 볼록한 측벽(95)은 분리 거리(S3)를 증가시킬 수 있다.
일부 실시예에서, 유전체 층(92)을 에칭하고 코너 스페이서들(94)을 형성하는 에칭 공정은 하나 이상의 건식 에칭 공정들, 하나 이상의 습식 에칭 공정들, 또는 이들의 조합을 포함한다. 예를 들어, 에칭 공정은, 등방성 에칭 공정, 이방성 에칭 공정 또는 이들의 조합이 될 수 있는 플라즈마 에칭 공정을 포함할 수 있다. 일부 실시예에서, 플라즈마 에칭 공정은 제 1 ILD(88), 게이트 시일 스페이서들(80), 게이트 스페이서들(86) 등과 같은 다른 피처들 위의 유전체 층(92)을 선택적으로 에칭하는 반응성 가스(들)를 사용하는 것을 포함한다. 일부 실시예에서, 플라즈마 에칭 공정은 처리 챔버 내에서 수행되며, 공정 가스들이 처리 챔버 내로 공급된다. 공정 가스들은 단일 가스들 또는 가스들의 혼합물을 포함할 수 있다. 공정 가스들은 CF4, C2F6, CH3F, C4F6, CHF3, CH2F2, Cl2, C4H6, BCl3, SiCl4, SF6, HBr, H2, NF3 등, 다른 가스들 또는 이들의 조합들을 포함할 수 있다. 일부 실시예에서, 공정 가스들은 플라즈마 에칭 공정의 선택성을 제어하는 데 사용되는 다른 가스들, 예를 들어, O2, CO2, SO2, CO, SiCl4, N2 등, 다른 가스들 또는 이들의 조합들을 포함할 수 있다. 예를 들어, 일부의 경우, 공정 가스들 내 O2의 양을 증가시키면, 실리콘 산화물에 비해 플라즈마 에칭 공정의 선택성을 증가시킬 수 있다. 공정 가스들은 또한 Ar, He, Ne, Xe 등 또는 이들의 조합들과 같은 캐리어 가스들을 포함할 수 있다.
공정 가스들은 약 10 sccm 내지 약 5000 sccm의 레이트로 처리 챔버 내로 흐를 수 있다. 플라즈마 에칭 공정은 약 0 와트 내지 약 3000 와트의 바이어스 전력을 사용하고, 약 10 와트 내지 약 3000 와트의 플라즈마 전력을 사용하여 수행될 수 있다. 플라즈마 에칭 공정은 약 40 ℃ 내지 약 100 ℃의 온도에서 수행될 수 있다. 처리 챔버 내의 압력은 약 1 mTorr 내지 약 10 mTorr의 범위일 수 있다. 다른 공정 조건들이 가능하다. 일부 실시예에서, 플라즈마는 다이렉트 플라즈마(direct plasma)이다. 다른 실시예들에서, 플라즈마는 처리 챔버에 연결된 별도의 플라즈마 생성 챔버에서 생성되는 원격 플라즈마(remote plasma)이다. 공정 가스들은 임의의 적합한 플라즈마 생성 방법에 의해, 예를 들어, 변압기 결합 플라즈마 생성기, 유도성 결합 플라즈마(inductively coupled plasma)(ICP) 시스템들, 자기적으로 강화된 반응성 이온 기법들(magnetically enhanced reactive ion techniques), 전자 사이클로트론 공명 기법들(electron cyclotron resonance techniques) 등을 사용하여 플라즈마로 활성화될 수 있다.
일부 실시예에서, 플라즈마 에칭 공정은, 예를 들어, 원자 층 에칭(Atomic Layer Etching)(ALE) 공정, RIE 공정, 또는 다른 플라즈마 공정을 포함할 수 있다. 예를 들어, 플라즈마 에칭 공정은 약 100 와트 내지 약 800 와트의 바이어스 전력을 사용하고, 약 10 와트 내지 약 500 와트의 플라즈마 전력을 사용하여 수행될 수 있다. 플라즈마 에칭 공정은 약 40 ℃ 내지 약 100 ℃의 온도에서 수행될 수 있다. 처리 챔버 내의 압력은 약 5 mTorr 내지 약 100 mTorr의 범위일 수 있다. 일부 실시예에서, 이방성 에칭 공정은 약 10 sccm 내지 약 500 sccm의 흐름 레이트로 HBr을 흐르게 하는 것, 약 10 sccm 내지 약 200 sccm의 흐름 레이트로 Cl2을 흐르게 하는 것, 약 100 sccm 내지 약 1000 sccm의 흐름 레이트로 Ar을 흐르게 하는 것, 약 10 sccm 내지 약 100 sccm의 흐름 레이트로 C4F6를 흐르게 하는 것, 및/또는 약 10 sccm 내지 약 100 sccm의 흐름 레이트로 O2를 흐르게 하는 것을 포함한다. 다른 공정 가스들 또는 공정 조건들이 가능하다.
에칭 가스는 단일 에칭 단계에서 또는 다수의 에칭 단계들에서 수행될 수 있다. 일부 실시예에서, 유전체 층(92)을 에칭하는 제 1 에칭 공정을 사용하여 더미 유전체 층(60)을 노출시키고 코너 스페이서들(94)을 형성하며, 그 후에, 제 2 에칭 공정을 사용하여 더미 유전체(60)의 노출된 부분들을 에칭한다. 이들 실시예에서, 제 1 에칭 공정 및/또는 제 2 에칭 공정은 단일 에칭 단계 또는 다수의 에칭 단계들을 포함할 수 있다. 도 16a 내지 도 16c는 더미 유전체 층(60)이 에칭되는 실시예를 도시하지만, 다른 실시예들에서, 더미 유전체 층(60)은 에칭되지 않고 채널 영역(58) 위에 유지된다. 일부 실시예에서, 유전체 층(92)은 에칭 공정이 수행되는 시간의 지속 시간을 제어함으로써 불완전하게 에칭되어 코너 스페이서들(94)을 형성할 수 있다. 예를 들어, 에칭 공정(또는 에칭 공정의 단계)은, 유전체 층(92)이 게이트 스페이서들(95)의 측벽들로부터 그리고 채널 영역(58) 위에서 제거될 때까지 수행될 수 있지만 유전체 층(92)이 코너 영역들(91)로부터 완전히 제거되기 전에 중단될 수 있다.
일부 실시예에서, 코너 스페이서들(94)은, 기판(50)의 다른 영역에 코너 스페이서들(94)을 형성하는 데 사용되는 것과는 다른 별도의 에칭 공정을 사용하여 기판(50)의 한 영역에 형성될 수 있다. 이러한 방식으로, 상이한 영역들은, 예를 들어, 상이한 형상들 또는 사이즈들의 코너 스페이서들(94)을 가질 수 있다. 일부 실시예에서, 유전체 층(92)은 하나의 영역에서 에칭되어 코너 스페이서들(94)을 형성할 수 있지만, 유전체 층(92)은 다른 영역에서는 코너 스페이서들(94)을 형성하지 않고 완전히 제거될 수 있다. 일부 실시예에서, 유전체 층(92)은 하나의 영역에서 에칭되어 코너 스페이서들(94)을 형성할 수 있지만, 다른 영역에서는 유전체 층(92)이 에칭되지 않고 리세스들(90) 내에 유지된다. 다양한 마스킹 단계들은 기술된 것들과 같은 개별 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출하는 데 사용될 수 있다. 유전체 층(92)이 별도의 영역에서 에칭되지 않는 예시적인 실시예가 아래에서 도 21a-c 내지 도 24a-c에 대해 기술된다.
도 17a 내지 도 17d로 돌아가면, 일부 실시예에 따라 상이한 형상들을 갖는 코너 스페이서들(94)이 도시된다. 도 17a 내지 도 17d는 도 16c에 표시된 영역(93)의 상세도를 도시한 것이다. 도 17a 내지 도 17d에 도시된 코너 스페이서들(94)의 형상들 또는 코너 스페이서들(94)의 다른 형상들은 에칭 공정의 파라미터들 또는 특성들을 제어함으로써, 예를 들어, 오버 에칭(over-etching), 공정 가스 흐름 레이트, 플라즈마 전력, 바이어스 전력, 또는 다른 파라미터 또는 특성들을 제어함으로써 제어될 수 있다. 도 17a는, 오목하고 실질적으로 직선 섹션들을 포함하는 측벽(95)을 갖는 예시적인 코너 스페이서(94)를 도시한 것이다. 일부의 경우, 오목한 측벽(95)을 갖는 코너 스페이서(94)를 형성하게 되면, 보다 큰 게이트 전극(98)을 형성할 수 있다. 측벽(95)은 더미 유전체 층(60)에 대해 각도(A1)를 가질 수 있다. 일부 실시예에서, 측벽(95)의 단부는 도 17a에 도시된 바와 같이, 게이트 스페이서들(85)과 대략 동일한 높이일 수 있다. 다른 실시예들에서, 측벽(95)의 단부는 게이트 스페이서(85)에 대해 각도를 가질 수 있다. 도 17b는, 오목하고 만곡된 측벽(95)을 갖는 예시적인 코너 스페이서(94)를 도시한 것이다. 일부 실시예에서, 공정 시간 또는 플라즈마 전력을 증가시킴으로써 바이어스 전력을 증가시켜 오버 에칭의 양을 증가시키게 되면, 더욱 오목하거나 만곡된 측벽을 갖는 코너 스페이서(94)를 형성할 수 있다. 도 17c는, 스페이서(85)와 실질적으로 동일한 높인 측벽(95)을 갖는 예시적인 코너 스페이서(94)를 도시한 것이다. 이러한 방식으로, 코너 스페이서(94)는 코너 영역(91)을 충전하지만 코너 영역(91)의 외부로 크게 연장되지 않으며, 따라서 코너 스페이서(94)는 코너 영역(91)과 유사한 단면적을 갖는다. 일부 실시예에서, 오버 에칭의 양을 증가시키게 되면, 코너 영역(91)의 외부로 덜 연장되는 코너 스페이서(94)를 형성할 수 있다(예컨대, 보다 작은 코너 스페이서(94)를 형성한다). 일부 실시예에서, 코너 스페이서(94)는 에칭 공정의 바이어스 전력을 증가시킴으로써 게이트 스페이서들(85)의 측벽(예컨대, 게이트 시일 스페이서들(80))과 보다 같은 높이에 있게 된다. 다른 실시예들에서, 코너 스페이서(94)는 코너 영역(91)을 불완전하게 충전할 수 있거나 코너 영역(91)의 외부로 돌출될 수 있다. 도 17d는 불규칙한 형상을 갖는 예시적인 코너 스페이서(94)를 도시한 것이다. 도 17d에 도시된 바와 같이, 코너 스페이서(94)는 더미 유전체 층(60)의 에칭된 측벽과 대략 동일한 높이인 측벽(95)을 가질 수 있고, 이는 보다 큰 분리 거리(S3)(도 18c 참조)를 가능하게 할 수 있다. 도 17d에 도시된 측벽(95)은 보다 큰 분리 거리(S3)를 가능하게 할 수 있는 볼록 영역을 포함한다. 아래에 기술된 바와 같이, 보다 큰 분리 거리(S3)는 기생 캐패시턴스를 감소시키고 디바이스 성능을 향상시킬 수 있다. 일부 실시예에서, 불규칙한 프로파일은 오버 에칭 및 바이어스 전력의 상대적인 강도들을 제어함으로써 형성될 수 있다. 도 17a 내지 도 17d에 도시된 코너 스페이서들(94)은 예들이다. 다른 사이즈들 또는 형상들을 갖는 코너 스페이서들(94) 및 그 측벽들(95)이 가능하며, 이러한 모든 변형은 본 개시 내용의 범위 내인 것으로 간주된다.
도 18a, 도 18b, 도 18c, 및 도 18d에서, 일부 실시예에 따라, 게이트 유전체 층(96) 및 게이트 전극들(98)은 리세스들(90) 내의 대체 게이트들을 위해 형성된다. 도 18d는 도 18b의 영역(97)의 상세도를 도시한 것이다. 게이트 유전체 층(96)은 리세스들(90) 내의, 예를 들어, (예컨대, 채널 영역들(58) 상의) 핀들(52)의 상단 표면들 및 측벽들 상 및 스페이서들(85)의 측벽들 상에 성막된 하나 이상의 층을 포함할 수 있다. 게이트 유전체 층들(96)은 또한 코너 스페이서들(94)의 측벽들(95) 및 더미 유전체 층(60) 상에 성막된다. 게이트 유전체 층(96)은 또한 제 1 ILD(88)(도면에 도시되지 않음)의 상단 표면 상에 형성될 수 있다. 일부 실시예에서, 게이트 유전체 층(96)은 하나 이상의 유전체 층, 예를 들어, 실리콘 산화물, 실리콘 질화물, 금속 산화물, 또는 금속 실리케이트 등의 하나 이상의 층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체 층(96)은 열 또는 화학 산화에 의해 형성된 실리콘 산화물의 계면 층과 상부의 하이-k 유전체 재료, 예를 들어, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트를 포함한다. 게이트 유전체 층(96)은 약 7.0보다 큰 k 값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전체 층(96)의 형성 방법들은 분자 빔 성막(MBD), ALD, 및 PECVD 등을 포함할 수 있다. 더미 유전체 층(60)의 부분들이 리세스들(90) 내에 유지되는 실시예들에서, 게이트 유전체 층(96)은 더미 유전체 층(60)의 재료(예컨대, 실리콘 산화물)를 포함할 수 있다.
게이트 전극들(98)은 게이트 유전체 층(96) 위에 제각기 성막되고, 리세스들(90)의 나머지 부분들을 충전한다. 게이트 전극들(98)은 금속 함유 재료, 예를 들어, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중 층들을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(98)이 도 18a 내지 도 18c에 도시되어 있지만, 게이트 전극(98)은 임의의 수의 라이너 층들(98A), 임의의 수의 일함수 조정 층들(98B), 및 도 18d에 의해 도시된 바와 같은 충전 재료(98C)를 포함할 수 있다. 리세스들(90)을 충전한 후에, CMP와 같은 평탄화 공정을 수행하여, 게이트 유전체 층(96) 및 게이트 전극들(99)의 재료의 과잉 부분들을 제거할 수 있고, 과잉 부분들은 ILD(88)의 상단 표면 위에 있다. 따라서, 게이트 전극들(98) 및 게이트 유전체 층(96)의 재료의 나머지 부분들은 결과적인 FinFETs의 대체 게이트들을 형성한다. 게이트 전극들(98) 및 게이트 유전체 층(96)은 총칭하여 "대체 게이트", "게이트 구조물", 또는 "게이트 스택"이라고 지칭될 수 있다. 게이트 및 게이트 스택들은 핀들(52)의 채널 영역(58)의 측벽들을 따라 연장될 수 있다.
도 18c를 참조하면, 코너 스페이서들(94)은 게이트 유전체 층들(86) 및 게이트 전극들(98)이 코너 영역들(91)의 적어도 일부 내에 성막되는 것을 차단한다. 따라서, 코너 스페이서들(94)의 존재로 인해, 코너 영역들(91) 근처의 에피택셜 소스/드레인 영역들(82)과 게이트 전극(98) 사이의 전체 분리 거리(S3)가 증가된다. 예를 들어, 코너 스페이서들(94)이 형성되지 않으면, 게이트 유전체 층(96)은 코너 영역들(91) 내에 성막될 것이고, 게이트 유전체 층(96)은 거리(S4)만큼 에피택셜 소스/드레인 영역들(82)로부터 분리될 것이다. 일부 실시예에서, 거리(S4)는 약 10 Å 내지 약 100 Å일 수 있지만, 다른 거리들이 가능하다. 코너 스페이서들(94)로 인해, 게이트 유전체 층(96)은 거리(S4)보다 더 큰 거리(S5)만큼 에피택셜 소스/드레인 영역들(82)으로부터 분리된다. 일부 실시예에서, 거리(S5)는 약 10 Å 내지 약 700 Å일 수 있다. 일부 실시예에서, 거리(S5)는 거리(S4)보다 약 0.5 Å 내지 약 600 Å 더 클 수 있다. 다른 거리들 또는 상대적인 거리들이 가능하다. 이러한 방식으로, 코너 스페이서들(94)을 형성함으로써, 에피택셜 소스/드레인 영역들(82)과 인접한 게이트 전극들(98) 사이의 분리 거리(S3)가 증가될 수 있다. 일부 실시예에서, 분리 거리(S3)는 약 10 Å 내지 약 800 Å일 수 있다. 일부 실시예에서, 본원에 기술된 바와 같은 코너 스페이서들(94)을 사용하게 되면, 게이트 전극(98)과 인접한 소스/드레인 영역(82) 사이의 분리 거리(S3)가 약 10 Å 내지 약 700 Å만큼 증가될 수 있다. 다른 거리들 또는 상대적인 거리들이 가능하다. 또한, 도 18c에 도시된 거리들(S3, S4, 및/또는 S5)은 에피택셜 소스/드레인 영역들(82)과 관련 피처들 사이의 상대적 거리를 나타내는 것으로 의도된다는 것이 이해될 것이다. 예를 들어, 거리들(S3, S4, 및/또는 S5)은 최소 거리들, 평균 거리들, "유효" 거리들, 근사 거리들 등을 나타낼 수 있다.
일부 실시예에서, 코너 스페이서들(94)의 존재로 인해, 코너 영역들(91) 근처에서 둥근 에지 또는 모따기된 에지를 갖는 게이트 스택이 형성된다. 예를 들어, 핀들(52) 근처의 게이트 스택들은 둥근 모서리들을 갖는 직사각형과 대략 유사한 형상(예컨대, "경기장" 형상 또는 타원 형상) 또는 모따기된 코너들을 갖는 직사각형과 대략 유사한 형상일 수 있다. 게이트 스택의 다른 형상들이 가능하고, 코너 스페이서들(94)의 특정 형상(들)에 따라 달라진다. 유전체 층(92)을 에칭하여 코너 스페이서들(94)을 형성함으로써, 게이트 스택들의 사이즈를 크게 감소시키지 않고도 분리 거리(S3)를 증가시킬 수 있으며, 이는 유전체 층(92)이 에칭되지 않은 상태로 유지되는 경우와 같을 수 있다. 분리 거리(S3)는 또한 코너 스페이서(94)의 특정 형상(들)에 따라 달라질 수 있고, 코너 스페이서(94)의 형상 또는 사이즈를 제어하여 분리 거리(S3)를 제어할 수 있다. 예를 들어, (예컨대, 도 17d 등에 도시된 바와 같은) 볼록한 측벽(95)을 갖도록 형성된 코너 스페이서(94)로 인해, (예컨대, 도 17b 등에 도시된 바와 같은) 오목한 측벽(95)을 갖도록 형성된 코너 스페이서(94)보다 더 큰 분리 거리(S3)가 가능해질 수 있다. 상대적으로 더 큰 코너 스페이서(94)를 형성하게 되면, 상대적으로 더 큰 분리 거리(S3)가 가능해질 수 있고, 상대적으로 더 작은 코너 스페이서(94)를 형성하게 되면, 상대적으로 더 작은 분리 거리(S3)가 가능해질 수 있다. 일부의 경우, 코너 스페이서들(94) 또는 게이트 스택들의 특정 형상들 또는 사이즈들 및 특정 분리 거리(S3)는 특정 애플리케이션, 디바이스, 또는 구조물에 대해 원하는 대로 형성될 수 있다.
일부의 경우, 게이트 전극들(98)과 에피택셜 소스/드레인 영역들(82) 사이의 분리 거리(S3)를 증가시키는 코너 스페이서들(94)를 형성함으로써, 디바이스 성능을 향상시킬 수 있다. 예를 들어, 분리 거리(S3)를 증가시키게 되면, 게이트 전극들(98)과 에피택셜 소스/드레인 영역들(82) 사이의 기생 캐패시턴스를 감소시킬 수 있으며, 이는 디바이스 속도를 향상시킬 수 있다. 일부의 경우, 분리 거리(S3)를 증가시키게 되면, 게이트 스택과 에피택셜 소스/드레인 영역들(82) 사이의 전류 누설을 감소시킬 수 있다. 추가적으로, 분리 거리(S3)를 증가시키게 되면, 디바이스 제조 동안 게이트 스택과 에피택셜 소스/드레인 영역들(82) 사이에 형성되는 (예컨대, 도전성 잔류물 등으로 인한) 단락 가능성을 감소시킬 수 있다. 이것은 수율, 공정 유연성, 및 디바이스 신뢰성을 향상시킬 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 게이트 유전체 층(96)의 형성은, 각 영역의 게이트 유전체 층(96)이 동일한 재료로부터 형성되도록, 동시에 발생할 수 있고, 게이트 전극들(98)의 형성은, 각 영역의 게이트 전극들(98)이 동일한 재료로부터 형성되도록, 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체 층(96)은, 게이트 유전체 층(96)이 상이한 재료들일 수 있도록, 개별 공정들에 의해 형성될 수 있고, 및/또는 각 영역의 게이트 전극들(98)은, 게이트 전극들(98)이 상이한 재료들일 수 있도록, 개별 공정들에 의해 형성될 수 있다. 다양한 마스킹 단계들은 개별 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출하는 데 사용될 수 있다.
도 19a 및 도 19b에서, 게이트 마스크(106)는 게이트 스택(이는 게이트 유전체 층(96) 및 대응하는 게이트 전극(98)을 포함함) 위에 형성되고, 게이트 마스크는 게이트 스페이서들(86)의 대향 부분 사이에 배치될 수 있다. 일부 실시예에서, 게이트 마스크(106)를 형성하는 것은 게이트 스택을 리세싱하여 리세스가 게이트 스택 바로 위에 그리고 게이트 스페이서들(86)의 대향 부분 사이에 형성되도록 하는 것을 포함한다. 실리콘 질화물, 또는 실리콘 산화 질화물 등과 같은 하나 이상의 유전체 재료 층을 포함하는 게이트 마스크(106)가 리세스 내에 충전되고, 이어서 제 1 ILD(88) 위로 연장되는 유전체 재료의 과잉 부분들을 제거하기 위한 평탄화 공정이 후속된다.
도 19a 및 도 19b에 또한 도시된 바와 같이, 제 2 ILD(108)가 제 1 ILD(88) 위에 성막된다. 일부 실시예에서, 제 2 ILD(108)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제 2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 후속적으로 형성된 게이트 컨택트들(110)(도 20a 및 도 20b)은 제 2 ILD(108) 및 게이트 마스크(106)를 관통하여 리세싱된 게이트 전극(98)의 상단 표면과 접촉한다.
도 20a 및 도 20b에서, 일부 실시예에 따라, 게이트 컨택트들(110) 및 소스/드레인 컨택트들(112)이 제 2 ILD(108) 및 제 1 ILD(88)를 관통하게 형성된다. 소스/드레인 컨택트들(112)을 위한 개구부들은 제 1 및 제 2 ILD들(88 및 108)을 관통하게 형성되고, 게이트 컨택트(110)를 위한 개구부들은 제 2 ILD(108) 및 게이트 마스크(106)를 관통하게 형성된다. 개구부들은 허용 가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 확산 장벽 층, 또는 접착제 층 등과 같은 라이너(도시되지 않음), 및 도전성 재료가 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 니켈 등일 수 있다. ILD(108)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 도전성 재료는 개구부 내에 소스/드레인 컨택트들(112) 및 게이트 컨택트들(110)을 형성한다. 어닐링 공정은 에피택셜 소스/드레인 영역들(82)과 소스/드레인 컨택트들(112) 사이의 계면에서 실리사이드를 형성하도록 수행될 수 있다. 소스/드레인 컨택트들(112)은 에피택셜 소스/드레인 영역들(82)에 물리적으로 그리고 전기적으로 연결되고, 게이트 컨택트들(110)은 게이트 전극들(98)에 물리적으로 그리고 전기적으로 연결된다. 소스/드레인 컨택트들(112)과 게이트 컨택트들(110)은 상이한 공정들에서 형성될 수 있거나, 또는 동일한 공정에서 형성될 수 있다. 동일한 단면에 형성되는 것으로 도시되어 있지만, 소스/드레인 컨택트들(112) 및 게이트 컨택트들(110) 각각은 상이한 단면들에서 형성되어 컨택트들의 단락을 방지할 수 있다는 것을 이해해야 한다.
도 21a-c 내지 도 24a-c는 일부 실시예들에 따라, 기판(50)의 제 2 영역(140B)이 아니라 기판(50)의 제 1 영역(150A)에서 코너 스페이서들(94)의 형성시의 중간 단계들을 도시한 것이다. 도 21a 내지 도 21c는 (예컨대, 유전체 층(92)이 성막된 후) 도 14a 내지 도 14c에 도시된 것과 유사한 구조물을 도시한 것이며, 예외적인 것은 기판(50)이 제 1 타입의 디바이스들을 형성하기 위한 제 1 영역(150a)(예컨대, 코어 로직 영역), 및 제 2 타입의 디바이스들을 형성하기 위한 제 2 영역(150B)(예컨대, 입력/출력 영역)을 갖는다는 것이다. 제 1 영역(50A)은 (분할기(151)에 의해 도시되는 바와 같이) 제 2 영역(150B)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 제 1 영역(50A)과 제 2 영역(150B) 사이에 배치될 수 있다. 제 1 영역(150A) 및/또는 제 2 영역(150B)은 중첩될 수 있거나 n 타입 영역(50N) 및/또는 p 타입 영역으로부터 분리될 수 있다. 도 21a, 도 22a, 도 23a, 및 도 24a는 참조 단면 A-A에 따른 제 1 영역(150A) 및 제 2 영역(150B)의 단면도들을 도시한 것이다. 도 21b, 도 22b, 도 23b, 및 도 24b는 단면 C-C에서 제 1 영역(150A)의 평면도들을 도시한 것이고, 도 21c, 도 22c, 도 23c, 및 도 24c는 단면 C-C에서 제 2 영역(150B)의 평면도들을 도시한 것이다. 다른 실시예에서, 기판(50)은 2 개 초과의 영역들을 가질 수 있다.
도 21a 내지 도 21c는 도 14a 내지 도 14c와 유사하게 유전체 층(92)이 성막된 후의 제 1 영역(150A) 및 제 2 영역(150B)을 도시한 것이다. 도 21a 내지 도 21c는 유사한 피처들을 갖는 제 1 영역(150A) 및 제 2 영역(150B)의 디바이스들을 도시하지만, 다른 실시예들에서 상이한 영역들은 상이한 디바이스들을 가질 수 있거나 또는 상이한 피처들을 갖는 디바이스들을 가질 수 있으며, 이러한 모든 변형은 본 개시 내용의 범위 내에 있는 것으로 고려된다.
도 22a 내지 도 22c에서, 일부 실시예에 따라, 마스킹 층(152)이 형성되고 패터닝된다. 마스킹 층(152)은 제 1 영역(150A) 및 제 2 영역(150B)에서 유전체 층(92) 위에 형성될 수 있다. 마스킹 층(152)은, 예를 들어, 포토레지스트, 또는 포토레지스트 구조물 등일 수 있으며, 스핀-온 공정 또는 다른 적합한 기법을 사용하여 형성될 수 있다. 그 후에, 마스킹 층(152)은 제 1 영역(150A)을 노출하도록 패터닝될 수 있다. 마스킹 층(152)은 허용 가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 도 22a 내지 도 22c에 도시된 바와 같이, 패터닝된 마스킹 층(152)은 제 2 영역(150B)의 리세스들(90) 내부를 포함하여 제 2 영역(150B)에서의 유전체 층(92)을 덮는다.
도 23a 내지 도 23c에서, 일부 실시예에 따라, 제 1 영역(150A)에서 에칭 공정을 수행하여 유전체 층(92)을 에칭한다. 에칭 공정은 도 16a 내지 도 16c에 대해 기술된 것과 유사할 수 있으며, 따라서 제 1 영역(150A)의 리세스들(90) 내에 코너 스페이서들(94)을 형성한다. 도 23a 및 도 23b는 에칭 공정에 의해 에칭되는 제 1 영역(150A)의 더미 유전체 층(60)을 도시하지만, 다른 실시예들에서 더미 유전체 층(60)은 채널 영역들(58) 상에 남아 있을 수 있다. 도 23a 및 도 23c에 도시된 바와 같이, 제 2 영역(150B)을 덮는 마스킹 층(152)은 제 2 영역(150B)의 유전체 층(92)이 에칭 공정에 의해 에칭되는 것을 차단한다.
도 24a 내지 도 24c에서, 일부 실시예에 따라, 마스킹 층(152)이 제거되고 게이트 스택들이 제 1 영역(150A) 및 제 2 영역(150B)에 형성된다. 마스킹 층(152)은 에칭 공정 또는 애싱 공정과 같은 적합한 공정을 사용하여 제거될 수 있다. 게이트 스택들은, 이전에 설명된 것과 같은 적합한 기법들을 사용하여 형성될 수 있는 도 18a 내지 도 18c에 대해 설명된 게이트 스택들과 유사하게, 게이트 유전체 층(96) 및 게이트 전극(98)을 포함할 수 있다. 일부 실시예에서, 제 1 영역(150A)에서의 게이트 스택들은 제 2 영역(150B)에서의 게이트 스택들과 동시에 형성될 수 있다. 다른 실시예에서, 제 1 영역(150A)에서의 게이트 유전체 층(96) 및/또는 게이트 전극(98)은 마스킹 층(152)이 제거되기 전에 형성될 수 있고, 제 2 영역 (150B)에서의 게이트 유전체 층(96) 및/또는 게이트 전극(98)은 마스킹 층(152)이 제거된 후에 형성될 수 있다.
도 24a 내지 도 24c에 도시된 바와 같이, 게이트 스택들은 제 2 영역(150B) 내의 유전체 층(92) 상에 형성될 수 있다. 이러한 방식으로, 제 2 영역(150B) 내의 디바이스들을 위한 게이트 유전체 층들은 유전체 층(92) 및 더미 유전체 층(60)을 포함할 수 있고, 결과적으로 디바이스는 효과적으로 더 두꺼운 게이트 유전체 층을 가질 수 있다. 추가적으로, 리세스들(90) 내에 유전체 층(92)이 존재하게 되면, 게이트 전극들(98)과 에피택셜 소스/드레인 영역들(82) 사이에 추가적인 분리를 제공하여 누설 또는 캐패시턴스를 감소시킬 수 있다. 일부의 경우, 보다 두꺼운 게이트 유전체 층이 입력/출력 디바이스들 등과 같이 상대적으로 보다 높은 전력 또는 보다 높은 전압 디바이스들용으로 사용될 수 있다. 이러한 방식으로, 코너 스페이서들(94) 및 더 두꺼운 게이트 유전체 층들은 별도의 영역들에 있는 디바이스들을 위해, 하지만 동일한 처리 단계들 중 일부를 사용하여, 형성될 수 있다. 도 21a 내지 도 24c에 대해 설명된 실시예는 예시이며, 추가적인 마스킹 단계들, 추가적인 성막 단계들, 추가적인 에칭 단계들 등을 포함하는 다른 변형들이 가능하다.
개시된 FinFET 실시예들은 또한 나노구조물(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터들(NSFETs)과 같은 나노구조물 디바이스들에 적용될 수 있다. NSFET 실시예에서, 핀들은 채널 층들 및 희생 층들의 교번 층들의 스택을 패터닝함으로써 형성된 나노구조물들로 대체된다. 더미 게이트 스택들 및 소스/드레인 영역들은 전술한 실시예들과 유사한 방식으로 형성된다. 더미 게이트 스택들이 제거된 후에, 희생 층들은 채널 영역들에서 부분적으로 또는 완전히 제거될 수 있다. 일부 실시예에서, 본원에 기술된 유전체 층(92)과 유사한 유전체 층이 형성되고 에칭될 수 있으며, 그 유전체 층의 영역들은 본원에 기술된 코너 스페이서들(94)과 유사한 나머지 부분을 남기도록 불완전하게 에칭된다. 대체 게이트 구조물들은 전술한 실시예들과 유사한 방식으로 형성되며, 대체 게이트 구조물들은 희생 층들을 제거함으로써 남겨진 개구부들을 부분적으로 또는 완전히 충전할 수 있으며, 그리고 대체 게이트 구조물들은 NSFET 디바이스들의 채널 영역들 내의 채널 층들을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조물들 및 소스/드레인 영역들에 대한 ILD 및 컨택트들은 전술한 실시예들과 유사한 방식으로 형성될 수 있다. 나노구조물 디바이스는 미국 특허 출원 공개 번호 제2016/0365414호에 개시된 바와 같이 형성될 수 있으며, 이 미국 특허 출원 공개물은 그 전체가 본원에 참조로 포함된다.
본원에 기술된 실시예들은 몇 가지 이점을 갖는다. 본원에 기술된 기법들은 게이트 스페이서들 및 핀의 채널 영역에 인접한 코너 스페이서들의 형성을 가능하게 한다. 코너 스페이서들은, 더미 게이트의 제거 후 유전체 층을 성막하고, 그 후 유전체 층의 에칭을 제어함으로써 유전체 층의 부분들이 코너 스페이서들로서 유지되도록, 형성될 수 있다. 코너 스페이서들은 대체 게이트 스택의 형성 동안 제자리에서 유지되며, 그 결과 대체 게이트 스택의 부분들은 코너 스페이서들에 의해 에피택셜 소스/드레인 영역들로부터 분리된다. 코너 스페이서들에 의해 제공되는 이러한 추가적인 분리는 게이트 스택과 에피택셜 소스/드레인 영역들 사이의 기생 캐패시턴스를 감소시켜 디바이스의 고속 성능을 향상시킬 수 있다. 추가적으로, 코너 스페이서들을 사용하게 되면, 게이트 스택과 에피택셜 소스/드레인 영역들 사이의 전류 누설을 감소시킬 수 있다. 코너 영역들의 사이즈 또는 형상은 특정 애플리케이션용으로 제어될 수 있다. 추가적으로, 코너 스페이서들을 사용하게 되면, 게이트 스택의 크기를 크게 줄이지 않고도 에피택셜 소스/드레인 영역들로부터 게이트 스택을 분리시킬 수 있다. 일부의 경우, 마스킹 단계들을 사용하여 기판의 별도 영역들 내에 코너 스페이서들을 형성할 수 있다. 일부의 경우, 본원에 기술된 바와 같은 코너 스페이서들은 게이트 스택 형성을 위한 공정 윈도우를 감소시키거나 드레인 유도 장벽 누설(drain-induced barrier leak)(DIBL) 효과를 증가시키지 않고도 형성될 수 있다. 따라서, 일부의 경우, 코너 스페이서들은, 상당한 공정 변경, 디바이스 레이아웃 변경, 또는 디바이스 성능의 다른 구역들에 대한 영향 없이, 본원에 설명된 이점들을 달성할 수 있다.
일 실시예에 따르면, 디바이스는: 반도체 기판으로부터 돌출된 핀; 상기 핀의 측벽 위에 있고, 상기 핀의 측벽을 따르는 게이트 스택; 상기 게이트 스택의 측벽을 따르고 그리고 상기 핀의 측벽을 따르는 게이트 스페이서; 상기 핀 내에 있고, 상기 게이트 스페이서에 인접한 에피택셜 소스/드레인 영역; 및 상기 게이트 스택과 상기 게이트 스페이서 사이의 코너 스페이서를 포함하고, 상기 코너 스페이서는 상기 핀의 측벽을 따라 연장되고, 상기 게이트 스택과 상기 핀의 측벽 사이의 제 1 영역에는 상기 코너 스페이서가 존재하지 않고, 상기 게이트 스택과 상기 게이트 스페이서 사이의 제 2 영역에는 상기 코너 스페이서가 존재하지 않는다. 일 실시예에서, 디바이스는 상기 핀의 측벽을 따라 연장되는 더미 게이트 유전체 층을 포함하고, 상기 더미 게이트 유전체 층은 상기 코너 스페이서와 상기 핀 사이 존재한다. 일 실시예에서, 상기 게이트 스택은 상기 코너 스페이서와 물리적으로 접촉하는 게이트 유전체 층을 포함한다. 일 실시예에서, 상기 코너 스페이서는 실리콘 산화물, 실리콘 탄화물, 실리콘 산화 탄화물, 실리콘 질화물, 실리콘 산화 질화물, 또는 실리콘 산화 탄화 질화물을 포함한다. 일 실시예에서, 상기 코너 스페이서는 상기 핀의 측벽을 따라 0.5 Å 내지 600 Å의 범위의 거리로 연장된다. 일 실시예에서, 상기 코너 스페이서는 평면도에서 삼각형 단면을 갖는다. 일 실시예에서, 상기 게이트 스택의 측벽을 따라 연장되는 상기 코너 스페이서의 표면은 오목한 프로파일을 갖는다. 일 실시예에서, 상기 게이트 스택은 게이트 유전체 및 게이트 전극을 포함하고, 상기 게이트 유전체는 상기 핀과 물리적으로 접촉한다.
일 실시예에 따르면, 디바이스는 기판 위의 핀; 상기 핀의 상부 표면 및 대향 측벽들 상의 게이트 구조물; 상기 게이트 구조물의 대향 측벽들을 따르는 게이트 스페이서들 ― 상기 게이트 스페이서들의 제 1 부분들은 제 1 폭을 가지며, 상기 게이트 스페이서들의 제 2 부분들은 상기 제 1 폭보다 큰 제 2 폭을 가지며, 상기 제 1 부분들은 상기 제 2 부분들보다 상기 핀에 더 근접하며, 상기 제 1 폭 및 상기 제 2 폭은 상기 핀의 측벽에 평행한 제 1 방향으로 측정됨 ―; 상기 핀 상의 더미 유전체 재료 ― 상기 더미 유전체 재료는 상기 핀과 상기 게이트 스페이서들 사이에서 연장됨 ―; 및 코너 스페이서들 ― 상기 코너 스페이서들의 각각은 상기 게이트 구조물과 상기 게이트 스페이서들의 제 1 부분들 중 대응하는 부분 사이에 개재됨 ―을 포함한다. 일 실시예에서, 상기 게이트 스페이서들의 제 2 부분들은 상기 게이트 구조물과 물리적으로 접촉한다. 일 실시예에서, 상기 게이트 구조물의 제 1 부분은 제 3 폭을 가지며, 상기 게이트 구조물의 제 2 부분은 상기 제 3 폭보다 큰 제 4 폭을 가지며, 상기 게이트 구조물의 제 1 부분은 상기 게이트 구조물의 제 2 부분보다 상기 핀에 더 근접하며, 그리고 상기 제 3 폭 및 상기 제 4 폭은 상기 제 1 방향으로 측정된다. 일 실시예에서, 상기 게이트 스페이서들의 제 1 부분들은 제 1 방향으로 제 1 거리만큼 분리되며, 상기 제 1 거리는 상기 제 4 폭보다 크다. 일 실시예에서, 상기 코너 스페이서들은 상기 게이트 구조물을 향하는 볼록한 측벽들을 갖는다. 일 실시예에서, 상기 코너 스페이서는 제 2 방향으로 측정된 0.5 Å 내지 600 Å의 범위의 길이를 가지며, 상기 제 2 방향은 상기 핀의 측벽에 직교한다. 일 실시예에서, 상기 제 1 방향으로의 최대 폭을 갖는 상기 코너 스페이서의 부분은 상기 더미 유전체 재료와 물리적으로 접촉한다. 일 실시예에서, 상기 코너 스페이서의 재료는 상기 더미 유전체 재료와는 상이하다.
일 실시예에 따르면, 반도체 디바이스를 형성하는 방법은: 기판으로부터 돌출된 핀을 형성하는 단계; 상기 핀의 채널 영역 위로 연장되는 더미 게이트 구조물을 형성하는 단계; 상기 더미 게이트 구조물의 측벽들 상에 제 1 스페이서 층을 형성하는 단계; 상기 핀 상에서 상기 채널 영역에 인접하게 소스/드레인 영역들을 에피택셜로 성장시키는 단계; 상기 더미 게이트 구조물을 제거하여 리세스를 형성하는 단계; 상기 리세스 내에 제 2 스페이서 층을 성막하는 단계; 상기 제 2 스페이서 층에 대해 에칭 공정을 수행하는 단계 ― 상기 에칭 공정을 수행한 후에, 상기 제 2 스페이서 층의 나머지 부분들은 상기 리세스 내에 남아, 코너 스페이서들을 형성하고, 상기 코너 스페이서들은 서로 분리되고, 상기 코너 스페이서들은 상기 핀에 인접한 상기 리세스의 코너 영역들에 위치함 ―; 및 상기 리세스의 내부에 그리고 상기 코너 스페이서들 상에 대체 게이트 구조물을 형성하는 단계를 포함한다. 일 실시예에서, 상기 에칭 공정은 상기 채널 영역을 노출시킨다. 일 실시예에서, 상기 대체 게이트 구조물을 형성하는 단계는 상기 코너 스페이서들 상에 그리고 상기 리세스 내의 채널 영역 상에 게이트 유전체 재료를 성막하는 단계 ― 상기 게이트 유전체 재료는 상기 채널 영역 및 상기 제 1 스페이서 층과 물리적으로 접촉함 ―; 및 상기 게이트 유전체 재료 상에 게이트 전극 재료를 성막하는 단계를 포함한다. 일 실시예에서, 상기 제 2 스페이서 층의 나머지 부분들은 각각 0.5 Å 내지 600 Å의 범위의 길이를 갖는다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
1. 디바이스에 있어서,
반도체 기판으로부터 돌출된 핀;
상기 핀의 측벽 위에 있고, 상기 핀의 측벽을 따르는 게이트 스택;
상기 게이트 스택의 측벽을 따르고 그리고 상기 핀의 측벽을 따르는 게이트 스페이서;
상기 핀 내에 있고, 상기 게이트 스페이서에 인접한 에피택셜 소스/드레인 영역; 및
상기 게이트 스택과 상기 게이트 스페이서 사이의 코너 스페이서 - 상기 코너 스페이서는 상기 핀의 측벽을 따라 연장되고, 상기 게이트 스택과 상기 핀의 측벽 사이의 제 1 영역에는 상기 코너 스페이서가 존재하지 않고, 상기 게이트 스택과 상기 게이트 스페이서 사이의 제 2 영역에는 상기 코너 스페이서가 존재하지 않음 - 를 포함하는, 디바이스.
2. 제1항에 있어서,
상기 핀의 측벽을 따라 연장되는 더미 게이트 유전체 층을 더 포함하고, 상기 더미 게이트 유전체 층은 상기 코너 스페이서와 상기 핀 사이에 존재하는 것인, 디바이스.
3. 제1항에 있어서,
상기 게이트 스택은 상기 코너 스페이서와 물리적으로 접촉하는 게이트 유전체 층을 포함하는 것인, 디바이스.
4. 제1항에 있어서,
상기 코너 스페이서는 실리콘 산화물, 실리콘 탄화물, 실리콘 산화 탄화물, 실리콘 질화물, 실리콘 산화 질화물, 또는 실리콘 산화 탄화 질화물을 포함하는 것인, 디바이스.
5. 제1항에 있어서,
상기 코너 스페이서는 상기 핀의 측벽을 따라 0.5 Å 내지 600 Å의 범위의 거리로 연장되는 것인, 디바이스.
6. 제1항에 있어서,
상기 코너 스페이서는 평면도에서 삼각형 단면을 갖는 것인, 디바이스.
7. 제1항에 있어서,
상기 게이트 스택의 측벽을 따라 연장되는 상기 코너 스페이서의 표면은 오목한 프로파일을 갖는 것인, 디바이스.
8. 제1항에 있어서,
상기 게이트 스택은 게이트 유전체 및 게이트 전극을 포함하고, 상기 게이트 유전체는 상기 핀과 물리적으로 접촉하는 것인, 디바이스.
9. 디바이스에 있어서,
기판 위의 핀;
상기 핀의 상부 표면 및 대향 측벽들 상의 게이트 구조물;
상기 게이트 구조물의 대향 측벽들을 따르는 게이트 스페이서들 ― 상기 게이트 스페이서들의 제 1 부분들은 제 1 폭을 가지며, 상기 게이트 스페이서들의 제 2 부분들은 상기 제 1 폭보다 큰 제 2 폭을 가지며, 상기 제 1 부분들은 상기 제 2 부분들보다 상기 핀에 더 근접하며, 상기 제 1 폭 및 상기 제 2 폭은 상기 핀의 측벽에 평행한 제 1 방향으로 측정됨 ―;
상기 핀 상의 더미 유전체 재료 ― 상기 더미 유전체 재료는 상기 핀과 상기 게이트 스페이서들 사이에서 연장됨 ―; 및
코너 스페이서들 ― 상기 코너 스페이서들의 각각은 상기 게이트 구조물과 상기 게이트 스페이서들의 제 1 부분들 중 대응하는 부분 사이에 개재됨 ―을 포함하는, 디바이스.
10. 제9항에 있어서,
상기 게이트 스페이서들의 제 2 부분들은 상기 게이트 구조물과 물리적으로 접촉하는 것인, 디바이스.
11. 제9항에 있어서,
상기 게이트 구조물의 제 1 부분은 제 3 폭을 가지며, 상기 게이트 구조물의 제 2 부분은 상기 제 3 폭보다 큰 제 4 폭을 가지며, 상기 게이트 구조물의 제 1 부분은 상기 게이트 구조물의 제 2 부분보다 상기 핀에 더 근접하며, 상기 제 3 폭 및 상기 제 4 폭은 상기 제 1 방향으로 측정되는 것인, 디바이스.
12. 제11항에 있어서,
상기 게이트 스페이서들의 제 1 부분들은 상기 제 1 방향으로 제 1 거리만큼 분리되며, 상기 제 1 거리는 상기 제 4 폭보다 큰 것인, 디바이스.
13. 제11항에 있어서,
상기 코너 스페이서들은 상기 게이트 구조물을 향하는 볼록한 측벽들을 갖는 것인, 디바이스.
14. 제9항에 있어서,
상기 코너 스페이서는 제 2 방향으로 측정된 0.5 Å 내지 600 Å의 범위의 길이를 가지며, 상기 제 2 방향은 상기 핀의 측벽에 직교하는 것인, 디바이스.
15. 제9항에 있어서,
상기 제 1 방향으로의 최대 폭을 갖는 상기 코너 스페이서의 부분은 상기 더미 유전체 재료와 물리적으로 접촉하는 것인, 디바이스.
16. 제9항에 있어서,
상기 코너 스페이서의 재료는 상기 더미 유전체 재료와는 상이한 것인, 디바이스.
17. 반도체 디바이스를 형성하는 방법에 있어서,
기판으로부터 돌출된 핀을 형성하는 단계;
상기 핀의 채널 영역 위로 연장되는 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물의 측벽들 상에 제 1 스페이서 층을 형성하는 단계;
상기 핀 상에서 상기 채널 영역에 인접하게 소스/드레인 영역들을 에피택셜로 성장시키는 단계;
상기 더미 게이트 구조물을 제거하여 리세스를 형성하는 단계;
상기 리세스 내에 제 2 스페이서 층을 성막하는 단계;
상기 제 2 스페이서 층에 대해 에칭 공정을 수행하는 단계 ― 상기 에칭 공정을 수행한 후에, 상기 제 2 스페이서 층의 나머지 부분들은 상기 리세스 내에 남아 코너 스페이서들을 형성하고, 상기 코너 스페이서들은 서로 분리되고, 상기 코너 스페이서들은 상기 핀에 인접한 상기 리세스의 코너 영역들에 위치됨 ―; 및
상기 리세스의 내부에 그리고 상기 코너 스페이서들 상에 대체 게이트 구조물을 형성하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
18. 제17항에 있어서,
상기 에칭 공정은 상기 채널 영역을 노출시키는 것인, 반도체 디바이스를 형성하는 방법.
19. 제17항에 있어서,
상기 대체 게이트 구조물을 형성하는 단계는:
상기 코너 스페이서들 상에 그리고 상기 리세스 내의 채널 영역 상에 게이트 유전체 재료를 성막하는 단계 ― 상기 게이트 유전체 재료는 상기 채널 영역 및 상기 제 1 스페이서 층과 물리적으로 접촉함 ―; 및
상기 게이트 유전체 재료 상에 게이트 전극 재료를 성막하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
20. 제17항에 있어서,
상기 제 2 스페이서 층의 나머지 부분들은 각각 0.5 Å 내지 600 Å의 범위의 길이를 갖는 것인, 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판으로부터 돌출된 핀;
    상기 핀의 측벽 위에 있고, 상기 핀의 측벽을 따르는 게이트 스택;
    상기 게이트 스택의 측벽을 따르고 그리고 상기 핀의 측벽을 따르는 게이트 스페이서;
    상기 핀 내에 있고, 상기 게이트 스페이서에 인접한 에피택셜 소스/드레인 영역; 및
    상기 게이트 스택과 상기 게이트 스페이서 사이의 코너 스페이서 - 상기 코너 스페이서는 상기 핀의 측벽을 따라 연장되고, 상기 게이트 스택과 상기 핀의 측벽 사이의 제 1 영역에는 상기 코너 스페이서가 존재하지 않고, 상기 게이트 스택과 상기 게이트 스페이서 사이의 제 2 영역에는 상기 코너 스페이서가 존재하지 않음 - 를 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 핀의 측벽을 따라 연장되는 더미 게이트 유전체 층을 더 포함하고, 상기 더미 게이트 유전체 층은 상기 코너 스페이서와 상기 핀 사이에 존재하는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 게이트 스택은 상기 코너 스페이서와 물리적으로 접촉하는 게이트 유전체 층을 포함하는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 코너 스페이서는 실리콘 산화물, 실리콘 탄화물, 실리콘 산화 탄화물, 실리콘 질화물, 실리콘 산화 질화물, 또는 실리콘 산화 탄화 질화물을 포함하는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 코너 스페이서는 상기 핀의 측벽을 따라 0.5 Å 내지 600 Å의 범위의 거리로 연장되는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 코너 스페이서는 평면도에서 삼각형 단면을 갖는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 게이트 스택의 측벽을 따라 연장되는 상기 코너 스페이서의 표면은 오목한 프로파일을 갖는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 게이트 스택은 게이트 유전체 및 게이트 전극을 포함하고, 상기 게이트 유전체는 상기 핀과 물리적으로 접촉하는 것인, 디바이스.
  9. 디바이스에 있어서,
    기판 위의 핀;
    상기 핀의 상부 표면 및 대향 측벽들 상의 게이트 구조물;
    상기 게이트 구조물의 대향 측벽들을 따르는 게이트 스페이서들 ― 상기 게이트 스페이서들의 제 1 부분들은 제 1 폭을 가지며, 상기 게이트 스페이서들의 제 2 부분들은 상기 제 1 폭보다 큰 제 2 폭을 가지며, 상기 제 1 부분들은 상기 제 2 부분들보다 상기 핀에 더 근접하며, 상기 제 1 폭 및 상기 제 2 폭은 상기 핀의 측벽에 평행한 제 1 방향으로 측정됨 ―;
    상기 핀 상의 더미 유전체 재료 ― 상기 더미 유전체 재료는 상기 핀과 상기 게이트 스페이서들 사이에서 연장됨 ―; 및
    코너 스페이서들 ― 상기 코너 스페이서들의 각각은 상기 게이트 구조물과 상기 게이트 스페이서들의 제 1 부분들 중 대응하는 부분 사이에 개재됨 ―을 포함하는, 디바이스.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    기판으로부터 돌출된 핀을 형성하는 단계;
    상기 핀의 채널 영역 위로 연장되는 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물의 측벽들 상에 제 1 스페이서 층을 형성하는 단계;
    상기 핀 상에서 상기 채널 영역에 인접하게 소스/드레인 영역들을 에피택셜로 성장시키는 단계;
    상기 더미 게이트 구조물을 제거하여 리세스를 형성하는 단계;
    상기 리세스 내에 제 2 스페이서 층을 성막하는 단계;
    상기 제 2 스페이서 층에 대해 에칭 공정을 수행하는 단계 ― 상기 에칭 공정을 수행한 후에, 상기 제 2 스페이서 층의 나머지 부분들은 상기 리세스 내에 남아 코너 스페이서들을 형성하고, 상기 코너 스페이서들은 서로 분리되고, 상기 코너 스페이서들은 상기 핀에 인접한 상기 리세스의 코너 영역들에 위치됨 ―; 및
    상기 리세스의 내부에 그리고 상기 코너 스페이서들 상에 대체 게이트 구조물을 형성하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
KR1020210008808A 2020-05-15 2021-01-21 반도체 디바이스 및 방법 KR102613747B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063025332P 2020-05-15 2020-05-15
US63/025,332 2020-05-15
US17/101,291 US11769821B2 (en) 2020-05-15 2020-11-23 Semiconductor device having a corner spacer
US17/101,291 2020-11-23

Publications (2)

Publication Number Publication Date
KR20210141312A true KR20210141312A (ko) 2021-11-23
KR102613747B1 KR102613747B1 (ko) 2023-12-13

Family

ID=78511848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210008808A KR102613747B1 (ko) 2020-05-15 2021-01-21 반도체 디바이스 및 방법

Country Status (2)

Country Link
US (1) US11769821B2 (ko)
KR (1) KR102613747B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121678B (zh) * 2022-01-27 2022-04-29 广东省大湾区集成电路与系统应用研究院 一种finfet的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150143259A (ko) * 2014-06-12 2015-12-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀형 전계 효과 트랜지스터의 구조물 및 형성 방법
US20160111543A1 (en) * 2014-10-17 2016-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate with Silicon Sidewall Spacers
KR20160122475A (ko) * 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20200135474A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method of Forming
KR20200050336A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7495280B2 (en) 2006-05-16 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with corner spacers
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9166053B2 (en) * 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
US9391202B2 (en) * 2013-09-24 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor device
US9620621B2 (en) * 2014-02-14 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Gate structure of field effect transistor with footing
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US9911824B2 (en) * 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer
US20190305105A1 (en) * 2018-04-02 2019-10-03 Globalfoundries Inc. Gate skirt oxidation for improved finfet performance and method for producing the same
US11289583B2 (en) * 2018-09-28 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio gate structure formation
TWI804632B (zh) * 2019-06-05 2023-06-11 聯華電子股份有限公司 半導體元件及其製作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150143259A (ko) * 2014-06-12 2015-12-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀형 전계 효과 트랜지스터의 구조물 및 형성 방법
US20160111543A1 (en) * 2014-10-17 2016-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate with Silicon Sidewall Spacers
KR20160122475A (ko) * 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20200135474A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method of Forming
KR20200050336A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법

Also Published As

Publication number Publication date
US11769821B2 (en) 2023-09-26
KR102613747B1 (ko) 2023-12-13
US20210359109A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
US11823949B2 (en) FinFet with source/drain regions comprising an insulator layer
US11764222B2 (en) Method of forming a dummy fin between first and second semiconductor fins
US11854688B2 (en) Semiconductor device and method
US20220352371A1 (en) Semiconductor Device and Method
US11728223B2 (en) Semiconductor device and methods of manufacture
US20240153827A1 (en) Transistor Gates and Methods of Forming Thereof
US11437287B2 (en) Transistor gates and methods of forming thereof
US20240021617A1 (en) Semiconductor device and method
US20220384617A1 (en) Semiconductor Device and Method
US20230093717A1 (en) Methods of Forming Semiconductor Devices
KR102613747B1 (ko) 반도체 디바이스 및 방법
US12009406B2 (en) FinFET device and method
US20220336636A1 (en) Semiconductor Device and Method
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
US20220359066A1 (en) Semiconductor Device and Method
US20230008494A1 (en) Gate structures in transistor devices and methods of forming same
US20240021618A1 (en) Semiconductor device and method
US20230155005A1 (en) Semiconductor device and method
TW202416360A (zh) 半導體裝置及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant