TWI804632B - 半導體元件及其製作方法 - Google Patents

半導體元件及其製作方法 Download PDF

Info

Publication number
TWI804632B
TWI804632B TW108119452A TW108119452A TWI804632B TW I804632 B TWI804632 B TW I804632B TW 108119452 A TW108119452 A TW 108119452A TW 108119452 A TW108119452 A TW 108119452A TW I804632 B TWI804632 B TW I804632B
Authority
TW
Taiwan
Prior art keywords
sidewall
gate structure
layer
gate
polymer block
Prior art date
Application number
TW108119452A
Other languages
English (en)
Other versions
TW202046387A (zh
Inventor
莊馥戎
呂佐文
郭家銘
莊博仁
許啟茂
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW108119452A priority Critical patent/TWI804632B/zh
Priority to US16/503,609 priority patent/US10797157B1/en
Priority to US17/008,633 priority patent/US10991810B2/en
Publication of TW202046387A publication Critical patent/TW202046387A/zh
Priority to US17/209,244 priority patent/US11508832B2/en
Priority to US17/968,778 priority patent/US11749743B2/en
Application granted granted Critical
Publication of TWI804632B publication Critical patent/TWI804632B/zh
Priority to US18/208,895 priority patent/US20230327000A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本發明揭露一種製作半導體元件的方法。首先形成一閘極結構於一基底上，然後形成一聚合塊於該閘極結構及該基底間之一角落，進行一氧化製程以形成一第一遮蓋層於該閘極結構側壁，再形成一源極/汲極區域於該閘極結構兩側。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件的方法，尤指一種於閘極結構旁形成聚合塊的方法。
近年來，隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可 藉由調整閘極的功函數而加以調控。
一般而言，半導體製程在進入10奈米世代後經由金屬閘極置換製程將多晶矽閘極轉換為金屬閘極的過程中時在漏電流部分的表現仍不盡理想，因此如何在現今場效電晶體的架構下改良此問題即為現今一重要課題。
本發明一實施例揭露一種製作半導體元件的方法。首先形成一閘極結構於一基底上，然後形成一聚合塊於該閘極結構及該基底間之一角落，進行一氧化製程以形成一第一遮蓋層於該閘極結構側壁，再形成一源極/汲極區域於該閘極結構兩側。
本發明另一實施例揭露一種半導體元件，其主要包含一閘極結構設於一基底上；一第一側壁子設於該閘極結構側壁；一聚合塊設於該第一側壁子旁且位於該閘極結構及該基底間之一角落；以及一源極/汲極區域設於該閘極結構兩側。
12:基底
14:鰭狀結構
16:淺溝隔離
18:閘極結構
20:介質層
22:閘極材料層
24:硬遮罩
26:硬遮罩
28:聚合塊
30:第一遮蓋層
32:第二遮蓋層
34:第一側壁子
36:第二側壁子
38:磊晶層
40:源極/汲極區域
42:接觸洞蝕刻停止層
44:層間介電層
46:金屬閘極
48:高介電常數介電層
50:功函數金屬層
52:低阻抗金屬層
54:硬遮罩
56:接觸插塞
第1圖至第5圖為本發明較佳實施例製作一半導體元件之方法示意圖。
第6圖為本發明一實施例之一半導體元件之結構示意圖。
請參照第1圖至第5圖，第1圖至第5圖為本發明較佳實施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，其上可定義有一電晶體區，例如一PMOS電晶體區或一NMOS電晶體區。基底12上具有至少一鰭狀結構14及一絕緣層(圖未示)，其中鰭狀結構14之底部係被絕緣層，例如氧化矽所包覆而形成淺溝隔離16。需注意的是，本實施例雖以製作非平面型場效電晶體(non-planar)例如鰭狀結構場效電晶體為例，但不侷限於此，本發明又可應用至一般平面型(planar)場效電晶體，此實施例也屬本發明所涵蓋的範圍。
依據本發明一實施例，鰭狀結構14較佳透過側壁圖案轉移(sidewall image transfer,SIT)技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。
除此之外，鰭狀結構14之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案 轉移至基底12中以形成鰭狀結構。另外，鰭狀結構之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構。這些形成鰭狀結構的實施例均屬本發明所涵蓋的範圍。
接著可於基底12上形成至少一閘極結構18或虛置閘極。在本實施例中，閘極結構18之製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先高介電常數介電層(high-k first)製程以及後閘極製程之後高介電常數介電層(high-k last)製程等方式製作完成。以本實施例之後高介電常數介電層製程為例，可先依序形成一閘極介電層或介質層20、一由多晶矽所構成之閘極材料層22、一硬遮罩24以及另一硬遮罩26於基底12上，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分硬遮罩26、24以及部分閘極材料層22，然後剝除圖案化光阻，以於基底12上形成由未圖案化之介質層20、圖案化之閘極材料層22以及圖案化之硬遮罩24、26所構成的閘極結構18。在本實施例中，介質層20較佳由氧化矽所構成，硬遮罩24較佳由氮化矽所構成，而硬遮罩26則較佳由氧化矽所構成。
值得注意的是，本實施例於上述圖案化製程形成閘極結構18的過程中較佳以溴化氫(hydrogen bromide,HBr)以及/或氮氣為蝕刻氣體依序去除部分硬遮罩26、24及部分閘極材料層22，而在蝕刻的過程中所剩於的聚合物或殘餘物較佳於閘極結構18側壁，或更具體而言閘 極結構18與基底12(或介質層20)上表面之間的角落處形成一聚合塊(polymer block)28或鰭狀結構角落氧化物(fin corner oxide,FCO)。在本實施例中，聚合塊的成分組成可依據前述蝕刻製程中所使用氣體成分而有所不同，例如可包含但不侷限於氟、溴以及/或矽等原子成分。另外本實施例雖較佳於閘極結構18兩側與基底12之間的夾角處同時形成聚合塊28，但不侷限於此，依據本發明其他實施例聚合塊28又可僅形成於閘極結構18一側的側壁與基底12表面間，例如閘極結構18左側側壁與基底12表面間的角落或閘極結構18右側側壁與基底12表面間的角落，這些變化型均屬本發明所涵蓋的範圍。此外又需注意的是，本實施例可於前述以蝕刻製程圖案化形成閘極結構18後選擇性進行一清洗製程來去除基底12表面的殘餘物，但無論是選擇進行清洗製程或不進行任何清洗製程本實施例均較佳於圖案化形成閘極結構18後於閘極結構18與基底12表面間的夾角形成聚合塊28。
如第2圖所示，接著進行一再氧化(re-oxidation)製程以形成一第一遮蓋層30於閘極結構18側壁。更具體而言，本階段所進行的再氧化製程較佳利用爐管或乾氧方式於約略攝氏750度的環境下通入氧氣，以於閘極結構18頂部及側壁，包括閘極材料層22側壁、硬遮罩24側壁以及硬遮罩26側壁與頂部形成一由氧化矽所構成的第一遮蓋層30。需注意的是，本階段所進行的氧化製程在通入氧氣時較佳穿過聚合塊28來氧化閘極結構18的所有側壁，因此所形成的第一遮蓋層30較佳形成於聚合塊28的內側側壁，或從另一角度來看第一遮蓋層30的內側側壁較佳接觸閘極結構18而遮蓋層30的外側側壁則接觸聚合塊28的內側側壁。
如第3圖所示，隨後先形成一第二遮蓋層32於第一遮蓋層30及聚合塊28側壁，再利用蝕刻去除部分第二遮蓋層32及部分第一遮蓋層30以形成第一側壁子34及第二側壁子36於閘極結構18側壁。在本實施例中，第一側壁子34與第二側壁子36較佳包含不同材料，其中第一側壁子34較佳由氧化矽所構成而第二側壁子36則較佳由氮碳氧化矽(SiOCN)所構成，但不侷限於此，依據本發明其他實施例第二側壁子36又可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。
然後進行一乾蝕刻及/或濕蝕刻製程，利用閘極結構18與第二側壁子36作為蝕刻遮罩，沿著第二側壁子36向下單次或多次蝕刻基底12，以於閘極結構18兩側的基底12中形成一凹槽(圖未示)。
接著進行一選擇性磊晶成長(selective epitaxial growth,SEG)製程，以於凹槽中形成一磊晶層38。在本實施例中，磊晶層38的一頂表面較佳與基底12一頂表面齊平，且較佳與第一凹槽具有相同的截面形狀，如圓弧、六邊形(hexagon；又稱sigma Σ)或八邊形(octagon)之截面形狀，但也可以是其他截面形狀。於本發明較佳實施例中，磊晶層38根據不同之金氧半導體(MOS)電晶體類型而可以具有不同的材質，舉例來說，若該金氧半導體電晶體為一P型電晶體(PMOS)時，磊晶層38可選擇包含矽化鍺(SiGe)、矽化鍺硼(SiGeB)或矽化鍺錫(SiGeSn)。而於本發明另一實施例中，若該金氧半導體電晶體為一N型電晶體(NMOS)時，磊晶層38可選擇包含碳化矽(SiC)、碳磷化矽(SiCP)或磷化矽(SiP)。此外，選擇性磊晶製程可以用單層或多層的方式來形 成，且其異質原子(例如鍺原子或碳原子)亦可以漸層的方式改變，但較佳是使磊晶層38的表面較淡或者無鍺原子，以利後續金屬矽化物層的形成。另一方面，本實施例雖是以頂表面與基底12頂表面齊平的磊晶層38為實施樣態說明，但在本發明的其他實施例中，亦可選擇使磊晶層38進一步向上延伸至高於基底12頂表面。
後續可進行一離子佈植製程，以於磊晶層38的一部分或全部形成一源極/汲極區域40。在另一實施例中，源極/汲極區域40的形成亦可同步(in-situ)於選擇性磊晶成長製程進行，例如金氧半導體是PMOS時，形成矽化鍺磊晶層、矽化鍺硼磊晶層或矽化鍺錫磊晶層，可以伴隨著注入P型摻質；或是當金氧半導體是NMOS時，形成矽化碳磊晶層、矽化碳磷磊晶層或矽化磷磊晶層，可以伴隨著注入N型摻質。藉此可省略後續利用額外離子佈植步驟形成P型/N型電晶體之源極/汲極區域。此外在另一實施例中，源極/汲極區域40的摻質亦可以漸層的方式形成。
接著如第4圖所示，先形成一接觸洞蝕刻停止層42於基底12表面與閘極結構18上，再形成一層間介電層44於接觸洞蝕刻停止層42上。然後進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing,CMP)去除部分層間介電層44與部分接觸洞蝕刻停止層42並暴露出由硬遮罩26，使硬遮罩26上表面與層間介電層44上表面齊平。在本實施例中接觸洞蝕刻停止層42可包含例如氮化矽而層間介電層44可包含例如氧化矽，但均不侷限於此。
如第5圖所示，隨後進行一金屬閘極置換製程將閘極結構18轉換為金屬閘極46。舉例來說，可先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH4OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除閘極結構18中的硬遮罩26、24及閘極材料層22，以於層間介電層44中形成凹槽(圖未示)。之後依序形成一高介電常數介電層48、一功函數金屬層50以及一低阻抗金屬層52於凹槽內，然後進行一平坦化製程，例如利用CMP去除部分低阻抗金屬層52、部分功函數金屬層50與部分高介電常數介電層48以形成金屬閘極46。以本實施例利用後高介電常數介電層製程所製作的金屬閘極46為例，金屬閘極46較佳包含一介質層20或閘極介電層、一U型高介電常數介電層48、一U型功函數金屬層50以及一低阻抗金屬層52。隨後可去除部分低阻抗金屬層52、部分功函數金屬層50以及部分高介電常數介電層48以形成一凹槽，再填入一硬遮罩54於凹槽內並搭配進行一平坦化製程，使硬遮罩54上表面切齊層間介電層44上表面。
在本實施例中，高介電常數介電層48包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物 (strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)、鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其組合所組成之群組。
功函數金屬層50較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層50可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層50可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層50與低阻抗金屬層52之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層52則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。之後可依據製程需求進行接觸插塞製程，例如可於層間介電層44與接觸洞蝕刻停止層42中形成接觸插塞56電連接第二側壁子36兩側的源極/汲極區域40。至此即完成本發明一實施例之半導體元件的製作。
請繼續參照第5圖，第5圖又揭露本發明一實施例之一半導體元件之結構示意圖。如第5圖所示，半導體元件主要包含一閘極結構18設於基底12上，第一側壁子34設於閘極結構18側壁，第二側壁子36設於第一側壁子34側壁，一聚合塊28設於第一側壁子34與第二側壁子36之間同時又位於閘極結構18及基底12間之一角落以及一源極/汲極區 域40設於閘極結構兩側。
整體來看，聚合塊28較佳被第一側壁子34、介質層20以及第二側壁子36所環繞，其中本實施例之聚合塊28雖以三角形為例，但不侷限於此形狀，依據本發明其他實施例聚合塊28又可依據前述蝕刻過程中所使用氣體成分的變化而有所不同，例如又可包含圓形、矩形或其他不規則形狀。此外本實施例之聚合物28之整體高度較佳低於閘極結構18整體高度的十分之一甚至二十分之一。
從材料面來看，第一側壁子34與聚合塊28較佳包含不同材料，第二側壁子36與聚合塊28較佳包含不同材料，其中本實施例的第一側壁子34較佳包含氧化矽，第二側壁子36較佳包含氮碳氧化矽，而聚合塊28則可依據圖案化製程形成閘極結構18時所使用氣體成分而有所不同，例如可包含但不侷限於氟、溴以及/或矽等原子成分。
請繼續參照第6圖，第6圖又揭露本發明一實施例之一半導體元件之結構示意圖。如第6圖所示，相較於前述實施例於第1圖以蝕刻去除部分硬遮罩26、24以及部分閘極材料層22時不去除任何設於基底表面的介質層20，本實施例可於第1圖圖案化硬遮罩26、24及部分閘極材料層22的時候同時去除部分介質層20，使閘極結構18兩側的鰭狀結構14表面不存留任何介質層20。接著比照前述第2圖至第5圖的製程形成聚合塊28、第一側壁子34及第二側壁子36於閘極結構18側壁，形成接觸洞蝕刻停止層42與層間介電層44於閘極結構18上，再進行一金屬閘極置換製程將多晶矽閘極結構18轉換為金屬閘極46。從整體結構來 看，由於閘極結構18兩側的基底12表面並未留下任何介質層20，因此聚合塊28正下方並無任何介質層20而是直接接觸基底12，且聚合塊28係被第一側壁子34、基底12以及第二側壁子36所環繞。
一般而言，現行鰭狀場效電晶體製程中圖案化形成閘極結構時如前面所述均較佳於閘極結構與基底之間的夾角形成聚合塊或鰭狀結構角落氧化物(FCO)，然後再利用沉積製程於閘極結構側壁形成側壁子將聚合塊包覆於閘極電極與側壁子之間。由於現行製程中聚合塊的內側側壁是緊鄰或直接接觸多晶矽所構成的閘極材料層或閘極電極，因此於後續以金屬閘極置換製程掏空多晶矽所構成的閘極材料層時通常會一同去除聚合塊造成漏電。為了改善此缺點，本發明較佳於閘極結構與基底之間的夾角形成聚合塊之後利用再氧化製程於聚合塊內側的閘極結構側壁形成第一遮蓋層30或後續的第一側壁子34作為聚合塊與閘極結構間之一阻隔或阻擋層，如此後續以金屬閘極置換製程掏空多晶矽所構成的閘極材料層時便不致一同去除聚合塊造成漏電流的現象。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底
14:鰭狀結構
16:淺溝隔離
18:閘極結構
20:介質層
28:聚合塊
30:第一遮蓋層
32:第二遮蓋層
34:第一側壁子
36:第二側壁子
38:磊晶層
40:源極/汲極區域
42:接觸洞蝕刻停止層
44:層間介電層
46:金屬閘極
48:高介電常數介電層
50:功函數金屬層
52:低阻抗金屬層
54:硬遮罩
56:接觸插塞

Claims (16)

  1. 一種製作半導體元件的方法，其特徵在於，包含：形成一閘極結構於一基底上；形成一聚合塊於該閘極結構及該基底間之一角落；進行一氧化製程以形成一第一遮蓋層於該閘極結構側壁；以及形成一源極/汲極區域於該閘極結構兩側。
  2. 如申請專利範圍第1項所述之方法，另包含形成該聚合塊於該閘極結構及該基底上表面之間之該角落。
  3. 如申請專利範圍第1項所述之方法，另包含進行該氧化製程氧化該閘極結構側壁以形成該第一遮蓋層。
  4. 如申請專利範圍第1項所述之方法，另包含形成該第一遮蓋層於該閘極結構側壁以及該聚合塊內側側壁。
  5. 如申請專利範圍第1項所述之方法，另包含：形成一閘極層於該基底上；形成一第一硬遮罩於該閘極層上；形成一第二硬遮罩於該第一硬遮罩上；以及圖案化該第二硬遮罩、該第一硬遮罩以及該閘極層以形成該閘極結構並形成該聚合塊。
  6. 如申請專利範圍第1項所述之方法，另包含：形成一第二遮蓋層於該第一遮蓋層及該聚合塊側壁；去除該第二遮蓋層以及該第一遮蓋層以形成一第一側壁子以及一第二側壁子；形成該源極/汲極區域於該第二側壁子兩側；形成一層間介電層於該閘極結構上；以及進行一金屬閘極置換製程將該閘極結構轉換為一金屬閘極。
  7. 如申請專利範圍第6項所述之方法，其中該聚合塊側壁接觸該第一側壁子及該第二側壁子。
  8. 如申請專利範圍第1項所述之方法，其中該聚合塊包含矽。
  9. 一種半導體元件，其特徵在於，包含：一閘極結構設於一基底上；一第一側壁子設於該閘極結構側壁；一聚合塊設於該第一側壁子旁且位於該閘極結構及該基底間之一角落；以及一源極/汲極區域設於該閘極結構兩側。
  10. 如申請專利範圍第9項所述之半導體元件，另包含一第二側壁子設於該第一側壁子側壁，其中該聚合塊係設於該第一側壁子及該第二側壁子之間。
  11. 如申請專利範圍第10項所述之半導體元件，其中該第二側壁子以及該聚合塊包含不同材料。
  12. 如申請專利範圍第9項所述之半導體元件，其中該第一側壁子以及該聚合塊包含不同材料。
  13. 如申請專利範圍第10項所述之半導體元件，另包含一介質層設於該聚合塊下方。
  14. 如申請專利範圍第13項所述之半導體元件，其中該聚合塊係被該第一側壁子、該介質層以及該第二側壁子所環繞。
  15. 如申請專利範圍第10項所述之半導體元件，其中該聚合塊係被該第一側壁子、該基底以及該第二側壁子所環繞。
  16. 如申請專利範圍第9項所述之半導體元件，其中該聚合塊包含矽。
TW108119452A 2019-06-05 2019-06-05 半導體元件及其製作方法 TWI804632B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
TW108119452A TWI804632B (zh) 2019-06-05 2019-06-05 半導體元件及其製作方法
US16/503,609 US10797157B1 (en) 2019-06-05 2019-07-04 Semiconductor device and method for fabricating the same
US17/008,633 US10991810B2 (en) 2019-06-05 2020-08-31 Semiconductor device and method for fabricating the same
US17/209,244 US11508832B2 (en) 2019-06-05 2021-03-23 Semiconductor device and method for fabricating the same
US17/968,778 US11749743B2 (en) 2019-06-05 2022-10-18 Semiconductor device and method for fabricating the same
US18/208,895 US20230327000A1 (en) 2019-06-05 2023-06-13 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108119452A TWI804632B (zh) 2019-06-05 2019-06-05 半導體元件及其製作方法

Publications (2)

Publication Number Publication Date
TW202046387A TW202046387A (zh) 2020-12-16
TWI804632B true TWI804632B (zh) 2023-06-11

Family

ID=72664208

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108119452A TWI804632B (zh) 2019-06-05 2019-06-05 半導體元件及其製作方法

Country Status (2)

Country Link
US (5) US10797157B1 (zh)
TW (1) TWI804632B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504797B2 (en) * 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device and resulting device
TWI804632B (zh) * 2019-06-05 2023-06-11 聯華電子股份有限公司 半導體元件及其製作方法
DE102020125324A1 (de) * 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Teilweise gerichtetes Ätzverfahren und die daraus resultierenden Strukturen
US11769821B2 (en) * 2020-05-15 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a corner spacer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277686A1 (en) * 2012-04-23 2013-10-24 An-Chi Liu Semiconductor Structure with Metal Gate and Method of Fabricating the Same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004026142B3 (de) * 2004-05-28 2006-02-09 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Steuern der mechanischen Spannung in einem Kanalgebiet durch das Entfernen von Abstandselementen und ein gemäß dem Verfahren gefertigtes Halbleiterbauelement
US7495280B2 (en) * 2006-05-16 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with corner spacers
JP2009130009A (ja) * 2007-11-21 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
US7790559B2 (en) * 2008-02-27 2010-09-07 International Business Machines Corporation Semiconductor transistors having high-K gate dielectric layers and metal gate electrodes
US8084824B2 (en) 2008-09-11 2011-12-27 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
CN102347357B (zh) * 2010-07-30 2013-11-06 中国科学院微电子研究所 Mosfet结构及其制作方法
US8502288B2 (en) * 2011-04-01 2013-08-06 United Microelectronics Corp. Semiconductor structure and method for slimming spacer
US9614053B2 (en) * 2013-12-05 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacers with rectangular profile and methods of forming the same
TWI671805B (zh) 2014-06-18 2019-09-11 聯華電子股份有限公司 半導體元件及其製作方法
US9496402B2 (en) * 2014-10-17 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate with silicon sidewall spacers
US9472642B2 (en) * 2014-12-09 2016-10-18 Globalfoundries Inc. Method of forming a semiconductor device structure and such a semiconductor device structure
US9799565B2 (en) * 2014-12-24 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
TWI804632B (zh) * 2019-06-05 2023-06-11 聯華電子股份有限公司 半導體元件及其製作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277686A1 (en) * 2012-04-23 2013-10-24 An-Chi Liu Semiconductor Structure with Metal Gate and Method of Fabricating the Same

Also Published As

Publication number Publication date
US20200403082A1 (en) 2020-12-24
US11749743B2 (en) 2023-09-05
US20210210617A1 (en) 2021-07-08
US10797157B1 (en) 2020-10-06
US20230041596A1 (en) 2023-02-09
US20230327000A1 (en) 2023-10-12
US10991810B2 (en) 2021-04-27
TW202046387A (zh) 2020-12-16
US11508832B2 (en) 2022-11-22

Similar Documents

Publication Publication Date Title
US8765546B1 (en) Method for fabricating fin-shaped field-effect transistor
TWI722073B (zh) 半導體元件及其製作方法
US9472638B2 (en) FinFETs with multiple threshold voltages
CN113659004B (zh) 半导体元件及其制作方法
TWI641135B (zh) 具有磊晶結構之鰭狀場效電晶體
TWI804632B (zh) 半導體元件及其製作方法
TWI716601B (zh) 半導體元件及其製作方法
TW201714208A (zh) 半導體元件及其製作方法
TWI729181B (zh) 半導體元件及其製作方法
TWI728174B (zh) 半導體元件及其製作方法
US20140363935A1 (en) Semiconductor process
US11545490B2 (en) Semiconductor structure and method for forming the same
TW202002017A (zh) 半導體元件及其製作方法
TWI728162B (zh) 半導體元件及其製作方法
CN112436004A (zh) 半导体元件及其制作方法
TWI814888B (zh) 一種製作半導體元件的方法
TWI612666B (zh) 一種製作鰭狀場效電晶體的方法
TW202029354A (zh) 半導體元件及其製作方法
CN109390394B (zh) 穿隧场效晶体管及其制作方法
TW202006790A (zh) 半導體元件及其製作方法
TWI695420B (zh) 一種製作半導體元件的方法
TW202029300A (zh) 半導體元件及其製作方法
US11552181B2 (en) Semiconductor device and method for fabricating the same
US20220359506A1 (en) Semiconductor structure
CN115910786A (zh) 半导体元件及其制作方法