DE102020115408A1 - Halbleitervorrichtung und verfahren - Google Patents

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Yu-Lien Huang
Guan-Ren Wang
Ching-Feng Fu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In einer Ausführungsform weist eine Struktur auf: einen Gate-Stapel über einem Kanalgebiet eines Substrats; ein Source/Drain-Gebiet benachbart zu dem Kanalgebiet; eine erste Zwischenschicht-Dielektrikumschicht (ILD-Schicht) über dem Source/Drain-Gebiet; ein Silicid zwischen der ersten ILD-Schicht und dem Source/Drain-Gebiet, wobei das Silicid mit einer Deckfläche des Source/Drain-Gebiets und einer Bodenfläche des Source/Drain-Gebiets in Kontakt steht; und einen ersten Source/Drain-Kontakt mit einem ersten Teil und einem zweiten Teil, wobei der erste Teil des ersten Source/Drain-Kontakts zwischen dem Silicid und der ersten ILD-Schicht angeordnet ist, der zweite Teil des ersten Source/Drain-Kontakts sich durch die erste ILD-Schicht erstreckt und mit dem Silicid in Kontakt steht.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Reihe von elektronischen Anwendungen verwendet, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von Isolier- oder Dielektrikumschichten, leitfähigen Schichten, und Halbleiterschichten von Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie zur Bildung von Schaltungskomponenten und Elementen darauf gebildet.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch fortlaufende Verringerungen der minimalen Merkmalgröße, sodass mehr Komponenten in eine bestimmte Fläche integriert werden können. Da jedoch die minimalen Merkmalgrößen verringert werden, entstehen zusätzliche Probleme, die behandelt werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen.
    • 2 und 3 sind dreidimensionale Ansichten von Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen.
    • 4A, 4B, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, und 14B sind Querschnittsansichten weiterer Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen.
    • 15A und 15B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 16A und 16B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 17A und 17B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 18A und 18B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 19A und 19B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 20A und 20B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 21A und 21B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Elemente zwischen dem ersten und zweiten Element gebildet sein können, so dass das erste und zweite Element nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Gemäß manchen Ausführungsformen sind Unterschnitte in einer Kontaktätzstoppschicht (CESL) gebildet, wobei die Unterschnitte zwischen Source/Drain-Gebieten und (einer) darüber liegenden Zwischenschicht-Dielektrikumschicht(en) (ILD-Schicht(en)) angeordnet sind. Bilden der Unterschnitte legt Oberflächen der Source/Drain-Gebiete frei und ermöglicht somit, dass Silicide und Kontakte für die Source/Drain-Gebiete mit einem größeren Oberflächenbereich der Source/Drain-Gebiete in Kontakt gelangen. Der Kontaktwiderstand zu den Source/Drain-Gebieten kann somit verringert werden, wodurch Leistung der erhaltenen Transistoren verbessert wird.
  • 1 veranschaulicht ein Beispiel von vereinfachten Fin-FeldeffektTransistoren (FinFETs) in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen. Manche anderen Merkmale der FinFETs (unten besprochen) sind der deutlichen Veranschaulichung wegen weggelassen. Die veranschaulichten FinFETs können elektrisch in einer Weise gekoppelt sein, dass sie zum Beispiel als ein Transistor oder mehrere Transistoren, wie vier Transistoren, arbeiten.
  • Die FinFETs weisen Finnen 52 auf, die sich von einem Substrat 50 erstrecken. Flache Grabenisolationsgebiete (STI-Gebiete) 56 sind über dem Substrat 50 angeordnet und die Finnen 52 stehen über und zwischen benachbarten STI-Gebieten 56 vor. Obwohl die STI-Gebiete 56 als getrennt von dem Substrat 50 beschrieben/veranschaulicht sind, kann, wie hier verwendet, der Begriff „Substrat“ zur Bezugnahme auf nur das Halbleitersubstrat oder ein Halbleitersubstrat mit Isolationsgebieten verwendet werden. Zusätzlich, obwohl die Finnen 52 als einzelnes, durchgehendes Material des Substrats 50 veranschaulicht sind, können die Finnen 52 und/oder das Substrat 50 ein einzelnes Material oder mehrere Materialien aufweisen. In diesem Zusammenhang beziehen sich die Finnen 52 auf die Teile, die sich zwischen den benachbarten STI-Gebieten 56 erstrecken.
  • Gate-Strukturen 80 sind über Kanalgebieten der Finnen 52. Die Gate-Strukturen 80 weisen Gate-Dielektrika 82 und Gate-Elektroden 84 auf. Die Gate-Dielektrika 82 sind entlang Seitenwänden und über Deckflächen der Finnen 52 und die Gate-Elektroden 84 sind über den Gate-Dielektrika 82. Source/Drain-Gebiete 70 sind in gegenüberliegenden Seiten der Finnen 52 in Bezug auf die Gate-Dielektrika 82 und Gate-Elektroden 84 angeordnet. Gate-Abstandhalter 66 trennen die Source/Drain-Gebiete 70 von den Gate-Strukturen 80. In Ausführungsformen, wo mehrere Transistoren gebildet sind, können sich verschiedene Transistoren die Source/Drain-Gebiete 70 teilen. In Ausführungsformen, wo ein Transistor aus mehreren Finnen 52 gebildet ist, können benachbarte Source/Drain-Gebiete 70 elektrisch gekoppelt sein, wie durch Koaleszieren der Source/Drain-Gebiete 70 durch epitaktisches Wachstum oder durch Koppeln der Source/Drain-Gebiete 70 mit einem selben Source/Drain-Kontakt. Eine oder mehrere Zwischenschicht-Dielektrikumschicht(en) (ILD-Schicht(en)) (unten näher besprochen) sind über den Source/Drain-Gebieten 70 und/oder Gate-Elektroden 84, durch die Kontakte (unten näher besprochen) zu den Source/Drain-Gebieten 70 und den Gate-Elektroden 84 gebildet werden.
  • 1 veranschaulicht weiter mehrere Referenzquerschnitte. Querschnitt A-A ist entlang einer Längsachse einer Finne 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source/Drain-Gebieten 70 eines FinFET. Querschnitt B-B ist senkrecht zu Querschnitt A-A und erstreckt sich durch Source/Drain-Gebiete 70 der FinFETs. Anschließende Figuren nehmen der Deutlichkeit wegen auf diese Referenzquerschnitte Bezug.
  • Manche hier besprochenen Ausführungsformen sind im Zusammenhang mit FinFETs besprochen, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ebenso ziehen manche Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen, wie planaren FETs, verwendet werden.
  • 2 und 3 sind dreidimensionale Ansichten von Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen. 2 und 3 zeigen eine ähnliche Ansicht wie 1, mit der Ausnahme, dass drei Gate-Strukturen dargestellt sind.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter-, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat können ebenso verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; einen Legierungshalbleiter, der Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid aufweist; oder Kombinationen davon aufweisen.
  • Das Substrat 50 hat ein Gebiet 50N und ein Gebiet 50P. Das Gebiet 50N kann zum Bilden von n-Vorrichtungen, wie NMOS-Transistoren, z.B. n-FinFETs dienen. Das Gebiet 50P kann zum Bilden von p-Vorrichtungen, wie PMOS-Transistoren, z.B. p-FinFETs dienen. Das Gebiet 50N kann physisch von dem Gebiet 50P getrennt sein und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen usw.) kann zwischen dem Gebiet 50N und dem Gebiet 50P angeordnet sein.
  • Finnen 52 sind gebildet, die sich von dem Substrat 50 erstrecken. Die Finnen 52 sind Halbleiterstreifen. In manchen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 gebildet werden. Die Ätzung kann jeder annehmbare Ätzprozess, wie ein reaktives Ionenätzen (RIE) oder dergleichen sein. Die Ätzung kann anisotrop sein.
  • Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse enthalten. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch Strukturen geschaffen werden können, die zum Beispiel kleinere Teilungen als jene haben, die sonst unter Verwendung eines einzelnen direkten Fotolithografieprozesses erhältlich sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zum Strukturieren der Finnen verwendet werden. In manchen Ausführungsformen können die Abstandhalter (oder eine andere Maske) auf den Finnen 52 verbleiben.
  • STI-Gebiete 56 werden über dem Substrat 50 und zwischen benachbarten Finnen 52 gebildet. Als ein Beispiel zur Bildung der STI-Gebiete 56 wird ein Isoliermaterial über der Zwischenstruktur gebildet. Das Isoliermaterial kann ein Oxid, wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch eine chemische Dampfphasenabscheidung mit Plasma hoher Dichte (HDP-CVD), eine fließfähige chemische Dampfphasenabscheidung (FCVD) (z.B. eine auf chemischer Dampfphasenabscheidung (CVD) basierte Materialabscheidung in einem fernen Plasmasystem und Nachhärten zur Umsetzung in ein anderes Material, wie ein Oxid), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann durchgeführt werden, sobald das Isoliermaterial gebildet ist. In einer Ausführungsform wird das Isoliermaterial so gebildet, dass überschüssiges Isoliermaterial die Finnen 52 bedeckt. Obwohl die STI-Gebiete 56 als einzeln geschichtet veranschaulicht sind, können manche Ausführungsformen mehrere Schichten benutzen. Zum Beispiel kann in manchen Ausführungsformen eine Auskleidung zuerst entlang einer Oberfläche des Substrats 50 und den Finnen 52 gebildet werden. Danach kann ein Füllmaterial, wie die oben besprochenen, über der Auskleidung gebildet werden. Ein Entfernungsprozess wird an dem Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Finnen 52 zu entfernen. In manchen Ausführungsformen können ein Planarisierungsprozess, wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Finnen 52 frei, sodass Deckflächen der Finnen 52 und des Isoliermaterials nach Beendigung des Planarisierungsprozesses komplanar sind. In Ausführungsformen, in welchen eine Maske auf den Finnen 52 verbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen, sodass Deckflächen der Maske bzw. der Finnen 52 und das Isoliermaterial nach Beendigung des Planarisierungsprozesses komplanar sind. Das Isoliermaterial wird dann vertieft, wobei die verbleibenden Teile des Isoliermaterials die STI-Gebiete 56 bilden. Das Isoliermaterial wird so vertieft, dass obere Teile von Finnen 52 in dem Gebiet 50N und in dem Gebiet 50P zwischen benachbarten STI-Gebieten 56 vorstehen. Die freigelegten Teile der Finnen 52 weisen das auf, was zu Kanalgebieten der resultierenden FinFETs wird.
  • Weiter können die Deckflächen der STI-Gebiete 56 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie Dishing) oder eine Kombination davon haben. Die Deckflächen der STI-Gebiete 56 können durch eine geeignete Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Gebiete 56 können unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, wie jenes, der für das Material des Isoliermaterials selektiv ist (z.B. das Material des Isoliermaterials bei einer schnelleren Rate ätzt als das Material der Finnen 52). Zum Beispiel kann eine Oxidentfernung unter Verwendung zum Beispiel von verdünnter Fluorwasserstoffsäure (dHF-Säure) verwendet werden.
  • Der oben beschriebene Prozess ist nur ein Beispiel, wie die Finnen 52 gebildet werden können. In manchen Ausführungsformen können die Finnen 52 durch einen epitaktischen Wachstumsprozess gebildet werden. Zum Beispiel kann eine Dielektrikumschicht über einer Deckfläche des Substrats 50 gebildet werden und Gräben können durch die Dielektrikumschicht geätzt werden, um das darunter liegende Substrat 50 freizulegen. Homoepitaktische Strukturen können in den Gräben epitaktisch wachsen gelassen werden und die Dielektrikumschicht kann vertieft werden, sodass die homoepitaktischen Strukturen von der Dielektrikumschicht vorstehen, um die Finnen 52 zu bilden. Zusätzlich können in manchen Ausführungsformen heteroepitaktische Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52, nachdem das Isoliermaterial der STI-Gebiete 56 mit den Finnen 52 planarisiert wurde, vertieft werden und ein Material, das sich von jenem der Finnen 52 unterscheidet, kann über den vertieften Finnen 52 epitaktisch wachsen gelassen werden. In solchen Ausführungsformen umfassen die Finnen 52 das vertiefte Material wie auch das epitaktisch gewachsene Material, das über dem vertieften Material angeordnet ist. In einer noch weiteren Ausführungsform kann eine Dielektrikumschicht über einer Deckfläche des Substrats 50 gebildet werden und Gräben können durch die Dielektrikumschicht geätzt werden. Heteroepitaktische Strukturen können dann in den Gräben unter Verwendung eines Materials, das sich von jenem des Substrats 50 unterscheidet, epitaktisch wachsen gelassen werden und die Dielektrikumschicht kann vertieft werden, sodass die heteroepitaktischen Strukturen von der Dielektrikumschicht zur Bildung der Finnen 52 vorstehen. In manchen Ausführungsformen, wo homoepitaktische oder heteroepitaktische Strukturen epitaktisch wachsen gelassen werden, können die epitaktisch gewachsenen Materialien während des Wachstums in situ dotiert werden, was frühere und anschließende Implantationen verhindern kann, obwohl In situ- und Implantationssdotierung gemeinsam verwendet werden können.
  • Weiter kann es vorteilhaft sein, ein Material in Gebiet 50N (z.B. ein NMOS-Gebiet) epitaktisch zu züchten, das sich von dem Material in Gebiet 50P (z.B. ein PMOS-Gebiet) unterscheidet. In verschiedenen Ausführungsformen können obere Teile der Finnen 52 aus Silizium-Germanium (SixGe1-x, wo x im Bereich von 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet werden. Zum Beispiel enthalten die verfügbaren Materialien zum Bilden von III-V-Verbindungshalbleitern, ohne aber darauf beschränkt zu sein, Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Weiter können passende Wannen in den Finnen 52 und/oder dem Substrat 50 gebildet werden. In manchen Ausführungsformen kann eine P-Wanne in dem Gebiet 50N gebildet werden und eine N-Wanne kann in dem Gebiet 50P gebildet werden. In manchen Ausführungsformen werden eine P-Wanne oder eine N-Wanne sowohl im Gebiet 50N als auch im Gebiet 50P gebildet.
  • In Ausführungsformen mit verschiedenen Wannenarten können die verschiedenen Implantationsschritte für das Gebiet 50N und das Gebiet 50P unter Verwendung eines Fotolacks oder anderer Masken erreicht werden. Zum Beispiel kann ein Fotolack über den Finnen 52 und den STI-Gebieten 56 in dem Gebiet 50N gebildet werden. Der Fotolack wird strukturiert, um das Gebiet 50P des Substrats 50 freizulegen, wie ein PMOS-Gebiet. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Unreinheitenimplantation in dem Gebiet 50P durchgeführt und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Unreinheiten in das Gebiet 50N, wie ein NMOS-Gebiet, implantiert werden. Die n-Unreinheiten können Phosphor, Arsen, Antimon oder dergleichen sein und können in dem Gebiet zu einer Konzentration von gleich oder kleiner 1018 cm-3, wie im Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3, implantiert werden. Nach der Implantation wird der Fotolack entfernt, wie durch einen annehmbaren Veraschungsprozess.
  • Nach der Implantation des Gebiets 50P wird ein Fotolack über den Finnen 52 und den STI-Gebieten 56 in dem Gebiet 50P gebildet. Der Fotolack wird strukturiert, um das Gebiet 50N des Substrats 50, wie das NMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Unreinheitenimplantation in dem Gebiet 50N durchgeführt werden und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Unreinheiten in das Gebiet 50P, wie ein PMOS-Gebiet, implantiert werden. Die p-Unreinheiten können Bor, Borfluorid, Indium oder dergleichen sein und können in dem Gebiet zu einer Konzentration von gleich oder kleiner als 1018 cm-3, wie im Bereich von etwa 10 16 cm-3 bis etwa 1018 cm-3, implantiert werden. Nach der Implantation kann der Fotolack entfernt werden, wie durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des Gebiets 50N und des Gebiets 50P kann ein Tempern durchgeführt werden, um Implantatsschäden zu reparieren und die p-und/oder n-Unreinheiten zu aktivieren, die implantiert wurden. In manchen Ausführungsformen können die wachsen gelassenen Materialien von epitaktischen Finnen während des Wachstums in situ dotiert werden, was die Implantationen vermeiden kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • In 3 werden Dummy-Dielektrika 60 über den Finnen 52 gebildet, und Dummy-Gates 62 werden über den Dummy-Dielektrika 60 gebildet. Die Dummy-Dielektrika 60 und Dummy-Gates 62 können gemeinsam als „Dummy-Gate-Stapel“ bezeichnet werden, wobei jeder Dummy-Gate-Stapel ein Dummy-Dielektrikum 60 und ein Dummy-Gate 62 aufweist. Die Dummy-Gate-Stapel erstrecken sich entlang Seitenwänden der Finnen 52.
  • Als ein Beispiel zur Bildung der Dummy-Dielektrika 60 und der Dummy-Gates 62 wird eine Dummy-Dielektrikumschicht auf den Finnen 52 gebildet. Die Dummy-Dielektrikumschicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß annehmbaren Techniken abgeschieden oder thermisch wachsen gelassen werden. Eine Dummy-Gate-Schicht wird über der Dummy-Dielektrikumschicht gebildet und eine Maskenschicht wird über der Dummy-Gate-Schicht gebildet. Die Dummy-Gate-Schicht kann über der Dummy-Dielektrikumschicht abgeschieden und dann planarisiert werden, wie durch CMP. Die Maskenschicht kann über der Dummy-Gate-Schicht abgeschieden werden. Die Dummy-Gate-Schicht kann ein leitfähiges oder nicht-leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (poly-SiGe), metallische Nitride, metallische Silicide, metallische Oxide und Metalle aufweist. Die Dummy-Gate-Schicht kann durch physikalische Dampfphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken abgeschieden werden, die in der Technik bekannt sind und zum Abscheiden des ausgewählten Materials verwendet werden. Die Dummy-Gate-Schicht kann aus anderen Materialien hergestellt sein, die eine hohe Ätzungselektivität bei der Ätzung der STI-Gebiete 56 haben. Die Maskenschicht kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht und eine einzelne Maskenschicht über das Gebiet 50N und das Gebiet 50P gebildet. Die Maskenschicht wird dann unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert, um Masken 64 zu bilden. Die Struktur der Masken 64 wird dann durch eine annehmbare Ätztechnik auf die Dummy-Gate-Schicht übertragen, um die Dummy-Gates 62 zu bilden. Die Struktur der Masken 64 kann optional weiter auf die Dummy-Dielektrikumschicht übertragen werden, um die Dummy-Dielektrika 60 zu bilden. Die Dummy-Gates 62 bedecken jeweils Kanalgebiete 58 der Finnen 52. Die Struktur der Masken 64 kann zum physischen Trennen jedes der Dummy-Gates 62 von benachbarten Dummy-Gates verwendet werden. Die Dummy-Gates 62 können auch eine Längsrichtung haben, die im Wesentlichen senkrecht (innerhalb Prozesseinschränkungen) zu der Längsrichtung von entsprechenden Finnen 52 ist. Obwohl die Dummy-Dielektrika 60 in der Darstellung die STI-Gebiete 56 bedecken, sollte klar sein, dass die Dummy-Dielektrika 60 auf andere Weise gebildet sein können. In manchen Ausführungsformen, wie wenn die Dummy-Dielektrikumschicht thermisch wachsen gelassen wird, sind die Dummy-Dielektrika 60 so gebildet, dass sie nur die Finnen 52 bedecken.
  • 4A durch 14B sind Querschnittsansichten weiterer Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen. 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A und 14A sind Querschnittsansichten, veranschaulicht entlang Referenzquerschnitt A-A in 1, außer, dass drei Gate-Strukturen dargestellt sind. 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B und 14B sind Querschnittsansichten, veranschaulicht entlang Referenzquerschnitt B-B in 1, außer, dass nur zwei Finnen dargestellt sind. 4A bis 14B veranschaulichen Merkmale in dem Gebiet 50N und dem Gebiet 50P. Zum Beispiel können Strukturen, die in 4A bis 14B veranschaulicht sind, sowohl bei dem Gebiet 50N als auch dem Gebiet 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des Gebiets 50N und des Gebiets 50P sind hier beschrieben.
  • In 4A und 4B sind Gate-Abstandhalter 66 auf freigelegten Oberflächen der Dummy-Gates 62, der Masken 64 und/oder der Finnen 52 gebildet. Die Gate-Abstandhalter 66 können durch Bilden eines Isoliermaterials und anschließendes Ätzen des Isoliermaterials gebildet werden. Das Isoliermaterial der Gate-Abstandhalter 66 kann Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxycarbonitrid, eine Kombination davon oder dergleichen sein und kann durch Wärmeoxidation, Abscheidung, eine Kombination davon oder dergleichen gebildet werden. In manchen Ausführungsformen werden die Gate-Abstandhalter 66 aus einem mehrschichtigen Isoliermaterial gebildet und weisen mehrere Schichten auf. Zum Beispiel können die Gate-Abstandhalter 66 mehrere Schichten aus Siliziumcarbonitrid aufweisen, können mehrere Schichten aus Siliziumoxycarbonitrid aufweisen oder können eine Schicht aus Siliziumoxid, angeordnet zwischen zwei Schichten Siliziumnitrid aufweisen. Die Ätzung der Gate-Abstandhalter 66 kann anisotrop sein. Nach der Ätzung können die Gate-Abstandhalter 66 gerade Seitenwände oder gekrümmte Seitenwände haben.
  • Vor oder während der Bildung der Gate-Abstandhalter 66 können Implantationen für leicht dotierte Source/Drain (LDD) Gebiete (nicht explizit veranschaulicht) durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungsarten, ähnlich den besprochenen Implantaten, kann eine Maske, wie ein Fotolack, über dem Gebiet 50N, während Freilegens des Gebiets 50P, gebildet werden, und eine passende Art (z.B. p-Typ) von Unreinheiten kann in die freigelegten Finnen 52 in dem Gebiet 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie ein Fotolack, über dem Gebiet 50P, während Freilegens des Gebiet 50N, gebildet werden und eine passende Art (z.B. n-Typ) kann in die freigelegten Finnen 52 in dem Gebiet 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Unreinheiten können jede der zuvor besprochenen n-Unreinheiten sein und die p-Unreinheiten können jede der zuvor besprochenen p-Unreinheiten sein. Die leicht dotierten Source/Drain-Gebiete können eine Konzentration von Unreinheiten von etwa 1015 cm-3 bis etwa 1019 cm-3 haben. Tempern kann zum Reparieren von Implantationsschaden und zum Aktivieren der implantierten Unreinheiten verwendet werden.
  • Dann werden epitaktische Source/Drain-Gebiete 70 in den Finnen 52 gebildet. Die epitaktischen Source/Drain-Gebiete 70 werden in den Finnen 52 so gebildet, dass jedes der Dummy-Gates 62 zwischen entsprechenden benachbarten Paaren der epitaktischen Source/Drain-Gebiete 70 angeordnet ist. In manchen Ausführungsformen können sich die epitaktischen Source/Drain-Gebiete 70 in Teile der Finnen 52 unterhalb der Deckflächen der STI-Gebiete 56 erstrecken. In manchen Ausführungsformen werden die Gate-Abstandhalter 66 zum Trennen der epitaktischen Source/Drain-Gebiete 70 von den Dummy-Gates 62 durch eine angemessene seitliche Distanz verwendet, sodass die epitaktischen Source/Drain-Gebiete 70 anschließend gebildete Gates der resultierenden FinFETs nicht kurzschließen. Die epitaktischen Source/Drain-Gebiete 70 können in den Kanalgebieten 58 der Finnen 52 Spannung ausüben, wodurch Leistung verbessert wird.
  • Die epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50N, z.B. dem NMOS-Gebiet, können durch Maskieren des Gebiets 50P, z.B. des PMOS-Gebiets, und Ätzen von Source/Drain-Gebieten der Finnen 52 in dem Gebiet 50N, um Vertiefungen in den Finnen 52 zu bilden, gebildet werden. Dann werden die epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50N in den Vertiefungen epitaktisch wachsen gelassen. Die epitaktischen Source/Drain-Gebiete 70 können jedes annehmbare Material aufweisen, wie für n-FinFETs angemessen. Wenn zum Beispiel die Finnen 52 Silizium sind, können die epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50N Materialien aufweisen, die eine Zugspannung in dem Kanalgebiet 58 ausüben, wie Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50N können Oberflächen aufweisen, die von entsprechenden Oberflächen der Finnen 52 vorragen und Facetten haben können.
  • Die epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50P, z.B. dem PMOS-Gebiet, können durch Maskieren des Gebiets 50N, z.B. des NMOS-Gebiets, und Ätzen von Source/Drain-Gebieten der Finnen 52 in dem Gebiet 50P, um Vertiefungen in den Finnen 52 zu bilden, gebildet werden. Dann werden die epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50P in den Vertiefungen epitaktisch wachsen gelassen. Die epitaktischen Source/Drain-Gebiete 70 können jedes annehmbare Material aufweisen, wie für p-FinFETs angemessen. Wenn zum Beispiel die Finnen 52 Silizium sind, können die epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50P Materialien aufweisen, die eine Druckspannung in dem Kanalgebiet 58 ausüben können, wie Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50P können auch Oberflächen aufweisen, die von den entsprechenden Oberflächen der Finnen 52 vorragen und Facetten haben können.
  • Die epitaktischen Source/Drain-Gebiete 70 und/oder die Finnen 52 können mit Dotierstoffen implantiert sein, um Source/Drain-Gebiete zu bilden, ähnlich dem zuvor zum Bilden leicht-dotierter Source/Drain-Gebiete besprochenen Prozess, gefolgt von einem Tempern. Die Source/Drain-Gebiete können eine Unreinheitskonzentration im Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n- und/oder p-Unreinheiten für Source/Drain-Gebiete können jede der zuvor besprochenen Unreinheiten sein. In manchen Ausführungsformen können die epitaktischen Source/Drain-Gebiete 70 während des Wachstums in situ dotiert werden.
  • Als ein Ergebnis der Epitaxieprozesse, die zum Bilden der epitaktischen Source/Drain-Gebiete 70 verwendet werden, haben obere Oberflächen der epitaktischen Source/Drain-Gebiete 70 Facetten, die sich seitlich über Seitenwände der Finnen 52 hinaus nach außen erstrecken. In manchen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Gebiete 70 eines selben FinFET verschmelzen, wie durch 4B veranschaulicht. Zum Beispiel können verschmolzene epitaktische Source/Drain-Gebiete 70 gebildet werden, wenn ein Transistor aus mehreren Finnen 52 gebildet wird. In anderen Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Gebiete 70 nach Beendigung des Epitaxieprozesses getrennt. Zum Beispiel können nicht verschmolzene epitaktische Source/Drain-Gebiete 70 gebildet werden, wenn ein Transistor aus einer einzelnen Finne 52 gebildet wird oder wenn ein Transistor aus mehreren Finnen 52 gebildet wird. Die in der Ausführungsform veranschaulichten Gate-Abstandhalter 66 werden gebildet, um einen Teil der Seitenwände der Finnen 52 zu bedecken, die sich über die STI-Gebiete 56 erstrecken, wodurch das epitaktische Wachstum blockiert wird. In manchen anderen Ausführungsformen kann die Abstandhalterätzung, die verwendet wird, um die Gate-Abstandhalter 66 zu bilden, eingestellt werden, um das Abstandhaltermaterial zu entfernen, sodass sich das epitaktisch gewachsene Gebiet zu der Oberfläche der STI-Gebiete 56 erstrecken kann.
  • Es wird festgehalten, dass die vorangehende Offenbarung im Allgemeinen einen Prozess zum Bilden von Abstandhaltern, LDD Gebieten und Source/Drain-Gebieten beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandhalter verwendet werden, verschiedene Abfolgen von Schritten können verwendet werden, Abstandhalter können gebildet und entfernt werden, und/oder dergleichen. In manchen Ausführungsformen können die Gate-Abstandhalter 66 nach den epitaktischen Source/Drain-Gebieten 70 gebildet werden. Ferner können die n- und p-Vorrichtungen unter Verwendung anderer Strukturen und Schritte gebildet werden. In manchen Ausführungsformen können Dummy-Abstandhalter in dem Gebiet 50N während der Bildung der epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50N gebildet werden. Die Dummy-Abstandhalter in dem Gebiet 50N können dann entfernt werden. Dummy Abstandhalter können dann in dem Gebiet 50P während der Bildung der epitaktischen Source/Drain-Gebiete 70 in dem Gebiet 50P gebildet werden. Die Dummy-Abstandhalter in dem Gebiet 50P können dann entfernt werden. Die Gate-Abstandhalter 66 können dann gebildet werden, nachdem die epitaktischen Source/Drain-Gebiete 70 sowohl in dem Gebiet 50N als auch dem Gebiet 50P gebildet wurden.
  • In 5A und 5B wird eine CESL 72 über den epitaktischen Source/Drain-Gebieten 70, den Gate-Abstandhaltern 66, den Masken 64 (wenn vorhanden) oder den Dummy-Gates 62 und den STI-Gebieten 56 abgeschieden. Die CESL 72 ist aus einem ne dielektrischen Material gebildet, wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen. In einer Ausführungsform ist die CESL 72 aus Siliziumnitrid gebildet.
  • Eine erste ILD-Schicht 74 wird dann über der CESL 72 abgeschieden. Die erste ILD-Schicht 74 ist aus einem dielektrischen Material mit einer anderen Ätzrate als das Material der CESL 72 gebildet und kann durch jedes geeignete Verfahren abgeschieden werden, wie CVD, plasmaverstärkte CVD (PECVD) oder FCVD. Dielektrische Materialien können Oxide wie Siliziumoxid, Phosphosilicatglas (PSG), Borsilicatglas (BSG), Bordotiertes Phosphosilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen; Nitride wie Siliziumnitrid; oder dergleichen enthalten. Andere Isoliermaterialien, die durch einen annehmbaren Prozess gebildet sind, können verwendet werden. Nach Bildung kann die erste ILD-Schicht 74 planarisiert werden, wie durch CMP.
  • Die CESL 72 ist zu einer großen Dicke T1 gebildet, wie eine Dicke T1 im Bereich von etwa 3 nm bis etwa 10 nm. Wie unten näher besprochen, werden Unterschnitte in der CESL 72 zwischen den epitaktischen Source/Drain-Gebieten 70 und der ersten ILD-Schicht 74 gebildet. Anschließend gebildete Source/Drain-Kontakte werden gebildet, die sich in die Unterschnitte erstrecken, wodurch der Kontaktoberflächenbereich der epitaktischen Source/Drain-Gebiete 70 vergrößert wird. Bilden der CESL 72 zu einer großen Dicke T1 hilft, ausreichenden Raum für die anschließende Bildung der Source/Drain-Kontakte bereitzustellen.
  • In 6A und 6B kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die Deckfläche der ersten ILD-Schicht 74 mit den Deckflächen der Masken 64 (wenn vorhanden) oder der Dummy-Gates 62 auf gleiche Höhe zu bringen. Der Planarisierungsprozess kann die Masken 64 auf den Dummy-Gates 62 und Teilen der Gate-Abstandhalter 66 entlang Seitenwänden der Masken 64 entfernen. Der Planarisierungsprozess kann auch Teile der CESL 72 über den Dummy-Gates 62 und den Gate-Abstandhaltern 66 entfernen. Nach dem Planarisierungsprozess sind Deckflächen der Dummy-Gates 62, der Gate-Abstandhalter 66, der CESL 72 und der ersten ILD-Schicht 74 komplanar. Daher werden die Deckflächen der Dummy-Gates 62 durch die erste ILD-Schicht 74 freigelegt. In manchen Ausführungsformen können die Masken 64 verbleiben, wobei in diesem Fall der Planarisierungsprozess die Deckfläche der ersten ILD-Schicht 74 mit den Deckflächen der Masken 64 auf gleiche Ebene bringt.
  • In 7A und 7B werden die Dummy-Gates 62 und optional die Dummy-Dielektrika 60 entfernt und durch Gate-Strukturen 80 ersetzt. Die Gate-Strukturen 80 weisen Gate-Dielektrika 82 und Gate-Elektroden 84 auf. Als ein Beispiel zur Bildung der Gate-Strukturen 80 werden die Dummy-Gates 62 und die Masken 64 (wenn vorhanden) in einem oder mehreren Ätzschritt(en) entfernt, so dass Vertiefungen gebildet werden. Teile der Dummy-Dielektrika 60 in den Vertiefungen können auch entfernt werden. In manchen Ausführungsformen werden nur die Dummy-Gates 62 entfernt und die Dummy-Dielektrika 60 verbleiben und werden durch die Vertiefungen freigelegt. In manchen Ausführungsformen werden die Dummy-Dielektrika 60 aus Vertiefungen in einem ersten Gebiet eines Dies(z.B. einem Kernlogikgebiet) entfernt und verbleiben in Vertiefungen in einem zweiten Gebiet des Dies (z.B. einem Eingang/Ausgang-Gebiet). In manchen Ausführungsformen werden die Dummy-Gates 62 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) durchgeführt werden, das (die) die Dummy-Gates 62 ohne Ätzung der ersten ILD-Schicht 74, der CESL 72 oder der Gate-Abstandhalter 66 selektiv ätzt (ätzen). Jede Vertiefung legt ein Kanalgebiet 58 einer entsprechenden Finne 52 frei und/oder liegt über diesem. Jedes Kanalgebiet 58 ist zwischen benachbarten Paaren der epitaktischen Source/Drain-Gebiete 70 angeordnet. Während der Entfernung können die Dummy-Dielektrika 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 62 geätzt werden. Die Dummy-Dielektrika 60 können dann optional nach der Entfernung der Dummy-Gates 62 entfernt werden. Nach der Entfernung werden die Gate-Dielektrika 82 konform in den Vertiefungen abgeschieden, wie auf den Deckflächen und den Seitenwänden der Finnen 52 und an Seitenwänden der Gate-Abstandhalter 66. Die Gate-Dielektrika 82 können auch auf der Deckfläche der ersten ILD-Schicht 74 gebildet werden. Gemäß manchen Ausführungsformen enthalten die Gate-Dielektrika 82 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In manchen Ausführungsformen enthalten die Gate-Dielektrika 82 ein high-k dielektrisches Material und in diesen Ausführungsformen können die Gate-Dielektrika 82 einen k-Wert größer als etwa 7,0, haben und können ein Metalloxid oder eine Silicat von Hafnium, Aluminium, Zirconium, Lanthanum, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrika 82 können Molekularstrahlabscheidung (MBD, Molecular Beam Deposition), Atomlagenabscheidung (ALD, Atomic Layer Deposition), PECVD und dergleichen enthalten. In Ausführungsformen, wo Teile der Dummy-Dielektrika 60 in den Vertiefungen verbleiben, enthalten die Gate-Dielektrika 82 ein Material der Dummy-Dielektrika 60 (z.B. Siliziumoxid). Die Gate-Elektroden 84 werden jeweils über den Gate-Dielektrika 82 abgeschieden und füllen die verbleibenden Teile der Vertiefungen. Die Gate-Elektroden 84 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder mehrere Schichten davon enthalten. Obwohl zum Beispiel eine einschichtige Gate-Elektrode 84 veranschaulicht ist, kann jede Gate-Elektrode 84 eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von Austrittsarbeit-Abstimmungsschichten und ein Füllmaterial aufweisen. Nach der Füllung der Gate-Elektroden 84 kann ein Planarisierungsprozess, wie CMP, durchgeführt werden, um die überschüssigen Teile der Gate-Dielektrika 82 und das Material der Gate-Elektroden 84 zu entfernen, wobei die sich die überschüssigen Teile über der Deckfläche der ersten ILD-Schicht 74 befinden. Die übrigen Teile von Material der Gate-Elektroden 84 und der Gate-Dielektrika 82 bilden die Gate-Strukturen 80 der resultierenden FinFETs. Die Gate-Strukturen 80 können auch als „Gate-Stapel“ oder „Metall Gates“ bezeichnet werden. Die Gate-Strukturen 80 können sich entlang Seitenwänden der Kanalgebiete 58 der Finnen 52 erstrecken.
  • Die Bildung der Gate-Strukturen 80 in dem Gebiet 50N und dem Gebiet 50P kann gleichzeitig erfolgen, sodass die Gate-Dielektrika 82 in jedem Gebiet aus denselben Materialien gebildet sind und die Gate-Elektroden 84 in jedem Gebiet aus denselben Materialien gebildet sind. In manchen Ausführungsformen können die Gate-Strukturen 80 in jedem Gebiet durch unterschiedliche Prozesse gebildet werden, sodass die Gate-Dielektrika 82 in jedem Gebiet unterschiedliche Materialien sein können und die Gate-Elektroden 84 in jedem Gebiet unterschiedliche Materialien sein können. Es können verschiedene Maskierungsschritte verwendet werden, um passende Gebiete zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • In 8A und 8B wird eine zweite ILD-Schicht 90 über der ersten ILD-Schicht 74 abgeschieden. Die zweite ILD-Schicht 90 kann aus einem dielektrischen Material gebildet sein und kann durch jedes geeignete Verfahren abgeschieden werden, wie CVD, plasmaverstärkte CVD (PECVD) oder FCVD. Dielektrische Materialien können Oxide wie Siliziumoxid, Phosphosilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphosilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen; Nitride wie Siliziumnitrid; oder dergleichen enthalten. Nach Bildung kann die zweite ILD-Schicht 90 planarisiert werden, wie durch CMP. In manchen Ausführungsformen wird eine Ätzstoppschicht zwischen der ersten ILD-Schicht 74 und der zweiten ILD-Schicht 90 gebildet. Die Ätzstoppschicht kann ein dielektrisches Material, wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen aufweisen, mit einer anderen Ätzrate als das Material der zweiten ILD-Schicht 90. In manchen Ausführungsformen können vor der Bildung der zweiten ILD-Schicht 90 Gate-Masken über den Gate-Dielektrika 82 und Gate-Elektroden 84 gebildet werden, die die Gate-Dielektrika 82 und Gate-Elektroden 84 während Kontaktbildung schützen können.
  • In 9A und 9B werden Source/Drain-Kontaktöffnungen 92 durch die ILD-Schichten 74, 90 gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Die Ätzung kann durch eine Trockenätzung erfolgen, die für das Material der ILD-Schichten 74, 90 selektiv ist (z.B. das Material der ILD-Schichten 74, 90 bei einer schnelleren Rate ätzt als das Material der CESL 72). Somit stoppt die CESL 72 die Ätzung der Source/Drain-Kontaktöffnungen 92. Wenn zum Beispiel die ILD-Schichten 74, 90 aus Siliziumoxid gebildet werden, kann die Ätzung eine Trockenätzung (z.B. Plasmaätzung) sein, wie ein reaktives Ionenätzen (RIE), und kann unter Verwendung eines oder mehrere Reaktionsgase(s) wie Hexafluor-1,3-butadien (C4F6), Octafluorcyclopenten (C5F8), Octafluorcyclobutan (C4F8) oder dergleichen durchgeführt werden. Ein Plasma kann während der Ätzung mit H2, O2, CO2, oder dergleichen erzeugt werden. wie durch den Querschnitt von 9B gezeigt, legen die Source/Drain-Kontaktöffnungen 92 erste Teile der CESL 72A frei, z.B. Teile über den epitaktischen Source/Drain-Gebieten 70, legen aber zweite Teile der CESL 72B, z.B. Teile unterhalb der epitaktischen Source/Drain-Gebiete 70 und auf den STI-Gebieten 56, nicht frei. Vor allem verbleiben manche Teile der ersten ILD-Schicht 74 über den zweiten Teilen der CESL 72B. Die Teile der ersten ILD-Schicht 74, die über den zweiten Teilen der CESL 72B verbleiben, haben eine Dicke T2, die im Bereich von etwa 0 nm bis etwa 50 nm sein kann. Ein Zurücklassen mancher Teile der ersten ILD-Schicht 74 an den Böden der Source/Drain-Kontaktöffnungen 92 kann helfen, die STI-Gebiete 56 während eines anschließenden Prozesses zum Bilden von Unterschnitten in der CESL 72 zu schützen.
  • In 10A und 10B wird die CESL 72 geöffnet, wodurch die epitaktischen Source/Drain-Gebiete 70 freigelegt werden. Die CESL 72 wird durch Verlängern der Source/Drain-Kontaktöffnungen 92 durch die CESL 72 mit einem Ätzprozess geöffnet. Wie durch den Querschnitt von 10A gezeigt, haben die Source/Drain-Kontaktöffnungen 92 in der CESL 72, nach der Ätzung, eine Breite W1, die im Bereich von etwa 8 nm bis etwa 200 nm sein kann. Wie durch den Querschnitt von 10B gezeigt, werden die zweiten Teile der CESL 72B durch die Ätzung nicht entfernt, aber die ersten Teile der CESL 72A (siehe 9B) werden entfernt. Somit sind nach der Ätzung die Deckflächen der epitaktischen Source/Drain-Gebiete 70 freigelegt, aber die Bodenflächen der epitaktischen Source/Drain-Gebiete 70 sind nicht freigelegt.
  • Der Ätzprozess zum Öffnen der CESL 72 unterscheidet sich von dem Ätzprozess zum Bilden der Source/Drain-Kontaktöffnungen 92 durch die ILD-Schichten 74, 90, der oben in Bezug auf 9A und 9B besprochen ist (ist z.B. mit anderen Ätzparametern, anderen Ätzmitteln und/oder einer anderen Art von Ätzung durchgeführt). Die Ätzung kann eine Nass- oder Trockenätzung sein, die für das Material der CESL 72 selektiv ist (z.B. das Material der CESL 72 bei einer schnelleren Rate als das Material der ILD-Schichten 74, 90 ätzt). Wie oben festgestellt, wird die CESL 72 zu einer großen Dicke T1 gebildet (siehe 5A). Als solches kann in manchen Ausführungsformen die Ätzung eine anisotrope Ätzung sein. Wenn zum Beispiel die CESL 72 aus Siliziumnitrid gebildet ist, kann die Ätzung eine Trockenätzung (z.B. Plasmaätzung) sein, wie ein reaktives Ionenätzen (RIE), und kann unter Verwendung eines oder mehrerer Reaktionsgase(s) wie Fluormethan (CH3F) oder dergleichen durchgeführt werden. Während der Ätzung mit H2, O2, CO2, oder dergleichen kann ein Plasma erzeugt werden.
  • In 11A und 11B werden die unteren Teile der Source/Drain-Kontaktöffnungen 92 seitlich ausgedehnt (z.B. verbreitert), wodurch Unterschnitte 94 (z.B. Hohlräume) zwischen den epitaktischen Source/Drain-Gebieten 70 und der ersten ILD-Schicht 74 gebildet werden. Der Oberflächenbereich der epitaktischen Source/Drain-Gebiete 70, der durch die Source/Drain-Kontaktöffnungen 92 freigelegt wird, ist somit vergrößert. Anschließend gebildete Source/Drain-Kontakte werden gebildet, die sich mindestens teilweise in die Unterschnitte 94 erstrecken, wodurch die Kontaktfläche der epitaktischen Source/Drain-Gebiete 70 vergrößert wird. Wie durch den Querschnitt von 11A gezeigt, können die Unterschnitte 94 Teile der Seitenwände der Gate-Abstandhalter 66 freilegen. Wie durch den Querschnitt von 11B gezeigt, werden die zweiten Teile der CESL 72B geätzt, um die Unterschnitte 94 mindestens teilweise unterhalb der epitaktischen Source/Drain-Gebiete 70 zu bilden. Somit sind nach der Ätzung Teile der Bodenflächen der epitaktischen Source/Drain-Gebiete 70 freigelegt.
  • Der Ätzprozess zum seitlichen Ausdehnen (z.B. Verbreitern) der unteren Teile der Source/Drain-Kontaktöffnungen 92 unterscheidet sich von dem Ätzprozess zum Öffnen der CESL 72, der in Bezug auf 10A und 10B besprochen ist (ist z.B. mit anderen Ätzparametern, anderen Ätzmitteln und/oder einer anderen Art von Ätzung durchgeführt). Die Ätzung kann eine Nass- oder Trockenätzung sein, die für das Material der CESL 72 selektiv ist (z.B. das Material der CESL 72 bei einer schnelleren Rate ätzt als das Material der ILD-Schichten 74, 90). In manchen Ausführungsformen ist die Ätzung eine isotrope Ätzung (oder ätzt mindestens die CESL 72 mit einem höheren Grad an Isotropie als der Ätzprozess zum Öffnen der CESL 72). Wenn zum Beispiel die CESL 72 aus Siliziumnitrid gebildet ist, kann die Ätzung ein Nassätzen sein, wie ein chemisches Nassätzen, und kann unter Verwendung einer oder mehrerer Ätzchemikalien wie Phosphorsäure (H3PO4), z.B. einer Phosphorsäurelösung (z.B. H3PO4:H2O) durchgeführt werden. Die Ätzung kann über lange Zeit, wie eine Dauer im Bereich von etwa 10 Sekunden bis etwa 30 Sekunden, und bei einer hohen Temperatur, wie einer Temperatur im Bereich von etwa 100 °C bis etwa 180 °C, durchgeführt werden, was ermöglicht, dass sich die Unterschnitte 94 unterhalb der ersten ILD-Schicht 74 über eine Distanz im Bereich von etwa 5 nm bis etwa 10 nm erstrecken. Bilden der Unterschnitte 94 mit großen Abmessungen hilft, ausreichenden Raum für die anschließende Bildung der Source/Drain-Kontakte bereitzustellen.
  • Nach Bildung der Unterschnitte 94 können die geätzten Teile der epitaktischen Source/Drain-Gebiete 70 verringerte Höhen haben. Die Höhen der epitaktischen Source/Drain-Gebiete 70 können durch einen oder mehrere der Ätzprozesse verringert werden, die zum Öffnen der CESL 72 (siehe 10A und 10B) und/oder Bilden der Unterschnitte 94 (siehe 11A und 11B) verwendet werden. Zum Beispiel können die Höhen der epitaktischen Source/Drain-Gebiete 70 um eine Distanz D1 verringert werden, die etwa 1% bis etwa 6% der ursprünglichen Höhen der epitaktischen Source/Drain-Gebiete 70 sein kann. In manchen Ausführungsformen kann die Distanz D1 etwa 0,5 nm bis etwa 3 nm sein. Die Abmessungen (z.B. Höhen) der Unterschnitte 94 können somit vergrößert werden, was hilft, ausreichenden Raum für die anschließende Bildung von Source/Drain-Kontakten in den Unterschnitten 94 bereitzustellen.
  • In 12A und 12B werden Silicide 96 in den Source/Drain-Kontaktöffnungen 92 und den Unterschnitten 94 gebildet, wie auf Teilen der epitaktischen Source/Drain-Gebiete 70, die durch die Source/Drain-Kontaktöffnungen 92 und die Unterschnitte 94 freigelegt wurden. Die Silicide 96 können durch Abscheiden eines Metalls in den Source/Drain-Kontaktöffnungen 92 und Durchführen eines Temperns gebildet werden. Das Metall kann z.B. Titan, Kobalt, Nickel oder dergleichen sein und kann durch z.B. ALD, CVD, PVD oder dergleichen abgeschieden werden. Die Silicide 96 sind physisch und elektrisch an die epitaktischen Source/Drain-Gebiete 70 gekoppelt. Wie durch den Querschnitt von 12A gezeigt, stehen die Silicide 96 mit Teilen der Seitenwände der Gate-Abstandhalter 66 in Kontakt, die durch die Unterschnitte 94 freigelegt sind. Wie durch den Querschnitt von 11B gezeigt, kontaktieren die Silicide 96 auch die Bodenflächen der epitaktischen Source/Drain-Gebiete 70 und die zweiten Teile der CESL 72B, die durch die Unterschnitte 94 freigelegt sind. Somit sind mindestens manche Teile der Silicide 96 zwischen den epitaktischen Source/Drain-Gebieten 70 und der ersten ILD-Schicht 74 angeordnet.
  • Das Bilden der Silicide 96 in den Unterschnitten 94 hilft, den Oberflächenbereich der epitaktischen Source/Drain-Gebiete 70 zu vergrößern, mit dem die Silicide 96 in Kontakt stehen. Weiter, wie oben festgehalten, können die Höhen der epitaktischen Source/Drain-Gebiete 70 durch einen oder mehrere der Ätzprozesses verringert werden, die zum Öffnen der CESL 72 (siehe 10A und 10B) und/oder Bilden der Unterschnitte 94 (siehe 11A und 11B) verwendet werden. Die Silicide 96 können somit große Dicken T3, wie Dicken T3 im Bereich von etwa 2 nm bis etwa 5 nm (wie etwa 1 nm) haben. Vergrößern des Oberflächenbereichs und der Dicken der Silicide 96 kann helfen, den Kontaktwiderstand zu den epitaktischen Source/Drain-Gebieten 70 zu verringern.
  • In 13A und 13B sind Source/Drain-Kontakte 102 in den Source/Drain-Kontaktöffnungen 92 und den Unterschnitten 94 gebildet (siehe 12A). Eine Auskleidung, wie eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material sind in den Source/Drain-Kontaktöffnungen 92 und den Unterschnitten 94 auf den Siliciden 96 gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 90 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Source/Drain-Kontakte 102 in den Source/Drain-Kontaktöffnungen 92 und den Unterschnitten 94. Die Source/Drain-Kontakte 102 sind physisch und elektrisch an die Silicide 96 gekoppelt und sind somit mit den epitaktischen Source/Drain-Gebieten 70 verbunden. Nach Bildung erstrecken sich die Source/Drain-Kontakte 102 durch die ILD-Schichten 74, 90. Wie durch den Querschnitt von 13A gezeigt, stehen die Source/Drain-Kontakte 102 mit Teilen der Seitenwände der Gate-Abstandhalter 66 in Kontakt, z.B. mit den Teilen, die durch die Unterschnitte 94 freigelegt sind (siehe 12A). Ebenso stehen die Source/Drain-Kontakte 102 mit den verbleibenden Teilen der CESL 72 in Kontakt, die sich entlang Seitenwänden der Gate-Abstandhalter 66 erstrecken. Weiter steht die erste ILD-Schicht 74 mit Deckflächen der unteren Teile der Source/Drain-Kontakte 102 in Kontakt und die erste ILD-Schicht 74 umgibt auch die oberen Teile der Source/Drain-Kontakte 102.
  • Das Bilden der Silicide 96 und der Source/Drain-Kontakte 102 in den Unterschnitten 94 hilft, die Kontaktfläche der epitaktischen Source/Drain-Gebiete 70 zu vergrößern. Vergrößern der Kontaktfläche kann helfen, den Kontaktwiderstand zu den epitaktischen Source/Drain-Gebieten 70 zu verringern, insbesondere, wenn die resultierenden FinFETs an einem kleinen Technologieknoten gebildet sind. Weiter, wie oben festgehalten, können die Höhen der epitaktischen Source/Drain-Gebiete 70 durch einen oder mehrere der Ätzprozesse verringert werden, die zum Öffnen der CESL 72 verwendet werden (siehe 10A und 10B) und/oder die Unterschnitte 94 bilden (siehe 11A und 11B). Die Teile der Source/Drain-Kontakte 102, die sich entlang der Oberflächen der epitaktischen Source/Drain-Gebiete 70 erstrecken (z.B. jene Teile in den Unterschnitten 94) können somit große Dicken T4, wie Dicken T4 im Bereich von etwa 1 nm bis etwa 5 nm haben. Vergrößern der Dicken der Source/Drain-Kontakte 102 kann helfen, den Kontaktwiderstand zu den epitaktischen Source/Drain-Gebieten 70 zu verringern. Schließlich kann die parasitäre Kapazität zwischen den Gate-Elektroden 84 und den Source/Drain-Kontakten 102 verringert werden. Somit kann die Leistung der FinFETs verbessert werden.
  • In 14A und 14B werden Gate-Kontakte 104 durch die zweite ILD-Schicht 90 gebildet. Öffnungen für die Gate-Kontakte 104 werden durch die zweite ILD-Schicht 90 gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Eine Auskleidung, wie eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 90 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Gate-Kontakte 104 in den Öffnungen. Die Gate-Kontakte 104 sind physisch und elektrisch an die Gate-Elektroden 84 gekoppelt und somit mit diesen verbunden. Die Gate-Kontakte 104 können die Gate-Masken (wenn vorhanden) über den Gate-Elektroden 84 durchdringen.
  • Die Reihenfolge mancher oben besprochener Schritte kann in anderen Ausführungsformen geändert werden. Zum Beispiel können die Source/Drain-Kontakte 102 und die Gate-Kontakte 104 in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. In manchen Ausführungsformen werden die Gate-Kontakte 104 gleichzeitig mit den Source/Drain-Kontakten 102 gebildet, z.B. werden die Öffnungen für die Gate-Kontakte 104 gleichzeitig mit den Öffnungen für die Source/Drain-Kontakte 102 gebildet. Die Gate-Elektroden 84 können im Wesentlichen durch die Ätzprozesse, die zum Öffnen der CESL 72 (siehe 10A und 10B) und/oder bilden der Unterschnitte 94 (siehe 11A und 11B) verwendet werden, ungeätzt sein. Weiter, obwohl die Source/Drain-Kontakte 102 und die Gate-Kontakte 104 in einem selben Querschnitt veranschaulicht sind, kann jeder der Source/Drain-Kontakte 102 und der Gate-Kontakte 104 in verschiedenen Querschnitten gebildet sein, was ein Kurzschließen der Kontakte vermeiden kann.
  • 15A und 15B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich der Ausführungsform, die in Bezug auf 14A und 14B beschrieben ist, außer, dass die Source/Drain-Kontakte 102 separate untere Source/Drain-Kontakte 102A und obere Source/Drain-Kontakte 102B aufweisen. Die unteren Source/Drain-Kontakte 102A erstrecken sich durch die erste ILD-Schicht 74 und die oberen Source/Drain-Kontakte 102B erstrecken sich durch die zweite ILD-Schicht 90. Die unteren Source/Drain-Kontakte 102A sind daher zwischen den oberen Source/Drain-Kontakten 102B und den Siliciden 96 angeordnet.
  • Als ein Beispiel einer Bildung der unteren Source/Drain-Kontakte 102A können vor Bilden der zweiten ILD-Schicht 90 Öffnungen und Unterschnitte für die unteren Source/Drain-Kontakte 102A in der ersten ILD-Schicht 74 und der CESL 72 gebildet werden. Die Öffnungen können unter Verwendung eines ähnlichen Prozesses wie jenem, der in Bezug auf 9A bis 11B besprochen ist, gebildet werden. Die Silicide 96 und die unteren Source/Drain-Kontakte 102A werden dann in den Öffnungen und Unterschnitten unter Verwendung eines ähnlichen Prozesses wie jenem, der in Bezug auf 12A bis 13B besprochen ist, gebildet. Nach Bildung sind die Deckflächen der Gate-Abstandhalter 66, der CESL 72, der ersten ILD-Schicht 74, der Gate-Elektroden 84 und der unteren Source/Drain-Kontakte 102A komplanar.
  • Als ein Beispiel zur Bildung der oberen Source/Drain-Kontakte 102B werden nach Bildung der zweiten ILD-Schicht 90 Öffnungen für die oberen Source/Drain-Kontakte 102B durch die zweite ILD-Schicht 90 gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Eine Auskleidung, wie eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 90 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die oberen Source/Drain-Kontakte 102B in den Öffnungen. Die oberen Source/Drain-Kontakte 102B sind mit den unteren Source/Drain-Kontakten 102A verbunden und die unteren Source/Drain-Kontakte 102A sind mit den epitaktischen Source/Drain-Gebieten 70 verbunden. Die oberen Source/Drain-Kontakte 102B und Gate-Kontakte 104 können in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Nach Bildung sind die Deckflächen der zweiten ILD-Schicht 90, der oberen Source/Drain-Kontakte 102B und der Gate-Kontakte 104 komplanar.
  • Es sollte klar sein, dass manche Ausführungsformen Merkmale aus den Ausführungsformen, die in 14A bis 15B veranschaulicht sind, kombinieren können. Zum Beispiel können Source/Drain-Kontakte in einem ersten Gebiet eines Dies (z.B. ein Eingang/Ausgang-Gebiet) durchgehende leitfähige Merkmale sein, die sich durch mehrere ILD-Schichten erstrecken (wie in 14A und 14B dargestellt), während Source/Drain-Kontakte in einem zweiten Gebiet des Dies (z.B. ein Kernlogikgebiet) separate obere und untere leitfähige Merkmale in entsprechenden ILD-Schichten aufweisen können (wie in 15A und 15B dargestellt).
  • 16A und 16B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich der Ausführungsform, die in Bezug auf 14A und 14B beschrieben ist, außer, dass manche Teile der Unterschnitte 94 nach Bildung der Source/Drain-Kontakte 102 verbleiben. Teile der Unterschnitte 94 können verbleiben, wenn die Materialien der Silicide 96 und/oder der Source/Drain-Kontakte 102 durch einen Abscheidungsprozess mit geringer Stufenabdeckung gebildet werden. Wenn zum Beispiel CVD zum Abscheiden des Metalls für die Silicide 96 verwendet wird, können manche Teile der Unterschnitte 94 nicht gefüllt werden. Wie durch den Querschnitt von 16A gezeigt, können manche Teile der Unterschnitte 94 zwischen den Gate-Abstandhaltern 66 und jedem der Silicide 96 und der Source/Drain-Kontakte 102 verbleiben und diese freilegen. Wie durch den Querschnitt von 16B gezeigt, können andere Teile der Unterschnitte 94 zwischen den epitaktischen Source/Drain-Gebieten 70 und der ersten ILD-Schicht 74 verbleiben und diese freilegen. Die Unterschnitte 94 in jedem Querschnitt können durchgehend oder nicht durchgehend sein. Die verbleibenden Unterschnitte 94 können als Luftspalten oder Hohlräume bezeichnet werden. Die Hohlräume werden mit Luft, einem Vakuum oder dergleichen gefüllt und haben daher einen niedrigen k-Wert, wodurch die Kapazität zwischen den Source/Drain-Kontakten 102 und den Gate-Elektroden 84 verringert wird.
  • Es sollte klar sein, dass manche Ausführungsformen Merkmale aus den Ausführungsformen, die in 14A, 14B, 16A und 16B veranschaulicht sind, kombinieren können. Zum Beispiel können manche Teile der Unterschnitte 94 über den epitaktischen Source/Drain-Gebieten 70 verbleiben (siehe 16A), während keine Unterschnitte unterhalb der epitaktischen Source/Drain-Gebiete 70 und der ersten ILD-Schicht 74 verbleiben (siehe 14B). Ebenso können manche Teile der Unterschnitte 94 unter den epitaktischen Source/Drain-Gebieten 70 verbleiben (siehe 16B), während keine Unterschnitte über den epitaktischen Source/Drain-Gebieten 70 und der ersten ILD-Schicht 74 verbleiben (siehe 14A).
  • 17A und 17B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich der Ausführungsform, die in Bezug auf 16A und 16B beschrieben ist, außer, dass die Source/Drain-Kontakte 102 separate untere Source/Drain-Kontakte 102A und obere Source/Drain-Kontakte 102B aufweisen.
  • 18A und 18B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich der Ausführungsform, die in Bezug auf 14A und 14B beschrieben ist, außer, dass die Silicide 96 mit weniger Oberflächenbereich der epitaktischen Source/Drain-Gebiete 70 in Kontakt stehen. Unter erneuter Bezugnahme auf 11A und 11B können die Silicide 96 so gebildet werden, dass sie mit weniger Oberflächenbereich der epitaktischen Source/Drain-Gebiete 70 in Kontakt stehen, indem die Abmessungen der Unterschnitte 94 verringert werden. Im Speziellen können die Unterschnitte 94 so gebildet werden, dass sie sich unterhalb der ersten ILD-Schicht 74 über eine kleinere Distanz erstrecken, sodass die Unterschnitte 94 Teile der Seitenwände der Gate-Abstandhalter 66 nicht freilegen und dass Teile der CESL 72 zwischen der ersten ILD-Schicht 74 und den epitaktischen Source/Drain-Gebieten 70 verbleiben. Somit werden Seitenwände der CESL 72 über den epitaktischen Source/Drain-Gebieten 70 durch die Unterschnitte 94 freigelegt. Die Breiten der Unterschnitte 94 können durch Variieren der Ätzparameter verringert werden, die zum Bilden der Unterschnitte 94 verwendet werden. Zum Beispiel kann die Ätzung über eine kürzere Dauer durchgeführt werden, wie eine Dauer im Bereich von etwa 2 Sekunden bis etwa 10 Sekunden, oder bei einer niedrigeren Temperatur, wie einer Temperatur im Bereich von etwa 25 °C bis etwa 100 °C, wodurch sich die Unterschnitte 94 unterhalb der ersten ILD-Schicht 74 über eine Distanz im Bereich von etwa 1 nm bis etwa 5 nm erstrecken können. Bilden der Unterschnitte 94 mit kleineren Abmessungen hilft, Herstellungskosten der FinFETs zu verringern.
  • 19A und 19B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich der Ausführungsform, die in Bezug auf 18A und 18B beschrieben ist, außer, dass die Source/Drain-Kontakte 102 separate untere Source/Drain-Kontakte 102A und obere Source/Drain-Kontakte 102B aufweisen.
  • 20A und 20B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich der Ausführungsform, die in Bezug auf 19A und 19B beschrieben ist, außer, dass manche Teile der Unterschnitte 94 nach Bildung der Source/Drain-Kontakte 102 verbleiben. Teile der Unterschnitte 94 können verbleiben, wenn die Materialien der Silicide 96 und/oder der Source/Drain-Kontakte 102 durch einen Abscheidungsprozess mit geringer Stufenabdeckung gebildet werden. Wenn zum Beispiel CVD zum Abscheiden des Metalls für die Silicide 96 verwendet wird, können manche Teile der Unterschnitte 94 nicht gefüllt werden. Wie durch den Querschnitt von 20A gezeigt, können Unterschnitte 94 zwischen der CESL 72 und jedem der Silicide 96 und den Source/Drain-Kontakten 102 verbleiben. Wie durch den Querschnitt von 20B gezeigt, können die Unterschnitte 94 zwischen den epitaktischen Source/Drain-Gebieten 70 und der ersten ILD-Schicht 74 verbleiben.
  • Es sollte klar sein, dass manche Ausführungsformen Merkmale aus den Ausführungsformen, die in 18A, 18B, 20A und 20B veranschaulicht sind, kombinieren können. Zum Beispiel können manche Teile der Unterschnitte 94 über den epitaktischen Source/Drain-Gebieten 70 verbleiben (siehe 20A), während keine Unterschnitte unterhalb der epitaktischen Source/Drain-Gebiete 70 und der ersten ILD-Schicht 74 verbleiben (siehe 18B). Ebenso können manche Teile der Unterschnitte 94 unter den epitaktischen Source/Drain-Gebieten 70 (siehe 20B) verbleiben, während keine Unterschnitte über den epitaktischen Source/Drain-Gebieten 70 und der ersten ILD-Schicht 74 verbleiben (siehe 18A).
  • 21A und 21B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich der Ausführungsform, die in Bezug auf 20A und 20B beschrieben ist, außer, dass die Source/Drain-Kontakte 102 separate untere Source/Drain-Kontakte 102A und obere Source/Drain-Kontakte 102B aufweisen.
  • Ausführungsformen können Vorteile erzielen. Das Bilden der Unterschnitte 94 ermöglicht, dass die Silicide 96 und die Source/Drain-Kontakte 102 mit mehr Oberflächenbereich der epitaktischen Source/Drain-Gebiete 70 in Kontakt stehen. Vergrößern der Kontaktfläche kann helfen, den Kontaktwiderstand zu den epitaktischen Source/Drain-Gebieten 70 zu verringern, insbesondere, wenn die resultierenden FinFETs bei einem kleinen Technologieknoten gebildet werden. Weiter ermöglicht Bilden der Unterschnitte 94, dass die Dicken der Silicide 96 und der Teile der Source/Drain-Kontakte 102 in den Unterschnitten 94 vergrößert werden. Vergrößern der Dicken der Silicide 96 und der Source/Drain-Kontakte 102 kann helfen, den Kontaktwiderstand zu den epitaktischen Source/Drain-Gebieten 70 zu verringern.
  • Schließlich kann durch Verringern der Menge an dielektrischem Material um die epitaktischen Source/Drain-Gebiete 70 die parasitäre Kapazität zwischen den Gate-Elektroden 84 und den Source/Drain-Kontakten 102 verringert werden. Somit kann die Leistung der FinFETs verbessert werden.
  • In einer Ausführungsform weist eine Struktur auf: einen Gate-Stapel über einem Kanalgebiet eines Substrats; ein Source/Drain-Gebiet angrenzend an das Kanalgebiet; eine erste Zwischenschicht-Dielektrikumschicht (ILD-Schicht) über dem Source/Drain-Gebiet; ein Silicid zwischen der ersten ILD-Schicht und dem Source/Drain-Gebiet, wobei das Silicid mit einer Deckfläche des Source/Drain-Gebiets und einer Bodenfläche des Source/Drain-Gebiets in Kontakt steht; und einen ersten Source/Drain-Kontakt mit einem ersten Teil und einem zweiten Teil, wobei der erste Teil des ersten Source/Drain-Kontakts zwischen dem Silicid und der ersten ILD-Schicht angeordnet ist, der zweite Teil des ersten Source/Drain-Kontakts sich durch die erste ILD-Schicht erstreckt und mit dem Silicid in Kontakt steht.
  • In manchen Ausführungsformen weist die Struktur weiter auf: einen Gate-Abstandhalter, der das Source/Drain-Gebiet von dem Gate-Stapel trennt, wobei eine Seitenwand des Gate-Abstandhalters mit dem Silicid und dem ersten Source/Drain-Kontakt in Kontakt steht; und eine Kontaktätzstoppschicht (CESL), die sich entlang der Seitenwand des Gate-Abstandhalters erstreckt, wobei die CESL mit dem ersten Source/Drain-Kontakt in Kontakt steht. In manchen Ausführungsformen weist die Struktur weiter auf: einen Gate-Abstandhalter, der das Source/Drain-Gebiet von dem Gate-Stapel trennt; eine Kontaktätzstoppschicht (CESL), die sich entlang einer Seitenwand des Gate-Abstandhalters erstreckt; und einen Hohlraum zwischen dem CESL und dem Source/Drain-Gebiet, wobei der Hohlraum die Oberflächen des Gate-Abstandhalters, des Silicids und des ersten Source/Drain-Kontakts freilegt. In manchen Ausführungsformen weist die Struktur weiter auf: einen Gate-Abstandhalter, der das Source/Drain-Gebiet von dem Gate-Stapel trennt; und eine Kontaktätzstoppschicht (CESL), die sich entlang einer Seitenwand des Gate-Abstandhalters und der Deckfläche des Source/Drain-Gebiets erstreckt, wobei die CESL mit dem Silicid und dem ersten Source/Drain-Kontakt in Kontakt steht. In manchen Ausführungsformen weist die Struktur weiter auf: einen Gate-Abstandhalter, der das Source/Drain-Gebiet von dem Gate-Stapel trennt; eine Kontaktätzstoppschicht (CESL), die sich entlang einer Seitenwand des Gate-Abstandhalters und der Deckfläche des Source/Drain-Gebiets erstreckt; und einen Hohlraum zwischen der ersten ILD-Schicht und dem Source/Drain-Gebiet, wobei der Hohlraum Oberflächen der CESL, des Silicids und des ersten Source/Drain-Kontakts freilegt. In manchen Ausführungsformen weist die Struktur weiter auf: eine zweite ILD-Schicht auf der ersten ILD-Schicht; einen zweiten Source/Drain-Kontakt, der sich durch die zweite ILD-Schicht erstreckt, wobei der zweite Source/Drain-Kontakt mit dem ersten Source/Drain-Kontakt in Kontakt steht; und einen Gate-Kontakt, der sich durch die zweite ILD-Schicht erstreckt, wobei der Gate-Kontakt mit dem Gate-Stapel in Kontakt steht, wo Deckflächen der ersten ILD-Schicht, des ersten Source/Drain-Kontakts und des Gate-Stapels komplanar sind, und wo Deckflächen der zweiten ILD-Schicht, des zweiten Source/Drain-Kontakts und des Gate-Kontakts komplanar sind. In manchen Ausführungsformen weist die Struktur weiter auf: eine zweite ILD-Schicht auf der ersten ILD-Schicht, wobei sich der erste Source/Drain-Kontakt durch die zweite ILD-Schicht erstreckt; und einen Gate-Kontakt, der sich durch die zweite ILD-Schicht erstreckt, wobei der Gate-Kontakt mit dem Gate-Stapel in Kontakt steht, wo Deckflächen der zweiten ILD-Schicht, des ersten Source/Drain-Kontakts und des Gate-Kontakts komplanar sind.
  • In einer Ausführungsform weist eine Struktur auf: einen Gate-Stapel auf einem Substrat; einen Gate-Abstandhalter angrenzend an den Gate-Stapel; ein Source/Drain-Gebiet angrenzend an den Gate-Abstandhalter; ein Silicid auf dem Source/Drain-Gebiet, wobei das Silicid mit einer Seitenwand des Gate-Abstandhalters in Kontakt steht; einen Source/Drain-Kontakt auf dem Silicid, wobei der Source/Drain-Kontakt mit der Seitenwand des Gate-Abstandhalters in Kontakt steht; und eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht) auf einem unteren Teil des Source/Drain-Kontakts, wobei die ILD-Schicht einen oberen Teil des Source/Drain-Kontakts umgibt.
  • In manchen Ausführungsformen weist die Struktur weiter auf: eine Kontaktätzstoppschicht (CESL), die mit einer Deckfläche des Source/Drain-Kontakts, der Seitenwand des Gate-Abstandhalters und einer Seitenwand der ILD-Schicht in Kontakt steht. In manchen Ausführungsformen der Struktur hat das Silicid einen ersten Teil und einen zweiten Teil, wobei der erste Teil zwischen dem Source/Drain-Kontakt und einer Deckfläche des Source/Drain-Gebiets angeordnet ist, der zweite Teil zwischen der ILD-Schicht und einer Bodenfläche des Source/Drain-Gebiets angeordnet ist. In manchen Ausführungsformen weist die Struktur weiter auf: einen Hohlraum, der die Bodenfläche des Source/Drain-Gebiets, eine Oberfläche der ILD-Schicht und eine Oberfläche der Silicid freilegt.
  • In einer Ausführungsform umfasst ein Verfahren: Abscheiden einer Kontaktätzstoppschicht (CESL) über einem Source/Drain-Gebiet; Abscheiden einer Zwischenschicht-Dielektrikumschicht (ILD-Schicht) über der CESL; Ätzen einer Öffnung in der ILD-Schicht; Erweitern der Öffnung durch die CESL mit einem ersten Ätzprozess, wobei der erste Ätzprozess anisotrop ist; Verbreitern eines unteren Teils der Öffnung mit einem zweiten Ätzprozess zur Bildung eines Unterschnitts zwischen der ILD-Schicht und dem Source/Drain-Gebiet, wobei der zweite Ätzprozess isotrop ist; Bilden eines Silicids in der Öffnung und dem Unterschnitt, wobei das Silicid mit dem Source/Drain-Gebiet in Kontakt steht; und Bilden eines Source/Drain-Kontakts in der Öffnung und dem Unterschnitt, wobei der Source/Drain-Kontakt mit dem Silicid in Kontakt steht.
  • In manchen Ausführungsformen umfasst das Verfahren weiter: Bilden eines Gate-Abstandhalters angrenzend an das Source/Drain-Gebiet, wo der Unterschnitt eine Seitenwand des Gate-Abstandhalters nach dem Verbreitern des unteren Teils der Öffnung freilegt. In manchen Ausführungsformen des Verfahrens steht nach Bildung des Source/Drain-Kontakts und des Silicids die Seitenwand des Gate-Abstandhalters mit jedem des Source/Drain-Kontakts und des Silicid in Kontakt. In manchen Ausführungsformen des Verfahrens verbleibt nach Bildung des Source/Drain-Kontakts und des Silicids ein Teil des Unterschnitts zwischen der Seitenwand des Gate-Abstandhalters und jedem des Source/Drain-Kontakts und des Silicids. In manchen Ausführungsformen des Verfahrens wird die CESL aus Siliziumnitrid gebildet, die ILD-Schicht wird aus Siliziumoxid gebildet, der erste Ätzprozess ist ein Trockenätzen, durchgeführt unter Verwendung von Fluormethan, und der zweite Ätzprozess ist ein Nassätzen, durchgeführt unter Verwendung von Phosphorsäure, wo der zweite Ätzprozess für eine Dauer in einem Bereich von 10 Sekunden bis 30 Sekunden und bei einer Temperatur in einem Bereich von 100 °C bis 180 °C durchgeführt wird. In manchen Ausführungsformen des Verfahrens legt der Unterschnitt eine Seitenwand der CESL nach dem Verbreitern des unteren Teils der Öffnung frei. In manchen Ausführungsformen des Verfahrens steht nach Bildung des Source/Drain-Kontakts und des Silicids die Seitenwand der CESL mit jedem des Source/Drain-Kontakts und des Silicids in Kontakt. In manchen Ausführungsformen des Verfahrens verbleibt nach Bildung des Source/Drain-Kontakts und des Silicids ein Teil des Unterschnitts zwischen der Seitenwand der CESL und jedem des Source/Drain-Kontakts und des Silicids. In manchen Ausführungsformen des Verfahrens ist die CESL aus Siliziumnitrid gebildet, die ILD-Schicht ist aus Siliziumoxid gebildet, der erste Ätzprozess ist ein Trockenätzen, durchgeführt unter Verwendung von Fluormethan, und der zweite Ätzprozess ist ein Nassätzen, durchgeführt unter Verwendung von Phosphorsäure, wo der zweite Ätzprozess für eine Dauer in einem Bereich von 2 Sekunden bis 10 Sekunden, und bei einer Temperatur in einem Bereich von 25 °C bis 100 °C durchgeführt wird.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Struktur, aufweisend: einen Gate-Stapel über einem Kanalgebiet eines Substrats; ein Source/Drain-Gebiet benachbart zu dem Kanalgebiet; eine erste Zwischenschicht-Dielektrikumschicht (ILD-Schicht) über dem Source/Drain-Gebiet; ein Silicid zwischen der ersten ILD-Schicht und dem Source/Drain-Gebiet, wobei das Silicid mit einer Deckfläche des Source/Drain-Gebiets und einer Bodenfläche des Source/Drain-Gebiets in Kontakt steht; und einen ersten Source/Drain-Kontakt mit einem ersten Teil und einem zweiten Teil, wobei der erste Teil des ersten Source/Drain-Kontakts zwischen dem Silicid und der ersten ILD-Schicht angeordnet ist, der zweite Teil des ersten Source/Drain-Kontakts sich durch die erste ILD-Schicht erstreckt und mit dem Silicid in Kontakt steht.
  2. Struktur nach Anspruch 1, weiter aufweisend: einen Gate-Abstandhalter, der das Source/Drain-Gebiet von dem Gate-Stapel trennt, wobei eine Seitenwand des Gate-Abstandhalters mit dem Silicid und dem ersten Source/Drain-Kontakt in Kontakt steht; und eine Kontaktätzstoppschicht (CESL), die sich entlang der Seitenwand des Gate-Abstandhalters erstreckt, wobei die CESL mit dem ersten Source/Drain-Kontakt in Kontakt steht.
  3. Struktur nach Anspruch 1, weiter aufweisend: einen Gate-Abstandhalter, der das Source/Drain-Gebiet von dem Gate-Stapel trennt; eine Kontaktätzstoppschicht (CESL), die sich entlang einer Seitenwand des Gate-Abstandhalters erstreckt; und einen Hohlraum zwischen der CESL und dem Source/Drain-Gebiet, wobei der Hohlraum Oberflächen des Gate-Abstandhalters, des Silicids und des ersten Source/Drain-Kontakts freilegt.
  4. Struktur nach Anspruch 1, weiter aufweisend: einen Gate-Abstandhalter, der das Source/Drain-Gebiet von dem Gate-Stapel trennt; und eine Kontaktätzstoppschicht (CESL), die sich entlang einer Seitenwand des Gate-Abstandhalters und der Deckfläche des Source/Drain-Gebiets erstreckt, wobei die CESL mit dem Silicid und dem ersten Source/Drain-Kontakt in Kontakt steht.
  5. Struktur nach Anspruch 1, weiter aufweisend: einen Gate-Abstandhalter, der das Source/Drain-Gebiet von dem Gate-Stapel trennt; eine Kontaktätzstoppschicht (CESL), die sich entlang einer Seitenwand des Gate-Abstandhalters und der Deckfläche des Source/Drain-Gebiets erstreckt; und einen Hohlraum zwischen der ersten ILD-Schicht und dem Source/Drain-Gebiet, wobei der Hohlraum Oberflächen der CESL, des Silicids und des ersten Source/Drain-Kontakts freilegt.
  6. Struktur nach einem der vorstehenden Ansprüche, weiter aufweisend: eine zweite ILD-Schicht auf der ersten ILD-Schicht; einen zweiten Source/Drain-Kontakt, der sich durch die zweite ILD-Schicht erstreckt, wobei der zweite Source/Drain-Kontakt mit dem ersten Source/Drain-Kontakt in Kontakt steht; und einen Gate-Kontakt, der sich durch die zweite ILD-Schicht erstreckt, wobei der Gate-Kontakt mit dem Gate-Stapel in Kontakt steht, wobei Deckflächen der ersten ILD-Schicht, des ersten Source/Drain-Kontakts und des Gate-Stapels koplanar sind, und wobei Deckflächen der zweiten ILD-Schicht, des zweiten Source/Drain-Kontakts und des Gate-Kontakts koplanar sind.
  7. Struktur nach einem der Ansprüche 1 bis 5, weiter aufweisend: eine zweite ILD-Schicht auf der ersten ILD-Schicht, wobei sich der erste Source/Drain-Kontakt durch die zweite ILD-Schicht erstreckt; und einen Gate-Kontakt, der sich durch die zweite ILD-Schicht erstreckt, wobei der Gate-Kontakt mit dem Gate-Stapel in Kontakt steht, wobei Deckflächen der zweiten ILD-Schicht, des ersten Source/Drain-Kontakts und des Gate-Kontakts koplanar sind.
  8. Struktur, aufweisend: einen Gate-Stapel auf einem Substrat; einen Gate-Abstandhalter benachbart zu dem Gate-Stapel; ein Source/Drain-Gebiet benachbart zu dem Gate-Abstandhalter; ein Silicid auf dem Source/Drain-Gebiet, wobei das Silicid mit einer Seitenwand des Gate-Abstandhalters in Kontakt steht; einen Source/Drain-Kontakt auf dem Silicid, wobei der Source/Drain-Kontakt mit der Seitenwand des Gate-Abstandhalters in Kontakt steht; und eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht) auf einem unteren Teil des Source/Drain-Kontakts, wobei die ILD-Schicht einen oberen Teil des Source/Drain-Kontakts umgibt.
  9. Struktur nach Anspruch 8, weiter aufweisend: eine Kontaktätzstoppschicht (CESL), die mit einer Deckfläche des Source/Drain-Kontakts, der Seitenwand des Gate-Abstandhalters und einer Seitenwand der ILD-Schicht in Kontakt steht.
  10. Struktur nach Anspruch 8 oder 9, wobei das Silicid einen ersten Teil und einen zweiten Teil hat, wobei der erste Teil zwischen dem Source/Drain-Kontakt und einer Deckfläche des Source/Drain-Gebiets angeordnet ist und der zweite Teil zwischen der ILD-Schicht und einer Bodenfläche des Source/Drain-Gebiets angeordnet ist.
  11. Struktur nach einem der Ansprüche 8 bis 10, weiter aufweisend: eine Hohlraum, der die Bodenfläche des Source/Drain-Gebiets, eine Oberfläche der ILD-Schicht und eine Oberfläche des Silicids freilegt.
  12. Verfahren, umfassend: Abscheiden einer Kontaktätzstoppschicht (CESL) über einem Source/Drain-Gebiet; Abscheiden einer Zwischenschicht-Dielektrikumschicht (ILD-Schicht) über der CESL; Ätzen einer Öffnung in der ILD-Schicht; Erweitern der Öffnung durch die CESL mit einem ersten Ätzprozess, wobei der erste Ätzprozess anisotrop ist; Verbreitern eines unteren Teils der Öffnung mit einem zweiten Ätzprozess zur Bildung eines Unterschnitts zwischen der ILD-Schicht und dem Source/Drain-Gebiet, wobei der zweite Ätzprozess isotrop ist; Bilden eines Silicids in der Öffnung und dem Unterschnitt, wobei das Silicid mit dem Source/Drain-Gebiet in Kontakt steht; und Bilden eines Source/Drain-Kontakts in der Öffnung und dem Unterschnitt, wobei der Source/Drain-Kontakt mit dem Silicid in Kontakt steht.
  13. Verfahren nach Anspruch 12, weiter umfassend: Bilden eines Gate-Abstandhalters benachbart zu dem Source/Drain-Gebiet, wobei der Unterschnitt nach dem Verbreitern des unteren Teils der Öffnung eine Seitenwand des Gate-Abstandhalters freilegt.
  14. Verfahren nach Anspruch 12 oder 13, wobei nach dem Bilden des Source/Drain-Kontakts und des Silicids die Seitenwand des Gate-Abstandhalters sowohl mit dem Source/Drain-Kontakt als auch dem Silicid in Kontakt steht.
  15. Verfahren nach Anspruch 12 oder 13, wobei nach dem Bilden des Source/Drain-Kontakts und des Silicids ein Teil des Unterschnitts zwischen der Seitenwand des Gate-Abstandhalters und jedem des Source/Drain-Kontakts und des Silicids verbleibt.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei die CESL aus Siliziumnitrid gebildet ist, die ILD-Schicht aus Siliziumoxid gebildet ist, der erste Ätzprozess ein Trockenätzen ist, durchgeführt unter Verwendung von Fluormethan, und der zweite Ätzprozess ein Nassätzen ist, durchgeführt unter Verwendung von Phosphorsäure, wobei der zweite Ätzprozess für eine Dauer in einem Bereich von 10 Sekunden bis 30 Sekunden und bei einer Temperatur in einem Bereich von 100 °C bis 180 °C durchgeführt wird.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei der Unterschnitt nach dem Verbreitern des unteren Teils der Öffnung eine Seitenwand der CESL freilegt.
  18. Verfahren nach einem der Ansprüche 12 bis 17, wobei nach dem Bilden des Source/Drain-Kontakts und des Silicids die Seitenwand der CESL mit jedem des Source/Drain-Kontakts und des Silicids in Kontakt steht.
  19. Verfahren nach einem der Ansprüche 12 bis 18, wobei nach dem Bilden des Source/Drain-Kontakts und des Silicids ein Teil des Unterschnitts zwischen der Seitenwand der CESL und jedem des Source/Drain-Kontakts und des Silicids verbleibt.
  20. Verfahren nach einem der Ansprüche 12 bis 19, wobei die CESL aus Siliziumnitrid gebildet ist, die ILD-Schicht aus Siliziumoxid gebildet ist, der erste Ätzprozess ein Trockenätzen ist, durchgeführt unter Verwendung von Fluormethan, und der zweite Ätzprozess ein Nassätzen ist, durchgeführt unter Verwendung von Phosphorsäure, wobei der zweite Ätzprozess für eine Dauer in einem Bereich von 2 Sekunden bis 10 Sekunden und bei einer Temperatur in einem Bereich von 25 °C bis 100 °C durchgeführt wird.
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