DE102022105643A1 - Transistor-gatestrukturen und verfahren zu deren herstellung - Google Patents

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Cheng-Hao Hou
Che-Hao Chang
Da-Yuan Lee
Chi On Chui
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: ein erstes Gatedielektrikum auf einem ersten Kanalbereich eines ersten Halbleiter-Strukturelements; eine erste Gateelektrode auf dem ersten Gatedielektrikum; ein zweites Gatedielektrikum auf einem zweiten Kanalbereich eines zweiten Halbleiter-Strukturelements, wobei das zweite Gatedielektrikum eine höhere Kristallinität als das erste Gatedielektrikum hat; und eine zweite Gateelektrode auf dem zweiten Gatedielektrikum.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 4. November 2021 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/275.495, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Halbleitervorrichtungen kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel für einen Nanostruktur-Feldeffekttransistor (Nanostruktur-FET) in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen.
    • Die 2 bis 25B sind Darstellungen von Zwischenstufen beim Herstellen von Nanostruktur-FETs gemäß einigen Ausführungsformen.
    • Die 26A und 26B sind Darstellungen von FinFETs gemäß einigen Ausführungsformen.
    • 27 ist ein Beugungsbild einer beispielhaften dielektrischen Gateschicht.
    • Die 28A bis 28D sind Darstellungen von Vorrichtungen gemäß einigen Ausführungsformen.
    • Die 29A bis 30D sind Darstellungen von Zwischenstufen beim Herstellen von Vorrichtungen gemäß einigen Ausführungsformen.
    • Die 31A und 31B sind Darstellungen von Vorrichtungen gemäß einigen Ausführungsformen.
    • Die 32A bis 33B sind Darstellungen von Zwischenstufen beim Herstellen von Vorrichtungen gemäß einigen Ausführungsformen.
    • Die 34A bis 39C sind Darstellungen von Zwischenstufen beim Herstellen von Vorrichtungen gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen weisen Transistor-Ersatzgates dielektrische Gateschichten und Gateelektrodenschichten auf. Beim Herstellen der dielektrischen Gateschichten wird ein Kristallisationsprozess durchgeführt, um eine Ätzrate der dielektrischen Gateschichten in Bezug auf Ätzprozesse zu verringern, die später zum Strukturieren von Austrittsarbeits-Einstellschichten für die Gateelektrodenschichten verwendet werden. Anders ausgedrückt, durch den Kristallisationsprozess wird die Ätzselektivität der dielektrischen Gateschichten gegenüber der Ätzung der Austrittsarbeits-Einstellschichten erhöht. Die dielektrischen Gateschichten werden als Ätzstoppschichten während der Ätzprozesse zum Strukturieren der Austrittsarbeits-Einstellschichten verwendet, und das Verringern der Ätzrate der dielektrischen Gateschichten trägt dazu bei, Verluste der dielektrischen Gateschichten während der Ätzprozesse zu reduzieren. Durch das Reduzieren der Verluste der dielektrischen Gateschichten kann die Leistung der resultierenden Vorrichtungen verbessert werden.
  • Ausführungsformen werden in einem bestimmten Zusammenhang beschrieben, und zwar in Zusammenhang mit einem Die, der Nanostruktur-FETs aufweist. Verschiedene Ausführungsformen können jedoch auch für Dies verwendet werden, die statt der oder in Kombination mit den Nanostruktur-FETs andere Arten von Transistoren aufweisen, z. B. Finnen-Feldeffekttransistoren (FinFETs), Planartransistoren oder dergleichen.
  • 1 zeigt ein Beispiel für Nanostruktur-FETs gemäß einigen Ausführungsformen, z. B. Nanodraht-FETs, Nanolagen-FETs, Multi-Bridge-Channel-FETs (MBC-FETs), Nanoband-FETs, Gate-all-around-FETs (GAA-FETs) oder dergleichen. 1 ist eine dreidimensionale Darstellung, bei der einige Strukturelemente der Nanostruktur-FETs der Übersichtlichkeit halber weggelassen sind.
  • Die Nanostruktur-FETs weisen Nanostrukturen 66 (z. B. Nanolagen, Nanodrähte oder dergleichen) über Finnen 62 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf, wobei die Nanostrukturen 66 Halbleiter-Strukturelemente sind, die als Kanalbereiche für die Nanostruktur-FETs fungieren. Die Nanostrukturen 66 können p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon sein. Zwischen benachbarten Finnen 62 sind Isolationsbereiche 70, wie etwa STI-Bereiche (STI: flache Grabenisolation), angeordnet, wobei die Nanostrukturen 66 über und zwischen benachbarten Isolationsbereichen 70 angeordnet sind. Die Isolationsbereiche 70 werden hier zwar als Isolationsbereiche beschrieben oder dargestellt, die von dem Substrat 50 getrennt sind, aber der hier verwendete Begriff „Substrat“ kann zum Bezeichnen nur des Halbleitersubstrats oder aber einer Kombination aus dem Halbleitersubstrat und den Isolationsbereichen verwendet werden. Und obwohl ein unterer Teil der Finnen 62 als ein einziges zusammenhängendes Material mit dem Substrat 50 dargestellt ist, können der untere Teil der Finnen 62 und/oder das Substrat 50 nur ein Material oder eine Mehrzahl von Materialien aufweisen.
  • Oberseiten, Seitenwände und Unterseiten der Nanostrukturen 66 sind von Gatedielektrika 132 umschlossen. Gateelektroden 134 sind über den und um die Gatedielektrika 132 angeordnet. Auf gegenüberliegenden Seiten der Gatedielektrika 132 und der Gateelektroden 134 sind Source/Drain-Epitaxiebereiche 98 angeordnet. Über den Source/Drain-Epitaxiebereichen 98 wird ein Zwischenschichtdielektrikum (ILD) 104 hergestellt. Durch das ILD 104 werden Kontakte (die später beschrieben werden) mit den Source/Drain-Epitaxiebereichen 98 hergestellt. Die Source/Drain-Epitaxiebereiche 98 können von verschiedenen Nanostrukturen 66 gemeinsam genutzt werden. Zum Beispiel können benachbarte Source/Drain-Epitaxiebereiche 98 elektrisch verbunden werden, wie etwa durch Verschmelzen der Source/Drain-Epitaxiebereiche 98 durch epitaxiales Aufwachsen oder durch Verbinden der Source/Drain-Epitaxiebereiche 98 mit demselben Source/Drainkontakt.
  • 1 zeigt außerdem Referenzquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A - A` verläuft entlang einer Längsachse einer Gateelektrode 134 und in einer Richtung, die zum Beispiel senkrecht zu einer Richtung eines Stromflusses zwischen den Source/Drain-Epitaxiebereichen 98 eines Nanostruktur-FET ist. Ein Querschnitt B - B` verläuft entlang einer Längsachse einer Nanostruktur 66 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source/Drain-Epitaxiebereichen 98 des Nanostruktur-FET. Ein Querschnitt C - C` ist parallel zu dem Querschnitt A - A` und verläuft durch die Source/Drain-Epitaxiebereiche 98 des Nanostruktur-FET. Spätere Figuren beziehen sich der Übersichtlichkeit halber auf diese Referenzquerschnitte.
  • Einige Ausführungsformen werden hier in Zusammenhang mit Nanostruktur-FETs erörtert, die mit einem Gate-Last-Prozess hergestellt werden. Bei anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Außerdem werden bei einigen Ausführungsformen Aspekte in Betracht gezogen, die bei planaren Vorrichtungen, wie etwa planaren FETs, oder bei FinFETs verwendet werden. Zum Beispiel können FinFETs Halbleiterfinnen auf einem Substrat aufweisen, wobei die Halbleiterfinnen Halbleiter-Strukturelemente sind, die als Kanalbereiche für die FinFETs fungieren. In ähnlicher Weise können planare FETs ein Substrat aufweisen, wobei Teile des Substrats Halbleiter-Strukturelemente sind, die als Kanalbereiche für die planaren FETs fungieren.
  • Die 2 bis 25B sind Darstellungen von Zwischenstufen bei der Herstellung von Nanostruktur-FETs gemäß einigen Ausführungsformen. Die 2 bis 6 sind dreidimensionale Darstellungen, die der dreidimensionalen Darstellung von 1 ähnlich sind. Die 7A, 8A, 9A, 10A, 11A, 12A, 13A, 23A, 24A und 25A sind Schnittansichten, die entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt A - A' von 1 dargestellt sind, mit der Ausnahme, dass zwei Finnen gezeigt sind. Die 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C, 16D, 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C, 20D, 21A, 21B, 21C, 21D, 22A, 22B, 22C, 22D, 23B, 24B und 25B sind Schnittansichten, die entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt B - B` von 1 dargestellt sind. Die 9C und 9D zeigen Schnittansichten, die entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt C - C` von 1 dargestellt sind, mit der Ausnahme, dass zwei Finnen gezeigt sind.
  • In 2 wird ein Substrat 50 zum Herstellen von Nanostruktur-FETs bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; Kombinationen davon; oder dergleichen.
  • Das Substrat 50 hat einen n-Bereich 50N und einen p-Bereich 50P. Der n-Bereich 50N kann zum Herstellen von n-Vorrichtungen, wie etwa NMOS-Transistoren, z. B. n-Nanostruktur-FETs, verwendet werden, und der p-Bereich 50P kann zum Herstellen von p-Vorrichtungen, wie etwa PMOS-Transistoren, z. B. p-Nanostruktur-FETs, verwendet werden. Der n-Bereich 50N kann von dem p-Bereich 50P physisch getrennt sein (nicht einzeln dargestellt), und zwischen dem n-Bereich 50N und dem p-Bereich 50P können unzählige Vorrichtungselemente (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) angeordnet sein. Es sind zwar nur ein n-Bereich 50N und nur ein p-Bereich 50P dargestellt, aber es können unzählige n-Bereiche 50N und p-Bereiche 50P vorgesehen werden.
  • Das Substrat 50 kann mit einem p- oder einem n-Dotierungsstoff leicht dotiert werden. An einem oberen Teil des Substrats 50 kann eine Antidurchgreif-Implantation (APT-Implantation) durchgeführt werden, um einen APT-Bereich zu erzeugen. Während der APT-Implantation können Dotierungsstoffe in das Substrat 50 implantiert werden. Die Dotierungsstoffe können einen Leitfähigkeitstyp haben, der einem Leitfähigkeitstyp von Source/Drainbereichen entgegengesetzt ist, die später in jedem n-Bereich 50N und p-Bereich 50P erzeugt werden. Der APT-Bereich kann sich unter den Source/Drainbereichen in den Nanostruktur-FETs erstrecken. Der APT-Bereich kann zum Reduzieren des Leckverlusts von den Source/Drainbereichen bis zu dem Substrat 50 verwendet werden. Bei einigen Ausführungsformen kann die Dotierungskonzentration in dem APT-Bereich 1018 cm-3 bis 1019 cm-3 betragen.
  • Über dem Substrat 50 wird ein Mehrschichtstapel 52 hergestellt. Der Mehrschichtstapel 52 weist wechselnde erste Halbleiterschichten 54 und zweite Halbleiterschichten 56 auf. Die ersten Halbleiterschichten 54 sind aus einem ersten Halbleitermaterial hergestellt, und die zweiten Halbleiterschichten 56 sind aus einem zweiten Halbleitermaterial hergestellt. Die Halbleitermaterialien können jeweils aus den Halbleitermaterialien gewählt werden, die für das Substrat 50 in Frage kommen. Bei der dargestellten Ausführungsform weist der Mehrschichtstapel 52 jeweils drei erste Halbleiterschichten 54 und drei zweite Halbleiterschichten 56 auf. Es dürfte wohlverstanden sein, dass der Mehrschichtstapel 52 eine beliebige Anzahl erste Halbleiterschichten 54 und zweite Halbleiterschichten 56 aufweisen kann.
  • Bei der dargestellten Ausführungsform, und wie später näher dargelegt wird, werden die ersten Halbleiterschichten 54 entfernt, und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für die Nanostruktur-FETs in dem n-Bereich 50N und dem p-Bereich 50P zu erzeugen. Die ersten Halbleiterschichten 54 sind Opferschichten (oder Dummy-Schichten), die bei einer späteren Bearbeitung entfernt werden, um Oberseiten und Unterseiten der zweiten Halbleiterschichten 56 freizulegen. Das erste Halbleitermaterial der ersten Halbleiterschichten 54 ist ein Material, das eine hohe Ätzselektivität in Bezug auf die Ätzung der zweiten Halbleiterschichten 56 hat, wie etwa Siliziumgermanium. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 56 ist ein Material, das für n- und p-Vorrichtungen geeignet ist, wie etwa Silizium.
  • Bei einer weiteren Ausführungsform (nicht einzeln dargestellt) werden die ersten Halbleiterschichten 54 strukturiert, um Kanalbereiche für Nanostruktur-FETs in einem Bereich (z. B. dem p-Bereich 50P) zu erzeugen, und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für Nanostruktur-FETs in einem anderen Bereich (z. B. dem n-Bereich 50N) zu erzeugen. Das erste Halbleitermaterial für die ersten Halbleiterschichten 54 kann ein Material sein, das für p-Vorrichtungen geeignet ist, wie etwa Siliziumgermanium (z. B. SixGe1-x, wobei x o bis 1 sein kann), reines Germanium, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen. Das zweite Halbleitermaterial für die zweiten Halbleiterschichten 56 kann ein Material sein, das für n-Vorrichtungen geeignet ist, wie etwa Silizium, Siliziumcarbid, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen. Das erste und das zweite Halbleitermaterial können eine hohe Ätzselektivität in Bezug auf die Ätzung des jeweils anderen Halbleitermaterials haben, sodass die ersten Halbleiterschichten 54 entfernt werden können, ohne die zweiten Halbleiterschichten 56 in dem n-Bereich 50N zu entfernen, und die zweiten Halbleiterschichten 56 entfernt werden können, ohne die ersten Halbleiterschichten 54 in dem p-Bereich 50P zu entfernen.
  • Die Schichten des Mehrschichtstapels 52 können jeweils mit einem Verfahren wie Dampfphasenepitaxie (VPE) oder Molekularstrahlepitaxie (MBE) aufgewachsen werden, oder sie können mit einem Verfahren wie chemische Aufdampfung (CVD) oder Atomlagenabscheidung (ALD) oder dergleichen abgeschieden werden. Die Schichten können jeweils eine geringe Dicke haben, wie etwa eine Dicke von 5 nm bis 30 nm. Bei einigen Ausführungsformen werden einige Schichten des Mehrschichtstapels 52 (z. B. die zweiten Halbleiterschichten 56) so hergestellt, dass sie dünner als andere Schichten des Mehrschichtstapels 52 (z. B. die ersten Halbleiterschichten 54) sind.
  • In 3 werden Gräben in dem Substrat 50 und dem Mehrschichtstapel 52 strukturiert, um Finnen 62, erste Nanostrukturen 64 und zweite Nanostrukturen 66 herzustellen. Die Finnen 62 sind Halbleiterstreifen, die in dem Substrat 50 strukturiert sind. Die ersten Nanostrukturen 64 und die zweiten Nanostrukturen 66 sind die verbliebenen Teile der ersten Halbleiterschichten 54 bzw. der zweiten Halbleiterschichten 56. Die Gräben können mit jedem geeigneten Ätzverfahren strukturiert werden, wie etwa mit einer reaktiven Ionenätzung (RIE), einer Neutralstrahlätzung (NBE) oder dergleichen oder einer Kombination davon. Die Ätzung kann anisotrop sein.
  • Die Finnen 62 und die Nanostrukturen 64 und 66 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 62 und die Nanostrukturen 64 und 66 mit einem oder mehreren Fotolithografieprozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten Fotolithografieprozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem Fotolithografieprozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann als Masken zum Strukturieren der Finnen 62 und der Nanostrukturen 64 und 66 verwendet werden. Bei einigen Ausführungsformen kann die Maske (oder andere Schicht) auf den Nanostrukturen 64 und 66 verbleiben.
  • Die Finnen 62 und die Nanostrukturen 64 und 66 können jeweils eine Breite von 8 nm bis 40 nm haben. Bei der dargestellten Ausführungsform haben die Finnen 62 und die Nanostrukturen 64 und 66 im Wesentlichen gleiche Breiten in dem n-Bereich 50N und dem p-Bereich 50P. Bei einer anderen Ausführungsform sind die Finnen 62 und die Nanostrukturen 64 und 66 in einem Bereich (z. B. dem n-Bereich 50N) breiter oder schmaler als die Finnen 62 und die Nanostrukturen 64 und 66 in einem anderen Bereich (z. B. dem p-Bereich 50P).
  • In 4 werden STI-Bereiche 70 über dem Substrat 50 und zwischen benachbarten Finnen 62 erzeugt. Die STI-Bereiche 70 werden um zumindest einen Teil der Finnen 62 angeordnet, sodass zumindest ein Teil der Nanostrukturen 64 und 66 zwischen benachbarten STI-Bereichen 70 herausragt. Teile der Finnen 62 können außerdem zwischen benachbarten STI-Bereichen 70 herausragen. Bei der dargestellten Ausführungsform sind Oberseiten der STI-Bereiche 70 (innerhalb von Prozessschwankungen) koplanar mit den Oberseiten der Finnen 62. Bei einigen Ausführungsformen befinden sich die Oberseiten der STI-Bereiche 70 über oder unter den Oberseiten der Finnen 62. Die STI-Bereiche 70 trennen die Strukturelemente benachbarter Nanostruktur-FETs voneinander.
  • Die STI-Bereiche 70 können mit jedem geeigneten Verfahren erzeugt werden. Zum Beispiel kann ein Isoliermaterial über dem Substrat 50 und den Nanostrukturen 64 und 66 und zwischen benachbarten Finnen 62 abgeschieden werden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, wie etwa Siliziumnitrid, oder dergleichen oder eine Kombination davon sein, die mit einem CVD-Prozess, wie etwa durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), fließfähige chemische Aufdampfung (FCVD) oder dergleichen oder eine Kombination davon, abgeschieden werden können. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei einigen Ausführungsformen ist das Isoliermaterial Siliziumoxid, das durch FCVD abgeschieden wird. Nachdem das Isoliermaterial abgeschieden worden ist, kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial so abgeschieden, dass überschüssiges Isoliermaterial die Nanostrukturen 64 und 66 bedeckt. Die STI-Bereiche 70 sind zwar jeweils als nur eine Schicht dargestellt, aber bei einigen Ausführungsformen können mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zunächst ein Belag (nicht einzeln dargestellt) entlang den Oberflächen des Substrats 50, der Finnen 62 und der Nanostrukturen 64 und 66 hergestellt werden. Anschließend kann über dem Belag ein Füllmaterial abgeschieden werden.
  • Dann wird ein Entfernungsprozess an dem Isoliermaterial durchgeführt, um überschüssiges Isoliermaterial über den Nanostrukturen 64 und 66 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Bei Ausführungsformen, bei denen eine Maske auf den Nanostrukturen 64 und 66 verbleibt, kann durch den Planarisierungsprozess die Maske freigelegt oder entfernt werden. Nach dem Planarisierungsprozess sind Oberseiten des Isoliermaterials und der Maske (falls vorhanden) oder der Nanostrukturen 64 und 66 (innerhalb von Prozessschwankungen) koplanar. Dementsprechend sind die Oberseiten der Maske (falls vorhanden) oder der Nanostrukturen 64 und 66 nicht mit dem Isoliermaterial bedeckt. Bei der dargestellten Ausführungsform bleibt die Maske nicht auf den Nanostrukturen 64 und 66 zurück. Das Isoliermaterial wird dann ausgespart, um die STI-Bereiche 70 zu erzeugen. Das Isoliermaterial wird so ausgespart, dass zumindest ein Teil der Nanostrukturen 64 und 66 zwischen benachbarten Teilen des Isoliermaterials herausragt. Teile der Finnen 62 können ebenfalls zwischen benachbarten Teilen des Isoliermaterials herausragen. Außerdem können die Oberseiten der STI-Bereiche 70 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 70 können durch eine geeignete Ätzung eben, konvex und/oder konkav erzeugt werden. Das Isoliermaterial kann mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem, der für das Isoliermaterial selektiv ist (der z. B. das Isoliermaterial der STI-Bereiche 70 selektiv mit einer höheren Geschwindigkeit als die Materialien der Finnen 62 und der Nanostrukturen 64 und 66 ätzt). Es kann zum Beispiel eine Oxidentfernung unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) durchgeführt werden.
  • Der vorstehend beschriebene Prozess ist lediglich ein Beispiel dafür, wie die Finnen 62 und die Nanostrukturen 64 und 66 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 62 und/oder die Nanostrukturen 64 und 66 unter Verwendung einer Maske und eines epitaxialen Aufwachsprozesses hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter befindliche Substrat 50 freizulegen. In den Gräben können epitaxiale Strukturen epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die epitaxialen Strukturen aus der dielektrischen Schicht herausragen und die Finnen 62 und/oder die Nanostrukturen 64 und 66 bilden. Die epitaxialen Strukturen können die bereits beschriebenen wechselnden Halbleitermaterialien aufweisen, wie etwa das erste und das zweite Halbleitermaterial. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, wodurch vorhergehende und/oder spätere Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • Außerdem können entsprechende Wannen (nicht einzeln dargestellt) in den Nanostrukturen 64 und 66, den Finnen 62 und/oder dem Substrat 50 durch Dotieren (z. B. mit einem p- oder einem n-Dotierungsstoff) erzeugt werden. Die Wannen können einen Leitfähigkeitstyp haben, der dem von Source/Drainbereichen entgegengesetzt ist, die später in dem n-Bereich 50N und dem p-Bereich 50P erzeugt werden. Bei einigen Ausführungsformen wird eine p-Wanne in dem n-Bereich 50N erzeugt, und eine n-Wanne wird in dem p-Bereich 50P erzeugt. Bei einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne in dem n-Bereich 50N und dem p-Bereich 50P erzeugt.
  • Bei Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung einer Maske (nicht einzeln dargestellt), wie etwa eines Fotoresists, realisiert werden. Zum Beispiel kann ein Fotoresist über den Finnen 62, den Nanostrukturen 64 und 66 und den STI-Bereichen 70 in dem n-Bereich 50N hergestellt werden. Das Fotoresist wird strukturiert, um den p-Bereich 50P freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem p-Bereich 50P durchgeführt, wobei das Fotoresist als eine Maske fungieren kann, um weitgehend zu verhindern, dass n-Dotierungsstoffe in den n-Bereich 50N implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die in den Bereich mit einer Konzentration von 1013 cm-3 bis 1014 cm-3 implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt werden.
  • Nach oder vor dem Implantieren des p-Bereichs 50P wird eine Maske (nicht einzeln dargestellt), wie etwa ein Fotoresist, über den Finnen 62, den Nanostrukturen 64 und 66 und den STI-Bereichen 70 in dem p-Bereich 50P hergestellt. Das Fotoresist wird strukturiert, um den n-Bereich 50N freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, kann eine Implantation mit einem p-Dotierungsstoff in dem n-Bereich 50N durchgeführt werden, wobei das Fotoresist als eine Maske fungieren kann, um weitgehend zu verhindern, dass p-Dotierungsstoffe in den p-Bereich 50P implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die in den Bereich mit einer Konzentration von 1013 cm-3 bis 1014 cm-3 implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt werden.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Dotierungsstoffe zu aktivieren. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen für die Finnen 62 und/oder die Nanostrukturen 64 und 66 epitaxial aufgewachsen werden, können die aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, wodurch die Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • In 5 wird eine dielektrische Dummy-Schicht 72 auf den Finnen 62 und den Nanostrukturen 64 und 66 hergestellt. Die dielektrische Dummy-Schicht 72 kann aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen, hergestellt werden, das mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden kann. Über der dielektrischen Dummy-Schicht 72 wird eine Dummy-Gateschicht 74 hergestellt, und über der Dummy-Gateschicht 74 wird eine Maskenschicht 76 hergestellt. Die Dummy-Gateschicht 74 kann über der dielektrischen Dummy-Schicht 72 abgeschieden werden und anschließend zum Beispiel mit einer CMP planarisiert werden. Die Dummy-Gateschicht 74 kann aus einem leitfähigen oder nicht-leitfähigen Material, wie etwa amorphem Silizium, polykristallinem Silizium (Polysilizium), polykristallinem Siliziumgermanium (Poly-SiGe), einem Metall, einem Metallnitrid, einem Metallsilizid, einem Metalloxid oder dergleichen, hergestellt werden, das mit einem Abscheidungsprozess wie physikalische Aufdampfung (PVD), CVD oder dergleichen abgeschieden werden kann. Die Dummy-Gateschicht 74 kann aus einem oder mehreren Materialien hergestellt werden, die eine hohe Ätzselektivität in Bezug auf die Ätzung von Isoliermaterialien haben, z. B. der STI-Bereiche 70 und/oder der dielektrischen Dummy-Schicht 72. Über der Dummy-Gateschicht 74 kann die Maskenschicht 76 abgeschieden werden. Die Maskenschicht 76 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, hergestellt werden. In diesem Beispiel werden nur eine Dummy-Gateschicht 74 und nur eine Maskenschicht 76 quer über dem n-Bereich 50N und dem p-Bereich 50P hergestellt. Bei der dargestellten Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 die Finnen 62, die Nanostrukturen 64 und 66 und die STI-Bereiche 70, sodass sich die dielektrische Dummy-Schicht 72 über den STI-Bereichen 70 und zwischen der Dummy-Gateschicht 74 und den STI-Bereichen 70 erstreckt. Bei einer anderen Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 nur die Finnen 62 und die Nanostrukturen 64 und 66.
  • In 6 wird die Maskenschicht 76 mit geeigneten Fotolithografie- und Ätzverfahren strukturiert, um Masken 86 herzustellen. Die Struktur der Masken 86 wird dann mit einem geeigneten Ätzverfahren auf die Dummy-Gateschicht 74 übertragen, um Dummy-Gates 84 herzustellen. Optional kann die Struktur der Masken 86 mit einem geeigneten Ätzverfahren auch auf die dielektrische Dummy-Schicht 72 übertragen werden, um Dummy-Dielektrika 82 herzustellen. Die Dummy-Gates 84 bedecken Teile der Nanostrukturen 64 und 66, die bei der späteren Bearbeitung freigelegt werden, um Kanalbereiche zu bilden. Insbesondere erstrecken sich die Dummy-Gates 84 entlang den Teilen der zweiten Nanostrukturen 66, die strukturiert werden, um Kanalbereiche 68 (siehe 7A und 7B) zu erzeugen. Die Struktur der Masken 86 kann zum physischen Trennen von benachbarten Dummy-Gates 84 verwendet werden. Die Dummy-Gates 84 können außerdem Längsrichtungen haben, die (innerhalb von Prozessschwankungen) im Wesentlichen senkrecht zu den Längsrichtungen der Finnen 62 sind. Die Masken 86 können optional nach dem Strukturieren zum Beispiel mit einem geeigneten Ätzverfahren entfernt werden.
  • Die 7A bis 26D zeigen verschiedene weitere Schritte beim Herstellen von beispielhaften Vorrichtungen. Die 7A bis 26D zeigen Strukturelemente in dem n-Bereich 50N und dem p-Bereich 50P. Die dargestellten Strukturen können zum Beispiel sowohl für den n-Bereich 50N als auch für den p-Bereich 50P verwendet werden. Unterschiede (falls vorhanden) zwischen den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden in der Beschreibung zu jeder Figur erläutert.
  • In den 7A und 7B werden Gate-Abstandshalter 90 über den Nanostrukturen 64 und 66, auf freiliegenden Seitenwänden der Masken 86 (falls vorhanden), den Dummy-Gates 84 und den Dummy-Dielektrika 82 hergestellt. Die Gate-Abstandshalter 90 können durch konformes Abscheiden eines oder mehrerer dielektrischer Materialien und anschließendes Ätzen der dielektrischen Materialien hergestellt werden. Geeignete dielektrische Materialien können Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder dergleichen sein, die mit einem konformen Abscheidungsverfahren wie CVD, plasmaunterstützte CVD (PECVD), Atomlagenabscheidung (ALD) oder dergleichen abgeschieden werden können. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Zum Strukturieren des einen oder der mehreren dielektrischen Materialien kann ein geeignetes Ätzverfahren, wie etwa eine Trockenätzung, eine Nassätzung oder dergleichen oder eine Kombination davon, durchgeführt werden. Die Ätzung kann anisotrop sein. Das eine oder die mehreren dielektrischen Materialien haben nach dem Ätzen Teile, die auf den Seitenwänden der Dummy-Gates 84 zurückbleiben (sodass die Gate-Abstandshalter 90 entstehen). Wie später näher dargelegt wird, können das eine oder die mehreren dielektrischen Materialien nach dem Ätzen außerdem Teile haben, die auf den Seitenwänden der Finnen 62 und/oder der Nanostrukturen 64 und 66 zurückbleiben (sodass die Finnen-Abstandshalter 92 entstehen; siehe 9C und 9D). Nach dem Ätzen können die Finnen-Abstandshalter 92 und/oder die Gate-Abstandshalter 90 gerade Seitenwände (wie dargestellt) oder aber gewölbte Seitenwände (nicht einzeln dargestellt) haben.
  • Außerdem können Implantationen durchgeführt werden, um leicht dotierte Source/Drainbereiche (LDD-Bereiche; nicht einzeln dargestellt) zu erzeugen. Bei den Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann ähnlich wie bei den Implantationen für die vorstehend beschriebenen Wannen eine Maske (nicht einzeln dargestellt), wie etwa ein Fotoresist, über dem n-Bereich 50N hergestellt werden, während der p-Bereich 50P unbedeckt bleibt, und entsprechende Dotierungsstoffe (z. B. p-Dotierungsstoffe) können in die Finnen 62 und/oder die Nanostrukturen 64 und 66 implantiert werden, die in dem p-Bereich 50P freiliegen. Anschließend kann die Maske entfernt werden. Dann kann eine Maske (nicht einzeln dargestellt), wie etwa ein Fotoresist, über dem p-Bereich 50P hergestellt werden, während der n-Bereich 50N unbedeckt bleibt, und entsprechende Dotierungsstoffe (z. B. n-Dotierungsstoffe) können in die Finnen 62 und/oder die Nanostrukturen 64 und 66 implantiert werden, die in dem n-Bereich 50N freiliegen. Anschließend kann die Maske entfernt werden. Die n-Dotierungsstoffe können einige der vorgenannten n-Dotierungsstoffe sein, und die p-Dotierungsstoffe können einige der vorgenannten p-Dotierungsstoffe sein. Während des Implantierens bleiben die Kanalbereiche 68 von den Dummy-Gates 84 bedeckt, sodass die Kanalbereiche 68 im Wesentlichen frei von den Dotierungsstoffen bleiben, die zum Erzeugen der LDD-Bereiche implantiert werden. Die LDD-Bereiche können eine Konzentration von Dotierungsstoffen von 1015 cm-3 bis 1019 cm-3 haben. Zum Reparieren von Implantationsschäden und zum Aktivieren der implantierten Dotierungsstoffe kann ein Temperprozess durchgeführt werden.
  • Es ist zu beachten, dass die vorstehende Offenbarung allgemein ein Verfahren zum Herstellen von Abstandshaltern und LDD-Bereichen beschreibt. Es können auch andere Prozesse und Prozessabläufe verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden, es kann eine andere Reihenfolge von Schritten verwendet werden, es können weitere Abstandshalter hergestellt und entfernt werden, und/oder dergleichen. Außerdem können die n- und p-Vorrichtungen unter Verwendung von anderen Strukturen und Schritten hergestellt werden.
  • In den 8A und 8B werden Source/Drain-Aussparungen 94 in den Nanostrukturen 64 und 66 erzeugt. Bei der dargestellten Ausführungsform erstrecken sich die Source/Drain-Aussparungen 94 durch die Nanostrukturen 64 und 66 und in die Finnen 62. Die Source/Drain-Aussparungen 94 können sich auch in das Substrat 50 erstrecken. Bei verschiedenen Ausführungsformen können sich die Source/Drain-Aussparungen 94 bis zu einer Oberseite des Substrats 50 erstrecken, ohne dass das Substrat 50 geätzt wird; die Finnen 62 können so geätzt werden, dass sich Unterseiten der Source/Drain-Aussparungen 94 unter den Oberseiten der STI-Bereiche 70 befinden; oder dergleichen. Die Source/Drain-Aussparungen 94 können durch Ätzen der Nanostrukturen 64 und 66 mit anisotropen Ätzprozessen, wie etwa einer RIE, einer NBE oder dergleichen, erzeugt werden. Die Gate-Abstandshalter 90 und die Dummy-Gates 84 maskieren gemeinsam Teile der Finnen 62 und/oder der Nanostrukturen 64 und 66 während der Ätzprozesse, die zum Erzeugen der Source/Drain-Aussparungen 94 verwendet werden. Zum Ätzen jeder der Nanostrukturen 64 und 66 kann nur ein Ätzprozess verwendet werden, oder es können mehrere Ätzprozesse verwendet werden. Zum Beenden der Ätzung der Source/Drain-Aussparungen 94 nach dem Erreichen einer gewünschten Tiefe können zeitgesteuerte Ätzprozesse verwendet werden.
  • Optional können Innenabstandshalter 96 auf den Seitenwänden der verbliebenen Teile der ersten Nanostrukturen 64 hergestellt werden, z. B. auf den Seitenwänden, die von den Source/Drain-Aussparungen 94 freigelegt worden sind. Wie später näher dargelegt wird, werden in den Source/Drain-Aussparungen 94 anschließend Source/Drainbereiche erzeugt, und die ersten Nanostrukturen 64 werden dann durch entsprechende Gatestrukturen ersetzt. Die Innenabstandshalter 96 fungieren als Isolationselemente zwischen den später erzeugten Source/Drainbereichen und den später hergestellten Gatestrukturen. Außerdem können die Innenabstandshalter 96 verwendet werden, um Schäden an den später erzeugten Source/Drainbereichen durch nachfolgende Ätzprozesse weitgehend zu vermeiden, wie etwa Ätzprozesse, die zum späteren Entfernen der ersten Nanostrukturen 64 verwendet werden.
  • Als ein Beispiel zum Herstellen der Innenabstandshalter 96 können die Source/Drain-Aussparungen 94 seitlich aufgeweitet werden. Insbesondere können Teile der Seitenwände der ersten Nanostrukturen 64, die von den Source/Drain-Aussparungen 94 freigelegt worden sind, ausgespart werden. Es ist zwar gezeigt, dass die Seitenwände der ersten Nanostrukturen 64 gerade sind, aber die Seitenwände können auch konkav oder konvex sein. Die Seitenwände können mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem Ätzprozess, der für das Material der ersten Nanostrukturen 64 selektiv ist (der z. B. das Material der ersten Nanostrukturen 64 mit einer höheren Geschwindigkeit als das Material der zweiten Nanostrukturen 66 ätzt). Die Ätzung kann isotrop sein. Wenn zum Beispiel die zweiten Nanostrukturen 66 aus Silizium hergestellt sind und die ersten Nanostrukturen 64 aus Siliziumgermanium hergestellt sind, kann der Ätzprozess eine Nassätzung unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniakhydrat (NH4OH) oder dergleichen sein. Bei einer anderen Ausführungsform kann der Ätzprozess eine Trockenätzung unter Verwendung eines fluorbasierten Gases, wie etwa von Fluorwasserstoff-Gas (HF-Gas), sein. Bei einigen Ausführungsformen kann derselbe Ätzprozess kontinuierlich durchgeführt werden, um die Source/Drain-Aussparungen 94 zu erzeugen und die Seitenwände der ersten Nanostrukturen 64 auszusparen. Die Innenabstandshalter 96 können dann durch konformes Abscheiden eines Isoliermaterials in den Source/Drain-Aussparungen 94 und anschließendes Ätzen des Isoliermaterials hergestellt werden. Das Isoliermaterial kann Siliziumnitrid oder Siliziumoxidnitrid sein, aber es können alle geeigneten Materialien verwendet werden, wie etwa dielektrische Low-k-Materialien mit einem k-Wert von weniger als etwa 3,5. Das Isoliermaterial kann mit einem konformen Abscheidungsverfahren wie ALD, CVD oder dergleichen abgeschieden werden. Die Ätzung des Isoliermaterials kann anisotrop sein. Der Ätzprozess kann zum Beispiel eine Trockenätzung wie RIE, NBE oder dergleichen sein. Es ist zwar dargestellt, dass äußere Seitenwände der Innenabstandshalter 96 bündig mit den Seitenwänden der Gate-Abstandshalter 90 sind, aber die äußeren Seitenwände der Innenabstandshalter 96 können sich auch über die Seitenwände der Gate-Abstandshalter 90 hinaus erstrecken oder gegenüber diesen ausgespart sein. Mit anderen Worten, die Innenabstandshalter 96 können die Seitenwandaussparungen teilweise oder vollständig füllen oder aber überfüllen. Außerdem sind die Seitenwände der Innenabstandshalter 96 zwar als gerade Seitenwände dargestellt, aber sie können auch konkav oder konvex sein.
  • In den 9A und 9B werden Source/Drain-Epitaxiebereiche 98 in den Source/Drain-Aussparungen 94 erzeugt. Die Source/Drain-Epitaxiebereiche 98 werden so erzeugt, dass jedes Dummy-Gate 84 und ein entsprechender Kanalbereich 68 zwischen jeweiligen benachbarten Paaren von Source/Drain-Epitaxiebereichen 98 angeordnet sind. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 90 und die Innenabstandshalter 96 zum Trennen der Source/Drain-Epitaxiebereiche 98 von den Dummy-Gates 84 bzw. den ersten Nanostrukturen 64 durch einen entsprechenden seitlichen Abstand verwendet, sodass die Source/Drain-Epitaxiebereiche 98 später hergestellte Gates der resultierenden Nanostruktur-FETs nicht durch Kurzschluss überbrücken. Das Material für die Source/Drain-Epitaxiebereiche 98 kann so gewählt werden, dass eine mechanische Spannung in die jeweiligen Kanalbereiche 68 eingetragen wird, wodurch die Leistung verbessert wird.
  • Die Source/Drain-Epitaxiebereiche 98 in dem n-Bereich 50N können durch Maskieren des p-Bereichs 50P erzeugt werden. Dann werden die Source/Drain-Epitaxiebereiche 98 in dem n-Bereich 50N epitaxial in den Source/Drain-Aussparungen 94 in dem n-Bereich 50N aufgewachsen. Die Source/Drain-Epitaxiebereiche 98 können ein Material aufweisen, das für n-Vorrichtungen geeignet ist. Zum Beispiel können, wenn die zweiten Nanostrukturen 66 Silizium sind, die Source/Drain-Epitaxiebereiche 98 in dem n-Bereich 50N Materialien aufweisen, die eine Zugspannung in die Kanalbereiche 68 eintragen, wie etwa Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die Source/Drain-Epitaxiebereiche 98 in dem n-Bereich 50N können auch als „n-Source/Drainbereiche“ bezeichnet werden. Die Source/Drain-Epitaxiebereiche 98 in dem n-Bereich 50N können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 62 und der Nanostrukturen 64 und 66 erhaben sind, und sie können Abschrägungen haben.
  • Die Source/Drain-Epitaxiebereiche 98 in dem p-Bereich 50P können durch Maskieren des n-Bereichs 50N erzeugt werden. Dann werden die Source/Drain-Epitaxiebereiche 98 in dem p-Bereich 50P epitaxial in den Source/Drain-Aussparungen 94 in dem p-Bereich 50P aufgewachsen. Die Source/Drain-Epitaxiebereiche 98 können ein Material aufweisen, das für p-Vorrichtungen geeignet ist. Zum Beispiel können, wenn die zweiten Nanostrukturen 66 Silizium sind, die Source/Drain-Epitaxiebereiche 98 in dem p-Bereich 50P Materialien aufweisen, die eine Druckspannung in die Kanalbereiche 68 eintragen, wie etwa Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die Source/Drain-Epitaxiebereiche 98 in dem p-Bereich 50P können auch als „p-Source/Drainbereiche“ bezeichnet werden. Die Source/Drain-Epitaxiebereiche 98 in dem p-Bereich 50P können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 62 und der Nanostrukturen 64 und 66 erhaben sind, und sie können Abschrägungen haben.
  • Die Source/Drain-Epitaxiebereiche 98, die Nanostrukturen 64 und 66 und/oder die Finnen 62 können mit Dotierungsstoffen implantiert werden, um Source/Drainbereiche zu erzeugen, ähnlich wie bei dem Prozess, der vorstehend zum Erzeugen von LDD-Bereichen beschrieben worden ist, und anschließend kann ein Temperprozess durchgeführt werden. Die Source/Drainbereiche können eine Dotierungskonzentration von 1019 cm-3 bis 1021 cm-3 haben. Die n- und/oder p-Dotierungsstoffe für die Source/Drainbereiche können einige der vorgenannten Dotierungsstoffe sein. Bei einigen Ausführungsformen können die Source/Drain-Epitaxiebereiche 98 in situ während des Aufwachsens dotiert werden.
  • Durch die Epitaxieprozesse, die zum Erzeugen der Source/Drain-Epitaxiebereiche 98 verwendet werden, haben Oberseiten der Source/Drain-Epitaxiebereiche 98 Abschrägungen, die sich seitlich nach außen über die Seitenwände der Finnen 62 und der Nanostrukturen 64 und 66 hinaus ausdehnen. Bei einigen Ausführungsformen bewirken diese Abschrägungen, dass benachbarte Source/Drain-Epitaxiebereiche 98 miteinander verschmelzen, wie in 9C gezeigt ist. Bei einigen Ausführungsformen bleiben nach Beendigung des Epitaxieprozesses benachbarte Source/Drain-Epitaxiebereiche 98 getrennt, wie in 9D gezeigt ist. Bei den dargestellten Ausführungsformen wird die Abstandshalter-Ätzung, die zum Herstellen der Gate-Abstandshalter 90 verwendet wird, so angepasst, dass außerdem Finnen-Abstandshalter 92 auf den Seitenwänden der Finnen 62 und/oder der Nanostrukturen 64 und 66 entstehen. Die Finnen-Abstandshalter 92 werden so hergestellt, dass sie einen Teil der Seitenwände der Finnen 62 und/oder der Nanostrukturen 64 und 66 bedecken, die sich über den STI-Bereichen 70 erstrecken, wodurch das epitaxiale Aufwachsen blockiert wird. Bei einer anderen Ausführungsform wird die Abstandshalter-Ätzung, die zum Herstellen der Gate-Abstandshalter 90 verwendet wird, so angepasst, dass keine Finnen-Abstandshalter entstehen, damit sich die Source/Drain-Epitaxiebereiche 98 bis zu der Oberfläche der STI-Bereiche 70 erstrecken können.
  • Die Source/Drain-Epitaxiebereiche 98 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die Source/Drain-Epitaxiebereiche 98 jeweils eine Belagschicht 98A, eine Hauptschicht 98B und eine Deckschicht 98C (oder allgemeiner eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht) aufweisen. Es kann jede Anzahl von Halbleitermaterialschichten für die Source/Drain-Epitaxiebereiche 98 verwendet werden. Die Belagschicht 98A, die Hauptschicht 98B und die Deckschicht 98C können jeweils aus unterschiedlichen Halbleitermaterialien hergestellt werden und können auf unterschiedliche Dotierungskonzentrationen dotiert werden. Bei einigen Ausführungsformen kann die Belagschicht 98A eine niedrigere Dotierungskonzentration als die Hauptschicht 98B haben, und die Deckschicht 98C kann eine höhere Dotierungskonzentration als die Belagschicht 98A und eine niedrigere Dotierungskonzentration als die Hauptschicht 98B haben. Bei Ausführungsformen, bei denen die Source/Drain-Epitaxiebereiche 98 drei Halbleitermaterialschichten aufweisen, kann die Belagschicht 98A in den Source/Drain-Aussparungen 94 aufgewachsen werden, die Hauptschicht 98B kann auf der Belagschicht 98A aufgewachsen werden, und die Deckschicht 98C kann auf der Hauptschicht 98B aufgewachsen werden.
  • In den 10A und 10B wird ein erstes ILD 104 über den Source/Drain-Epitaxiebereichen 98, den Gate-Abstandshaltern 90, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 abgeschieden. Das erste ILD 104 kann aus einem dielektrischen Material hergestellt werden, das mit einem geeigneten Verfahren wie CVD, PECVD, FCVD oder dergleichen abgeschieden werden kann. Geeignete dielektrische Materialien können Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen sein. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden.
  • Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 102 zwischen dem ersten ILD 104 einerseits und den Source/Drain-Epitaxiebereichen 98, den Gate-Abstandshaltern 90 und den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 andererseits hergestellt. Die CESL 102 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, hergestellt werden, das eine hohe Ätzselektivität in Bezug auf die Ätzung des ersten ILD 104 hat. Die CESL 102 kann mit einem geeigneten Abscheidungsverfahren wie CVD, ALD oder dergleichen hergestellt werden.
  • In den 11A und 11B wird ein Entfernungsprozess durchgeführt, um eine Oberseite des ersten ILD 104 auf gleiche Höhe mit den Oberseiten der Gate-Abstandshalter 90 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 zu bringen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Mit dem Planarisierungsprozess können auch die Masken 86 auf den Dummy-Gates 84 sowie Teile der Gate-Abstandshalter 90 entlang den Seitenwänden der Masken 86 entfernt werden. Nach dem Planarisierungsprozess sind die Oberseiten der Gate-Abstandshalter 90, des ersten ILD 104, der CESL 102 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 (innerhalb von Prozessschwankungen) koplanar. Dementsprechend sind die Oberseiten der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 nicht von dem ersten ILD 104 bedeckt. Bei der dargestellten Ausführungsform bleiben die Masken 86 bestehen, und durch den Planarisierungsprozess werden die Oberseiten des ersten ILD 104 auf gleiche Höhe mit den Oberseiten der Masken 86 gebracht.
  • In den 12A und 12B werden die Masken 86 (falls vorhanden) und die Dummy-Gates 84 in einem Ätzprozess entfernt, sodass Aussparungen 106 entstehen. Teile der Dummy-Gatedielektrika 82 in den Aussparungen 106 werden ebenfalls entfernt. Bei einigen Ausführungsformen werden die Dummy-Gates 84 mit einem anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess ein Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase sein, die die Dummy-Gates 84 mit einer höheren Geschwindigkeit als das erste ILD 104 oder die Gate-Abstandshalter 90 ätzen. Während des Entfernens können die Dummy-Gatedielektrika 82 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 84 geätzt werden. Dann werden die Dummy-Gatedielektrika 82 entfernt. Jede Aussparung 106 legt Teile der Kanalbereiche 68 frei und/oder überdeckt diese. Teile der zweiten Nanostrukturen 66, die als die Kanalbereiche 68 fungieren, sind zwischen benachbarten Paaren von Source/Drain-Epitaxiebereichen 98 angeordnet und grenzen an diese an.
  • Dann werden die verbliebenen Teile der ersten Nanostrukturen 64 entfernt, um Öffnungen 108 in Bereichen 50I zwischen den zweiten Nanostrukturen 66 zu erzeugen. Die verbliebenen Teile der ersten Nanostrukturen 64 können mit einem geeigneten Ätzprozess entfernt werden, in dem das Material der ersten Nanostrukturen 64 mit einer höheren Geschwindigkeit als das Material der zweiten Nanostrukturen 66 geätzt wird. Die Ätzung kann isotrop sein. Wenn zum Beispiel die ersten Nanostrukturen 64 aus Siliziumgermanium hergestellt sind und die zweiten Nanostrukturen 66 aus Silizium hergestellt sind, kann der Ätzprozess eine Nassätzung unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniakhydrat (NH4OH) oder dergleichen sein. Bei einigen Ausführungsformen wird ein Trimmprozess (nicht einzeln dargestellt) durchgeführt, um Dicken der freiliegenden Teile der zweiten Nanostrukturen 66 zu verringern und die Öffnungen 108 aufzuweiten.
  • In den 13A und 13B wird eine dielektrische Gateschicht 112 in den Aussparungen 106 und den Öffnungen 108 hergestellt. Auf der dielektrischen Gateschicht 112 wird eine Gateelektrodenschicht 114 hergestellt. Die dielektrische Gateschicht 112 und die Gateelektrodenschicht 114 sind Schichten für Ersatzgates, und sie umschließen jeweils alle (z. B. vier) Seiten der zweiten Nanostrukturen 66.
  • Die dielektrische Gateschicht 112 ist auf den Seitenwänden der Finnen 62, auf den Oberseiten, den Seitenwänden und den Unterseiten der zweiten Nanostrukturen 66 und auf den Seitenwänden der Gate-Abstandshalter 90 angeordnet. Die dielektrische Gateschicht 112 kann auch auf den Oberseiten des ersten ILD 104 und der Gate-Abstandshalter 90 hergestellt werden, und sie kann auf den Seitenwänden der Finnen 62 hergestellt werden (z. B. bei Ausführungsformen, bei denen sich die Oberseiten der STI-Bereiche 70 unter den Oberseiten der Finnen 62 befinden). Die dielektrische Gateschicht 112 kann ein Oxid, wie etwa Siliziumoxid, oder ein Metalloxid, ein Silicat, wie etwa ein Metallsilicat, Kombinationen davon, Multischichten davon oder dergleichen aufweisen. Die dielektrische Gateschicht 112 kann ein dielektrisches High-k-Material mit einem k-Wert von mehr als etwa 7,0 aufweisen, wie etwa ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. In den 13A und 13B ist zwar eine einschichtige dielektrische Gateschicht 112 dargestellt, aber die dielektrische Gateschicht 112 kann mehrere Schichten, wie etwa eine Grenzflächenschichten und eine dielektrische High-k-Schicht, aufweisen, wie später näher dargelegt wird. Außerdem können mehrere dielektrischen Gateschichten 112 in unterschiedlichen Bereichen des Substrats 50 hergestellt werden.
  • Die Gateelektrodenschicht 114 kann ein oder mehrere metallhaltige Materialien wie Titannidrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon, Multischichten davon oder dergleichen aufweisen. In den 13A und 13B ist zwar eine einschichtige Gateelektrodenschicht 114 dargestellt, aber die Gateelektrodenschicht 114 kann jede Anzahl von Austrittsarbeits-Einstellschichten, jede Anzahl von Klebstoffschichten und eine Füllschicht aufweisen, wie später näher dargelegt wird. Die Schichten können jeweils Metallschichten sein. Außerdem können mehrere Gateelektrodenschichten 114 in unterschiedlichen Bereichen des Substrats 50 hergestellt werden.
  • Die Herstellung der dielektrischen Gateschichten 112 kann in dem n-Bereich 50N und dem p-Bereich 50P gleichzeitig erfolgen, sodass die dielektrischen Gateschichten 112 in jedem Bereich aus denselben Materialien hergestellt werden, und die Herstellung der Gateelektrodenschichten 114 kann in dem n-Bereich 50N und dem p-Bereich 50P ebenfalls gleichzeitig erfolgen, sodass sie in jedem Bereich aus den gleichen Materialien hergestellt werden. Bei einigen Ausführungsformen können die dielektrischen Gateschichten 112 in jedem Bereich mit unterschiedlichen Prozessen hergestellt werden, sodass sie unterschiedliche Materialien sein können und/oder jeweils eine andere Anzahl von Teilschichten haben können, und/oder die Gateelektrodenschichten 114 in jedem Bereich können mit unterschiedlichen Prozessen hergestellt werden, sodass sie unterschiedliche Materialien sein können und/oder jeweils eine andere Anzahl von Teilschichten haben können. Es können verschiedene Maskierungsschritte verwendet werden, um entsprechende Bereiche zu maskieren oder unbedeckt zu lassen, wenn unterschiedliche Prozesse verwendet werden.
  • In den 13A und 13B sind zwar nur eine dielektrische Gateschicht 112 und nur eine Gateelektrodenschicht 114 dargestellt, aber es können mehrere dielektrische Gateschichten 112 und/oder mehrere Gateelektrodenschichten 114 in unterschiedlichen Bereichen hergestellt werden, wie später näher dargelegt wird. Die 14A bis 22D zeigen ein Verfahren, bei dem gemäß einigen Ausführungsformen eine dielektrische Gateschicht 112 und Gateelektrodenschichten 114 für Ersatzgates in den Aussparungen 106 und den Öffnungen 108 hergestellt werden. Insbesondere werden unterschiedliche Gateelektrodenschichten 114 für Vorrichtungen mit unterschiedlichen Austrittsarbeiten in unterschiedlichen Bereichen 50A, 50B, 50C und 50D hergestellt. Die 14A bis 22D sind detaillierte Darstellungen eines Teils 50R von 13B, und sie zeigen die unterschiedlichen Bereiche 50A, 50B, 50C und 50D. Die dielektrische Gateschicht 112 dient als eine Ätzstoppschicht während des Ätzprozesses, der zum Strukturieren von Austrittsarbeits-Einstellschichten für die Gateelektrodenschichten 114 in den unterschiedlichen Bereichen 50A, 50B, 50C und 50D verwendet wird. Gemäß verschiedenen Ausführungsformen wird ein Kristallisationsprozess zum Verringern der Ätzrate der dielektrischen Gateschicht 112 für die Ätzprozesse durchgeführt, die zum Strukturieren der Austrittsarbeits-Einstellschichten verwendet werden. Dadurch können Verluste der dielektrischen Gateschicht 112 reduziert werden, wodurch der Leckstrom der resultierenden Vorrichtungen reduziert werden kann, sodass die Vorrichtungsleistung verbessert wird.
  • In den 14A bis 14D wird die dielektrische Gateschicht 112 konform auf den Kanalbereichen 68 in den Bereichen 50A, 50B, 50C und 50D hergestellt, sodass sie die Aussparungen 106 und die Öffnungen 108 (siehe 12A und 12B) konform belegt. Die dielektrische Gateschicht 112 kann auch auf den Oberseiten der Gate-Abstandshalter 90 und des ersten ILD 104 (siehe 13B) hergestellt werden. Als Herstellungsverfahren für die dielektrische Gateschicht 112 können Abscheidungsverfahren wie Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen verwendet werden. Die dielektrische Gateschicht 112 kann alle (z. B. vier) Seiten der zweiten Nanostrukturen 66 umschließen. Die dielektrische Gateschicht 112 ist bei einigen Ausführungsformen mehrschichtig und weist eine Grenzflächenschicht und eine darüber befindliche dielektrische High-k-Schicht auf. Die Grenzflächenschicht kann aus Siliziumoxid hergestellt werden, und die dielektrische High-k-Schicht kann aus Hafniumoxid hergestellt werden. Die dielektrische Gateschicht 112 kann eine geeignete Anzahl von Teilschichten aufweisen. Bei einigen Ausführungsformen hat die dielektrische Gateschicht 112 eine Dicke von 10 Å bis 13 Å, wenn sie anfänglich hergestellt wird.
  • Bei dieser Ausführungsform ist die dielektrische Gateschicht 112 eine zusammenhängende dielektrische Schicht, die in den Aussparungen 106 und den Öffnungen 108 (siehe 12A und 12B) in jedem der Bereiche 50A, 50B, 50C und 50D abgeschieden wird. Dadurch wird die dielektrische Gateschicht 112 in jedem der Bereiche 50A, 50B, 50C und 50D aus demselben Material hergestellt. Bei einer anderen Ausführungsform (die später unter Bezugnahme auf die 29A bis 30D beschrieben wird) werden andere dielektrische Gateschichten 112 in den Bereichen 50A, 50B, 50C und 50D mit unterschiedlichen Prozessen hergestellt, sodass die dielektrischen Gateschichten 112 unterschiedliche Materialien und/oder unterschiedliche Anzahlen von Teilschichten aufweisen.
  • Nachdem die dielektrische Gateschicht 112 hergestellt worden ist, wird sie mit einem Kristallisationsprozess 116 behandelt, um die Ätzrate der dielektrischen Gateschicht 112 in Bezug auf Ätzprozesse zu verringern, die zum Strukturieren von später hergestellten Austrittsarbeits-Einstellschichten verwendet werden, die sich über der dielektrischen Gateschicht 112 befinden. Mit dem Kristallisationsprozess 116 wird die dielektrische Gateschicht 112 kristallisiert, sodass eine Kristallinität des einen oder der mehreren Materialien der dielektrischen Gateschicht 112 zunimmt. Die dielektrische Gateschicht 112 kann zum Beispiel eine amorphe dielektrische High-k-Schicht sein, wenn sie zuerst abgeschieden wird, und mit dem Kristallisationsprozess 116 kann die amorphe dielektrische High-k-Schicht zumindest teilweise kristallisiert werden, sodass eine kristalline dielektrische High-k-Schicht entsteht. 27 ist ein Beugungsbild einer beispielhaften dielektrischen Gateschicht nach dem Kristallisationsprozess 116 gemäß einigen Ausführungsformen. An einer Position P1 kann die amorphe dielektrische High-k-Schicht vor dem Kristallisationsprozess 116 eine Kristallinität von 5 % bis 30 % haben, und nach dem Kristallisationsprozess 116 kann die kristalline dielektrische High-k-Schicht kann eine Kristallinität von 60 % bis 100 % haben. Bei einigen Ausführungsformen umfasst der Kristallisationsprozess 116 ein Tempern der dielektrischen Gateschicht 112 mit einem Temperprozess. Die Prozessbedingungen (z. B. Temperatur, Druck, Dauer und/oder Umgebung) des Temperprozesses können in Abhängigkeit von dem einen oder den mehreren Materialien der amorphen dielektrischen High-k-Schicht so gesteuert werden, dass diese Schicht so kristallisiert wird, dass sie eine gewünschte Kristallstruktur hat (z. B. eine gewünschte Kristallphase, eine gewünschte Kristallorientierung und/oder eine gewünschte Kristallkorngröße). Dementsprechend kann eine Gruppe von gewünschten physikalischen Eigenschaften der amorphen dielektrischen High-k-Schicht so modifiziert werden, dass die kristalline dielektrische High-k-Schicht eine gewünschte Ätzselektivität (die später beschrieben wird) für die Ätzung der später hergestellten Austrittsarbeits-Einstellschichten hat. Bei einigen Ausführungsformen wird die amorphe dielektrische High-k-Schicht so kristallisiert, dass sie eine kubische, tetragonale oder orthorhombische Kristallphase hat. Bei einigen Ausführungsformen wird die amorphe dielektrische High-k-Schicht so kristallisiert, dass sie eine Kristallorientierung <111>, <202>, <220>, <311> oder <222> hat, wenn die amorphe dielektrische High-k-Schicht eine tetragonale Kristallphase hat. Bei einigen Ausführungsformen wird die amorphe dielektrische High-k-Schicht so kristallisiert, dass sie eine Kristallorientierung <211> hat, wenn die amorphe dielektrische High-k-Schicht eine orthorhombische Kristallphase hat. Bei einigen Ausführungsformen wird die amorphe dielektrische High-k-Schicht so kristallisiert, dass sie eine Kristallkorngröße von 3 nm bis 25 nm hat. Eine kristalline dielektrische High-k-Schicht mit einer solchen Kristallstruktur kann eine erhöhte Ätzselektivität in Bezug auf die Ätzung der später hergestellten Austrittsarbeits-Einstellschichten im Vergleich zu einer amorphen dielektrischen High-k-Schicht haben.
  • Bei einigen Ausführungsformen umfasst der Kristallisationsprozess 116 ein Tempern der dielektrischen Gateschicht 112 mit einem Temperprozess mit einer kurzen Dauer z. B. in der Größenordnung von Millisekunden. Ein solcher kurzer Temperprozess kann als ein „Mikrosekunden-Temperprozess“ bezeichnet werden. Bei einigen Ausführungsformen wird der Mikrosekunden-Temperprozess durch Tempern der dielektrischen Gateschicht 112 bei einer Temperatur von 1000 °C bis 1150 °C für eine Dauer von 1,2 ms bis 12 ms, bei einem Druck von 3 Torr bis 760 Torr und in einer Umgebung durchgeführt, die Stickstoff (N2) und/oder Argon (Ar) enthält. Durch Durchführen des Mikrosekunden-Temperprozesses mit Prozessbedingungen in diesen Bereichen kristallisieren das eine oder die mehreren Materialien der dielektrischen Gateschicht 112 so, dass sie eine Gruppe von physikalischen Eigenschaften haben, die zu einer gewünschten Ätzselektivität (die später beschrieben wird) in Bezug auf die Ätzung der später hergestellten Austrittsarbeits-Einstellschichten führen. Ein Durchführen des Mikrosekunden-Temperprozesses bei einer Temperatur von weniger als 1000 °C oder für eine kürzere Dauer als 1,2 ms kann dazu führen, dass das eine oder die mehreren Materialien der dielektrischen Gateschicht 112 nicht ausreichend kristallisiert werden. Ein Durchführen des Mikrosekunden-Temperprozesses bei einer Temperatur von mehr als 1150 °C oder für eine längere Dauer als 12 ms kann zu Kurzkanaleffekten, wie etwa einer Drain-induzierten Barrierenabsenkung (DIBL), in den resultierenden Vorrichtungen führen.
  • Durch den Kristallisationsprozess 116 wird die Dicke der dielektrischen Gateschicht 112 erhöht. Bei einigen Ausführungsformen wird durch den Kristallisationsprozess 116 die Dicke der dielektrischen Gateschicht 112 um 5 % bis 15 % erhöht. Bei einigen Ausführungsformen hat die dielektrische Gateschicht 112 nach dem Kristallisationsprozess 116 eine Dicke T1 von 12,0 Å bis 14 Å.
  • In den 15A bis 15D wird eine erste Austrittsarbeits-Einstellschicht 120 konform auf der dielektrischen Gateschicht 112 hergestellt. Die erste Austrittsarbeits-Einstellschicht 120 wird aus einem Austrittsarbeits-Einstellmaterial hergestellt, das zum Einstellen einer Austrittsarbeit eines Nanostruktur-FET auf eine gewünschte Größe in Abhängigkeit von dem Verwendungszweck der herzustellenden Vorrichtung geeignet ist, und sie kann mit jedem geeigneten Abscheidungsverfahren hergestellt werden. Bei einigen Ausführungsformen wird die erste Austrittsarbeits-Einstellschicht 120 aus Titan-Aluminid, Titan-Aluminiumnitrid, Tantal-Aluminiumcarbid oder dergleichen durch PVD, ALD, CVD oder dergleichen hergestellt.
  • In den 16A bis 16D wird die erste Austrittsarbeits-Einstellschicht 120 strukturiert, um Teile der ersten Austrittsarbeits-Einstellschicht 120 in einigen Bereichen zu entfernen. Bei dieser Ausführungsform werden die Teile der ersten Austrittsarbeits-Einstellschicht 120 in den Bereichen 50A, 50C und 50D entfernt, sodass die erste Austrittsarbeits-Einstellschicht 120 in dem Bereich 50B bestehen bleibt. Die erste Austrittsarbeits-Einstellschicht 120 kann mit einem geeigneten Ätzverfahren unter Verwendung einer Ätzmaske (nicht einzeln dargestellt), wie etwa eines Fotoresists, strukturiert werden. Zum Beispiel kann über der ersten Austrittsarbeits-Einstellschicht 120 ein Fotoresist hergestellt werden, das anschließend strukturiert wird, um Teile der ersten Austrittsarbeits-Einstellschicht 120 freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird ein Ätzprozess unter Verwendung des Fotoresists als eine Ätzmaske durchgeführt, um die freigelegten Teile der ersten Austrittsarbeits-Einstellschicht 120 zu entfernen. Der Ätzprozess ist für die erste Austrittsarbeits-Einstellschicht 120 selektiv (d. h., er ätzt das Material der ersten Austrittsarbeits-Einstellschicht 120 selektiv mit einer höheren Geschwindigkeit als das eine oder die mehreren Materialien der dielektrischen Gateschicht 112). Der Ätzprozess kann isotrop sein. Bei einigen Ausführungsformen wird die erste Austrittsarbeits-Einstellschicht 120 mit einer Nassätzung unter Verwendung von SC-1 (ein Gemisch aus Ammoniakhydrat, Wasserstoffperoxid und Wasser), SC-2 (ein Gemisch aus vollentsalztem Wasser, Chlorwasserstoffsäure und Wasserstoffperoxid) oder Wasserstoffperoxid als Ätzmittel geätzt. Die dielektrische Gateschicht 112 wird während des Ätzprozesses als eine Ätzstoppschicht verwendet, sodass die dielektrische Gateschicht 112 erst am Ende des Ätzprozesses dem einen oder den mehreren Ätzmitteln ausgesetzt wird. Nach dem Ätzprozess kann das Fotoresist zum Beispiel mit jedem geeigneten Ablöseverfahren entfernt werden.
  • Wie vorstehend dargelegt worden ist, wird die dielektrische Gateschicht 112 während des Ätzprozesses, der zum Strukturieren der ersten Austrittsarbeits-Einstellschicht 120 verwendet wird, als eine Ätzstoppschicht verwendet. Der Ätzprozess ist zwar für die erste Austrittsarbeits-Einstellschicht 120 selektiv, aber die dielektrische Gateschicht 112 wird dennoch in einem gewissen Umfang geätzt. Durch das Ätzen der dielektrischen Gateschicht 112 werden die Teile der dielektrischen Gateschicht 112 in den Bereichen gedünnt, in denen die dielektrische Gateschicht 112 als eine Ätzstoppschicht verwendet wird. Bei dieser Ausführungsform werden die Teile der dielektrischen Gateschicht 112 in den Bereichen 50A, 50C und 50D gedünnt. Bei einigen Ausführungsformen haben die gedünnten Teile der dielektrischen Gateschicht 112 eine Dicke T2 von 11 Å bis 14 Å.
  • In den 17A bis 17D wird eine zweite Austrittsarbeits-Einstellschicht 122 konform auf der ersten Austrittsarbeits-Einstellschicht 120 und der dielektrischen Gateschicht 112 hergestellt. Die zweite Austrittsarbeits-Einstellschicht 122 wird aus einem Austrittsarbeitsmaterial hergestellt, das zum Einstellen einer Austrittsarbeit eines Nanostruktur-FET auf eine gewünschte Größe in Abhängigkeit von dem Verwendungszweck der herzustellenden Vorrichtung geeignet ist, und sie kann mit jedem geeigneten Abscheidungsverfahren hergestellt werden. Bei einigen Ausführungsformen wird die zweite Austrittsarbeits-Einstellschicht 122 aus Titannidrid, Wolfram oder dergleichen durch PVD, ALD, CVD oder dergleichen hergestellt. Die zweite Austrittsarbeits-Einstellschicht 122 kann aus einem anderen Austrittsarbeitsmaterial als die erste Austrittsarbeits-Einstellschicht 120 hergestellt werden.
  • In den 18A bis 18D wird die zweite Austrittsarbeits-Einstellschicht 122 strukturiert, um Teile der zweiten Austrittsarbeits-Einstellschicht 122 in einigen Bereichen zu entfernen. Bei dieser Ausführungsform werden die Teile der zweiten Austrittsarbeits-Einstellschicht 122 in den Bereichen 50A, 50B und 50C entfernt, sodass die zweite Austrittsarbeits-Einstellschicht 122 in dem Bereich 50D bestehen bleibt. Die zweite Austrittsarbeits-Einstellschicht 122 kann mit einem geeigneten Ätzverfahren unter Verwendung einer Ätzmaske (nicht einzeln dargestellt), wie etwa eines Fotoresists, strukturiert werden. Zum Beispiel kann über der zweiten Austrittsarbeits-Einstellschicht 122 ein Fotoresist hergestellt werden, das anschließend strukturiert wird, um Teile der zweiten Austrittsarbeits-Einstellschicht 122 freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird ein Ätzprozess unter Verwendung des Fotoresists als eine Ätzmaske durchgeführt, um die freigelegten Teile der zweiten Austrittsarbeits-Einstellschicht 122 zu entfernen. Der Ätzprozess ist für die zweite Austrittsarbeits-Einstellschicht 122 selektiv (d. h., er ätzt das Material der zweiten Austrittsarbeits-Einstellschicht 122 selektiv mit einer höheren Geschwindigkeit als die Materialien der dielektrischen Gateschicht 112 und der ersten Austrittsarbeits-Einstellschicht 120). Der Ätzprozess kann isotrop sein. Bei einigen Ausführungsformen wird die zweite Austrittsarbeits-Einstellschicht 122 mit einer Nassätzung unter Verwendung von SC-1, SC-2 oder Wasserstoffperoxid als Ätzmittel geätzt. Die dielektrische Gateschicht 112 und die erste Austrittsarbeits-Einstellschicht 120 werden während des Ätzprozesses als Ätzstoppschichten verwendet, sodass diese Schichten erst am Ende des Ätzprozesses dem einen oder den mehreren Ätzmitteln ausgesetzt werden. Nach dem Ätzprozess kann das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt werden.
  • Wie vorstehend dargelegt worden ist, werden die dielektrische Gateschicht 112 und die erste Austrittsarbeits-Einstellschicht 120 während des Ätzprozesses, der zum Strukturieren der zweiten Austrittsarbeits-Einstellschicht 122 verwendet wird, als Ätzstoppschichten verwendet. Insbesondere wird die dielektrische Gateschicht 112 als eine Ätzstoppschicht in den Bereichen verwendet, in denen sich die dielektrische Gateschicht 112 direkt unter der zweiten Austrittsarbeits-Einstellschicht 122 befindet, und die erste Austrittsarbeits-Einstellschicht 120 wird als eine Ätzstoppschicht in den Bereichen verwendet, in denen sich die erste Austrittsarbeits-Einstellschicht 120 direkt unter der zweiten Austrittsarbeits-Einstellschicht 122 befindet. Der Ätzprozess ist zwar für die zweite Austrittsarbeits-Einstellschicht 122 selektiv, aber die dielektrische Gateschicht 112 und die erste Austrittsarbeits-Einstellschicht 120 werden dennoch in einem gewissen Umfang geätzt. Durch das Ätzen der ersten Austrittsarbeits-Einstellschicht 120 werden die Teile der ersten Austrittsarbeits-Einstellschicht 120 in den Bereichen gedünnt, in denen die erste Austrittsarbeits-Einstellschicht 120 als eine Ätzstoppschicht verwendet wird. Durch das Ätzen der dielektrischen Gateschicht 112 werden die Teile der dielektrischen Gateschicht 112 in den Bereichen weiter gedünnt, in denen die dielektrische Gateschicht 112 als eine Ätzstoppschicht verwendet wird. Bei dieser Ausführungsform werden die Teile der ersten Austrittsarbeits-Einstellschicht 120 in dem Bereich 50B gedünnt, und außerdem werden die Teile der dielektrischen Gateschicht 112 in den Bereichen 50A und 50C gedünnt. Bei einigen Ausführungsformen haben die weiter gedünnten Teile der dielektrischen Gateschicht 112 eine Dicke T3 von 11 Å bis 14 Å.
  • In den 19A bis 19D wird eine dritte Austrittsarbeits-Einstellschicht 124 konform auf der zweiten Austrittsarbeits-Einstellschicht 122, der ersten Austrittsarbeits-Einstellschicht 120 und der dielektrischen Gateschicht 112 hergestellt. Die dritte Austrittsarbeits-Einstellschicht 124 wird aus einem Austrittsarbeitsmaterial hergestellt, das zum Einstellen einer Austrittsarbeit eines Nanostruktur-FET auf eine gewünschte Größe in Abhängigkeit von dem Verwendungszweck der herzustellenden Vorrichtung geeignet ist, und sie kann mit jedem geeigneten Abscheidungsverfahren hergestellt werden. Bei einigen Ausführungsformen wird die dritte Austrittsarbeits-Einstellschicht 124 aus Titannidrid, Wolfram, Tantalnitrid oder dergleichen durch PVD, ALD, CVD oder dergleichen hergestellt. Die dritte Austrittsarbeits-Einstellschicht 124 kann aus einem anderen Austrittsarbeitsmaterial als die erste Austrittsarbeits-Einstellschicht 120 und die zweite Austrittsarbeits-Einstellschicht 122 hergestellt werden.
  • In den 20A bis 20D wird die dritte Austrittsarbeits-Einstellschicht 124 strukturiert, um Teile der dritten Austrittsarbeits-Einstellschicht 124 in einigen Bereichen zu entfernen. Bei dieser Ausführungsform werden die Teile der dritten Austrittsarbeits-Einstellschicht 124 in den Bereichen 50A und 50B entfernt, sodass die dritte Austrittsarbeits-Einstellschicht 124 in den Bereichen 50C und 50D bestehen bleibt. Die dritte Austrittsarbeits-Einstellschicht 124 kann mit einem geeigneten Ätzverfahren unter Verwendung einer Ätzmaske (nicht einzeln dargestellt), wie etwa eines Fotoresists, strukturiert werden. Zum Beispiel kann über der dritten Austrittsarbeits-Einstellschicht 124 ein Fotoresist hergestellt werden, das anschließend strukturiert wird, um Teile der dritten Austrittsarbeits-Einstellschicht 124 freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird ein Ätzprozess unter Verwendung des Fotoresists als eine Ätzmaske durchgeführt, um die freigelegten Teile der dritten Austrittsarbeits-Einstellschicht 124 zu entfernen. Der Ätzprozess ist für die dritte Austrittsarbeits-Einstellschicht 124 selektiv (d. h., er ätzt das Material der dritten Austrittsarbeits-Einstellschicht 124 selektiv mit einer höheren Geschwindigkeit als die Materialien der dielektrischen Gateschicht 112, der ersten Austrittsarbeits-Einstellschicht 120 und der zweiten Austrittsarbeits-Einstellschicht 122). Der Ätzprozess kann isotrop sein. Bei einigen Ausführungsformen wird die dritte Austrittsarbeits-Einstellschicht 124 mit einer Nassätzung unter Verwendung von SC-1, SC-2 oder Wasserstoffperoxid als Ätzmittel geätzt. Die dielektrische Gateschicht 112, die erste Austrittsarbeits-Einstellschicht 120 und die zweite Austrittsarbeits-Einstellschicht 122 werden während des Ätzprozesses als Ätzstoppschichten verwendet, sodass diese Schichten erst am Ende des Ätzprozesses dem einen oder den mehreren Ätzmitteln ausgesetzt werden. Nach dem Ätzprozess kann das Fotoresist zum Beispiel mit jedem geeigneten Ablöseverfahren entfernt werden.
  • Wie vorstehend dargelegt worden ist, werden die dielektrische Gateschicht 112, die erste Austrittsarbeits-Einstellschicht 120 und die zweite Austrittsarbeits-Einstellschicht 122 während des Ätzprozesses, der zum Strukturieren der dritten Austrittsarbeits-Einstellschicht 124 verwendet wird, als Ätzstoppschichten verwendet. Insbesondere wird die dielektrische Gateschicht 112 als eine Ätzstoppschicht in den Bereichen verwendet, in denen sich die dielektrische Gateschicht 112 direkt unter der dritten Austrittsarbeits-Einstellschicht 124 befindet; die erste Austrittsarbeits-Einstellschicht 120 wird als eine Ätzstoppschicht in den Bereichen verwendet, in denen sich die erste Austrittsarbeits-Einstellschicht 120 direkt unter der dritten Austrittsarbeits-Einstellschicht 124 befindet; und die zweite Austrittsarbeits-Einstellschicht 122 wird als eine Ätzstoppschicht in den Bereichen verwendet, in denen sich die zweite Austrittsarbeits-Einstellschicht 122 direkt unter der dritten Austrittsarbeits-Einstellschicht 124 befindet. Der Ätzprozess ist zwar für die dritte Austrittsarbeits-Einstellschicht 124 selektiv, aber die dielektrische Gateschicht 112, die erste Austrittsarbeits-Einstellschicht 120 und die zweite Austrittsarbeits-Einstellschicht 122 werden dennoch in einem gewissen Umfang geätzt. Durch das Ätzen der zweiten Austrittsarbeits-Einstellschicht 122 werden die Teile der zweiten Austrittsarbeits-Einstellschicht 122 in den Bereichen gedünnt, in denen die zweite Austrittsarbeits-Einstellschicht 122 als eine Ätzstoppschicht verwendet wird. Durch das Ätzen der ersten Austrittsarbeits-Einstellschicht 120 werden die Teile der ersten Austrittsarbeits-Einstellschicht 120 in den Bereichen gedünnt, in denen die erste Austrittsarbeits-Einstellschicht 120 als eine Ätzstoppschicht verwendet wird. Durch das Ätzen der dielektrischen Gateschicht 112 werden die Teile der dielektrischen Gateschicht 112 in den Bereichen weiter gedünnt, in denen die dielektrische Gateschicht 112 als eine Ätzstoppschicht verwendet wird. Bei dieser Ausführungsform werden keine Teile der zweiten Austrittsarbeits-Einstellschicht 122 gedünnt, die Teile der ersten Austrittsarbeits-Einstellschicht 120 in dem Bereich 50B werden gedünnt, und die Teile der dielektrischen Gateschicht 112 in dem Bereich 50Å werden gedünnt. Bei einigen Ausführungsformen haben die weiter gedünnten Teile der dielektrischen Gateschicht 112 eine Dicke T4 von 11 Å bis 14 Å.
  • In den 21A bis 21D wird eine vierte Austrittsarbeits-Einstellschicht 126 konform auf der dritten Austrittsarbeits-Einstellschicht 124, der zweiten Austrittsarbeits-Einstellschicht 122, der ersten Austrittsarbeits-Einstellschicht 120 und der dielektrischen Gateschicht 112 hergestellt. Die vierte Austrittsarbeits-Einstellschicht 126 wird aus einem Austrittsarbeitsmaterial hergestellt, das zum Einstellen einer Austrittsarbeit eines Nanostruktur-FET auf eine gewünschte Größe in Abhängigkeit von dem Verwendungszweck der herzustellenden Vorrichtung geeignet ist, und sie kann mit jedem geeigneten Abscheidungsverfahren hergestellt werden. Bei einigen Ausführungsformen wird die vierte Austrittsarbeits-Einstellschicht 126 aus Titannidrid, Wolfram oder dergleichen durch PVD, ALD, CVD oder dergleichen hergestellt. Die vierte Austrittsarbeits-Einstellschicht 126 kann aus einem anderen Austrittsarbeitsmaterial als die erste Austrittsarbeits-Einstellschicht 120, die zweite Austrittsarbeits-Einstellschicht 122 und die dritte Austrittsarbeits-Einstellschicht 124 hergestellt werden.
  • In den 22A bis 22D werden die übrigen Teile der Gateelektrodenschicht 114 hergestellt. Bei der dargestellten Ausführungsform wird auf der vierten Austrittsarbeits-Einstellschicht 126 eine Klebstoffschicht 128 abgeschieden, und auf der Klebstoffschicht 128 wird eine Füllschicht 130 abgeschieden. Nach Beendigung der Herstellung umfasst die Gateelektrodenschicht 114 in jedem Bereich die Füllschicht 130, die Klebstoffschicht 128 und eine oder mehrere der Austrittsarbeits-Einstellschichten 120, 122, 124 und 126. Bei der dargestellten Ausführungsform umfasst eine Gateelektrodenschicht 114A in dem Bereich 50A die Füllschicht 130, die Klebstoffschicht 128 und die vierte Austrittsarbeits-Einstellschicht 126. Eine Gateelektrodenschicht 114B in dem Bereich 50B umfasst die Füllschicht 130, die Klebstoffschicht 128 und die Austrittsarbeits-Einstellschichten 120 und 126. Eine Gateelektrodenschicht 114C in dem Bereich 50C umfasst die Füllschicht 130, die Klebstoffschicht 128 und die Austrittsarbeits-Einstellschichten 124 und 126, und eine Gateelektrodenschicht 114D in dem Bereich 50D umfasst die Füllschicht 130, die Klebstoffschicht 128 und die Austrittsarbeits-Einstellschichten 122, 124 und 126.
  • Die Klebstoffschicht 128 kann konform auf der vierten Austrittsarbeits-Einstellschicht 126 hergestellt werden. Die Klebstoffschicht 128 kann aus einem leitfähigen Material wie Titannidrid, Tantalnitrid, Titancarbid, Tantalcarbid oder dergleichen mit einem Abscheidungsverfahren wie CVD, ALD, PECVD, PVD oder dergleichen hergestellt werden. Die Klebstoffschicht 128 kann alternativ als eine Haftschicht bezeichnet werden, und sie verbessert eine Haftung zwischen der vierten Austrittsarbeits-Einstellschicht 126 und der Füllschicht 130.
  • Die Füllschicht 130 kann konform auf der Klebstoffschicht 128 hergestellt werden. Bei einigen Ausführungsformen kann die Füllschicht 130 aus einem leitfähigen Material wie Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder dergleichen mit einem Abscheidungsverfahren wie CVD, ALD, PECVD, PVD oder dergleichen hergestellt werden. Die Füllschicht 130 füllt die übrigen Teile der Aussparungen 106 und der Öffnungen 108 (siehe 12A und 12B).
  • Wie vorstehend dargelegt worden ist, wird die dielektrische Gateschicht 112 als eine Ätzstoppschicht während des Strukturierens der ersten Austrittsarbeits-Einstellschicht 120 (siehe 16A bis 16D), der zweiten Austrittsarbeits-Einstellschicht 122 (siehe 18A bis 18D) und der dritten Austrittsarbeits-Einstellschicht 124 (siehe 19A bis 19D) verwendet. Einige Teile der dielektrischen Gateschicht 112 werden mehrmals als eine Ätzstoppschicht verwendet. Bei dieser Ausführungsform wird der Teil der dielektrischen Gateschicht 112 in dem Bereich 50A dreimal als eine Ätzstoppschicht verwendet; der Teil der dielektrischen Gateschicht 112 in dem Bereich 50C wird zweimal als eine Ätzstoppschicht verwendet; und der Teil der dielektrischen Gateschicht 112 in dem Bereich 50D wird einmal als eine Ätzstoppschicht verwendet. Wie vorstehend dargelegt worden ist, ist der Ätzprozess zwar für die Austrittsarbeits-Einstellschichten 122,124 und 126 selektiv, aber die dielektrische Gateschicht 112 wird dennoch in einem gewissen Umfang geätzt, wenn sie während des Strukturierens der Austrittsarbeits-Einstellschichten 122, 124 und 126 als eine Ätzstoppschicht verwendet wird. Durch den Kristallisationsprozess 116 (siehe 14A bis 14D) wird die Ätzrate für die dielektrische Gateschicht 112 in Bezug auf die Ätzprozesse verringert, die zum Strukturieren der Austrittsarbeits-Einstellschichten 122, 124 und 126 verwendet werden. Dadurch können Verluste der dielektrischen Gateschicht 112 während der Ätzprozesse gering sein, insbesondere für die Teile der dielektrischen Gateschicht 112, die mehrmals zum Stoppen des Ätzens verwendet werden. Durch Reduzieren der Verluste der dielektrischen Gateschicht 112 kann die Leistung der resultierenden Vorrichtungen verbessert werden.
  • Die Gateelektrodenschichten 114A, 114B, 114C und 114D sind zwar so dargestellt und beschrieben worden, dass ihre Austrittsarbeits-Einstellschichten 120, 122, 124 und 126 jeweils eine spezielle Konfiguration haben, aber die Gateelektrodenschichten 114A, 114B, 114C und 114D können bei anderen Ausführungsformen auch Austrittsarbeits-Einstellschichten 120, 122, 124 und 126 mit anderen Konfigurationen haben. Zum Beispiel können die Gateelektrodenschichten 114A, 114B, 114C und 114D in Abhängigkeit von dem Verwendungszweck der herzustellenden Vorrichtungen mehr oder weniger Austrittsarbeits-Einstellschichten haben.
  • In den 23A und 23B wird ein Entfernungsprozess zum Entfernen von über den Oberseiten des ersten ILD 104 und der Gate-Abstandshalter 90 befindlichen überschüssigen Teilen der Materialien der dielektrischen Gateschicht 112 und der Gateelektrodenschicht 114 durchgeführt, wodurch Gatedielektrika 132 und Gateelektroden 134 entstehen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Wenn die dielektrische Gateschicht 112 planarisiert wird, bleiben Teile in den Aussparungen 106 und den Öffnungen 108 zurück (sodass die Gatedielektrika 132 entstehen). Wenn die Gateelektrodenschicht 114 planarisiert wird, bleiben Teile in den Aussparungen 106 und den Öffnungen 108 zurück (sodass die Gateelektroden 134 entstehen). Nach der Planarisierung sind die Oberseiten der Gate-Abstandshalter 90, der CESL 102, des ersten ILD 104, der Gatedielektrika 132 und der Gateelektroden 134 (z. B. der Füllschicht 130, der Klebstoffschicht 128 und der Austrittsarbeits-Einstellschichten 120, 122, 124 und 126; siehe 22A und 22B) koplanar (innerhalb von Prozessschwankungen). Die Gatedielektrika 132 und die Gateelektroden 134 bilden Ersatzgates der resultierenden Nanostruktur-FETs. Jedes jeweilige Paar aus einem Gatedielektrikum 132 und einer Gateelektrode 134 kann kollektiv als eine „Gatestruktur“ bezeichnet werden. Die Gatestrukturen erstrecken sich jeweils entlang Oberseiten, Seitenwänden und Unterseiten eines Kanalbereichs 68 der zweiten Nanostrukturen 66.
  • In den 24A und 24B wird ein zweites ILD 144 über den Gate-Abstandshaltern 90, der CESL 102, dem ersten ILD 104, den Gatedielektrika 132 und den Gateelektroden 134 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 144 eine fließfähige Schicht, die mit einem fließfähigen CVD-Verfahren hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 144 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen hergestellt, das mit einem geeigneten Abscheidungsverfahren wie CVD, PECVD oder dergleichen abgeschieden werden kann.
  • Bei einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) 142 zwischen dem zweiten ILD 144 einerseits und den Gate-Abstandshaltern 90, der CESL 102, dem ersten ILD 104, den Gatedielektrika 132 und den Gateelektroden 134 andererseits hergestellt. Die ESL 142 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, das eine hohe Ätzselektivität in Bezug auf die Ätzung des zweiten ILD 144 hat, mit einem geeigneten Abscheidungsverfahren wie CVD, ALD oder dergleichen hergestellt werden.
  • In den 25A und 25B werden Gatekontakte 152 und Source/Drainkontakte 154 zum Kontaktieren der Gateelektroden 134 bzw. der Source/Drain-Epitaxiebereiche 98 hergestellt. Die Gatekontakte 152 werden physisch und elektrisch mit den Gateelektroden 134 verbunden. Die Source/Drainkontakte 154 werden physisch und elektrisch mit den Source/Drain-Epitaxiebereichen 98 verbunden.
  • Als ein Beispiel zum Herstellen der Gatekontakte 152 und der Source/Drainkontakte 154 werden Öffnungen für die Gatekontakte 152 durch das zweite ILD 144 und die ESL 142 erzeugt, und Öffnungen für die Source/Drainkontakte 154 werden durch das zweite ILD 144, die ESL 142, das erste ILD 104 und die CESL 102 erzeugt. Die Öffnungen können mit geeigneten Fotolithografie- und Ätzverfahren erzeugt werden. In den Öffnungen werden ein Belag (nicht einzeln dargestellt), wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material abgeschieden. Der Belag kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 144 zu entfernen. Der verbliebene Belag und das leitfähige Material bilden die Gatekontakte 152 und die Source/Drainkontakte 154 in den Öffnungen. Die Gatekontakte 152 und die Source/Drainkontakte 154 können in unterschiedlichen Prozessen oder aber in demselben Prozess hergestellt werden. Es ist zwar dargestellt, dass die Gatekontakte 152 und die Source/Drainkontakte 154 in den gleichen Querschnitten hergestellt werden, aber es versteht sich, dass sie jeweils in unterschiedlichen Querschnitten hergestellt werden können, um ein Kurzschließen der Kontakte zu vermeiden.
  • Optional können Metall-Halbleiter-Legierungsbereiche 156 an den Grenzflächen zwischen den Source/Drain-Epitaxiebereichen 98 und den Source/Drainkontakten 154 erzeugt werden. Die Metall-Halbleiter-Legierungsbereiche 156 können Folgendes umfassen: Silizidbereiche, die aus einem Metallsilizid (z. B. Titansilizid, Cobaltsilizid, Nickelsilizid usw.) hergestellt sind; Germanidbereiche, die aus einem Metallgermanid (z. B. Titangermanid, Cobaltgermanid, Nickelgermanid usw.) hergestellt sind; Siliziumgermanidbereiche, die aus einem Metallsilizid und einem Metallgermanid hergestellt sind; oder dergleichen. Die Metall-Halbleiter-Legierungsbereiche 156 können vor der Abscheidung der Materialien der Source/Drainkontakte 154 durch Abscheiden eines Metalls in den Öffnungen für die Source/Drainkontakte 154 und anschließendes Durchführen eines thermischen Temperprozesses erzeugt werden. Das Metall kann ein Metall sein, das mit den Halbleitermaterialien (z. B. Silizium, Siliziumcarbid, Siliziumgermanium, Germanium usw.) der Source/Drain-Epitaxiebereiche 98 zu einer niederohmigen Metall-Halbleiter-Legierung reagieren kann, wie etwa Nickel, Cobalt, Titan, Tantal, Platin, Wolfram, ein anderes Edelmetall, ein anderes feuerfestes Metall, ein Seltenerdmetall oder eine Legierung davon. Das Metall kann mit einem Abscheidungsverfahren wie ALD, CVD, PVD oder dergleichen abgeschieden werden. Nach dem thermischen Temperprozess kann ein Reinigungsprozess, wie etwa eine Nassreinigung, durchgeführt werden, um Restmetall aus den Öffnungen für die Source/Drainkontakte 154, wie etwa von Oberflächen der Metall-Halbleiter-Legierungsbereiche 156, zu entfernen. Das eine oder die mehreren Materialien für die Source/Drainkontakte 154 können dann auf den Metall-Halbleiter-Legierungsbereichen 156 abgeschieden werden.
  • Die 26A und 26B sind Darstellungen von FinFETs gemäß einigen Ausführungsformen. Die FinFETs können mit einem ähnlichen Verfahren wie die vorstehend beschriebenen Nanostruktur-FETs hergestellt werden, mit der Ausnahme, dass die Nanostrukturen 64 und 66 weggelassen werden. Stattdessen sind die Finnen 62 Halbleiter-Strukturelemente, die als Kanalbereiche 68 für die FinFETs fungieren. Die Gatestrukturen (wie etwa die Gatedielektrika 132 und die Gateelektroden 134) werden so hergestellt, dass sie sich entlang den Oberseiten und den Seitenwänden der Kanalbereiche 68 der Finnen 62 erstrecken.
  • Die 28A bis 28D sind Darstellungen von Vorrichtungen gemäß einigen Ausführungsformen. Die 28A bis 28D sind detaillierte Darstellungen eines Teils 50R entweder von 25B (in diesem Fall sind die dargestellten Vorrichtungen Nanostruktur-FETs) oder von 26B (in diesem Fall sind die dargestellten Vorrichtungen FinFETs), wobei in beiden Fällen die Vorrichtungen in den unterschiedlichen Bereichen 50A, 50B, 50C und 50D (die bereits beschrieben worden sind) gezeigt sind. Wie zu erkennen ist, haben die Austrittsarbeits-Einstellschichten 120, 122, 124 und 126 der Gateelektroden 134A, 134B, 134C und 134D in den Bereichen 50A, 50B, 50C und 50D jeweils unterschiedliche Konfigurationen. Außerdem haben durch die wiederholten Ätzprozesse, denen die Gatedielektrika 132 unterzogen werden, die Gatedielektrika 132 in den Bereichen 50A, 50B, 50C und 50D unterschiedliche Dicken T1, T2, T3 und T4 (die vorstehend beschrieben worden sind). Vorteilhafterweise ist durch den Kristallisationsprozess 116 (siehe 14A bis 14D) die Differenz zwischen der größten Dicke T1 und der kleinsten Dicke T4 gering. Bei einigen Ausführungsformen beträgt die kleinste Dicke T4 85 % bis 100 % der größten Dicke T1. Durch Reduzieren der Verluste der Gatedielektrika 132 während des Ätzens kann die Leistung der resultierenden Vorrichtungen verbessert werden.
  • Bei einigen Ausführungsformen sind die Gateelektroden 134A, 134B, 134C und 134D Teil ein und derselben Metallleitung. Zum Beispiel kann eine metallische Gateleitung Folgendes aufweisen: einen ersten Teil (der der Gateelektrode 134A entspricht) auf einem ersten Kanalbereich 68; einen zweiten Teil (der der Gateelektrode 134b entspricht) auf einem zweiten Kanalbereich 68; einen dritten Teil (der der Gateelektrode 134C entspricht) auf einem dritten Kanalbereich 68; und einen vierten Teil (der der Gateelektrode 134D entspricht) auf einem vierten Kanalbereich 68. Bei einigen Ausführungsformen sind die Gateelektroden 134A, 134B, 134C und 134D Teil unterschiedlicher metallischer Gateleitungen.
  • Bei den vorstehend beschriebenen Ausführungsformen ist die dielektrische Gateschicht 112 (siehe 14A bis 14D) dieselbe zusammenhängende dielektrische Schicht, die in den Öffnungen 108 und/oder den Aussparungen 106 (siehe 12A und 12B) in jedem der Bereiche 50A, 50B, 50C und 50D abgeschieden wird. Die 29A bis 30D zeigen ein weiteres Verfahren gemäß einigen Ausführungsformen, bei dem die dielektrische Gateschichten 112 und die Gateelektrodenschichten 114 für Ersatzgates in den Öffnungen 108 und/oder den Aussparungen 106 abgeschieden werden. Die 29A bis 30D sind detaillierte Darstellungen eines Teils 50R entweder von 25B (in diesem Fall sind die dargestellten Vorrichtungen Nanostruktur-FETs) oder von 26B (in diesem Fall sind die dargestellten Vorrichtungen FinFETs), wobei in beiden Fällen die Vorrichtungen in den unterschiedlichen Bereichen 50A, 508, 50C und 50D (die bereits beschrieben worden sind) gezeigt sind. Bei dieser Ausführungsform werden unterschiedliche dielektrische Gateschichten 112A, 112B, 112C und 112D in den Bereichen 50A, 50B, 50C und 50D mit unterschiedlichen Prozessen hergestellt, sodass die dielektrischen Gateschichten 112A, 112B, 112C und 112D unterschiedliche Materialien und/oder unterschiedliche Anzahlen von Teilschichten aufweisen.
  • In den 29A bis 29D werden die dielektrischen Gateschichten 112A, 112B, 112C und 112D konform auf den Kanalbereichen 68 in den Bereichen 50A, 50B, 50C und 50D hergestellt, sodass sie die Aussparungen 106 und die Öffnungen 108 (siehe 12A und 12B) konform belegen. Einige oder alle der dielektrischen Gateschichten 112A, 112B, 112C und 112D können aus unterschiedlichen dielektrischen Materialien hergestellt werden. Außerdem können einige oder alle der dielektrischen Gateschichten 112A, 112B, 112C und 112D unterschiedliche Austrittsarbeiten haben. Ein Beispiel dafür, wie unterschiedliche dielektrische Gateschichten 112 in unterschiedlichen Bereichen hergestellt werden können, wird später unter Bezugnahme auf die 34A bis 39C näher beschrieben.
  • Während der Herstellung der dielektrischen Gateschichten 112A, 112B, 112C und 112D werden ein oder mehrere Kristallisationsprozesse 116 durchgeführt, um die Ätzrate der dielektrischen Gateschichten 112A, 112B, 112C und 112D in Bezug auf Ätzprozesse zu verringern, die zum Strukturieren von darüber befindlichen Austrittsarbeits-Einstellschichten verwendet werden. Jeder Kristallisationsprozess 116 kann in einer ähnlichen Weise durchgeführt werden, wie es vorstehend unter Bezugnahme auf die 14A bis 14D beschrieben worden ist. Bei einigen Ausführungsformen wird ein jeweiliger Kristallisationsprozess 116A, 116B, 116C und 116D nach oder während der Herstellung jeder einzelnen dielektrischen Gateschicht 112A, 112B, 112C und 112D durchgeführt. Bei einigen Ausführungsformen wird nur ein Kristallisationsprozess 116 nach der Herstellung jeder der dielektrischen Gateschichten 112A, 112B, 112C und 112D durchgeführt. Da die dielektrischen Gateschichten 112A, 112B, 112C und 112D in unterschiedlichen Prozessen hergestellt werden, können einige oder alle der dielektrischen Gateschichten 112A, 112B, 112C und 112D unterschiedliche Dicken haben. Bei einigen Ausführungsformen haben die dielektrischen Gateschichten 112A, 112B, 112C und 112D nach dem einen oder den mehreren Kristallisationsprozessen 116A, 116B, 116C und 116D Dicken T1A, T1B, T1C bzw. T1D, die jeweils 11 Å bis 14 Å betragen.
  • In den 30A bis 30D werden geeignete Schritte, die vorstehend beschrieben worden sind, durchgeführt, um die Herstellung der Vorrichtungen fertig zu stellen. Die resultierenden Gatedielektrika 132A, 132B, 132C und 132D weisen verbliebene Teile der dielektrischen Gateschichten 112A, 112B, 112C und 112D in den jeweiligen Bereichen 50A, 508, 50C und 50D auf.
  • Die 31A und 31B sind Darstellungen von Vorrichtungen gemäß einigen weiteren Ausführungsformen. Bei dieser Ausführungsform weist ein Die Nanostruktur-FETs in Kombination mit FinFETs auf. Zum Beispiel enthält ein Bereich 50S kleine Vorrichtungen, wie etwa Nanostruktur-FETs, und ein Bereich 50L enthält große Vorrichtungen, wie etwa FinFETs. In diesem Zusammenhang bezieht sich die Größe einer Vorrichtung auf die Kanallänge der Vorrichtung. Somit haben die FinFETs größere Kanallängen (und somit breitere Gatestrukturen) als die Nanostruktur-FETs. Die 32A bis 33B zeigen ein weiteres Verfahren gemäß einigen Ausführungsformen, in dem dielektrische Gateschichten 112 und Gateelektrodenschichten 114 für Ersatzgates der Vorrichtungen hergestellt werden. Die 32A und 33A sind detaillierte Darstellungen eines Bereichs 50RS von 31A, und die 32B und 33B sind detaillierte Darstellungen eines Bereichs 50RL von 31B. Bei dieser Ausführungsform werden unterschiedliche dielektrische Gateschichten 112L und 112S in den Bereichen 50RS und 50RL mit unterschiedlichen Prozessen hergestellt, sodass die dielektrischen Gateschichten 112L und 112S unterschiedliche Kristallstrukturen haben.
  • In den 32A und 32B werden die dielektrischen Gateschichten 112L und 112S konform auf den Kanalbereichen 68 in den Bereichen 50RS und 50RL hergestellt, sodass sie die Öffnungen 108 und/oder die Aussparungen 106 (siehe 12A und 12B) konform belegen. Die dielektrische Gateschicht 112S wird so hergestellt, dass sie eine höhere Kristallinität als die dielektrische Gateschicht 112L hat, sodass die dielektrische Gateschicht 112S mehrmals verwendet werden kann, um mehr Ätzprozesse als die dielektrische Gateschicht 112L zu stoppen. Da die Vorrichtungen in dem Bereich 50RL größere Kanallängen als die Vorrichtungen in dem Bereich 50RS haben, haben die Aussparungen 106 in dem Bereich 50RL größere Breiten als die Aussparungen 106 in dem Bereich 50RS. Wie später näher dargelegt wird, können Gatestrukturen mit mehr Austrittsarbeits-Einstellschichten in größeren Aussparungen 106 hergestellt werden, und Gatestrukturen mit weniger Austrittsarbeits-Einstellschichten können in kleineren Aussparungen 106 hergestellt werden. Bei diesen Ausführungsformen kann die dielektrische Gateschicht 112S mehrmals zum Stoppen von Ätzprozessen verwendet werden, wenn die Austrittsarbeits-Einstellschichten für die dielektrische Gateschicht 112L strukturiert werden. Ein Herstellen der dielektrischen Gateschicht 112S mit einer größeren Kristallinität als die der dielektrischen Gateschicht 112L kann dazu beitragen, Verluste der dielektrischen Gateschicht 112L während des Ätzprozesses zu vermeiden.
  • Bei einigen Ausführungsformen werden die dielektrischen Gateschichten 112L und 112S durch Abscheiden ein und derselben zusammenhängenden dielektrischen Schicht in den Aussparungen 106 in jedem der Bereiche 50RS und 50RL hergestellt. Die Teile der dielektrischen Schicht in dem Bereich 50RS werden dann mit einem Kristallisationsprozess 116 behandelt, um ihre Kristallinität zu erhöhen. Bei einigen Ausführungsformen werden die Teile der dielektrischen Schicht in dem Bereich 50RL nicht mit einem Kristallisationsprozess behandelt, sodass die dielektrische Gateschicht 112L eine amorphe dielektrische High-k-Schicht ist und die dielektrische Gateschicht 112S eine kristalline dielektrische High-k-Schicht ist. Bei anderen Ausführungsformen werden die Teile der dielektrischen Schicht in dem Bereich 50RL ebenfalls mit einem Kristallisationsprozess (nicht einzeln dargestellt) behandelt, sodass die dielektrische Gateschicht 112L und die dielektrische Gateschicht 112S beide kristalline dielektrische High-k-Schichten sind. In jedem Fall haben die Teile der dielektrischen Schicht in dem Bereich 50RS eine höhere Kristallinität als die Teile der dielektrischen Schicht in dem Bereich 50RL. Die dielektrische Gateschicht 112S weist die Teile der dielektrischen Schicht in dem Bereich 50RS auf, und die dielektrische Gateschicht 112L weist die Teile der dielektrischen Schicht in dem Bereich 50RL auf.
  • In den 33A und 33B werden geeignete Schritte, die vorstehend beschrieben worden sind, durchgeführt, um die Herstellung der Vorrichtungen fertig zu stellen. Resultierende Gatedielektrika 132L und 132S weisen die verbliebenen Teile der dielektrischen Gateschichten 112L und 112S in den jeweiligen Bereichen 50RS und 50RL auf. Eine Gateelektrode 134L in dem Bereich 50RL hat mehr Austrittsarbeits-Einstellschichten als eine Gateelektrode 134S in dem Bereich 50RS. Daher wird die dielektrische Gateschicht 112S verwendet, um mehr Ätzprozesse als die dielektrische Gateschicht 112L zu stoppen. Die Gatedielektrika 132S sind somit dünner als die Gatedielektrika 132L. Bei einigen Ausführungsformen haben die Gatedielektrika 132S eine Dicke T5 von 11 Å bis 14 Å, und die Gatedielektrika 132L haben eine Dicke T6 von 11 Å bis 14 Å. Ähnlich wie bei den vorstehend beschriebenen Ausführungsformen können die Gateelektroden 134L und 134S Teil derselben metallischen Gateleitung oder Teil von unterschiedlichen metallischen Gateleitungen sein.
  • Bei der dargestellten Ausführungsform weisen die Gateelektrode 134L und die Gateelektrode 134S beide ein erstes Austrittsarbeitsmaterial (z. B. die vierte Austrittsarbeits-Einstellschicht 126) auf, und die Gateelektrode 134L weist weiterhin ein zweites Austrittsarbeitsmaterial (z. B. die dritte Austrittsarbeits-Einstellschicht 124) und ein drittes Austrittsarbeitsmaterial (z. B. die zweite Austrittsarbeits-Einstellschicht 122) auf, die nicht in der Gateelektrode 134S enthalten sind. Die Gateelektrode 134S enthält somit kein zweites und drittes Austrittsarbeitsmaterial. Die weiteren Austrittsarbeitsmaterialien in der Gateelektrode 134L sind durch die vorstehend beschriebenen Abscheidungs- und Strukturierungsprozesse unter dem ersten Austrittsarbeitsmaterial (z. B. der vierten Austrittsarbeits-Einstellschicht 126) angeordnet. Es ist zwar dargestellt und beschrieben worden, dass die Austrittsarbeits-Einstellschichten 122, 124 und 126 der Gateelektroden 134L und 134S eine spezielle Konfiguration haben, aber sie können bei anderen Ausführungsformen auch andere Konfigurationen haben.
  • Ausführungsformen können Vorzüge erzielen. Durch Durchführen des einen oder der mehreren Kristallisationsprozesse 116 an der einen oder den mehreren dielektrischen Gateschichten 112 wird die Ätzrate der einen oder der mehreren dielektrischen Gateschichten 112 für die Ätzprozesse verringert, die zum Strukturieren der Austrittsarbeits-Einstellschichten 122,124 und 126 verwendet werden. Dadurch können Verluste der dielektrischen Gateschicht 112 während der Ätzprozesse gering sein, insbesondere bei Teilen der dielektrischen Gateschicht 112, die mehrmals zum Stoppen der Ätzung verwendet werden. Durch Verringern der Verluste der dielektrischen Gateschicht 112 kann die Leistung der resultierenden Vorrichtungen verbessert werden. Das Verwenden eines Mikrosekunden-Temperprozesses für den einen oder die mehreren Kristallisationsprozesse 116 kann dazu beitragen, Kurzkanaleffekte, wie etwa DIBL, in den resultierenden Vorrichtungen zu reduzieren.
  • Die 34A bis 39C zeigen ein Verfahren gemäß einigen Ausführungsformen, bei dem dielektrische Gateschichten 112 für Ersatzgates in den Öffnungen 108 und/oder den Aussparungen 106 (siehe 12A und 12B) hergestellt werden. Bei dieser Ausführungsform werden drei dielektrische Gateschichten 112E, 112F und 112G in drei Bereichen 50E, 50F und 50G hergestellt. Die 34A bis 39C sind detaillierte Darstellungen eines Teils 50R von 13B, die die unterschiedlichen Bereiche 50E, 50F und 50G zeigen. Es versteht sich, dass jede gewünschte Menge von dielektrischen Gateschichten 112 in jeder gewünschten Menge von Bereichen hergestellt werden kann, wie etwa durch Wiederholen von geeigneten Abscheidungs- und/oder Strukturierungsprozessen, die später beschrieben werden.
  • In den 34A bis 34C wird eine dielektrischen Gateschicht 112 konform auf den Kanalbereichen 68 in den Bereichen 50E, 50F und 50G hergestellt. Bei dieser Ausführungsform ist die dielektrische Gateschicht 112 ein und dieselbe zusammenhängende dielektrische Schicht, die in den Öffnungen 108 und/oder den Aussparungen 106 in jedem der Bereiche 50E, 50F und 50G abgeschieden wird. Somit wird die dielektrische Gateschicht 112 in jedem der Bereiche 50E, 50F und 50G zunächst aus demselben Material hergestellt. Die dielektrische Gateschicht 112 kann aus den Materialien und mit den Verfahren hergestellt werden, die unter Bezugnahme auf die 14A bis 14D beschrieben worden sind.
  • Dann wird auf der dielektrischen Gateschicht 112 eine erste Dotierungsschicht 162 konform hergestellt. Die erste Dotierungsschicht 162 wird aus einem Material hergestellt, das ein gewünschtes Austrittsarbeits-Einstellelement aufweist, das zum Einstellen einer Austrittsarbeit einer Vorrichtung auf eine gewünschte Größe in Abhängigkeit von dem Verwendungszweck der herzustellenden Vorrichtung geeignet ist, wie etwa aus einem Oxid des Austrittsarbeits-Einstellelements, und sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden. Bei einigen Ausführungsformen wird die erste Dotierungsschicht 162 aus Lanthanoxid, Aluminiumoxid, Zinkoxid, Magnesiumoxid, Yttriumoxid oder dergleichen durch PVD, ALD, CVD oder dergleichen hergestellt.
  • Bei einigen Ausführungsformen wird nach dem Herstellen der ersten Dotierungsschicht 162 ein Kristallisationsprozess 116 durchgeführt, um die Ätzrate der dielektrischen Gateschicht 112 in Bezug auf Ätzprozesse zu verringern, die zum Strukturieren von darüber befindlichen Austrittsarbeits-Einstellschichten verwendet werden. Der Kristallisationsprozess 116 kann in einer ähnlichen Weise durchgeführt werden, wie es vorstehend unter Bezugnahme auf die 14A bis 14D beschrieben worden ist. Bei einer weiteren Ausführungsform wird kein Kristallisationsprozess auf dieser Stufe der Bearbeitung durchgeführt.
  • In den 35A bis 35C wird die erste Dotierungsschicht 162 strukturiert, um Teile der ersten Dotierungsschicht 162 in einigen Bereichen zu entfernen. Bei dieser Ausführungsform werden die Teile der ersten Dotierungsschicht 162 in dem Bereich 50E entfernt, sodass die erste Dotierungsschicht 162 in den Bereichen 50F und 50G bestehen bleibt. Die erste Dotierungsschicht 162 kann mit einem geeigneten Ätzverfahren unter Verwendung einer Ätzmaske (nicht einzeln dargestellt), wie etwa eines Fotoresists, strukturiert werden. Zum Beispiel kann über der ersten Dotierungsschicht 162 ein Fotoresist hergestellt werden, das anschließend strukturiert wird, um Teile der ersten Dotierungsschicht 162 freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird ein Ätzprozess unter Verwendung des Fotoresists als eine Ätzmaske durchgeführt, um die freigelegten Teile der ersten Dotierungsschicht 162 zu entfernen. Der Ätzprozess ist für die erste Dotierungsschicht 162 selektiv (d. h., er ätzt das Material der ersten Dotierungsschicht 162 selektiv mit einer höheren Geschwindigkeit als das eine oder die mehreren Materialien der dielektrischen Gateschicht 112). Der Ätzprozess kann isotrop sein. Bei einigen Ausführungsformen wird die erste Dotierungsschicht 162 mit einer Nassätzung unter Verwendung von SC-1, SC-2 oder Wasserstoffperoxid als Ätzmittel geätzt. Die dielektrische Gateschicht 112 wird während des Ätzprozesses als eine Ätzstoppschicht verwendet, sodass die dielektrische Gateschicht 112 erst am Ende des Ätzprozesses dem einen oder den mehreren Ätzmitteln ausgesetzt wird. Nach dem Ätzprozess kann das Fotoresist zum Beispiel mit irgendeinem geeigneten Ablöseverfahren entfernt werden.
  • In den 36A bis 36C wird auf der ersten Dotierungsschicht 162 und der dielektrischen Gateschicht 112 eine zweite Dotierungsschicht 164 konform hergestellt. Die zweite Dotierungsschicht 164 wird aus einem Material hergestellt, das ein gewünschtes Austrittsarbeits-Einstellelement aufweist, das zum Einstellen einer Austrittsarbeit einer Vorrichtung auf eine gewünschte Größe in Abhängigkeit von dem Verwendungszweck der herzustellenden Vorrichtung geeignet ist, wie etwa aus einem Oxid des Austrittsarbeits-Einstellelements, und sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden. Bei einigen Ausführungsformen wird die zweite Dotierungsschicht 164 aus Lanthanoxid, Aluminiumoxid, Zinkoxid, Magnesiumoxid, Yttriumoxid oder dergleichen durch PVD, ALD, CVD oder dergleichen hergestellt. Die zweite Dotierungsschicht 164 kann ein anderes Austrittsarbeits-Einstellelement als die erste Dotierungsschicht 162 aufweisen, oder sie kann aus demselben Material wie die erste Dotierungsschicht 162 hergestellt werden.
  • Bei einigen Ausführungsformen wird nach dem Herstellen der zweiten Dotierungsschicht 164 ein Kristallisationsprozess 116 durchgeführt, um die Ätzrate der dielektrischen Gateschicht 112 in Bezug auf Ätzprozesse zu verringern, die zum Strukturieren von darüber befindlichen Austrittsarbeits-Einstellschichten verwendet werden. Der Kristallisationsprozess 116 kann in einer ähnlichen Weise durchgeführt werden, wie es vorstehend unter Bezugnahme auf die 14A bis 14D beschrieben worden ist. Bei einer weiteren Ausführungsform wird kein Kristallisationsprozess auf dieser Stufe der Bearbeitung durchgeführt.
  • In den 37A bis 37C wird die zweite Dotierungsschicht 164 strukturiert, um Teile der zweiten Dotierungsschicht 164 in einigen Bereichen zu entfernen. Optional können einige Teile der ersten Dotierungsschicht 162 gleichzeitig mit der zweiten Dotierungsschicht 164 strukturiert werden. Bei dieser Ausführungsform werden die Teile der zweite Dotierungsschicht 164 in dem Bereich 50F entfernt, sodass die zweite Dotierungsschicht 164 in den Bereichen 50E und 50G bestehen bleibt. Die zweite Dotierungsschicht 164 kann mit einem geeigneten Ätzverfahren unter Verwendung einer Ätzmaske (nicht einzeln dargestellt), wie etwa eines Fotoresists, strukturiert werden. Zum Beispiel kann über der zweiten Dotierungsschicht 164 ein Fotoresist hergestellt werden, das anschließend strukturiert wird, um Teile der zweiten Dotierungsschicht 164 freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird ein Ätzprozess unter Verwendung des Fotoresists als eine Ätzmaske durchgeführt, um die freigelegten Teile der zweiten Dotierungsschicht 164 zu entfernen. Der Ätzprozess ist für die zweite Dotierungsschicht 164 selektiv (d. h., er ätzt das Material der zweiten Dotierungsschicht 164 selektiv mit einer höheren Geschwindigkeit als das Material der ersten Dotierungsschicht 162 und/oder der dielektrischen Gateschicht 112). Der Ätzprozess kann isotrop sein. Bei einigen Ausführungsformen wird die zweite Dotierungsschicht 164 mit einer Nassätzung unter Verwendung von SC-1, SC-2 oder Wasserstoffperoxid als Ätzmittel geätzt. Die dielektrische Gateschicht 112 und/oder die erste Dotierungsschicht 162 werden während des Ätzprozesses als Ätzstoppschichten verwendet, sodass diese Schichten erst am Ende des Ätzprozesses dem einen oder den mehreren Ätzmitteln ausgesetzt werden. Nach dem Ätzprozess kann das Fotoresist zum Beispiel mit irgendeinem geeigneten Ablöseverfahren entfernt werden.
  • In den 38A bis 38C werden das eine oder die mehreren Austrittsarbeits-Einstellelemente in der zweiten Dotierungsschicht 164 und der ersten Dotierungsschicht 162 in die dielektrische Gateschicht 112 eingebracht. Bei einigen Ausführungsformen werden das eine oder die mehreren Austrittsarbeits-Einstellelemente durch Tempern der dielektrischen Gateschicht 112, der ersten Dotierungsschicht 162 und der zweiten Dotierungsschicht 164 bei einer Temperatur von 500 °C bis 700 °C für eine Dauer von 1,5 s bis 30 s in die dielektrische Gateschicht 112 eingebracht. Der Temperprozess zum Einbringen des einen oder der mehreren Austrittsarbeits-Einstellelemente in die dielektrische Gateschicht 112 wird bei einer niedrigeren Temperatur und für eine längere Dauer als der eine oder die mehreren Temperprozesse für den einen oder die mehreren Kristallisationsprozesse 116 (die vorstehend beschrieben worden sind) durchgeführt.
  • Durch das Einbringen des einen oder der mehreren Austrittsarbeits-Einstellelemente in die dielektrische Gateschicht 112 entstehen die dielektrischen Gateschichten 112E, 112F und 112G. Die resultierenden dielektrischen Gateschichten 112E, 112F und 112G weisen die Teile der dielektrischen Gateschicht 112 auf, in die das eine oder die mehreren Austrittsarbeits-Einstellelemente eingebracht worden sind. Bei einigen Ausführungsformen, bei denen die erste Dotierungsschicht 162 und die zweite Dotierungsschicht 164 dasselbe Austrittsarbeits-Einstellelement aufweisen, enthalten die dielektrischen Gateschichten 112E, 112F und 112G unterschiedliche Mengen dieses Austrittsarbeits-Einstellelements. Zum Beispiel kann dadurch, dass mehr Dotierungsschichten auf der dielektrischen Gateschicht 112G als auf der dielektrischen Gateschicht 112E hergestellt werden, die dielektrische Gateschicht 112G eine höhere Konzentration des Austrittsarbeits-Einstellelements als die dielektrische Gateschicht 112E haben. Bei einigen Ausführungsformen, bei denen die erste Dotierungsschicht 162 und die zweite Dotierungsschicht 164 unterschiedliche Austrittsarbeits-Einstellelemente enthalten, enthalten die dielektrischen Gateschichten 112E, 112F und 112G unterschiedliche Arten von Austrittsarbeits-Einstellelementen. Zum Beispiel kann dadurch, dass mehr Dotierungsschichten auf der dielektrischen Gateschicht 112G als auf der dielektrischen Gateschicht 112E hergestellt werden, die dielektrische Gateschicht 112G mehr Arten von Austrittsarbeits-Einstellelementen als die dielektrische Gateschicht 112E enthalten.
  • Bei einigen Ausführungsformen wird nach dem Einbringen des einen oder der mehreren Austrittsarbeits-Einstellelemente in die dielektrische Gateschicht 112 ein Kristallisationsprozess 116 durchgeführt, um die Ätzrate der dielektrischen Gateschicht 112 in Bezug auf Ätzprozesse zu verringern, die zum Strukturieren von darüber befindlichen Austrittsarbeits-Einstellschichten verwendet werden. Der Kristallisationsprozess 116 kann in einer ähnlichen Weise durchgeführt werden, wie es vorstehend unter Bezugnahme auf die 14A bis 14D beschrieben worden ist. Bei einer weiteren Ausführungsform wird kein Kristallisationsprozess auf dieser Stufe der Bearbeitung durchgeführt.
  • In den 39A bis 39C werden verbliebene Teile der zweiten Dotierungsschicht 164 und der ersten Dotierungsschicht 162 entfernt. Die verbliebenen Teile der zweiten Dotierungsschicht 164 und der ersten Dotierungsschicht 162 können durch Ätzen der zweiten Dotierungsschicht 164 und der ersten Dotierungsschicht 162 entfernt werden. Der Ätzprozess ist für die zweite Dotierungsschicht 164 und die erste Dotierungsschicht 162 selektiv (d. h., er ätzt das eine oder die mehreren Materialien der zweiten Dotierungsschicht 164 und der ersten Dotierungsschicht 162 selektiv mit einer höheren Geschwindigkeit als das eine oder die mehreren Materialien der dielektrischen Gateschicht 112). Der Ätzprozess kann anisotrop sein. Bei einigen Ausführungsformen werden die zweite Dotierungsschicht 164 und die erste Dotierungsschicht 162 mit einer Nassätzung unter Verwendung eines Gemisches aus Chlorwasserstoffsäure, Wasserstoffperoxid und Wasser (HPM), eines Gemisches aus Wasserstoffperoxid und Ammoniakhydrat oder dergleichen geätzt.
  • Bei einigen Ausführungsformen wird nach dem Entfernen von Teilen der zweiten Dotierungsschicht 164 und der ersten Dotierungsschicht 162 ein Kristallisationsprozess 116 durchgeführt, um die Ätzrate der dielektrischen Gateschicht 112 in Bezug auf Ätzprozesse zu verringern, die zum Strukturieren von darüber befindlichen Austrittsarbeits-Einstellschichten verwendet werden. Der Kristallisationsprozess 116 kann in einer ähnlichen Weise durchgeführt werden, wie es vorstehend unter Bezugnahme auf die 14A bis 14D beschrieben worden ist. Bei einer weiteren Ausführungsform wird kein Kristallisationsprozess nach dem Entfernen von Teilen der zweiten Dotierungsschicht 164 und der ersten Dotierungsschicht 162 durchgeführt.
  • Bei einigen Ausführungsformen wird jeder der Kristallisationsprozesse 116 durchgeführt, die unter Bezugnahme auf die 34A bis 34C, 36A bis 36C, 38A bis 38C und 39A bis 39C beschrieben worden sind. Bei einigen Ausführungsformen werden einige oder alle dieser Kristallisationsprozesse 116 weggelassen. Zum Beispiel wird bei einigen Ausführungsformen nur der Kristallisationsprozess 116 durchgeführt, der unter Bezugnahme auf die 39A bis 39C beschrieben wird, und die unter Bezugnahme auf die 34A bis 34C, 36A bis 36C und 38A bis 38C beschriebenen Kristallisationsprozesse 116 werden weggelassen. Allgemeiner gesagt, es wird nur einer der unter Bezugnahme auf die 34A bis 34C, 36A bis 36C, 38A bis 38C und 39A bis 39C beschriebenen Kristallisationsprozesse 116 durchgeführt.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: ein erstes Gatedielektrikum auf einem ersten Kanalbereich eines ersten Halbleiter-Strukturelements; eine erste Gateelektrode auf dem ersten Gatedielektrikum; ein zweites Gatedielektrikum auf einem zweiten Kanalbereich eines zweiten Halbleiter-Strukturelements, wobei das zweite Gatedielektrikum eine höhere Kristallinität als das erste Gatedielektrikum hat; und eine zweite Gateelektrode auf dem zweiten Gatedielektrikum. Bei einigen Ausführungsformen der Vorrichtung ist das erste Halbleiter-Strukturelement eine Finne, und das zweite Halbleiter-Strukturelement ist eine Nanostruktur. Bei einigen Ausführungsformen ist der erste Kanalbereich länger als der zweite Kanalbereich. Bei einigen Ausführungsformen der Vorrichtung ist das zweite Gatedielektrikum dünner als das erste Gatedielektrikum. Bei einigen Ausführungsformen der Vorrichtung weist das erste Gatedielektrikum mehr Austrittsarbeits-Einstellschichten als die zweite Gateelektrode auf. Bei einigen Ausführungsformen der Vorrichtung weist die erste Gateelektrode ein erstes und ein zweites Austrittsarbeitsmaterial auf, und die zweite Gateelektrode weist das zweite Austrittsarbeitsmaterial, aber nicht das erste Austrittsarbeitsmaterial auf. Bei einigen Ausführungsformen der Vorrichtung ist das erste Gatedielektrikum eine amorphe dielektrische High-k-Schicht, und das zweite Gatedielektrikum ist eine kristalline dielektrische High-k-Schicht. Bei einigen Ausführungsformen der Vorrichtung ist das erste Gatedielektrikum eine erste kristalline dielektrische High-k-Schicht, und das zweite Gatedielektrikum ist eine zweite kristalline dielektrische High-k-Schicht. Bei einigen Ausführungsformen der Vorrichtung sind die erste und die zweite Gateelektrode Teil ein und derselben metallischen Gateleitung. Bei einigen Ausführungsformen der Vorrichtung sind die erste und die zweite Gateelektrode Teil unterschiedlicher metallischer Gateleitungen.
  • Bei einer Ausführungsform umfasst ein Verfahren Folgendes: Abscheiden einer amorphen dielektrischen High-k-Schicht auf einem Halbleiter-Strukturelement; Tempern der amorphen dielektrischen High-k-Schicht, um eine kristalline dielektrische High-k-Schicht zu erzeugen; Abscheiden einer ersten Austrittsarbeits-Einstellschicht auf der kristallinen dielektrischen High-k-Schicht; Strukturieren der ersten Austrittsarbeits-Einstellschicht durch Ätzen der ersten Austrittsarbeits-Einstellschicht unter Verwendung der kristallinen dielektrischen High-k-Schicht als eine Ätzstoppschicht; Abscheiden einer zweiten Austrittsarbeits-Einstellschicht auf der ersten Austrittsarbeits-Einstellschicht und der kristallinen dielektrischen High-k-Schicht; und Strukturieren der zweiten Austrittsarbeits-Einstellschicht durch Ätzen der zweiten Austrittsarbeits-Einstellschicht unter Verwendung der ersten Austrittsarbeits-Einstellschicht und der kristallinen dielektrischen High-k-Schicht als Ätzstoppschichten. Bei einigen Ausführungsformen des Verfahrens wird durch das Ätzen der ersten Austrittsarbeits-Einstellschicht eine Dicke der kristallinen dielektrischen High-k-Schicht reduziert. Bei einigen Ausführungsformen des Verfahrens ist die kristalline dielektrische High-k-Schicht dicker als die amorphe dielektrische High-k-Schicht. Bei einigen Ausführungsformen des Verfahrens umfasst das Tempern der amorphen dielektrischen High-k-Schicht ein Durchführen eines Mikrosekunden-Temperprozesses. Bei einigen Ausführungsformen des Verfahrens wird der Mikrosekunden-Temperprozess bei einer Temperatur von 1000 °C bis 1150 °C und für eine Dauer von 1,2 ms bis 12 ms durchgeführt. Bei einigen Ausführungsformen des Verfahrens hat die amorphe dielektrische High-k-Schicht eine Kristallinität von 5 % bis 30 %, und die kristalline dielektrische High-k-Schicht hat eine Kristallinität von 60 % bis 100 %.
  • Bei einer Ausführungsform umfasst ein Verfahren Folgendes: Abscheiden einer dielektrischen Gateschicht auf einem ersten und einem zweiten Kanalbereich; Verringern einer Ätzrate der dielektrischen Gateschicht in Bezug auf einen Ätzprozess; Abscheiden einer ersten Metallschicht auf der dielektrischen Gateschicht; Entfernen eines ersten Teils der ersten Metallschicht, der sich über dem ersten Kanalbereich befindet, durch Ätzen der ersten Metallschicht mit dem Ätzprozess, wobei ein zweiter Teil der ersten Metallschicht über dem zweiten Kanalbereich bestehen bleibt; und Abscheiden einer zweiten Metallschicht auf dem zweiten Teil der ersten Metallschicht und der dielektrischen Gateschicht. Bei einigen Ausführungsformen des Verfahrens umfasst das Verringern der Ätzrate der dielektrischen Gateschicht ein Kristallisieren der dielektrischen Gateschicht. Bei einigen Ausführungsformen des Verfahrens wird die dielektrische Gateschicht so kristallisiert, dass sie eine tetragonale oder orthorhombische Kristallphase und eine Kristallkorngröße von 3 nm bis 25 nm hat. Bei einigen Ausführungsformen des Verfahrens weist die dielektrische Gateschicht Hafniumoxid auf, die erste Metallschicht weist Titan-Aluminid auf, und der Ätzprozess umfasst eine Nassätzung unter Verwendung SC-1, SC-2 oder Wasserstoffperoxid als Ätzmittel.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Vorrichtung mit: einem ersten Gatedielektrikum auf einem ersten Kanalbereich eines ersten Halbleiter-Strukturelements; einer ersten Gateelektrode auf dem ersten Gatedielektrikum; einem zweiten Gatedielektrikum auf einem zweiten Kanalbereich eines zweiten Halbleiter-Strukturelements, wobei das zweite Gatedielektrikum eine höhere Kristallinität als das erste Gatedielektrikum hat; und einer zweiten Gateelektrode auf dem zweiten Gatedielektrikum.
  2. Vorrichtung nach Anspruch 1, wobei das erste Halbleiter-Strukturelement eine Finne ist und das zweite Halbleiter-Strukturelement eine Nanostruktur ist.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei der erste Kanalbereich länger als der zweite Kanalbereich ist.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das zweite Gatedielektrikum dünner als das erste Gatedielektrikum ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste Gatedielektrikum mehr Austrittsarbeits-Einstellschichten als die zweite Gateelektrode aufweist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Gateelektrode ein erstes und ein zweites Austrittsarbeitsmaterial aufweist, und die zweite Gateelektrode das zweite Austrittsarbeitsmaterial, aber nicht das erste Austrittsarbeitsmaterial aufweist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste Gatedielektrikum eine amorphe dielektrische High-k-Schicht ist und das zweite Gatedielektrikum eine kristalline dielektrische High-k-Schicht ist.
  8. Vorrichtung nach einem der Ansprüche 1 bis 6, wobei das erste Gatedielektrikum eine erste kristalline dielektrische High-k-Schicht ist und das zweite Gatedielektrikum eine zweite kristalline dielektrische High-k-Schicht ist.
  9. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste und die zweite Gateelektrode Teil ein und derselben metallischen Gateleitung sind.
  10. Vorrichtung nach einem der Ansprüche 1 bis 8, wobei die erste und die zweite Gateelektrode Teil unterschiedlicher metallischer Gateleitungen sind.
  11. Verfahren mit den folgenden Schritten: Abscheiden einer amorphen dielektrischen High-k-Schicht auf einem Halbleiter-Strukturelement; Tempern der amorphen dielektrischen High-k-Schicht, um eine kristalline dielektrische High-k-Schicht zu erzeugen; Abscheiden einer ersten Austrittsarbeits-Einstellschicht auf der kristallinen dielektrischen High-k-Schicht; Strukturieren der ersten Austrittsarbeits-Einstellschicht durch Ätzen der ersten Austrittsarbeits-Einstellschicht unter Verwendung der kristallinen dielektrischen High-k-Schicht als eine Ätzstoppschicht; Abscheiden einer zweiten Austrittsarbeits-Einstellschicht auf der ersten Austrittsarbeits-Einstellschicht und der kristallinen dielektrischen High-k-Schicht; und Strukturieren der zweiten Austrittsarbeits-Einstellschicht durch Ätzen der zweiten Austrittsarbeits-Einstellschicht unter Verwendung der ersten Austrittsarbeits-Einstellschicht und der kristallinen dielektrischen High-k-Schicht als Ätzstoppschichten.
  12. Verfahren nach Anspruch 11, wobei durch das Ätzen der ersten Austrittsarbeits-Einstellschicht eine Dicke der kristallinen dielektrischen High-k-Schicht reduziert wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei die kristalline dielektrische High-k-Schicht dicker als die amorphe dielektrische High-k-Schicht ist.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Tempern der amorphen dielektrischen High-k-Schicht ein Durchführen eines Mikrosekunden-Temperprozesses umfasst.
  15. Verfahren nach Anspruch 14, wobei der Mikrosekunden-Temperprozess bei einer Temperatur von 1000 °C bis 1150 °C und für eine Dauer von 1,2 ms bis 12 ms durchgeführt wird.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei die amorphe dielektrische High-k-Schicht eine Kristallinität von 5 % bis 30 % hat und die kristalline dielektrische High-k-Schicht eine Kristallinität von 60 % bis 100 % hat.
  17. Verfahren mit den folgenden Schritten: Abscheiden einer dielektrischen Gateschicht auf einem ersten und einem zweiten Kanalbereich; Verringern einer Ätzrate der dielektrischen Gateschicht in Bezug auf einen Ätzprozess; Abscheiden einer ersten Metallschicht auf der dielektrischen Gateschicht; Entfernen eines ersten Teils der ersten Metallschicht, der sich über dem ersten Kanalbereich befindet, durch Ätzen der ersten Metallschicht mit dem Ätzprozess, wobei ein zweiter Teil der ersten Metallschicht über dem zweiten Kanalbereich bestehen bleibt; und Abscheiden einer zweiten Metallschicht auf dem zweiten Teil der ersten Metallschicht und der dielektrischen Gateschicht.
  18. Verfahren nach Anspruch 17, wobei das Verringern der Ätzrate der dielektrischen Gateschicht ein Kristallisieren der dielektrischen Gateschicht umfasst.
  19. Verfahren nach Anspruch 18, wobei die dielektrische Gateschicht so kristallisiert wird, dass sie eine tetragonale oder orthorhombische Kristallphase und eine Kristallkorngröße von 3 nm bis 25 nm hat.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei die dielektrische Gateschicht Hafniumoxid aufweist, die erste Metallschicht Titan-Aluminid aufweist, und der Ätzprozess eine Nassätzung unter Verwendung von SC, SC-2 oder Wasserstoffperoxid als Ätzmittel umfasst.
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