TW202320338A - 半導體裝置與其形成方法 - Google Patents

半導體裝置與其形成方法 Download PDF

Info

Publication number
TW202320338A
TW202320338A TW111134840A TW111134840A TW202320338A TW 202320338 A TW202320338 A TW 202320338A TW 111134840 A TW111134840 A TW 111134840A TW 111134840 A TW111134840 A TW 111134840A TW 202320338 A TW202320338 A TW 202320338A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
gate
work function
gate dielectric
Prior art date
Application number
TW111134840A
Other languages
English (en)
Other versions
TWI831375B (zh
Inventor
侯承浩
張哲豪
李達元
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202320338A publication Critical patent/TW202320338A/zh
Application granted granted Critical
Publication of TWI831375B publication Critical patent/TWI831375B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

裝置包括第一閘極介電層位於第一半導體結構的第一通道區上；第一閘極位於第一閘極介電層上；第二閘極介電層位於第二半導體結構的第二通道區上，且第二閘極介電層的結晶性大於第一閘極介電層的結晶性；以及第二閘極位於第二閘極介電層上。

Description

半導體裝置與其形成方法
本發明實施例關於半導體裝置，更特別關於退火後的結晶閘極介電層。
半導體裝置用於多種電子應用，比如個人電腦、手機、數位相機、與其他電子設備。半導體裝置的製作方法通常為依序沉積絕緣或介電層、導電層、與半導體層的材料於半導體基板上，並採用微影圖案化多種材料層以形成電路構件與單元於其上。
半導體產業持續減少最小結構尺寸以將更多構件整合至給定面積中，可持續改善多種電子構件(如電晶體、二極體、電阻、電容器、或類似物)的積體密度。然而隨著最小結構尺寸縮小，可能產生需要解決的額外問題。
在一實施例中，半導體裝置包括第一閘極介電層，位於第一半導體結構的第一通道區上；第一閘極，位於第一閘極介電層上；第二閘極介電層，位於第二半導體結構的第二通道區上，且第二閘極介電層的結晶性大於第一閘極介電層的結晶性；以及第二閘極，位於第二閘極介電層上。
在一實施例中，半導體裝置的形成方法包括：沉積非晶高介電常數的介電層於半導體結構上；退火非晶高介電常數的介電層以形成結晶高介電常數的介電層；沉積第一功函數調整層於結晶高介電常數的介電層上；採用結晶高介電常數的介電層作為蝕刻停止層，蝕刻第一功函數調整層以圖案化第一功函數調整層；沉積第二功函數調整層於第一功函數調整層與結晶高介電常數的介電層上；以及採用第一功函數調整層與結晶高介電常數的介電層作為蝕刻停止層，蝕刻第二功函數調整層以圖案化第二功函數調整層。
在一些實施例中，半導體裝置的形成方法包括：沉積閘極介電層於第一通道區與第二通道區上；減少閘極介電層對蝕刻製程的蝕刻速率；沉積第一金屬層於閘極介電層上；以蝕刻製程蝕刻第一金屬層以移除第一通道區上的第一金屬層的第一部分，而第一金屬層的第二部分保留於第二通道區上；以及沉積第二金屬層於第一金屬層的第二部分與閘極介電層上。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
以下揭露的內容提供許多不同的實施例或實例以實施本案的不同特徵。以下揭露的內容說明各個構件及其排列方式的特定例子以簡化說明。這些特定例子並非用以侷限本發明實施例。舉例來說，若本發明實施例說明第一結構形成於第二結構之上，即表示其第一結構可能與第二結構直接接觸，或額外結構可能形成於第一結構與第二結構之間，使第一結構與第二結構未直接接觸。此外，本發明多種例子可重複標號以簡化說明或使說明清楚，並不代表多種實施例及/或設置中具有相同標號的結構具有同樣的相對關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
本發明多種實施例的電晶體置換閘極包括閘極介電層與閘極層。在形成閘極介電層時，進行結晶製程以減少閘極介電層在後續圖案化閘極層所用的功函數調整層所用的蝕刻製程時的蝕刻速率。換言之，結晶製程對蝕刻功函數調整層而言，可增加閘極介電層的蝕刻選擇性。閘極介電層在圖案化功函數調整層所用的蝕刻製程時可作為蝕刻停止層，且減少閘極介電層的蝕刻速率有助於減少蝕刻製程時的閘極介電層損失。減少閘極介電層損失可改善最終裝置的效能。
實施例說明的具體內容中，晶粒含有奈米結構場效電晶體。然而多種實施例可應用於含有其他電晶體種類(如鰭狀場效電晶體、平面電晶體、或類似物)的晶粒，以取代奈米結構電晶體或與奈米結構電晶體組合。
圖1顯示一些實施例中的奈米結構場效電晶體，比如奈米現場效電晶體、奈米片場效電晶體、多橋通道場效電晶體、奈米帶場效電晶體、全繞式閘極場效電晶體、或類似物。圖1係三維圖，且省略奈米結構場效電晶體的一些結構以求圖式清楚。
奈米結構場效電晶體包括奈米結構66 (如奈米片、奈米線、或類似物)於基板50 (如半導體基板)之上的鰭狀物62上，而奈米結構66為半導體結構以作為奈米結構場效電晶體的通道區。奈米結構66可包括p型奈米結構、n型奈米結構、或上述之組合。隔離區70如淺溝槽隔離區可位於相鄰的鰭狀物62之間，且奈米結構66位於相鄰的隔離區70之間且高於隔離區70。雖然隔離區70在說明與圖式中與基板50分開，此處所述的用語「基板」可單指半導體基板或半導體基板與隔離區的組合。此外，雖然圖式中的鰭狀物62的底部與基板50為單一的連續材料，鰭狀物62的底部及/或基板50可包括單一材料或多種材料。
閘極介電層132包覆奈米結構66的上表面、側壁、與下表面。閘極134位於閘極介電層132上並包覆閘極介電層132。磊晶源極/汲極區98位於閘極介電層132與閘極134的兩側上。第一層間介電層104形成於磊晶源極/汲極區98上。可形成接點(如後述)穿過第一層間介電層104至磊晶源極/汲極區98。多種奈米結構66之間可共用磊晶源極/汲極區98。舉例來說，相鄰的磊晶源極/汲極區98可電性連接，比如經由磊晶成長而合併磊晶源極/汲極區98，或經由相同的源極/汲極接點耦接磊晶源極/汲極區98。
圖1更顯示後續圖式所用的參考剖面。剖面A-A'沿著閘極134的縱軸，且其方向垂直於奈米結構場效電晶體的磊晶源極/汲極區98之間的電流方向。剖面B-B'沿著奈米結構66的縱軸，且其方向在奈米結構場效電晶體的磊晶源極/汲極區98之間的電流方向中。剖面C-C'平行於剖面A-A'，且延伸穿過奈米結構場效電晶體的磊晶源極/汲極區98。後續圖式依據參考剖面以求圖式清楚。
此處所述的一些實施例為採用閘極後製製程所形成的奈米結構場效電晶體。在其他實施例中，可採用閘極優先製程。此外，一些實施例可用於平面裝置(如平面場效電晶體)或鰭狀場效電晶體。舉例來說，鰭狀場效電晶體可包括半導體鰭狀物於基板上，而半導體鰭狀物可為半導體結構，其可作為鰭狀場效電晶體所用的通道區。類似地，平面場效電晶體可包括基板，且基板的平面部分可為半導體結構，其可作為平面場效電晶體的通道區。
圖2至25B係一些實施例中，製造奈米結構場效電晶體的中間階段的圖式。圖2、3、4、5、及6係與圖1的三維圖類似的三維圖。圖7A、8A、9A、10A、11A、12A、13A、23A、24A、及25A係沿著與圖1中的參考剖面A-A'類似的剖面的剖視圖，差別在於具有兩個鰭狀物。圖7B、8B、9B、10B、11B、12B、13B、14A、14B、14C、14D、15A、15C、15C、15D、16A、16B、16C、16D、17A、17B、17C、17D、18A、18B、18C、18D、19A、19B、19C、19D、20A、20B、20C、20D、21A、21B、21C、21D、22A、22B、22C、22D、23B、24B、及25B係沿著與圖1中的參考剖面B-B'類似的剖面的剖視圖。圖9C及9D係沿著與圖1中的參考剖面C-C'類似的剖面的剖視圖，差別在於具有兩個鰭狀物。
在圖2中，提供基板50以形成奈米結構場效電晶體。基板50可為半導體基板，比如基體半導體、絕緣層上半導體基板、或類似物，其可摻雜(如摻雜p型或n型雜質)或未摻雜。基板50可為晶圓如矽晶圓。一般而言，絕緣層上半導體基板為半導體材料層形成於絕緣層上。舉例來說，絕緣層可為埋置氧化物層、氧化矽層、或類似物。可提供絕緣層絕緣層於基板上，一般為矽基板或玻璃基板。亦可採用其他基板如多層基板或組成漸變基板。在一些實施例中，基板50的半導體材料可包括矽、鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、上述之組合、或類似物。
基板50具有n型區50N與p型區50P。n型區50N可用於形成n型裝置如n型金氧半電晶體(比如n型奈米結構場效電晶體)，而p型區50P可用於形成p型裝置如p型金氧半電晶體(比如p型奈米結構場效電晶體)。n型區50N可與p型區50P物理分開(未圖示)，且可具有任何數目的裝置結構(如其他主動裝置、摻雜區、隔離結構、或類似物)位於n型區50N與p型區50P之間。雖然圖式中只有一個n型區50N與一個p型區50P，可提供任何數目的n型區50N與p型區50P。
可輕摻p型或n型雜質至基板50。可進行抗擊穿佈植於基板50的上側部分上，以形成抗擊穿區。在抗擊穿佈植時，可佈植雜質至基板50中。雜質的導電型態可與後續形成於n型區50N與p型區50P中的源極/汲極區的導電型態相反。抗擊穿區可延伸於奈米結構場效電晶體中的源極/汲極區之下。抗擊穿區可用於降低自源極/汲極區至基板50的漏電流。在一些實施例中，抗擊穿區中的雜質濃度可為10 18cm -3至10 19cm -3。
多層堆疊52形成於基板50上。多層堆疊52包括交錯的第一半導體層54與第二半導體層56。第一半導體層54的組成為第一半導體材料，而第二半導體層56的組成為第二半導體材料。半導體材料可各自選用基板50的半導體材料。在所述實施例中，多層堆疊52包括三個第一半導體層54與三個第二半導體層56。應理解多層堆疊52可包括任何數目的第一半導體層54與第二半導體層56。
在詳述於下的實施例中，將移除第一半導體層54並圖案化第二半導體層56，以形成n型區50N與p型區50P中的奈米結構場效電晶體所用的通道區。第一半導體層54為犧牲層(或虛置層)，可移除於後續製程而露出第二半導體層56的上表面與下表面。第一半導體層54的第一半導體材料對蝕刻第二半導體層56的製程具有高蝕刻選擇性，比如矽鍺。第二半導體層56的第二半導體材料適用於n型與p型裝置，比如矽。
在另一實施例中(未圖示)，可圖案化第一半導體層54以形成一區域(如p型區50P)中的奈米結構場效電晶體所用的通道區，且可圖案化第二半導體層56以形成另一區域(如n型區50N)中的奈米結構場效電晶體所用的通道區。第一半導體層54的第一半導體材料可為適用於p型裝置的材料，比如矽鍺、純鍺、III-V族半導體化合物、II-VI族半導體化合物、或類似物。第二半導體層56的第二半導體材料可為適用於n型裝置的材料，比如矽、碳化矽、III-V族半導體化合物、II-VI族半導體化合物、或類似物。第一半導體材料與第二半導體材料可對蝕刻具有高蝕刻選擇性，因此可在n型區50N中移除第一半導體層54而不移除第二半導體層56，且可在p型區50P中移除第二半導體層56而不移除第一半導體層54。
多層堆疊52的每一層的形成方法可為成長製程如氣相磊晶或分子束磊晶，沉積製程如化學氣相沉積貨源子層沉積、或類似製程。每一層可具有小厚度如5 nm至30 nm。在一些實施例中，多層堆疊52的一些層(如第二半導體層56)可比多層堆疊52的其他層(如第一半導體層54)薄。
在圖3中，圖案化溝槽於基板50與多層堆疊52中，以形成鰭狀物62、奈米結構64、與奈米結構66。鰭狀物62可為圖案化於基板50中的半導體帶。奈米結構64與奈米結構66分別包括第一半導體層54與第二半導體層56的保留部分。圖案化溝槽的方法可為任何可接受的蝕刻製程，比如反應性離子蝕刻、中性束蝕刻、類似製程、或上述之組合。蝕刻可為非等向。
可由任何合適方法圖案化鰭狀物62與奈米結構64及66。舉例來說，可採用一或多道光微影製程圖案化鰭狀物62與奈米結構64及66，比如雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例可形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。可採用自對準製程以沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，而保留的間隔物之後可作為遮罩以圖案化鰭狀物62與奈米結構64及66。在一些實施例中，遮罩(或其他層)可保留於奈米結構64及66上。
鰭狀物62與奈米結構64及66各自的寬度可為8 nm至40 nm。在所述實施例中，鰭狀物62與奈米結構64及66在n型區50N與p型區50P中可具有實質上相同的寬度。在另一實施例中，一區域(如n型區50N)中的鰭狀物62與奈米結構64及66，可比另一區(如p型區50P)中的鰭狀物62與奈米結構64及66寬。
在圖4中，形成淺溝槽隔離區70於基板50之上與相鄰的鰭狀物62之間。淺溝槽隔離區70位於鰭狀物62的至少一部分周圍，使奈米結構64及66的至少一部分自相鄰的淺溝槽隔離區70之間凸起。鰭狀物62的部分亦可自相鄰的淺溝槽隔離區70之間凸起。在所述實施例中，淺溝槽隔離區70的上表面可與鰭狀物62的上表面共平面(在製程變數中)。在一些實施例中，淺溝槽隔離區70的上表面可高於或低於鰭狀物62的上表面。淺溝槽隔離區70分隔相鄰的奈米結構場效電晶體的結構。
淺溝槽隔離區70的形成方法可為任何合適方法。舉例來說，可形成絕緣材料於基板50與奈米結構64及66之上以及相鄰的鰭狀物62之間。絕緣材料可為氧化物如氧化矽、氮化物如氮化矽、類似物、或上述之組合，其形成方法可為化學氣相沉積製程如高密度電漿化學氣相沉積、可流動的化學氣相沉積、類似製程、或上述之組合。亦可採用任何可接受的製程所形成的其他絕緣材料。在一些實施例中，絕緣材料為可流動的化學氣相沉積所形成的氧化矽。一旦形成絕緣材料，即可進行退火製程。在一實施例中，形成絕緣材料，使多餘的絕緣材料覆蓋奈米結構64及66。雖然圖式中的淺溝槽隔離區70為單層，一些實施例可採用多層結構。舉例來說，一些實施例可先沿著基板50、鰭狀物62、與奈米結構64及66的表面形成襯墊(未圖示)。之後可形成填充材料於襯墊上。
接著對絕緣材料進行移除製程，以移除奈米結構64及66上的多餘絕緣材料。在一些實施例中，可採用平坦化製程如化學機械研磨、回蝕刻製程、上述之組合、或類似製程。在遮罩保留於奈米結構64及66上的實施例中，平坦化製程可露出遮罩或移除遮罩。在平坦化製程之後，絕緣材料的上表面可與遮罩(若存在)或奈米結構64及66的上表面共平面(在製程變數中)。綜上所述，遮罩(若存在)或奈米結構64及66的上表面自絕緣材料露出。在所述實施例中，無遮罩保留於奈米結構64及66上。接著使絕緣材料凹陷以形成淺溝槽隔離區70。由於絕緣材料凹陷，奈米結構64及66的至少一部分自相鄰的絕緣材料的部分之間凸起。鰭狀物62的部分亦可自相鄰的絕緣材料的部分之間凸起。此外，淺溝槽隔離區70可具有圖示的平坦表面、凸出表面、凹入表面(如碟化)、或上述之組合。可由合適蝕刻使淺溝槽隔離區70的上表面平坦、凸出、及/或凹陷。可採用任何可接受的蝕刻製程使絕緣材料凹陷，比如對絕緣材料具有選擇性的蝕刻製程，其選擇性蝕刻淺溝槽隔離區70的材料的速率，大於蝕刻鰭狀物62與奈米結構64及66的材料的速率。舉例來說，可採用稀氫氟酸進行氧化物移除步驟。
前述製程僅為如何形成鰭狀物62與奈米結構64及66的一例。在一些實施例中，鰭狀物62及/或奈米結構64及66的形成方法可採用遮罩與磊晶成長製程。舉例來說，可形成介電層於基板50的表面上，且可蝕刻溝槽穿過介電層以露出下方基板50。可磊晶成長磊晶結構於溝槽中，且可使介電層凹陷以使磊晶結構自介電層凸起而形成鰭狀物62及/或奈米結構64及66。磊晶結構可包括交錯的之前說明的半導體材料，比如第一半導體材料與第二半導體材料。在磊晶成長磊晶結構的一些實施例中，可在成長時原位摻雜磊晶成長的材料，其可省略之前及/或之後的佈植，但原位摻雜與佈植摻雜可搭配使用。
此外，可摻雜(如摻雜p型雜質或n型雜質)形成合適的井區(未圖示)於奈米結構64及66、鰭狀物62、及或基板50中。井區的導電型態可與之後形成於n型區50N與p型區50P中的源極/汲極區的導電型態相反。在一些實施例中，p型井形成於n型區50N中，而n型井形成於p型區50P中。在一些實施例中，p型井(或n型井)可形成於n型區50N與p型區50P中。
在不同井區型態的實施例中，可採用不同的佈植步驟以用於n型區50N與p型區50P，其可採用遮罩(未圖示)如光阻。舉例來說，可形成遮罩(未圖示)如光阻於n型區50N之中的鰭狀物62、奈米結構64及66、淺溝槽隔離區70上。圖案化光阻以露出p型區50P。光阻的形成方法可採用旋轉塗佈技術，而光阻的圖案化方法可採用可接受的光微影技術。一旦圖案化光阻，可進行n型雜質佈植於p型區50P中，且光阻可作為遮罩以實質上避免n型雜質佈植到n型區50N中。n型雜質可為磷、砷、銻、或類似物，且其佈植濃度可為10 13cm -3至10 14cm -3。在佈植之後可移除光阻，且移除方法可為任何可接受的灰化製程。
在佈植p型區50P之前或之後，可形成遮罩(未圖示)如光阻於p型區50P之中的鰭狀物62、奈米結構64及66、淺溝槽隔離區70上。圖案化光阻以露出n型區50N。光阻的形成方法可採用旋轉塗佈技術，而光阻的圖案化方法可採用可接受的光微影技術。一旦圖案化光阻，可進行p型雜質佈植於n型區50N中，且光阻可作為遮罩以實質上避免p型雜質佈植到p型區50P中。p型雜質可為硼、氟化硼、銦、或類似物，且其佈植濃度可為10 13cm -3至10 14cm -3。在佈植之後可移除光阻，且移除方法可為任何可接受的灰化製程。
在佈植n型區50N與p型區50P之後，可進行退火以修復佈植損傷並活化佈植的p型及/或n型雜質。在一些實施例中，磊晶成長鰭狀物62及/或奈米結構64及66所用的磊晶結構時，可在成長時原位摻雜成長的材料以省略佈植，不過原位摻雜與佈植摻雜可搭配使用。
在圖5中，形成虛置介電層72於鰭狀物62與奈米結構64及66上。虛置介電層72的組成可為介電材料如氧化矽、氮化矽、上述之組合、或類似物，其形成方法可為依據可接受的技術進行沉積或熱成長。虛置閘極層74形成於虛置介電層72上，而遮罩層76形成於虛置閘極層74上。可沉積虛置閘極層74於虛置介電層72上，接著以化學機械研磨等方法平坦化虛置閘極層74。虛置閘極層74的組成可為導電或非導電材料，比如非晶矽、多晶矽、多晶矽鍺、金屬、金屬氮化物、金屬矽化物、金屬氧化物、或類似物，且其形成方法可為沉積製程如物理氣相沉積、化學氣相沉積、或類似方法。虛置閘極層74的組成對蝕刻絕緣材料如淺溝槽隔離區70及/或虛置介電層72的製程具有高蝕刻選擇性。遮罩層76可沉積於虛置閘極層74上。遮罩層76的組成可為介電材料如氮化矽、氮氧化矽、或類似物。在此例中，單一虛置閘極層74與單一遮罩層76橫越n型區50N與p型區50P。在所述實施例中，虛置介電層72覆蓋鰭狀物62、奈米結構64及66、與淺溝槽隔離區70，使虛置介電層72延伸於淺溝槽隔離區70之上以及虛置閘極層74與淺溝槽隔離區70之間。在另一實施例中，虛置介電層72指覆蓋鰭狀物62與奈米結構64及66。
在圖6中，採用可接受的光微影與蝕刻技術圖案化遮罩層76以形成遮罩86。接著可由任何可接受的蝕刻技術將遮罩86的圖案轉移至虛置閘極層74，以形成虛置閘極84。可視情況由任何可接受的蝕刻技術將遮罩86的圖案進一步轉移至虛置介電層72，以形成虛置介電層82。虛置閘極84覆蓋奈米結構64及66的部分，其將暴露於後續製程中以形成通道區。具體而言，虛置閘極84可沿著奈米結構66的部分延伸，且將圖案化奈米結構66的部分以形成通道區68 (見圖7A及7B)。遮罩86的圖案可用於物理分隔相鄰的虛置閘極84。虛置閘極84的長度方向可實質上垂直於鰭狀物62的長度方向(在製程變數中)。在圖案化之後可視情況移除遮罩86，且移除方法可為任何可接受的蝕刻技術。
圖7A至26B顯示製造裝置的實施例中的多種額外步驟。圖7A至26B顯示的結構可位於n型區50N與p型區50P中。舉例來說，圖示的結構可用於n型區50N與p型區50P中。n型區50N與p型區50P中的結構差異(若存在)將搭配圖式說明。
在圖7A及7B中，閘極間隔物90形成於奈米結構64及66上，以及遮罩86 (若存在)、虛置閘極84、與虛置介電層82的露出側壁上。閘極間隔物90的形成方法可為順應性形成一或多個介電材料，接著蝕刻介電材料。可接受的介電材料可包括氧化矽、氮化矽、氮氧化矽、碳氮氧化矽、或類似物，且其形成方法可為沉積製程如化學氣相沉積、原子層沉積、或類似方法。亦可採用任何可接受的製程所形成的其他絕緣材料。可進行任何可接受的蝕刻製程，比如乾蝕刻、濕蝕刻、類似製程、或上述之組合以圖案化介電材料。蝕刻可為非等向。在蝕刻介電材料時，可保留介電材料的部分於虛置閘極84的側壁上，以形成閘極間隔物90。如下詳述，蝕刻介電材料時亦可保留介電材料的部分於鰭狀物62及/或奈米結構64及66的側壁上，以形成鰭狀物間隔物92 (見圖9C及9D)。在蝕刻之後，鰭狀物間隔物92及/或閘極間隔物90可具有平直側壁(如圖示)，或可具有弧形側壁(未圖示)。
此外，可進行佈植以形成輕摻雜源極/汲極區(未圖示)。在具有不同裝置型態的實施例中，與前述井區所用的佈植類似，可形成遮罩(未圖示)如光阻於n型區50N上並露出p型區50P，且可佈植合適型態(如p型)的雜質至p型區50P中露出的鰭狀物62及/或奈米結構64及66中。接著可移除遮罩。之後可形成遮罩(未圖示)如光阻於p型區50P上並露出n型區50N，且可佈植適當型態(如n型)雜質至n型區50N中露出的鰭狀物62及/或奈米結構64及66中。接著可移除遮罩。n型雜質可為前述的任何n型雜質，且p型雜質可為前述的任何p型雜質。在佈植時的虛置閘極84可維持覆蓋通道區68，使通道區68維持實質上不含形成輕摻雜源極/汲極區所佈植的雜質。輕摻雜源極/汲極區的雜質濃度可為10 15cm -3至10 19cm -3。可採用退火以修復佈植損傷並活化佈植的雜質。
值得注意的是，上述說明通常關於形成間隔物與輕摻雜源極/汲極區的製程。亦可採用其他製程與順序。舉例來說，可採用較少或額外的間隔物，可採用不同的步驟順序、可形成與移除額外的間隔物，及/或類似變化。此外，n型裝置與p型裝置的形成方法可採用不同的結構與步驟。
在圖8A及8B中，可形成源極/汲極凹陷94於奈米結構64及66中。在所述實施例中，源極/汲極凹陷94延伸穿過奈米結構64及66至鰭狀物62中。源極/汲極凹陷94亦可延伸至基板50中。在多種實施例中，源極/汲極凹陷94可延伸至基板50的上表面，而不蝕刻基板50；可回蝕刻鰭狀物62，使源極/汲極凹陷94的下表面低於淺溝槽隔離區70的上表面；或類似製程。源極/汲極凹陷94的形成方法可為蝕刻奈米結構64及66，且蝕刻方法可採用非等向蝕刻製程如反應性離子蝕刻、中性束蝕刻、或類似製程。在形成源極/汲極凹陷94所用的蝕刻製程時，閘極間隔物90與虛置閘極84可一起遮罩鰭狀物62及/或奈米結構64及66的部分。可採用單一蝕刻製程蝕刻每一奈米結構64及66，或可採用多個蝕刻製程以蝕刻奈米結構64及66。可採用時控的蝕刻製程，以在源極/汲極凹陷94達到所需深度之後，停止蝕刻源極/汲極凹陷94。
可視情況形成內側間隔物96於奈米結構64的保留部分的側壁(比如源極/汲極凹陷94所露出的側壁)上。如下詳述，源極/汲極區之後可形成於源極/汲極凹陷94中，且奈米結構64之後可置換成對應的閘極結構。內側間隔物96可作為後續形成的源極/汲極區與後續形成的閘極結構之間的隔離結構。此外，內側間隔物96可用於避免後續蝕刻製程損傷後續形成的源極/汲極區，而蝕刻製程可為後續移除奈米結構64所用的蝕刻製程。
在形成內側間隔物96的例子中，可橫向擴大源極/汲極凹陷94。具體而言，可使源極/汲極凹陷94所露出的奈米結構64的側壁部分凹陷。雖然圖式中的奈米結構64的側壁平直，但側壁可凹入或凸出。可由任何可接受的蝕刻製程使側壁凹陷，比如對奈米結構64的材料具有選擇性的蝕刻製程，其選擇性蝕刻奈米結構64的材料的速率大於蝕刻奈米結構66的材料的速率。蝕刻可為等向。舉例來說，當奈米結構66的組成為矽而奈米結構64的組成為矽鍺時，蝕刻製程可為採用氫氧化四甲基銨、氫氧化銨、或類似物的濕蝕刻。在另一實施例中，蝕刻製程可為採用氟為主的氣體如氫氟酸氣體的乾蝕刻。在一些實施例中，可連續進行相同的蝕刻製程以形成源極/汲極凹陷94並使奈米結構64的側壁凹陷。接著可順應性形成絕緣材料於源極/汲極凹陷94中，再蝕刻絕緣材料以形成內側間隔物96。絕緣材料可為氮化矽或氮氧化矽，但亦可採用任何合適材料如介電常數小於約3.5的低介電常數材料。絕緣材料的形成方法可為沉積製程如原子層沉積、化學氣相沉積、或類似製程。蝕刻絕緣材料的製程可為非等向。舉例來說，蝕刻製程可為乾蝕刻如反應性離子蝕刻、中性束蝕刻、或類似製程。雖然圖式中的內側間隔物96的外側側壁可與閘極間隔物90的側壁齊平，內側間隔物96的外側側壁可延伸超出閘極間隔物90的側壁或自閘極間隔物90的側壁凹陷。換言之，內側間隔物96可部分地填入、完全填入、或超填側壁凹陷。此外，雖然圖式中的內側間隔物96的側壁平直，但內側間隔物96的側壁可凹入或凸出。
在圖9A及9B中，磊晶源極/汲極區98形成於源極/汲極凹陷94中。形成磊晶源極/汲極區98，使虛置閘極84 (與對應的通道區68)各自位於個別成對的相鄰的磊晶源極/汲極區98之間。在一些實施例中，閘極間隔物90與內側間隔物96分別使磊晶源極/汲極區98與虛置閘極84以及奈米結構64隔有合適的橫向距離，使磊晶源極/汲極區98不會向外短接至最終奈米結構電晶體其後續形成的閘極。可選擇磊晶源極/汲極區98的材料以施加應力於個別的通道區68中，進而改善效能。
n型區50N中的磊晶源極/汲極區98的形成方法可為遮罩p型區50P。接著磊晶成長n型區50N中的磊晶源極/汲極區98於n型區50N之中的源極/汲極凹陷94中。磊晶源極/汲極區98可包括適用於n型裝置的任何可接受的材料。舉例來說，若奈米結構66為矽，則n型區50N中的磊晶源極/汲極區98可包括施加拉伸應力於通道區68上的材料，比如矽、碳化矽、摻雜磷的碳化矽、磷化矽、或類似物。n型區50N中的磊晶源極/汲極區98可視作「n型源極/汲極區」。n型區50N中的磊晶源極/汲極區98可具有自鰭狀物62與奈米結構64及66的個別表面隆起的表面，且可具有晶面。
p型區50P中的磊晶源極/汲極區98的形成方法可為遮罩n型區50N。接著磊晶成長p型區50P中的磊晶源極/汲極區98於p型區50P之中的源極/汲極凹陷94中。磊晶源極/汲極區98可包括適用於p型裝置的任何可接受的材料。舉例來說，若奈米結構66為矽，則p型區50P中的磊晶源極/汲極區98可包括施加壓縮應力於通道區68上的材料，比如矽鍺、摻雜硼的矽鍺、鍺、鍺錫、或類似物。p型區50P中的磊晶源極/汲極區98可視作「p型源極/汲極區」。p型區50P中的磊晶源極/汲極區98可具有自鰭狀物62與奈米結構64及66的個別表面隆起的表面，且可具有晶面。
可佈植雜質至磊晶源極/汲極區98、奈米結構64及66、及/或鰭狀物62以形成源極/汲極區，其可與前述形成輕摻雜源極/汲極區的製程類似。接著進行退火。源極/汲極區的雜質濃度可為10 19cm -3至10 21cm -3。源極/汲極區所用的n型及/或p型雜質可為任何前述雜質。在一些實施例中，可在成長時原位摻雜磊晶源極/汲極區98。
形成磊晶源極/汲極區98所用的磊晶製程，造成磊晶源極/汲極區的上表面具有晶面，其橫向擴大以向外超出鰭狀物62與奈米結構64及66的側壁。在一些實施例中，這些晶面造成相鄰的磊晶源極/汲極區98合併，如圖9C所示。在一些實施例中，在完成磊晶製程之後，相鄰的磊晶源極/汲極區98維持分開，如圖9D所示。在所述實施例中，調整形成閘極間隔物90所用的間隔物蝕刻，以形成鰭狀物間隔物92於鰭狀物62的側壁及/或奈米結構64及66的側壁上。可形成鰭狀物間隔物92以覆蓋延伸高於淺溝槽隔離區70的鰭狀物62及/或奈米結構64及66的側壁的部分上，進而阻擋磊晶成長。在另一實施例中，調整形成閘極間隔物90所用的間隔物蝕刻而不形成鰭狀物間隔物，使磊晶源極/汲極區98可延伸至淺溝槽隔離區70的表面。
磊晶源極/汲極區98可包括一或多半導體材料層。舉例來說，磊晶源極/汲極區98可各自包括襯墊層98A、主要層98B、與完成層98C (或更一般的第一半導體材料層、第二半導體材料層、與第三半導體材料層)。可採用任何數目的半導體材料層以用於磊晶源極/汲極區98。襯墊層98A、主要層98B、與完成層98C的組成可為不同的半導體材料，且可摻雜置不同的雜質濃度。在一些實施例中，襯墊層98A的雜質濃度小於主要層98B的雜質濃度，而完成層98C的雜質濃度大於襯墊層98A的雜質濃度且小於主要層98B的雜質濃度。在磊晶源極/汲極區98包括三個半導體材料層的實施例中，可成長襯墊層98A於源極/汲極凹陷94中，可成長主要層98B於襯墊層98A上，且可成長完成層98C於主要層98B上。
在圖10A及10B中，第一層間介電層104沉積於磊晶源極/汲極區98、閘極間隔物90、及遮罩86 (若存在)或虛置閘極84上。第一層間介電層104的組成可為介電材料，其形成方法可為任何合適的沉積製程如化學氣相沉積、電漿輔助化學氣相沉積、可流動的化學氣相沉積、或類似製程。可接受的介電材料可包括磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物。亦可採用任何可接受的製程所形成的其他絕緣材料。
在一些實施例中，接點蝕刻停止層102形成於第一層間介電層104與磊晶源極/汲極區98、閘極間隔物90、及遮罩86 (若存在)或虛置閘極84之間。接點蝕刻停止層102的組成可為介電材料，其對蝕刻第一層間介電層104的製程具有高蝕刻選擇性，比如氮化矽、氧化矽、氮氧化矽、或類似物，且其形成方法可為任何合適的沉積製程如化學氣相沉積、原子層沉積、或類似製程。
在圖11A及11B中，進行移除製程使第一層間介電層104的上表面與閘極間隔物90及遮罩86 (若存在)或虛置閘極84的上表面齊平。在一些實施例中，可採用平坦化製程如化學機械研磨、回蝕刻製程、上述之組合、或類似製程。平坦化製程亦可移除虛置閘極84上的遮罩86，以及沿著遮罩86的側壁的閘極間隔物90的部分。在平坦化製程之後，閘極間隔物90、第一層間介電層104、接點蝕刻停止層102、與遮罩86 (若存在)或虛置閘極84的上表面共平面(在製程變數中)。綜上所述，遮罩86 (若存在)或虛置閘極84的上表面可經由第一層間介電層104露出。在所述實施例中可保留遮罩86，而平坦化製程使第一層間介電層104的上表面與遮罩86的上表面齊平。
在圖12A及12B中，蝕刻製程中可移除遮罩86 (若存在)與虛置閘極84，以形成凹陷106。亦可移除凹陷106中的虛置介電層82的部分。在一些實施例中，可由非等向乾蝕刻移除虛置閘極84。舉例來說，蝕刻製程可包括乾蝕刻，其採用的反應氣體選擇性蝕刻虛置閘極84的速率，可大於蝕刻第一層間介電層104或閘極間隔物90的速率。在蝕刻移除虛置閘極84時，虛置介電層82可作為蝕刻停止層。接著可移除虛置介電層82。每一凹陷106可露出通道區68的部分及/或位於通道區68的部分上。奈米結構66的部分可作為相鄰的成對磊晶源極/汲極區98之間的通道區68並鄰接磊晶源極/汲極區98。
接著移除奈米結構64的保留部分以形成開口108於奈米結構66之間的區域50I中。移除奈米結構64的保留部分的方法可為任何可接受的蝕刻製程，其選擇性蝕刻奈米結構64的材料的速率大於蝕刻奈米結構66的材料的速率。蝕刻可為等向。舉例來說，當奈米結構64的組成為矽鍺且奈米結構66的組成為矽時，蝕刻製程可為濕蝕刻，其可採用氫氧化四甲基銨、氫氧化銨、或類似物。在一些實施例中，進行修整製程(未圖示)以減少奈米結構66的露出部分的厚度，並擴大開口108。
在圖13A及13B中，閘極介電層112形成於凹陷106與開口108中。閘極層114形成於閘極介電層112上。閘極介電層112與閘極層114為置換閘極所用的層狀物，且各自包覆奈米結構66的所有側(如四側)。
閘極介電層112位於鰭狀物62的上表面上；奈米結構66的上表面、側壁、與下表面上；以及閘極間隔物90的側壁上。閘極介電層112亦可形成於第一層間介電層104與閘極間隔物90的上表面上，且可形成於鰭狀物62的側壁上(比如在淺溝槽隔離區70的上表面低於鰭狀物62的上表面的實施例中)。閘極介電層112可包括氧化物如氧化矽或金屬氧化物、矽酸鹽如金屬矽酸鹽、上述之組合、上述之多層、或類似物。閘極介電層112可包括介電常數大於約7.0的高介電常數材料，比如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、或上述之組合的金屬氧化物或矽酸鹽。雖然圖13A及13B所式的閘極介電層112為單層，但閘極介電層112可包括多層如界面層與高介電常數的介電層，如下詳述。每一層可為介電層。此外，多個閘極介電層112可形成於基板50的不同區域中。
閘極層114可包括一或多種含金屬材料，比如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述之組合、上述之多層、或類似物。雖然圖13A及13B顯示單層的閘極層114，閘極層114可包括數個功函數調整層、任何數目的黏著層、與填充層，如下詳述。上述的每一層可為金屬層。此外，可形成多種閘極層114於基板50的不同區中。
可同時形成閘極介電層112於n型區50N與p型區50P中，使每一區中的閘極介電層112的組成為相同材料。可同時形成閘極層114於n型區50N與p型區50P中，使每一區中的閘極層114的組成為相同材料。在一些實施例中，每一區域中的閘極介電層112可由分開製程形成，使閘極介電層112可為不同材料及/或具有不同數目的子層、及/或每一區域中的閘極層114可由分開製程形成，使閘極層114可為不同材料及/或具有不同數目的子層。在採用分開製程時，可採用多種遮罩步驟以遮罩並露出適當的區域。
雖然圖13A及13B顯示單一的閘極介電層112與單一的閘極層114，但可形成多個閘極介電層112及/或多個閘極層114於不同區域中，如下詳述。在一些實施例中，圖14A至22D所示的製程可形成置換閘極所用的閘極介電層112與閘極層114於凹陷106與開口108中。具體而言，具有不同功函數的裝置所用的不同閘極層114將形成於不同區域50A、50B、50C、及50D中。圖14A至22D為圖13B的部分50R的細節圖，其顯示不同區域50A、50B、50C、及50D。在以蝕刻製程圖案化不同區域50A、50B、50C、及50D中的閘極層114所用的功函數調整層時，閘極介電層112作為蝕刻停止層。在多種實施例中，可進行結晶製程以減少閘極介電層112在圖案化功函數調整層所用的蝕刻製程中的蝕刻速率。因此可減少閘極介電層112的損失，其可減少最終裝置的漏電流而改善裝置效能。
在圖14A至14D中，順應性地形成閘極介電層112於區域50A、50B、50C、及50D中的通道區68上，使其順應性地襯墊凹陷106與開口108 (見圖12A及12B)。閘極介電層112亦可形成於閘極間隔物90與第一層間介電層104的上表面上(見圖13B)。閘極介電層112的形成方法可包括沉積法如分子束沉積、原子層沉積、電漿輔助化學氣相沉積、或類似方法。閘極介電層112包覆奈米結構66的所有側(如四側)。在一些實施例中，閘極介電層112為多層，包括界面層與上方的高介電常數的介電層。界面層的組成可為氧化矽，而高介電常數的介電層的組成可為氧化鉿。閘極介電層112可包括任何可接受的數目的子層。在一些實施例中，一開始形成的閘極介電層112的厚度可為10 Å至13 Å。
在此實施例中，閘極介電層112為相同的連續介電層，其沉積於每一區域50A、50B、50C、及50D中的凹陷106與開口108中(見圖12A及12B)。因此可形成相同材料的閘極介電層112於每一區域50A、50B、50C、及50D中。在另一實施例中(如圖29A至30D所示)，以分開製程形成不同的閘極介電層112於區域50A、50B、50C、及50D中，使閘極介電層112包括不同材料及/或不同數目的子層。
在形成閘極介電層112之後，以結晶製程116處理閘極介電層112。在之後用於圖案化後續形成於閘極介電層112上的功函數調整層的蝕刻製程中，結晶製程116可降低閘極介電層112的蝕刻速率。結晶製程116可結晶閘極介電層112，使閘極介電層112的材料的結晶性增加。舉例來說，一開始沉積的閘極介電層112可為非晶高介電常數的介電層，而結晶製程116可至少部分地結晶非晶高介電常數的介電層以形成結晶高介電常數的介電層。圖27係一些實施例中，結晶製程116之後的閘極介電層的繞射圖案。在位置P 1中，結晶製程116之前的非晶高介電常數的介電層的結晶性為5%至30%，而結晶製程116之後的結晶高介電常數的介電層的結晶性可為60%至100%。在一些實施例中，結晶製程116包括以退火製程退火閘極介電層112。依據非晶高介電常數的介電層的材料，可控制退火製程的製程條件(如溫度、壓力、時間、及/或氣體環境)，使非晶高介電常數的介電層結晶成所需的結晶結構(比如所需的晶相、所需的結晶取向、及/或所需的晶粒尺寸)。綜上所述，可調整非晶高介電常數的介電層所需的物理性質，使結晶高介電常數的介電層在蝕刻後續形成的功函數調整層的製程時具有所需的蝕刻選擇性(如下述)。在一些實施例中，非晶高介電常數的介電層可結晶以具有立方晶相、四方晶相、或正交晶相。在一些實施例中，當非晶高介電常數的介電層具有四方晶相時，非晶高介電常數的介電層可結晶以具有＜111＞、＜202＞、＜311＞、或＜222＞結晶取向。在一些實施例中，當非晶高介電常數介電層具有正交晶相時，非晶高介電常數的介電層可結晶以具有＜211＞結晶取向。在一些實施例中，非晶高介電常數的介電層可結晶以具有晶粒尺寸如3 nm至25 nm。與非晶的高介電常數的介電層相較，具有此結晶結構的結晶高介電常數的介電層，在後續形成功函數調整層的蝕刻中的蝕刻選擇性可增加。
在一些實施例中，結晶製程116包括以退火製程退火閘極介電層112，且退火時間短如微秒等級。此短時間的退火製程可視作「微秒退火製程」。在一些實施例中，微秒退火製程退火閘極介電層112的溫度可為1000℃至1150℃，歷時1.2微秒至12微秒，壓力可為3 torr至760 torr，且氣體環境包含氮氣及/或氬氣。上述參數範圍內的微秒退火製程可使閘極介電層112的材料結晶以具有物理特性，比如在後續形成功函數調整層的蝕刻中具有所需的蝕刻選擇性(如後述)。若微秒退火製程的溫度小於1000℃或時間小於1.2微秒，則結晶閘極介電層112的材料可能無法充分結晶。若微秒退火製程的溫度大於1150℃或時間大於12微秒，則可能造成最終裝置中的短通道效應如汲極誘發能障下降。
結晶製程116可增加閘極介電層112的厚度。在一些實施例中，結晶製程116可使閘極介電層112的厚度增加5%至15%。在一些實施例中，結晶製程116之後的閘極介電層112的厚度T 1可為12.0 Å至14 Å。
在圖15A至15D中，第一功函數調整層120可順應性地形成於閘極介電層112上。第一功函數調整層120的組成可為功函數材料，其可用於調整奈米結構場效電晶體的功函數至欲形成的裝置應用所需的數值，且其形成方法可為任何可接受的沉積製程。在一些實施例中，第一功函數調整層120的組成為鈦鋁、氮化鈦鋁、碳化鈦鋁、或類似物，且其形成方法可為物理氣相沉積、原子層沉積、化學氣相沉積、或類似方法。
在圖16A至16D中，圖案化第一功函數調整層120以移除一些區域中的第一功函數調整層120的部分。在此實施例中，移除區域50A、50C、及50D中的第一功函數調整層120的部分，使第一功函數調整層120保留於區域50B中。可由任何可接受的蝕刻製程圖案化第一功函數調整層120，且可採用蝕刻遮罩(未圖示)如光阻。舉例來說，可形成光阻於第一功函數調整層120上，並圖案化光阻以露出第一功函數調整層120的部分。可採用旋轉塗佈技術形成光阻，且可採用可接受的光微影技術圖案化光阻。一旦圖案化光阻，即可採用光阻作為蝕刻遮罩並進行蝕刻製程，以移除第一功函數調整層120的露出部分。蝕刻製程可對第一功函數調整層120具有選擇性，比如選擇性蝕刻第一功函數調整層120的材料的速率，大於蝕刻閘極介電層112的材料的速率。蝕刻製程可為等向。在一些實施例中，蝕刻第一功函數調整層120的方法可為濕蝕刻，其可採用SC-1 (氫氧化銨、過氧化氫、與水的混合物)、SC-2 (如去離子水、氯化氫、與過氧化氫)、或過氧化氫作為蝕刻劑。閘極介電層112在蝕刻製程時可作為蝕刻停止層，使蝕刻製程結束時的閘極介電層112暴露至蝕刻劑。在蝕刻製程之後可移除光阻，且移除方法可為任何可接受的灰化製程。
如上所述，閘極介電層112在圖案化第一功函數調整層120所用的蝕刻製程時，可作為蝕刻停止層。雖然蝕刻製程對第一功函數調整層120具有選擇性，但仍蝕刻一些閘極介電層112。在閘極介電層112作為蝕刻停止層的區域中，蝕刻閘極介電層112以薄化區域中的閘極介電層112的部分。在此實施例中，薄化區域50A、50C、及50D中的閘極介電層112的部分。在一些實施例中，閘極介電層112的薄化部分的厚度T 2可為11 Å至14 Å。
在圖17A至17D中，第二功函數調整層122可順應性地形成於第一功函數調整層120與閘極介電層112上。第二功函數調整層122的組成可為功函數材料，其可用於調整奈米結構場效電晶體的功函數至欲形成的裝置應用所需的數值，且其形成方法可為任何可接受的沉積製程。在一些實施例中，第二功函數調整層122的組成為氮化鈦、鎢、或類似物，且其形成方法可為物理氣相沉積、原子層沉積、化學氣相沉積、或類似方法。第二功函數調整層122的組成可不同於第一功函數調整層120的組成。
在圖18A至18D中，圖案化第二功函數調整層122以移除一些區域中的第二功函數調整層122的部分。在此實施例中，移除區域50A、50B、及50C中的第二功函數調整層122的部分，使第二功函數調整層122保留於區域50D中。可由任何可接受的蝕刻製程圖案化第二功函數調整層122，且可採用蝕刻遮罩(未圖示)如光阻。舉例來說，可形成光阻於第二功函數調整層122上，並圖案化光阻以露出第二功函數調整層122的部分。可採用旋轉塗佈技術形成光阻，且可採用可接受的光微影技術圖案化光阻。一旦圖案化光阻，即可採用光阻作為蝕刻遮罩並進行蝕刻製程，以移除第二功函數調整層122的露出部分。蝕刻製程可對第二功函數調整層122具有選擇性，比如選擇性蝕刻第二功函數調整層122的材料的速率，大於蝕刻閘極介電層112與第一功函數調整層120的材料的速率。蝕刻製程可為等向。在一些實施例中，蝕刻第二功函數調整層122的方法可為濕蝕刻，其可採用SC-1 (氫氧化銨、過氧化氫、與水的混合物)、SC-2 (如去離子水、氯化氫、與過氧化氫)、或過氧化氫作為蝕刻劑。閘極介電層112與第一功函數調整層120在蝕刻製程時可作為蝕刻停止層，使蝕刻製程結束時的這些層暴露至蝕刻劑。在蝕刻製程之後可移除光阻，且移除方法可為任何可接受的灰化製程。
如上所述，閘極介電層112與第一功函數調整層120在圖案化第二功函數調整層122所用的蝕刻製程時，可作為蝕刻停止層。具體而言，在閘極介電層112直接位於第二功函數調整層122之下的區域中，閘極介電層112作為蝕刻停止層。在第一功函數調整層120直接位於第二功函數調整層122之下的區域中，第一功函數調整層120作為蝕刻停止層。雖然蝕刻製程對第二功函數調整層122具有選擇性，但仍蝕刻一些閘極介電層112與第一功函數調整層120。在第一功函數調整層120作為蝕刻停止層的區域中，蝕刻第一功函數調整層120以薄化第一功函數調整層120的部分。在閘極介電層112作為蝕刻停止層的區域中，蝕刻閘極介電層112以進一步薄化區域中的閘極介電層112的部分。在此實施例中，薄化區域50B中的第一功函數調整層120的部分，且進一步薄化區域50A及50C中的閘極介電層112的部分。在一些實施例中，閘極介電層112的進一步薄化部分的厚度T 3可為11 Å至14 Å。
在圖19A至19D中，第三功函數調整層124可順應性地形成於第二功函數調整層122、第一功函數調整層120、與閘極介電層112上。第三功函數調整層124的組成可為功函數材料，其可用於調整奈米結構場效電晶體的功函數至欲形成的裝置應用所需的數值，且其形成方法可為任何可接受的沉積製程。在一些實施例中，第三功函數調整層124的組成為氮化鈦、鎢、氮化鉭、或類似物，且其形成方法可為物理氣相沉積、原子層沉積、化學氣相沉積、或類似方法。第三功函數調整層124的組成可不同於第一功函數調整層120與第二功函數調整層122的組成。
在圖20A至20D中，圖案化第三功函數調整層124以移除一些區域中的第三功函數調整層124的部分。在此實施例中，移除區域50A及50B中的第三功函數調整層124的部分，使第三功函數調整層124保留於區域50C及50D中。可由任何可接受的蝕刻製程圖案化第三功函數調整層124，且可採用蝕刻遮罩(未圖示)如光阻。舉例來說，可形成光阻於第三功函數調整層124上，並圖案化光阻以露出第三功函數調整層124的部分。可採用旋轉塗佈技術形成光阻，且可採用可接受的光微影技術圖案化光阻。一旦圖案化光阻，即可採用光阻作為蝕刻遮罩並進行蝕刻製程，以移除第三功函數調整層124的露出部分。蝕刻製程可對第三功函數調整層124具有選擇性，比如選擇性蝕刻第三功函數調整層124的材料的速率，大於蝕刻閘極介電層112、第一功函數調整層120、與第二功函數調整層122的材料的速率。蝕刻製程可為等向。在一些實施例中，蝕刻第三功函數調整層124的方法可為濕蝕刻，其可採用SC-1 (氫氧化銨、過氧化氫、與水的混合物)、SC-2 (如去離子水、氯化氫、與過氧化氫)、或過氧化氫作為蝕刻劑。閘極介電層112、第一功函數調整層120、與第二功函數調整層122在蝕刻製程時可作為蝕刻停止層，使蝕刻製程結束時的這些層暴露至蝕刻劑。在蝕刻製程之後可移除光阻，且移除方法可為任何可接受的灰化製程。
如上所述，閘極介電層112、第一功函數調整層120、與第二功函數調整層122在圖案化第三功函數調整層124所用的蝕刻製程時，可作為蝕刻停止層。具體而言，在閘極介電層112直接位於第三功函數調整層124之下的區域中，閘極介電層112作為蝕刻停止層。在第一功函數調整層120直接位於第三功函數調整層124之下的區域中，第一功函數調整層120作為蝕刻停止層。在第二功函數調整層122直接位於第三功函數調整層124之下的區域中，第二功函數調整層122作為蝕刻停止層。雖然蝕刻製程對第三功函數調整層124具有選擇性，但仍蝕刻一些閘極介電層112、第一功函數調整層120、與第二功函數調整層122。在第二功函數調整層122作為蝕刻停止層的區域中，蝕刻第二功函數調整層122以薄化第二功函數調整層122的部分。在第一功函數調整層120作為蝕刻停止層的區域中，蝕刻第一功函數調整層120以薄化第一功函數調整層120的部分。在閘極介電層112作為蝕刻停止層的區域中，蝕刻閘極介電層112以進一步薄化區域中的閘極介電層112的部分。在此實施例中，不薄化第二功函數調整層122的任何部分，薄化區域50B中的第一功函數調整層120的部分，且進一步薄化區域50A中的閘極介電層112的部分。在一些實施例中，閘極介電層112的進一步薄化部分的厚度T 4可為11 Å至14 Å。
在圖21A至21D中，第四功函數調整層126可順應性地形成於第三功函數調整層124、第二功函數調整層122、第一功函數調整層120、與閘極介電層112上。第四功函數調整層126的組成可為功函數材料，其可用於調整奈米結構場效電晶體的功函數至欲形成的裝置應用所需的數值，且其形成方法可為任何可接受的沉積製程。在一些實施例中，第四功函數調整層126的組成為氮化鈦、鎢、或類似物，且其形成方法可為物理氣相沉積、原子層沉積、化學氣相沉積、或類似方法。第四功函數調整層126的組成可不同於第一功函數調整層120、第二功函數調整層122、與第三功函數調整層124的組成。
在圖22A至22D中，形成閘極層114的其餘部分。在所述實施例中，可沉積黏著層128於第四功函數調整層126上，並沉積填充層130於黏著層128上。在完成上述步驟後，每一區中的閘極層114可包括填充層130、黏著層128、與第一功函數調整層120、第二功函數調整層122、第三功函數調整層124、及第四功函數調整層126的一或多者。在所述實施例中，區域50A中的閘極層114A包括填充層130、黏著層128、與第四功函數調整層126。區域50B中的閘極層114B包括填充層130、黏著層128、第四功函數調整層126、與第一功函數調整層120。區域50C中的閘極層114C包括填充層130、黏著層128、第四功函數調整層126、與第三功函數調整層124。區域50D中的閘極層114D包括填充層130、黏著層128、第四功函數調整層126、第三功函數調整層124、與第二功函數調整層122。
黏著層128可順應性地形成於第四功函數調整層126上。黏著層128的組成可為導電材料如氮化鈦、氮化鉭、碳化鈦、碳化鉭、或類似物，且其形成方法可為沉積製程如化學氣相沉積、原子層沉積、電漿輔助化學氣相沉積、物理氣相沉積、或類似製程。黏著層128可改視作黏合層，其可改善第四功函數調整層126與填充層130之間的黏著性。
填充層130可順應性地形成於黏著層128上。在一些實施例中，填充層130的組成可為導電材料如鈷、釕、鋁、鎢、上述之組合、或類似物，且其形成方法可為沉積製程如化學氣相沉積、原子層沉積、電漿輔助化學氣相沉積、物理氣相沉積、或類似製程。填充層130可填入凹陷106與開口108的其餘部分(見圖12A及12B)。
如前所述，可在圖案化第一功函數調整層120時(見圖16A至16D)、圖案化第二功函數調整層122時(見圖18A至18D)、與圖案化第三功函數調整層124時(見圖19A至19D)，採用閘極介電層112作為蝕刻停止層。閘極介電層112的一些部分可分開作為蝕刻停止層。在此實施例中，區域50A中的閘極介電層112的部分作為蝕刻停止層三次，而區域50C中的閘極介電層112的部分作為蝕刻停止層兩次，而區域50D中的閘極介電層112的部分作為蝕刻停止層一次。如上所述，雖然蝕刻製程對第二功函數調整層122、第三功函數調整層124、與第四功函數調整層126具有選擇性，在圖案化第二功函數調整層122、第三功函數調整層124、與第四功函數調整層126時採用閘極介電層112作為蝕刻停止層時，仍會蝕刻一些閘極介電層112。結晶製程116 (見圖14A至14D)可減少閘極介電層112在圖案化第二功函數調整層122、第三功函數調整層124、與第四功函數調整層126所用的蝕刻製程中的蝕刻速率。因此蝕刻製程時的閘極介電層112的損失少，特別是重複用於停止蝕刻的閘極介電層112的部分。減少閘極介電層112的損失可改善最終裝置效能。
雖然圖式與說明中的閘極層114A、114B、114C、及114D具有特定設置的第一功函數調整層120、第二功函數調整層122、第三功函數調整層124、與第四功函數調整層126，其他實施例中的閘極層114A、114B、114C、及114D可具有其他設置的功函數調整層。舉例來說，閘極層114A、114B、114C、及114D可包括較多或較少的功函數調整層，端視欲形成的裝置應用而定。
在圖23A及23B中，可進行移除製程以移除第一層間介電層104與閘極間隔物90的上表面上的閘極介電層112與閘極層114的材料的多餘部分，進而形成閘極介電層132與閘極134。在一些實施例中，可採用平坦化製程如化學機械研磨、回蝕刻製程、上述之組合、或類似製程。在平坦化閘極介電層112時，閘極介電層112的部分保留於凹陷106與開口108中以形成閘極介電層132。在平坦化閘極層114時，閘極層114的部分保留於凹陷106與開口108中以形成閘極134。閘極間隔物90、接點蝕刻停止層102、第一層間介電層104、閘極介電層132、與閘極134 (如填充層130、黏著層128、第一功函數調整層120、第二功函數調整層122、第三功函數調整層124、與第四功函數調整層126，見圖22A及22B)的上表面共平面(在製程變數中)。閘極介電層132與閘極134可形成最終奈米結構場效電晶體的置換閘極。每一成對的閘極介電層132與閘極134可一起視作「閘極結構」。閘極結構各自沿著奈米結構66的通道區68的上表面、側壁、與下表面延伸。
在圖24A及24B中，第二層間介電層144沉積於閘極間隔物90、接點蝕刻停止層102、第一層間介電層104、閘極介電層132、與閘極134上。在一些實施例中，第二層間介電層144為可流動的化學氣相沉積法所形成的可流動膜。在一些實施例中，第二層間介電層144的組成為介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物，且其形成方法可為任何合適的沉積製程如化學氣相沉積、電漿輔助化學氣相沉積、或類似製程。
在一些實施例中，蝕刻停止層142形成於第二層間介電層144與閘極間隔物90、接點蝕刻停止層102、第一層間介電層104、閘極介電層132、及閘極134之間。蝕刻停止層142的組成可為介電材料，其對蝕刻第二層間介電層144的製程具有高蝕刻選擇性，比如氮化矽、氧化矽、氮氧化矽、或類似物，且其形成方法可為任何合適的沉積製程如化學氣相沉積、原子層沉積、或類似製程。
在圖25A及25B中，形成閘極接點152與源極/汲極接點154以分別接觸閘極134與磊晶源極/汲極區98。閘極接點152物理且電性耦接至閘極134。源極/汲極接點154物理且電性耦接至磊晶源極/汲極區98。
在形成閘極接點152與源極/汲極接點154的例子中，可形成閘極接點152所用的開口以穿過第二層間介電層144與蝕刻停止層142，且可形成源極/汲極接點154所用的開口穿過第二層間介電層144、蝕刻停止層142、第一層間介電層104、與接點蝕刻停止層102。可採用可接受的光微影與蝕刻技術形成開口。襯墊(未圖示，如擴散阻障層、黏著層、或類似物)以及導電材料可形成於開口中。襯墊可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可進行平坦化製程如化學機械研磨，以自第二層間介電層144的表面移除多餘材料。保留的襯墊與導電材料可形成閘極接點152與源極/汲極接點154於開口中。可由分開製程或相同製程形成閘極接點152與源極/汲極接點154。雖然閘極接點152與源極/汲極接點154在圖式中的相同剖面中，但應理解閘極接點152與源極/汲極接點154可形成於不同剖面中，以避免接點短接。
可視情況形成金屬-半導體合金區156於磊晶源極/汲極區98與源極/汲極接點154之間的界面。金屬-半導體合金區156可為矽化物區(其組成可為金屬矽化物如鈦矽化物、鈷矽化物、鎳矽化物、或類似物)、鍺化物區(其組成可為金屬鍺化物如鈦鍺化物、鈷鍺化物、鎳鍺化物、或類似物)、矽鍺化物區(其組成可為金屬矽化物與金屬鍺化物)、或類似物。可在形成源極/汲極接點154的材料之前，沉積金屬於源極/汲極接點154所用的開口中，接著進行熱退火製程，以形成金屬-半導體合金區156。金屬可為能與磊晶源極/汲極區98的半導體材料(如矽、碳化矽、矽鍺、鍺、或類似物)反應形成低電阻的金屬-半導體合金的任何金屬，比如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬、或其合金。金屬的形成方法可為沉積製程如原子層沉積、化學氣相沉積、物理氣相沉積、或類似製程。在熱退火製程之後，可進行清潔製程如濕式清潔，以自源極/汲極接點154所用的開口(比如自金屬-半導體合金區156的表面)移除任何殘留金屬。接著可形成源極/汲極接點154的材料於金屬-半導體合金區156上。
圖26A及26B係一些實施例中，鰭狀場效電晶體的圖式。鰭狀場效電晶體的製造製程可與前述的奈米結構場效電晶體的製造製程類似，差別在於省略奈米結構64及66。可改用半導體結構如鰭狀物62以作為鰭狀場效電晶體所用的通道區68。閘極結構包含閘極介電層132與閘極134，且沿著鰭狀物62的通道區的上表面與側壁延伸。
圖28A至28D係一些實施例中，裝置的圖式。圖28A至28D係圖25B的部分50R的細節圖(其顯示的裝置為奈米結構場效電晶體)，或圖26B的部分50R的細節圖(其顯示的裝置為鰭狀場效電晶體)。在任一例中，顯示不同的前述區域50A、50B、50C、及50D中的裝置。如圖所示，區域50A、50B、50C、及50D中的閘極134A、134B、134C、及134D各自具有不同設置的第一功函數調整層120、第二功函數調整層122、第三功函數調整層124、與第四功函數調整層126。此外，區域50A、50B、50C、及50D中的閘極介電層132具有不同厚度T 1、T 2、T 3、及T 4(如前述)，其來自於對閘極介電層132重複進行的蝕刻製程。結晶製程116 (見圖14A至14D)有利於使最大的厚度T 1與最小的厚度T 4之間的差距小。在一些實施例中，最小的厚度T 4為最大的厚度T 1的85%至100%。在蝕刻時減少閘極介電層132的損失，可改善最終裝置的效能。
在一些實施例中，閘極134A、134B、134C、及134D為相同金屬閘極線的部分。舉例來說，金屬閘極線可包括第一部分(對應閘極134A)位於第一通道區68上，第二部分(對應閘極134B)位於第二通道區68上，第三部分(對應閘極134C)位於第三通道區68上，以及第四部分(對應閘極134D)位於第四通道區68上。在一些實施例中，閘極134A、134B、134C、及134D為不同金屬閘極線的部分。
在前述實施例中，閘極介電層112 (見圖14A至14D)為相同的連續介電層，其沉積於每一區域50A、50B、50C、及50D中的開口108及/或凹陷106中(見圖12A及12B)。圖29A至30D顯示一些實施例的另一製程中，置換閘極所用的閘極介電層112與閘極層114形成於開口108及/或凹陷106中。圖29A至30D係圖25B的部分50R的細節圖(其顯示的裝置為奈米結構場效電晶體)，或圖26B的部分50R的細節圖(其顯示的裝置為鰭狀場效電晶體)。在任一例中，顯示不同的前述區域50A、50B、50C、及50D中的裝置。在此實施例中，以分開製程形成不同的閘極介電層112A、112B、112C、及112D於區域50A、50B、50C、及50D中，使閘極介電層112A、112B、112C、及112D包括不同材料及/或不同數目的子層。
在圖29A至29D中，閘極介電層112A、112B、112C、及112D順應性地形成於區域50A、50B、50C、及50D中的通道區68上，以順應性地襯墊凹陷106與開口108 (見圖12A及12B)。一些或所有的閘極介電層112A、112B、112C、及112D的組成可為不同介電材料。此外，一些或所有的閘極介電層112A、112B、112C、及112D可具有不同功函數。如何形成不同的閘極介電層112於不同區域中的例子，將搭配圖34A至39C詳述於下。
在形成閘極介電層112A、112B、112C、及112D時，可進行一或多道結晶製程116以減少閘極介電層112A、112B、112C、及112D在圖案化上方的功函數調整層的蝕刻製程時的蝕刻速率。進行每一結晶製程116的方式，可與圖14A至14D所示的上述方式類似。在一些實施例中，可在形成每一個別的閘極介電層112A、112B、112C、及112D的同時或之後，進行個別的結晶製程116A、116B、116C、及116D。在一些實施例中，在形成每一閘極介電層112A、112B、112C、及112D之後，進行單一結晶製程116。由於閘極介電層112A、112B、112C、及112D形成於不同製程中，一些或所有的閘極介電層112A、112B、112C、及112D可具有不同厚度。在一些實施例中，閘極介電層112A、112B、112C、及112D分別具有厚度T 1A、T 1B、T 1C、及T 1D，其各自於結晶製程116A、116B、116C、及116D之後可分別為11 Å至14 Å。
在圖30A至30D中，進行前述的合適步驟以完成裝置。最終閘極介電層132A、132B、132C、及132D包括個別區域50A、50B、50C、及50D中的閘極介電層112A、112B、112C、及112D的保留部分。
圖31A至31B係一些其他實施例中，裝置的圖式。在此實施例中，晶粒包括奈米結構場效電晶體以與鰭狀場效電晶體組合。舉例來說，區域50S含有小裝置如奈米結構場效電晶體，而區域50L含有大裝置如鰭狀場效電晶體。在此說明中，裝置尺寸指的是裝置的通道長度。因此鰭狀場效電晶體的通道長度(與閘極結構寬度)，大於奈米結構場效電晶體的閘極長度(與閘極結構寬度)。圖32A至33B顯示一些實施例的另一製程中，形成裝置的置換閘極所用的閘極介電層112與閘極層114。圖32A及33A係圖31A中的區域50R S的細節圖，而圖32B及33B係圖31B中的區域50R L的細節圖。在此實施例中，以分開製程形成不同的閘極介電層112L及112S於區域50L及50S中，使閘極介電層112L及112S具有不同的結晶結構。
在圖32A及32B中，閘極介電層112L及112S順應性地形成於區域50R S及50R L之中的通道區68上，使其順應性地襯墊開口108及/或凹陷106 (見圖12A及12B)。閘極介電層112S的結晶性大於閘極介電層112L的結晶性，使閘極介電層112S重複用於停止蝕刻製程的次數比閘極介電層112L更多。由於區域50R L中的裝置通道長度大於區域50R S中的裝置通道長度，區域50R L中的凹陷106的寬度大於區域50R S中的凹陷106的寬度。如下詳述，可形成較多功函數調整層的閘極結構於較大的凹陷106中，並形成較少功函數調整層的閘極結構於較小的凹陷106中。在這些實施例中，閘極介電層112S在圖案化閘極介電層112L所用的功函數調整層時，可重複用於停止蝕刻製程。閘極介電層112S的結晶性大於閘極介電層112L的結晶性，在蝕刻製程時有助於避免損失閘極介電層112L。
在一些實施例中，閘極介電層112L及112S的形成方法為沉積相同的連續介電層於區域50R S及50R L之中的凹陷106中。接著可由結晶製程116處理區域50R S中的介電層的部分以增加其結晶性。在一些實施例中，不以結晶製程處理區域50R L中的介電層的部分，因此閘極介電層112L為非晶高介電常數的介電層，而閘極介電層112S為結晶高介電常數的介電層。在其他實施例中，亦可由結晶製程處理區域50R L中的介電層的部分(未圖示)，使閘極介電層112L與閘極介電層112S均為結晶高介電常數的介電層。在任一例中，區域50R S中的介電層的部分的結晶性，大於區域50R L中的介電層的部分的結晶性。閘極介電層112S包括區域50R S中的介電層的部分，而閘極介電層112L包括區域50R L中的介電層的部分。
在圖33A及33B中，可進行前述的合適步驟以完成裝置。最終閘極介電層132L及132S可包括個別區域50R L及50R S中的閘極介電層112L及112S的保留部分。區域50R L中的閘極134L比區域50R S中的閘極134S具有更多功函數調整層。如此一來，閘極介電層112S比閘極介電層112L停止更多的蝕刻製程。因此閘極介電層132S比閘極介電層132L薄。在一些實施例中，閘極介電層132S的厚度T 5可為11 Å至14 Å，而閘極介電層132L的厚度T 6可為11 Å至14 Å。與前述實施例類似，閘極134L及134S可為相同金屬閘極線的部分，或不同金屬閘極線的部分。
在所述實施例中，閘極134L與閘極134S均包括第一功函數材料(如第四功函數調整層126)，閘極134L更包括第二功函數材料(如第三功函數調整層124)與第一三功函數材料(如第二功函數調整層122)，而閘極134S中不含第二功函數材料與第三功函數材料。因此閘極134S不含第二功函數材料與第三功函數材料。閘極134L中的額外功函數材料可位於第一功函數材料(如第四功函數調整層126)之下，其來自於前述的沉積與圖案化製程。雖然圖式與說明中的閘極134L及134S具有特定設置的第二功函數調整層122、第三功函數調整層124、與第四功函數調整層126，其他實施例中的閘極134L及134S可具有其他設置的功函數調整層。
實施例可達一些優點。在閘極介電層112上進行結晶製程116，可減少閘極介電層112在圖案化第二功函數調整層122、第三功函數調整層124、與第四功函數調整層126所用的蝕刻製程時的蝕刻速率。因此蝕刻製程時的閘極介電層112的損失少，特別是閘極介電層112的部分重複用於停止蝕刻時。減少閘極介電層112的損失，可改善最終裝置的效能。採用微秒退火製程以用於結晶製程116，有助於減少最終裝置中的短通道效應如汲極誘發能障下降。
圖34A至39C所示的一些實施例的製程中，形成置換閘極所用的閘極介電層112於開口108及/或凹陷106中(見圖12A及12B)。在此實施例中，閘極介電層112E、112F、及112G形成於三個區域50E、50F、及50G中。圖34A至39C係圖13B的部分50R的細節，顯示不同的區域50E、50F、及50G。應理解可形成所需量的閘極介電層112於任何區域中，比如藉由重複下述的合適沉積及/或圖案化製程。
在圖34A至34C中，可順應性沉積閘極介電層112於區域50E、50F、及50G之中的通道區68上。在此實施例中，閘極介電層112為相同的連續介電層，其可沉積於每一區域50E、50F、及50G之中的開口108及/或凹陷106中。因此每一區域50E、50F、及50G中的閘極介電層112一開始的組成為相同材料。閘極介電層112的組成材料與形成方法可為圖14A至14D所示的上述內容。
接著可順應性形成第一摻雜層162於閘極介電層112上。第一摻雜層162的組成可包括所需的功函數調整元素以調整裝置的功函數至欲形成的裝置應用所需的數值，比如功函數調整元素的氧化物，且其形成方法可為任何可接受的沉積製程。在一些實施例中，第一摻雜層162的組成為氧化鑭、氧化鋁、氧化鋅、氧化鎂、氧化釔、或類似物，且其形成方法可為物理氣相沉積、原子層沉積、化學氣相沉積、或類似方法。
一些實施例在形成第一摻雜層162之後，可進行結晶製程116以減少閘極介電層112在圖案化上方功函數調整層所用的蝕刻製程時的蝕刻速率。結晶製程116的進行方式可與圖14A至14D所示的上述方式類似。在另一實施例中，此製程步驟中不進行結晶製程。
在圖35A至35C中，圖案化第一摻雜層162以移除一些區域中的第一摻雜層162的部分。在此實施例中，移除區域50E中的第一摻雜層162，並保留第一摻雜層162於區域50F及50G中。可由任何可接受的蝕刻製程採用蝕刻遮罩(未圖示)如光阻以圖案化第一摻雜層162。舉例來說，可形成光阻於第一摻雜層162上，並圖案化光阻以露出第一摻雜層162的部分。可採用旋轉塗佈技術形成光阻，且可採用可接受的光微影技術圖案化光阻。一旦圖案化光阻，可採用光阻做為蝕刻遮罩並進行蝕刻製程，以移除第一摻雜層162的露出部分。蝕刻製程對第一摻雜層162具有選擇性，比如選擇性蝕刻第一摻雜層162的材料的速率，大於蝕刻閘極介電層112的材料的速率。蝕刻製程可為等向。在一些實施例中，蝕刻第一摻雜層162的方法可為濕蝕刻，其可採用SC-1 (氫氧化銨、過氧化氫、與水的混合物)、SC-2 (如去離子水、氯化氫、與過氧化氫)、或過氧化氫作為蝕刻劑。閘極介電層在蝕刻製程時可作為蝕刻停止層，使蝕刻製程結束時的閘極介電層112暴露至蝕刻劑。在蝕刻製程之後可移除光阻，且移除方法可為任何可接受的灰化製程。
在圖36A至36C中，可順應性地形成第二摻雜層164於第一摻雜層162與閘極介電層112上。第二摻雜層164的組成可包括所需的功函數調整元素以調整裝置的功函數至欲形成的裝置應用所需的數值，比如功函數調整元素的氧化物，且其形成方法可為任何可接受的沉積製程。在一些實施例中，第二摻雜層164的組成為氧化鑭、氧化鋁、氧化鋅、氧化鎂、氧化釔、或類似物，且其形成方法可為物理氣相沉積、原子層沉積、化學氣相沉積、或類似方法。第二摻雜層164與第一摻雜層162可包括不同的功函數調整元素。另一方面，第二摻雜層164與第一摻雜層162的組成可為相同材料。
一些實施例在形成第二摻雜層164之後，可進行結晶製程以減少閘極介電層112在圖案化上方功函數調整層所用的蝕刻製程時的蝕刻速率。結晶製程116的進行方式可與圖14A至14D所示的上述方式類似。在另一實施例中，此製程步驟中不進行結晶製程。
在圖37A至37C中，圖案化第二摻雜層164以移除一些區域中的第二摻雜層164的部分。亦可視情況同時圖案化第一摻雜層162的一些部分與第二摻雜層164。在此實施例中，可移除區域50F中的第二摻雜層164的部分，使第二摻雜層164保留於區域50E及50G中。可由任何可接受的蝕刻製程圖案化第二摻雜層164，其可採用蝕刻遮罩(未圖示)如光阻。舉例來說，可形成光阻於第二摻雜層164上，並圖案化光阻以露出第二摻雜層164的部分。光阻的形成方法可採用旋轉塗佈技術，而圖案化光阻的方法可採用可接受的光微影技術。一旦圖案化光阻，即可採用光阻作為蝕刻遮罩以進行蝕刻製程而移除第二摻雜層164的露出部分。蝕刻製程對第二摻雜層164具有選擇性，比如選擇性蝕刻第二摻雜層164的材料的速率大於蝕刻第一摻雜層162及/或閘極介電層112的材料的速率。蝕刻製程可為等向。在一些實施例中，蝕刻第二摻雜層164的方法可為濕蝕刻，其可採用SC-1 (氫氧化銨、過氧化氫、與水的混合物)、SC-2 (如去離子水、氯化氫、與過氧化氫)、或過氧化氫作為蝕刻劑。閘極介電層112及/或第一摻雜層162在蝕刻製程時可作為蝕刻停止層，使蝕刻製程結束時的這些層暴露至蝕刻劑。在蝕刻製程之後可移除光阻，且移除方法可為任何可接受的灰化製程。
在圖38A至38C中，將第二摻雜層164與第一摻雜層162中的功函數調整元素驅入閘極介電層112。在一些實施例中，可退火閘極介電層112、第一摻雜層162、與第二摻雜層164以將功函數調整元素驅入閘極介電層，且退火溫度為500℃至700℃，而退火時間為1.5秒至30秒。與結晶製程116所用的前述退火製程相較，進行退火製程以將功函數調整元素驅入閘極介電層112的溫度較低且時間較長。
將功函數調整元素驅入閘極介電層112，以形成閘極介電層112E、112F、及112G。最終閘極介電層112E、112F、及112G可包括功函數調整元素驅入閘極介電層112中的部分。在一些實施例中，當第一摻雜層162與第二摻雜層164包括相同的功函數調整元素時，閘極介電層112E、112F、及112G包括不同的功函數調整元素量。舉例來說，閘極介電層112G的功函數調整元素濃度大於閘極介電層112E的功函數調整元素濃度，其來自於閘極介電層112G上的摻雜層比閘極介電層112E上的摻雜層更多。在一些實施例中，當第一摻雜層162與第二摻雜層164包括不同的功函數調整元素時，閘極介電層112E、112F、及112G可包括不同種類的功函數調整元素。舉例來說，閘極介電層112G的功函數調整元素種類比閘極介電層112E的功函數元素種類多，其來自於閘極介電層112G上的摻雜層數目比閘極介電層112E上的摻雜層數目多。
一些實施例將功函數調整單元驅入閘極介電層112之後，可進行結晶製程116以減少閘極介電層112在圖案化上方的功函數調整層所用的蝕刻製程時的蝕刻速率。進行結晶製程116的方式可與圖14A至14D所示的上述方式類似。在另一實施例中，此製程步驟不進行結晶製程。
在圖39A至39C中，移除第二摻雜層164與第一摻雜層162的保留部分。移除第二摻雜層164與第一摻雜層162的保留部分的方法可為蝕刻第二摻雜層164與第一摻雜層162。蝕刻製程對第二摻雜層164與第一摻雜層162具有選擇性，比如選擇性蝕刻第二摻雜層164與第一摻雜層162的材料的速率，大於蝕刻閘極介電層112的材料的速率。蝕刻製程可為非等向。在一些實施例中，蝕刻第二摻雜層164與第一摻雜層的濕蝕刻可採用氯化氫與過氧化氫的混合物、過氧或氫與氫氧化銨的混合物、或類似物。
一些實施例在移除第二摻雜層164與第一摻雜層162的保留部分之後，進行結晶製程116以減少閘極介電層112在圖案化上方功函數調整層所用的蝕刻製程時的蝕刻速率。進行結晶製程116的方式可與圖14A至14D所示的方式類似。另一實施例在移除第二摻雜層164與第一摻雜層162的保留部分之後，不進行結晶製程。
在一些實施例中，可進行圖34A至34C、36A至36C、38A至38C、及39A至39C各自說明的結晶製程116。在一些實施例中，可省略一些或所有的結晶製程116。具例來說，一些實施例只進行圖39A至39C所述的結晶製程116，並省略圖34A至34C、36A至36C、及38A至38C所述的結晶製程116。一般而言，可只進行圖34A至34C、36A至36C、38A至38C、及39A至39C所述的結晶製程之一。
在一實施例中，半導體裝置包括第一閘極介電層，位於第一半導體結構的第一通道區上；第一閘極，位於第一閘極介電層上；第二閘極介電層，位於第二半導體結構的第二通道區上，且第二閘極介電層的結晶性大於第一閘極介電層的結晶性；以及第二閘極，位於第二閘極介電層上。在一些實施例中，第一半導體結構為鰭狀物，且第二半導體結構為奈米結構。在一些實施例中，第一通道區比第二通道區長。在一些實施例中，第二閘極介電層比第一閘極介電層薄。在一些實施例中，第一閘極的功函數調整層的數目大於第二閘極的功函數調整層的數目。在一些實施例中，第一閘極包括第一功函數材料與第二功函數材料，第二閘極包括第二功函數材料，且第二閘極不含第一功函數材料。在一些實施例中，第一閘極介電層為非晶高介電常數的介電層，而第二閘極介電層為結晶高介電常數的介電層。在一些實施例中，第一閘極介電層為第一結晶高介電常數的介電層，而第二閘極介電層為第二結晶高介電常數的介電層。在一些實施例中，第一閘極與第二閘極為相同金屬閘極線的部分。在一些實施例中，第一閘極與第二閘極為不同金屬閘極線的部分。
在一實施例中，半導體裝置的形成方法包括：沉積非晶高介電常數的介電層於半導體結構上；退火非晶高介電常數的介電層以形成結晶高介電常數的介電層；沉積第一功函數調整層於結晶高介電常數的介電層上；採用結晶高介電常數的介電層作為蝕刻停止層，蝕刻第一功函數調整層以圖案化第一功函數調整層；沉積第二功函數調整層於第一功函數調整層與結晶高介電常數的介電層上；以及採用第一功函數調整層與結晶高介電常數的介電層作為蝕刻停止層，蝕刻第二功函數調整層以圖案化第二功函數調整層。在一些實施例中，蝕刻第一功函數調整層的步驟減少結晶高介電常數的介電層的厚度。在一些實施例中，結晶高介電常數的介電層比非晶高介電常數的介電層厚。在一些實施例中，退火非晶高介電常數的介電層的步驟包括進行微秒退火製程。在一些實施例中，微秒退火製程的溫度為1000℃至1150℃，且歷時1.2微秒至12微秒。在一些實施例中，非晶高介電常數的介電層的結晶性為5%至30%，而結晶高介電常數的介電層的結晶性為60%至100%。
在一些實施例中，半導體裝置的形成方法包括：沉積閘極介電層於第一通道區與第二通道區上；減少閘極介電層對蝕刻製程的蝕刻速率；沉積第一金屬層於閘極介電層上；以蝕刻製程蝕刻第一金屬層以移除第一通道區上的第一金屬層的第一部分，而第一金屬層的第二部分保留於第二通道區上；以及沉積第二金屬層於第一金屬層的第二部分與閘極介電層上。在一些實施例中，減少閘極介電層的蝕刻速率的步驟包括結晶閘極介電層。在一些實施例中，結晶閘極介電層以具有四方晶相或正交晶相，且晶粒尺寸為3 nm至25 nm。在一些實施例中，閘極介電層包括氧化鉿，第一金屬層包括鈦鋁，且蝕刻製程包括採用SC-1、SC-2、或過氧化氫作為蝕刻劑的濕蝕刻。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A',B-B',C-C':剖面 P 1:位置 T 1,T 1A,T 1B,T 1C,T 1D,T 2,T 3,T 4,T 5,T 6:厚度 50:基板 50A,50B,50C,50D,50E.50F,50G,50I,50L,50R L,50R S,50S:區域 50N:n型區 50P:p型區 50R:部分 52:多層堆疊 54:第一半導體層 56:第二半導體層 62:鰭狀物 64,66:奈米結構 68:通道區 70:隔離區 72,82:虛置介電層 74:虛置閘極層 76:遮罩層 84:虛置閘極 86:遮罩 90:閘極間隔物 92:鰭狀物間隔物 94:源極/汲極凹陷 96:內側間隔物 98:磊晶源極/汲極區 98A:襯墊層 98B:主要層 98C:完成層 102:接點蝕刻停止層 104:層間介電層 106:凹陷 108:開口 112,112A,112B,112C,112D,112E,112F,112G,112L,112S,132,132A,132B,132C,132D,132L,132S:閘極介電層 114,114A,114B,114C,114D:閘極層 116,116A,116B,116C,116D:結晶製程 120:第一功函數調整層 122:第二功函數調整層 124:第三功函數調整層 126:第四功函數調整層 128:黏著層 130:填充層 134,134A,134B,134C,134D,134L,134S:閘極 142:蝕刻停止層 144:第二層間介電層 152:閘極接點 154:源極/汲極接點 156:金屬-半導體合金區 162:第一摻雜層 164:第二摻雜層
圖1係一些實施例中，奈米結構場效電晶體的三維圖。 圖2-6、7A及7B、8A及8B、9A至9D、10A及10B、11A及11B、12A及12B、13A及13B、14A至14D、15A至15D、16A至16D、17A至17D、18A至18D、19A至19D、20A至20D、21A至21D、22A至22D、23A及23B、24A及24B、及25A及25B係一些實施例中，製造奈米結構電晶體的中間階段的圖式。 圖26A及26B係一些實施例中，鰭狀場效電晶體的圖式。 圖27係一例中，閘極介電層的繞射圖案。 圖28A至28D係一些實施例中，裝置的圖式。 圖29A至29D及30A至30D係一些實施例中，製造裝置的中間階段的圖式。 圖31A及31B係一些實施例中，裝置的圖式。 圖32A、32B、33A、及33B係一些實施例中，製造裝置的中間階段的圖式。 圖34A至34C、35A至35C、36A至36C、37A至37C、38A至38C、及39A至39C係一些實施例中，製造裝置的中間階段的圖式。
T1:厚度
50A:區域
50N:n型區
50P:p型區
68:通道區
90:閘極間隔物
106:凹陷
112:閘極介電層
116:結晶製程

Claims (20)

  1. 一種半導體裝置，包括； 一第一閘極介電層，位於一第一半導體結構的一第一通道區上； 一第一閘極，位於該第一閘極介電層上； 一第二閘極介電層，位於一第二半導體結構的一第二通道區上，且該第二閘極介電層的結晶性大於該第一閘極介電層的結晶性；以及 一第二閘極，位於該第二閘極介電層上。
  2. 如請求項1之半導體裝置，其中該第一半導體結構為一鰭狀物，且該第二半導體結構為一奈米結構。
  3. 如請求項1之半導體裝置，其中該第一通道區比該第二通道區長。
  4. 如請求項1之半導體裝置，其中該第二閘極介電層比該第一閘極介電層薄。
  5. 如請求項1之半導體裝置，其中該第一閘極的功函數調整層的數目大於該第二閘極的功函數調整層的數目。
  6. 如請求項1之半導體裝置，其中該第一閘極包括一第一功函數材料與一第二功函數材料，該第二閘極包括該第二功函數材料，且該第二閘極不含該第一功函數材料。
  7. 如請求項1之半導體裝置，其中該第一閘極介電層為非晶高介電常數的介電層，而該第二閘極介電層為結晶高介電常數的介電層。
  8. 如請求項1之半導體裝置，其中該第一閘極介電層為第一結晶高介電常數的介電層，而該第二閘極介電層為第二結晶高介電常數的介電層。
  9. 如請求項1之半導體裝置，其中該第一閘極與該第二閘極為相同金屬閘極線的部分。
  10. 如請求項1之半導體裝置，其中該第一閘極與該第二閘極為不同金屬閘極線的部分。
  11. 一種半導體裝置的形成方法，包括： 沉積一非晶高介電常數的介電層於一半導體結構上； 退火該非晶高介電常數的介電層以形成一結晶高介電常數的介電層； 沉積一第一功函數調整層於該結晶高介電常數的介電層上； 採用該結晶高介電常數的介電層作為蝕刻停止層，蝕刻該第一功函數調整層以圖案化該第一功函數調整層； 沉積一第二功函數調整層於該第一功函數調整層與該結晶高介電常數的介電層上；以及 採用該第一功函數調整層與該結晶高介電常數的介電層作為蝕刻停止層，蝕刻該第二功函數調整層以圖案化該第二功函數調整層。
  12. 如請求項11之半導體裝置的形成方法，其中蝕刻該第一功函數調整層的步驟減少該結晶高介電常數的介電層的厚度。
  13. 如請求項11之半導體裝置的形成方法，其中該結晶高介電常數的介電層比該非晶高介電常數的介電層厚。
  14. 如請求項11之半導體裝置的形成方法，其中退火該非晶高介電常數的介電層的步驟包括進行一微秒退火製程。
  15. 如請求項14之半導體裝置的形成方法，其中該微秒退火製程的溫度為1000℃至1150℃，且歷時1.2微秒至12微秒。
  16. 如請求項11之半導體裝置的形成方法，其中該非晶高介電常數的介電層的結晶性為5%至30%，而該結晶高介電常數的介電層的結晶性為60%至100%。
  17. 一種半導體裝置的形成方法，包括： 沉積一閘極介電層於一第一通道區與一第二通道區上； 減少該閘極介電層對一蝕刻製程的蝕刻速率； 沉積一第一金屬層於該閘極介電層上； 以該蝕刻製程蝕刻該第一金屬層以移除該第一通道區上的該第一金屬層的第一部分，而該第一金屬層的第二部分保留於該第二通道區上；以及 沉積一第二金屬層於該第一金屬層的第二部分與該閘極介電層上。
  18. 如請求項17之半導體裝置的形成方法，其中減少該閘極介電層的蝕刻速率的步驟包括結晶該閘極介電層。
  19. 如請求項18之半導體裝置的形成方法，其中結晶該閘極介電層以具有四方晶相或正交晶相，且晶粒尺寸為3 nm至25 nm。
  20. 如請求項17之半導體裝置的形成方法，其中該閘極介電層包括氧化鉿，該第一金屬層包括鈦鋁，且該蝕刻製程包括採用SC-1、SC-2、或過氧化氫作為蝕刻劑的濕蝕刻。
TW111134840A 2021-11-04 2022-09-15 半導體裝置與其形成方法 TWI831375B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163275495P 2021-11-04 2021-11-04
US63/275,495 2021-11-04
US17/686,793 2022-03-04
US17/686,793 US20230139258A1 (en) 2021-11-04 2022-03-04 Transistor Gate Structures and Methods of Forming the Same

Publications (2)

Publication Number Publication Date
TW202320338A true TW202320338A (zh) 2023-05-16
TWI831375B TWI831375B (zh) 2024-02-01

Family

ID=85292606

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111134840A TWI831375B (zh) 2021-11-04 2022-09-15 半導體裝置與其形成方法

Country Status (5)

Country Link
US (1) US20230139258A1 (zh)
KR (1) KR20230065132A (zh)
CN (1) CN115732546A (zh)
DE (1) DE102022105643A1 (zh)
TW (1) TWI831375B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20230223439A1 (en) * 2022-01-12 2023-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Forming the Same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011372B2 (en) * 2019-08-23 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
US11177259B2 (en) * 2019-09-27 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-threshold gate structure with doped gate dielectric layer

Also Published As

Publication number Publication date
DE102022105643A1 (de) 2023-05-04
KR20230065132A (ko) 2023-05-11
US20230139258A1 (en) 2023-05-04
TWI831375B (zh) 2024-02-01
CN115732546A (zh) 2023-03-03

Similar Documents

Publication Publication Date Title
US11264327B2 (en) Backside power rail structure and methods of forming same
TWI701743B (zh) 半導體裝置與其形成方法
TWI831375B (zh) 半導體裝置與其形成方法
US20220293474A1 (en) Method of Manufacturing Semiconductor Devices with Multiple Silicide Regions
TWI766738B (zh) 半導體裝置和其形成方法
TW202145313A (zh) 半導體裝置及其形成方法
TWI831110B (zh) 半導體裝置及其製造方法
TW202109885A (zh) 半導體裝置
TWI803956B (zh) 半導體元件及其製造方法
US20210265350A1 (en) Semiconductor device and method
US20220344508A1 (en) Semiconductor device and method
TW202322399A (zh) 半導體裝置及其製造方法
TWI782638B (zh) 半導體元件及其製造方法
TWI825825B (zh) 形成半導體裝置的方法
US20230223439A1 (en) Semiconductor Devices and Methods of Forming the Same
TWI832372B (zh) 半導體裝置及其形成方法
TWI824483B (zh) 半導體裝置及其形成方法
TWI770648B (zh) 半導體裝置、半導體結構及其形成方法
TWI760052B (zh) 形成閘電極的方法、半導體裝置及製造半導體裝置的方法
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
US20230043635A1 (en) Semiconductor device and method
TW202406140A (zh) 半導體裝置及其形成方法
TW202341287A (zh) 半導體裝置及其製造方法
TW202316501A (zh) 半導體裝置的形成方法
CN116705852A (zh) 晶体管栅极结构及其形成方法