TWI825825B - 形成半導體裝置的方法 - Google Patents

形成半導體裝置的方法 Download PDF

Info

Publication number
TWI825825B
TWI825825B TW111125154A TW111125154A TWI825825B TW I825825 B TWI825825 B TW I825825B TW 111125154 A TW111125154 A TW 111125154A TW 111125154 A TW111125154 A TW 111125154A TW I825825 B TWI825825 B TW I825825B
Authority
TW
Taiwan
Prior art keywords
layer
dummy gate
forming
fin
gate
Prior art date
Application number
TW111125154A
Other languages
English (en)
Other versions
TW202307962A (zh
Inventor
何柏慷
陳國儒
張瑋廷
王為甫
王立廷
張惠政
育佳 楊
王怡超
黃才育
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202307962A publication Critical patent/TW202307962A/zh
Application granted granted Critical
Publication of TWI825825B publication Critical patent/TWI825825B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

一種方法，包括形成從半導體基板突出的鰭片；在鰭片上方形成虛設閘極堆疊，其中形成虛設閘極堆疊包括在鰭片上方沉積非晶材料層；對非晶材料層進行退火製程，其中退火製程再結晶非晶材料層成多晶材料層，其中退火製程包括以小於1毫秒的時間加熱非晶材料層；以及圖案化多晶材料層；在鰭片中形成鄰接虛設閘極堆疊的磊晶源極/汲極區域；以及移除虛設閘極堆疊且用替代閘極堆疊取代虛設閘極堆疊。

Description

形成半導體裝置的方法
本揭露是有關於一種形成一半導體裝置的方法。
半導體裝置用在各種電子應用上，例如個人電腦、手機、數位相機及其他的電子設備。半導體裝置的製造一般藉由在半導體基板上方依序沉積絕緣或介電層、導電層及半導體層材料，以及使用微影蝕刻圖案化多種材料層以在其上方形成電路組件及元件。
半導體產業藉由持續降低最小特徵尺寸以持續改善多種電子組件(例如電晶體、二極體、電阻、電容等)的整合密度，其容許在既定面積內整合更多的組件。
本揭露之一態樣為提供一種形成半導體裝置的方法，其包括：形成從半導體基板突出的鰭片；在鰭片上方形成虛設閘極堆疊，其中形成虛設閘極堆疊包括在鰭片上方沉積非晶材料層；對非晶材料層進行退火製程，其中退火製程再結晶非晶材料層成多晶材料層，其中退火製程包 括以小於1毫秒的時間加熱非晶材料層；以及圖案化多晶材料層；在鰭片中形成鄰接虛設閘極堆疊的磊晶源極/汲極區域；以及移除虛設閘極堆疊且用替代閘極堆疊取代虛設閘極堆疊。
本揭露之另一態樣為提供一種形成半導體裝置的方法，其包括：形成從一基板突出的一鰭片；在該基板上方形成一虛設閘極層，其中該虛設閘極層覆蓋該鰭片，且該虛設閘極層包括一非晶材料；對該虛設閘極層進行一熱製程，其中該虛設閘極層在進行該熱製程之後包括一多晶區域，且該多晶區域的每一結晶晶粒的尺寸小於50奈米；圖案化該虛設閘極層以在該鰭片上方延伸形成一虛設閘極：形成環繞該虛設閘極之一隔離區域；移除該虛設閘極以形成一凹陷；以及在該凹陷形成一閘極結構。
本揭露之又一態樣為提供一種形成半導體裝置的方法，其包括：在一半導體鰭片上方沉積一非晶矽；對該非晶矽進行退火，其中該退火再結晶該非晶矽成包括結晶晶粒的多晶矽，其中該退火包括：以大於每秒攝氏105度的速率增加一退火溫度到一最終退火溫度；以及維持該最終退火溫度小於1毫秒；蝕刻該多晶矽以在該半導體鰭片上方形成一虛設結構；以及以一閘極結構取代該虛設結構。
50:基板
50N:n型區域
50P:p型區域
51:分隔線
52:鰭片
54:絕緣材料
56:淺溝槽隔離區域
58:通道區域
60:虛設介電層
61:非晶層
62:虛設閘極層
63:快速斜升退火製程
64:遮罩層
65:凹陷
72:虛設閘極
74:遮罩
80:閘極密封間隔物
82:磊晶源極/汲極區域
86:閘極間隔物
87:接觸蝕刻停止層
88:第一層間介電質
89:區域
90:凹陷
92:閘極介電層
94:閘極電極
94A:襯墊
94B:功函數調節層
94C:填充材料
96:閘極遮罩
108:第二層間介電質
110:閘極接觸件
112:源極/汲極接觸件
162:虛設閘極層
165:凹陷
201:多晶層
202:多晶區域
203:非晶化區域
204:再結晶區域
205:混合晶粒層
206:佈植製程
207:混合晶粒虛設閘極
208:覆蓋層
210:快速斜升退火製程
212:光阻層
T1:厚度
T2:厚度
T3:厚度
當配合隨附圖式閱讀時，自以下詳細描述是最好理 解本揭示的態樣。應注意的是，根據工業標準實務，多個特徵並非按比例繪製。實際上，基於論述的清晰，各個特徵的尺寸可能會任意地增加或縮減。
圖1繪示依據一些實施例之鰭式場效電晶體的示例之三維視圖。
圖2、3、4、5、6和7係依據本揭示一些實施例的製造鰭式場效電晶體的中間階段的橫截面視圖。
圖8、9、10、11A和11B係依據本揭示一些實施例之製造鰭式場效電晶體的虛設閘極堆疊的中間階段橫截面視圖。
圖12A、12B、13A和13B係依據本揭示一些實施例之蝕刻多晶層的中間階段的橫截面視圖。
圖14A、14B、15A、15B、15C、15D、16A、16B、17A、17B、18A、18B、19A、19B、19C、20A、20B、21A和21B係依據本揭示一些實施例之製造鰭式場效電晶體的中間階段的橫截面視圖。
圖22、23、24、25、26、27A、27B、28A、28B、29A、29B、30A和30B係依據本揭示一些實施例之製造鰭式場效電晶體的中間階段的橫截面視圖。
以下揭示內容提供許多不同的實施例或實例，用於實施所提供標的不同特徵。下文描述部件及佈置的具體實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制 性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者)來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中元件的不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可同樣地解讀本文所使用的空間相對性描述詞。
各個實施例描述形成鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置的閘極堆疊的過程。實施例包括藉由沉積非晶(amorphous)材料層且之後進行「快速斜升」退火(fast-ramp anneal)製程再結晶非晶材料層而成多晶材料層。多晶材料層接著被圖案化以形成虛設閘極堆疊，其可在隨後由閘極堆疊取代。在此描述的快速斜升退火製程是在短持續時間(例如1毫秒或更少)加熱非晶材料層到高溫的熱製程(thermal process)。非晶材料再結晶而成由各處小型且具相似尺寸的結晶晶粒所形成的多晶材料。此多晶材料之較小且更 一致的晶粒可考慮到改善的蝕刻控制，例如減少粗糙、減少線寬變異及更一致的側壁。在這種方式下，多晶材料層可被圖案化而成具有更一致的寬度及側壁的虛設閘極堆疊。在一些實施例中，覆蓋層在快速斜升退火製程之前在非晶化材料上方形成，其可在再結晶期間促進小晶粒的形成。在此描述之形成多晶材料的技術也可應用於形成除了虛設閘極堆疊或是其他類型電晶體的特徵，例如平面型電晶體(planar transistor)。
圖1係依據一些實施例繪製一鰭式場效電晶體的一示例之一三維視圖。鰭式場效電晶體包含在基板50(例如一半導體基板)上的鰭片52。淺溝槽隔離(shallow trench isolation，STI)區域56設置於基板50中，且鰭片52從相鄰的淺溝槽隔離區域56之間向上突出。雖然淺溝槽隔離區域56被描述/繪示為從基板50分離，但本文使用的「基板」術語可用來僅指半導體基板或是包括隔離區域的半導體基板。此外，雖然鰭片52被繪示為與基板50相同的單一連續材料，但鰭片52及/或基板50也可包含單一材料或多種材料。在本文中，鰭片52是指在相鄰的淺溝槽隔離區域56之間延伸的部分。
閘極介電層92是沿著鰭片52的側壁且在鰭片52的頂面上方，且閘極電極94在閘極介電層92上方。磊晶源極/汲極區域82相對於閘極介電層92及閘極電極94而設置在鰭片52的相對側。圖1更繪示出在後續圖式中使用的參考橫截面。橫截面A-A是沿著閘極電極94的縱軸， 且在例如垂直於鰭式場效電晶體的磊晶源極/汲極區域82之間電流的方向。橫截面B-B垂直於橫截面A-A且沿著鰭片52的縱軸，且在例如鰭式場效電晶體的磊晶源極/汲極區域82之間電流的方向。橫截面C-C平行於橫截面A-A且延伸穿過鰭式場效電晶體的源極/汲極區域。為了清楚起見，後續圖式會參照這些參考橫截面。
本文討論的一些實施例為在使用後閘極(gate-last)製程形成鰭式場效電晶體的背景下所討論。在其他實施例中，可使用先閘極(gate-first)製程。此外，一些實施例考慮用在平面裝置方面，例如平面型電晶體、奈米結構(例如奈米片、奈米線、全繞式閘極或類似者)場效電晶體(nanostructure field effect transistors，NSFETs)或類似者。
圖2至圖21B是依據一些實施例之製造鰭式場效電晶體的中間階段的橫截面視圖。圖2至圖10繪示出在圖1所繪示的參考橫截面A-A，其差異在於多個鰭片/鰭式場效電晶體。圖11A、14A、15A、16A、17A、18A、19A、20A及21A是沿著圖1所繪示的參考橫截面A-A而繪示出，且圖11B、14B、15B、16B、17B、18B、19B、20B及21B是沿著圖1所繪示之相似橫截面B-B而繪示出，其差異在於多個鰭片/鰭式場效電晶體。圖15C和圖15D是沿著圖1所繪示的參考橫截面C-C而繪示出，其差異在於多個鰭片/鰭式場效電晶體。
在圖2中，提供基板50。基板50可以是半導體 基板，例如塊材半導體(bulk semiconductor)、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板或類似者，其可被摻雜(例如摻雜p型或n型摻雜物)或不摻雜。基板50可以是晶圓，例如矽晶圓。絕緣體上覆半導體基板通常是在絕緣層上形成的半導體材料層。絕緣層可以是例如埋置氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣層是提供在基板上，此基板通常為矽基板或玻璃基板。其他基板，例如多層或漸變(gradient)基板，也可被使用。在一些實施例中，基板50的半導體材料可包括矽、鍺、含碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)的合成半導體、含矽鍺(silicon germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)及/或磷砷化鎵銦(gallium indium arsenide phosphide)的合金半導體、類似者或上述組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型裝置，例如NMOS電晶體(例如n型鰭式場效電晶體)。p型區域50P可用於形成p型 裝置，例如PMOS電晶體(例如p型鰭式場效電晶體)。n型區域50N可與p型區域50P實體分離(如分隔線51所示)，且在n型區域50N及p型區域50P之間可設置任何數量的裝置特徵(例如其他的主動裝置、摻雜區域、隔離結構等)。
在圖3中，鰭片52是在基板50中形成。鰭片52是半導體條帶。在一些實施例中，藉由在基板50蝕刻溝槽以在基板50可形成鰭片52。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似方式或上述組合。蝕刻可以是非等向的。
鰭片52可藉由任何合適的方法而圖案化。舉例來說，可使用一或多道光微影製程圖案化鰭片，包括雙重圖案化(double-patterning)或多層圖案化(multi-patterning)製程。一般而言，雙重圖案化或多層圖案化製程結合光微影及自對準製程所建立的圖案，其間距小於使用單一直接的光微影製程所得的圖案間距。舉例而言，在一實施例中，犧牲層在基板上方形成一且使用光微影製程圖案化。間隔物是沿著圖案化的犧牲層側邊且使用自對準製程形成。犧牲層接著被移除，且剩下的間隔物可在之後用來圖案化鰭片52。在一些實施例中，遮罩(或其他層)可保留在鰭片52上。
在圖4中，絕緣材料54是在基板50上方及相鄰的鰭片52之間形成。絕緣材料54可以是氧化物，例如氧 化矽、氮化物、類似材料或上述組合，且可藉由高密度電漿化學氣相沉積(HDP-CVD)、流動式化學氣相沉積(FCVD)(例如在遠端電漿系統中基於化學氣相沉積的材料沉積及後固化以轉變成其他材料，例如氧化物)、類似方式或上述組合。其他藉由任何可接受的製程所形成的絕緣材料可被使用。在繪示的實施例中，絕緣材料54是藉由流動式化學氣相沉積製程所形成的氧化矽。一旦形成絕緣材料54，即可進行退火製程。在一實施例中，形成絕緣材料54而使得超量的絕緣材料54覆蓋鰭片52。雖然絕緣材料54被繪示為單層，一些實施例可利用多層。舉例來說，在一些實施例中，可先沿著基板50及鰭片52的表面形成襯墊(圖未示)。之後，可在襯墊上方形成例如先前所討論的填充材料。
在圖5中，移除製程應用在絕緣材料54上，以移除在鰭片52上方的超量絕緣材料54。在一些實施例中，可利用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕刻(etch-back)製程、上述組合或類似者。平坦化製程暴露鰭片52，使得鰭片52在平坦化製程完成後的頂面和絕緣材料54的頂面齊平。在遮罩保留在鰭片52上方的實施例中，平坦化製程可暴露或移除遮罩，使得在平坦化製程完成後，遮罩或鰭片52的頂面分別和絕緣材料54的頂面齊平。
在圖6中，凹陷絕緣材料54以形成淺溝槽隔離區域56。絕緣材料54經凹陷而使得在n型區域50N及p 型區域50P的鰭片52的頂部從相鄰的淺溝槽隔離區域56之間突出。進一步，淺溝槽隔離區域56的頂面可具有如圖所示的平坦表面、凸狀表面、凹狀表面(例如碟狀)或上述組合。淺溝槽隔離區域56的頂面可藉由適當的蝕刻形成為平坦狀、凸狀及/或凹狀。淺溝槽隔離區域56可使用可接受的蝕刻製程而凹陷，例如對絕緣材料54的材料具選擇性的製程(例如以較蝕刻鰭片52的材料更快的速率蝕刻絕緣材料)。舉例來說，儘管其他的製程為可能的，但可使用利用稀釋氫氟酸(dHF)的氧化物移除製程。
關於以圖2至圖6描述的過程僅為如何形成鰭片52的一個示例。在一些實施例中，鰭片52可藉由磊晶成長製程而形成。舉例來說，可在基板50的頂面上方形成介電層，且可穿過介電層蝕刻出溝槽以暴露出下方基板50。同質磊晶(homoepitaxial)結構可在溝槽內磊晶成長，且介電層可經凹陷而使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶(heteroepitaxial)結構也可用於鰭片52。舉例來說，圖5中的鰭片52可為凹陷的，且異於鰭片52的材料可在凹陷的鰭片52上方磊晶成長。在這樣的實施例中，鰭片52包含凹陷的材料和設置在凹陷的材料上方的磊晶成長材料。在更進一步的實施例中，可在基板50的頂面上方形成介電層，且可穿過介電層蝕刻出溝槽。異質磊晶結構可接著使用不同於基板50的材料在溝槽中磊晶成長，且介電層可經凹陷而使得異質磊晶結構從介電層突出以形成鰭片 52。在磊晶成長同質磊晶或異質磊晶結構之一些實施例中，磊晶成長材料可在成長期間進行原位摻雜，以排除先前或後續的佈植，雖然原位摻雜及佈植摻雜可一起使用。
更進一步地，在n型區域50N(例如N型金屬氧化物半導體區域)中磊晶成長與在p型區域50P(例如P型金屬氧化物半導體區域)中的材料不同的材料是有益的。在各個實施例中，在鰭片52的上部可由矽鍺(SixGe1-x，其中x可在0到1的範圍內)、碳化矽、純鍺或實質純鍺、三五族化合物半導體、二六族化合物半導體或類似材料形成。舉例來說，用於形成三五族化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵和類似材料。
進一步在圖6中，合適的井區(圖未示)可在鰭片52及/或基板50中形成。在一些實施例中，在n型區域50N可形成P井區，且在p型區域50P可形成N井區。在一些實施例，在n型區域50N及p型區域50P兩者形成P井區或N井區。
在不同井區型態的實施例中，對n型區域50N及p型區域50P的不同佈植步驟可利用光阻及/或其他遮罩(圖未示)達到。舉例來說，可在n型區域50N中的鰭片52及淺溝槽隔離區域56上方形成光阻。光阻經圖案化以暴露基板50的p型區域50P。光阻可藉由使用旋轉塗佈(spin-on)技術而形成，且可使用可接受的光微影技術 而圖案化。一旦圖案化光阻，n型雜質佈植在p型區域50P進行，且光阻可作為遮罩以實質避免n型雜質佈植到n型區域50N。n型雜質可為磷、砷、銻或類似者，其佈植在區域中的濃度等於或小於1018cm-3，例如在約為1016cm-3與約為1018cm-3之間。光阻可在佈植之後移除，例如藉由可接受的灰化製程。
佈植p型區域50P之後接著在p型區域50P的鰭片52及淺溝槽隔離區域56上方形成光阻。光阻經圖案化以暴露基板50的n型區域50N。光阻可藉由使用旋轉塗佈技術而形成，且可使用可接受的光微影技術而圖案化。一旦圖案化光阻，p型雜質佈植在n型區域50N進行，且光阻可作為遮罩以實質避免p型雜質佈植到P型區域50P。p型雜質可為硼、氟化硼、銦或類似者，其佈植在區域中的濃度等於或小於1018cm-3，例如在約為1016cm-3與約為1018cm-3之間。光阻可在佈植之後移除，例如藉由可接受的灰化製程。
在n型區域50N及P型區域50P的佈植之後，可進行退火製程以修補佈植損傷且活化佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可在成長期間進行原位摻雜，以排除佈植，雖然原位摻雜及佈植摻雜可一起使用。
在圖7中，在鰭片52上形成一虛設介電層60。虛設介電層60可以是例如氧化矽、氮化矽、上述組合或相似者，且可依據可接受的技術沉積或熱成長。須注意的是， 所示之虛設介電層60只覆蓋鰭片52僅用於說明目的。在一些實施例中，可沉積虛設介電層60，使得虛設介電層60覆蓋淺溝槽隔離區域56，且在淺溝槽隔離區域56上方延伸。
圖8和圖9繪示依據一些實施例之包含多晶(polycrystalline)的虛設閘極層62的組成。在圖8中，非晶層61沉積在虛設介電層60上方(例如在鰭片52及淺溝槽隔離區域56上方)。在一些實施例中，非晶層61可延伸至超過鰭片頂面的高度，其在約10奈米至約100奈米的範圍，雖然其他高度是可能的。
非晶層61包含一非晶材料，例如非晶金屬材料、非晶金屬氧化材料、非晶高介電常數材料、非晶金屬矽化物材料、非晶半導體材料、類似者或上述組合。舉例來說，非晶層61可包含金屬，例如銅、鎢、類似者或上述合金；金屬氧化物，例如氧化鉿、氧化鋯、氧化鋁、氧化鑭、類似者或上述組合；金屬矽化物，例如矽化鈦或類似者；或半導體，例如矽、鍺、矽鍺(silicon germanium，SiGe)、類似者或上述組合。其他材料或材料組合是可能的。非晶層61可使用一或多種合適的技術而沉積，例如電漿氣相沉積(plasma vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、原子層氣相沉積(atomic layer deposition，ALD)、濺鍍法(sputtering)或類似者。
作為一示例，非晶層61可包含利用低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)或類似技術沉積一非晶矽層。非晶矽可使用例如甲矽烷(SiH4)、乙矽烷(Si2H6)或類似的前驅物及例如氫氣之載體氣體(carrier gas)而沉積。在一些實施例中，可使用範圍在約攝氏450度至約600度的製程溫度，且可使用範圍在約0.1托至約10托的製程壓力。此為一示例，且其他製程、參數、前驅物或材料是可能的。
在圖9中，依據一些實施例進行快速斜升退火製程63，以自非晶層61形成虛設閘極層62。在一些實施例中，快速斜升退火製程63為再結晶非晶層61以從非晶材料變為多晶材料的熱製程。在此提到之再結晶的非晶層61為虛設閘極層62。快速斜升退火製程63可包括單次退火步驟或多次退火步驟。
在一些實施例中，快速斜升退火製程63是以短持續時間快速加熱非晶層61到高溫的熱製程。在一些情形下，快速斜升退火製程63可稱為「超快速斜升退火(ultra-fast ramping anneal)」。快速斜升退火製程63可使用例如雷射退火(laser annealing)製程或類似製程而進行。雷射退火製程可使用在約100奈米至約15微米的範圍內的雷射波長，雖然其他波長是可能的。在一些實施例中，可在包含一或多種氣體的環境氣氛(ambient atmosphere)下進行快速斜升退火製程63，例如包含氮氣、氬氣、氫氣、類似者或上述組合。在其他 實施例中，快速斜升退火製程63可使用不同製程。
在一些情形下，使用例如化學氣相沉積、原子層沉積或類似的技術沉積一多晶材料可具有大範圍的晶粒尺寸。在一些情形下，在沉積的多晶材料所形成的晶粒的尺寸和形狀可藉由結構的邊界或形狀而決定。舉例來說，以這種方式在鰭片上方沉積的多晶材料在靠近鰭片的區域可具有尺寸相對較小的晶粒，且在遠離鰭片的區域可具有尺寸相對較大的晶粒。在一些情形下，尺寸相對較大的晶粒包括在沉積期間於鰭片上方形成的長柱狀晶粒(請見圖12B)。晶粒尺寸大變異及相對較大晶粒的形成會導致較粗糙的側壁或較不均勻的蝕刻，其將以圖12A至圖13B為更詳細描述如後。
如在此所描述之快速斜升退火製程63的使用可形成多晶材料的虛設閘極層62，此多晶材料具有更均勻外形及/或尺寸的較小晶粒。舉例來說，快速斜升退火製程63的快速斜升及短期間可再結晶非晶層61而使得靠近鰭片52的虛設閘極層62區域及遠離鰭片52的虛設閘極層62區域兩者皆具有相似尺寸分布的晶粒。換句話說，快速斜升退火製程63的使用可形成晶粒尺寸大致相同的虛設閘極層62。較小及更均勻晶粒的形成可導致側壁粗糙度降低、特徵定義改善及蝕刻更均勻，其將以圖12A至圖13B為更詳細描述如後。
在一些情形下，使用快速斜升退火製程63所形成的多晶材料可具有晶粒，此些晶粒的尺寸為使用沉積技術 所形成的多晶材料的晶粒的尺寸的約5%到約10%之間。在一些實施例中，使用快速斜升退火製程63所形成的多晶材料可具有在約5奈米到約50奈米範圍的平均晶粒尺寸。在一些實施例中，快速斜升退火製程63可形成具有晶粒在平均晶粒尺寸的±8%範圍內的多晶材料。其他的尺寸或尺寸的範圍是可能的。在一些實施例中，晶粒的尺寸可藉由控制斜升速率及/或快速斜升退火製程63的持續時間而控制。舉例來說，在一些情形下，相對較慢的斜升速率或相對較長的持續時間可形成相對較大晶粒。
在一些實施例中，快速斜升退火製程63的溫度在約攝氏500度至約攝氏1600度的範圍內，雖然其他溫度是可能的。在一些實施例中，快速斜升退火製程63的溫度斜升速率在約每秒攝氏105度至約每秒攝氏106度的範圍內，雖然其他斜升速率是可能的。在一些實施例中，進行快速斜升退火製程63的持續時間在約0.1毫秒至約1毫秒的範圍內，雖然其他的持續時間是可能的。舉例來說，在一些實施例中，快速斜升退火製程63包含以大於約每秒攝氏105度的速率增加退火溫度到最終退火溫度，且接著在約0.1毫秒與約1毫秒之間的時間內維持最終退火溫度。在一些實施例中，快速斜升退火製程63在大於約1毫秒的時間區間內進行。在其他實施例中，快速斜升退火製程63可具有其他的速率、溫度或時間。
在非晶層61是金屬、合金或金屬矽化物的實施例中，快速斜升退火製程63可具有在約攝氏500度到約攝 氏800度的範圍內的溫度(例如一最終退火溫度)，且形成的虛設閘極層62可具有約5奈米到約50奈米的範圍內的晶粒尺寸。在非晶層61是金屬氧化物或高介電常數材料的實施例中，快速斜升退火製程63可具有在約攝氏1100度到約攝氏1600度的範圍內的溫度，且形成的虛設閘極層可具有約5奈米到約50奈米的範圍內的晶粒尺寸。在非晶層61是半導體材料的實施例中，快速斜升退火製程63可具有在約攝氏600度到約攝氏1400度的範圍內的溫度。舉例來說，在非晶層61是鍺的實施例中，快速斜升退火製程63可具有在約攝氏600度到約攝氏800度的範圍內的溫度，且形成的虛設閘極層62可具有在約5奈米到約50奈米的範圍內的晶粒尺寸。在非晶層61是矽的實施例中，快速斜升退火製程63可具有在約攝氏900度到約攝氏1400度的範圍內的溫度，且形成的虛設閘極層62可具有在約5奈米到約50奈米的範圍內的晶粒尺寸。在非晶層61是矽鍺的實施例中，快速斜升退火製程63可具有在約攝氏900度到約攝氏1300度的範圍內的溫度，且形成的虛設閘極層62可具有在約5奈米到約50奈米的範圍內的晶粒尺寸。其他的溫度或晶粒尺寸是可能的。
轉到圖10，依據一些實施例，在虛設閘極層62上方可沉積一遮罩層64。在一些實施例中，虛設閘極層62可在形成遮罩層64之前平坦化。遮罩層64可包括一或多層，例如氮化矽、氮氧化矽、碳化矽、類似者或上述組合。在本示例中，單層的虛設閘極層62及單層的遮罩層 64是形成為橫跨n型區域50N及P型區域50P。
圖11A至圖21B繪示製造實施例之裝置的各種附加步驟。圖11A至圖21B繪示n型區域50N或是P型區域50P的特徵。舉例來說，圖11A至圖21B繪示的結構可應用於n型區域50N及p型區域50P兩者。在n型區域50N及p型區域50P的結構差異(若有)以文字附隨每一圖式描述。
在圖11A和圖11B中，依據一些實施例，遮罩層64及虛設閘極層62經圖案化以形成遮罩74及虛設閘極72。全體的遮罩74及虛設閘極72可共同稱為「虛設閘極堆疊」。可使用可接受的光微影及蝕刻技術圖案化遮罩層64以形成遮罩74。遮罩74的圖案接著可利用可接受的蝕刻技術轉移到虛設閘極層62，例如非等向性乾式蝕刻製程(anisotropic dry etch)及/或非等向性濕式蝕刻(anisotropic wet etch)。在一些實施例中(圖未示)，遮罩74的圖案亦可藉由可接受的蝕刻技術轉移到虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52的各通道區域58。遮罩74的圖案可用於實體分隔每一虛設閘極72和相鄰的虛設閘極72。虛設閘極72亦可具有實質上與各磊晶鰭片52的長度方向垂直的長度方向。
在一些情形下，如在此所描述之具有小且均勻晶粒的多晶的虛設閘極層62的形成可考慮到虛設閘極層62的蝕刻改良。如說明示例，圖12A至13B所示之多晶的虛設閘極層62的蝕刻具有小且均勻的晶粒以及多晶的虛設 閘極層162的蝕刻具有大且不規則的晶粒。圖12A示出虛設閘極層62由例如使用快速斜升退火製程63形成以再結晶非晶層61，如先前圖9所描述。圖12B示出藉由使用相關製程，如電漿氣相沉積、化學氣相沉積或類似製程沉積多晶材料所形成的虛設閘極層162。虛設閘極層162可具有相對較大晶粒的區域，例如在圖12B所示的長柱狀晶粒。
圖13A和圖13B繪示在進行非等向性蝕刻製程後的虛設閘極層62及虛設閘極層162，其可類似於在圖11A和圖11B所敘述之用來形成虛設閘極72的蝕刻製程。蝕刻製程在虛設閘極層62中形成示例的凹陷65且在虛設閘極層162中形成示例的凹陷165。如圖13A和圖13B所示，蝕刻製程可形成凹陷65及凹陷165，其具有大致沿著預先存在的晶粒結構輪廓的側壁。在一些情形下，所形成之凹陷65和凹陷165具有大致沿著預先存在的晶粒結構輪廓的側壁可歸因於在多晶材料內相異的結晶方向具有相異的蝕刻速度。在這種方式下，虛設閘極層62之更小且更均勻的晶粒可在蝕刻製程期間減少晶粒結構的影響。如圖13A和圖13B所示，凹陷65的側壁比凹陷165的側壁具有更均勻的輪廓。如圖13A和圖13B中的箭頭所示，凹陷65也比凹陷165具有更小的寬度變異。因此，在此所描述之「小晶粒」虛設閘極層62的使用可考慮到改善再現性、均勻度、或圖案化特徵的線寬控制，例如虛設閘極72或類似者。在一些情形下，「小晶粒」虛設閘極層62 的使用也可降低線寬粗糙度及/或線邊緣粗糙度。在一些實施例中，在此描述的技術考慮到小於約2奈米的線寬粗糙度，雖然其他值是可能的。在一些情形下，在此描述的技術可考慮到虛設閘極層62的側壁具有小於約10奈米的表面粗糙度。在這種方式下，較小的特徵尺寸可在不增加因為粗糙度或不良的線寬控制所致之短路或製程失敗的風險下圖案化。
在圖14A和圖14B中，依據一些實施例，閘極密封間隔物80是在虛設閘極72、遮罩74、及/或鰭片52的暴露表面上形成。熱氧化或沉積以及接續的非等向性蝕刻可形成閘極密封間隔物80。閘極密封間隔物80可由二氧化矽、氮化矽、氮氧化矽(silicon oxynitride，SiON)或類似者形成。
在形成閘極密封間隔物80之後，可進行在輕摻雜源極/汲極(LDD)區域(未明確繪示出)的佈植。在具有不同裝置形式的實施例中，類似於以上在圖6中討論的佈植，可在n型區域50N上方形成遮罩(例如光阻)並暴露出p型區域50P，且適當型態(例如p型)的雜質可佈植至在p型區域50P中暴露出的鰭片52。遮罩之後可被移除。接著，遮罩，例如光阻，可在p型區域50P上方形成遮罩(例如光阻)並暴露出n型區域50N，且適當型態(例如n型)的雜質可佈植至在n型區域50N中暴露出的鰭片52。遮罩之後可被移除。n型雜質可以是先前討論過的任何n型雜質，且p型雜質可以是先前討論過的任何p型雜 質。輕摻雜源極/汲極區域可具有從約1015cm-3至約1019cm-3的雜質濃度。退火製程可用來修補佈植損傷且活化佈植的雜質。
仍參照圖14A和圖14B，依據一些實施例，閘極間隔物86是在沿著虛設閘極72及遮罩74的側壁之閘極密封間隔物80上方形成。閘極間隔物86可藉由順應沉積絕緣材料且接著非等向蝕刻絕緣材料而形成。閘極間隔物86的絕緣材料可以是二氧化矽、氮化矽、氮氧化矽、氮碳化矽(silicon carbonitride，SiCN)上述組合或類似者。閘極間隔物86可經由一層的絕緣材料或多層的多種絕緣材料而形成。
須注意的是，以上揭示廣泛地描述形成間隔物及輕摻雜源極/汲極區域的過程。其他過程及順序也可被使用。舉例來說，較少或額外的間隔物可被使用或相異的步驟順序也可被使用(例如，閘極密封間隔物80在形成閘極間隔物86之前可不被蝕刻，閘極間隔物86可產生L形的閘極密封間隔物，其間隔物或層可形成及移除，及/或類似步驟順序)。進一步地，n型和p型裝置可使用不同的結構和步驟而形成。舉例來說，在n型裝置的輕摻雜源極/汲極區域可在形成閘極密封間隔物80之前而形成，且在p型裝置的輕摻雜源極/汲極區域可在形成閘極密封間隔物80之後而形成。
在圖15A和圖15B中，磊晶源極/汲極區域82是在鰭片52中形成。磊晶源極/汲極區域82是在鰭片52 中形成，使得每一虛設閘極72設置於在各相鄰對的磊晶源極/汲極區域82之間。在一些實施例中，磊晶源極/汲極區域82可延伸至並穿透鰭片52。在一些實施例中，閘極間隔物86用以使虛設閘極72與磊晶源極/汲極區域82分隔適當的橫向距離，使得磊晶源極/汲極區域82不會短接至後續形成之所得鰭式場效電晶體中的閘極。磊晶源極/汲極區域82的材料可經由選擇以在各通道區域58中施加壓力，從而改善效能。
在n型區域50N中的磊晶源極/汲極區域82可例如藉由遮覆p型區域50P及蝕刻在n型區域50N中鰭片52的源極/汲極區域以在鰭片52中形成凹陷而形成。接著，在n型區域50N中的磊晶源極/汲極區域82是在凹陷中磊晶成長。磊晶源極/汲極區域82可包括任何可接受的材料，例如適用於n型鰭式場效電晶體的材料。舉例來說，若鰭片52是矽，則在n型區域50N中的磊晶源極/汲極區域82可包括在通道區域58施加拉伸應變(tensile strain)的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽或類似者。在n型區域50N中的磊晶源極/汲極區域82可具有從鰭片52各表面升起的表面且可具有刻面(facets)。
在p型區域50P中的磊晶源極/汲極區域82可藉由遮覆n型區域50N且蝕刻在p型區域50P中鰭片52的源極/汲極區域以在鰭片52中形成凹陷而形成。接著，在p型區域50P中的磊晶源極/汲極區域82是在凹陷中磊晶成長。磊晶源極/汲極區域82可包括任何可接受的材料， 例如適用於p型鰭式場效電晶體的材料。舉例來說，若鰭片52是矽，則在p型區域50P中的磊晶源極/汲極區域82可包含在通道區域58中施加壓縮應變(compressive strain)的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫(germanium tin)或類似者。在p型區域50P中的磊晶源極/汲極區域82可具有從鰭片52各表面升起的表面且可具有刻面。
類似先前討論過形成輕摻雜源極/汲極區域的製程，磊晶源極/汲極區域82及/或鰭片52可被佈植摻雜物以形成源極/汲極區域，隨後進行退火製程。源極/汲極區域可具有在約1019cm-3與約1021cm-3之間的雜質濃度。在源極/汲極區域中的n型及/或p型雜質可以是任何先前討論過的雜質。在一些實施例中，磊晶源極/汲極區域82可在成長期間進行原位摻雜。
因使用磊晶製程以在n型區域50N及p型區域50P中形成磊晶源極/汲極區域82，磊晶源極/汲極區域82的上表面具有橫向向外延伸超過鰭片52側壁的刻面。在一些實施例中，這些刻面導致同一鰭式場效電晶體的相鄰磊晶源極/汲極區域82融合在一起，如圖15C所繪示。在其他實施例中，在完成磊晶製程之後，相鄰的磊晶源極/汲極區域82維持分離，如圖15D所繪示。在圖15C和圖15D繪示的實施例中，形成閘極間隔物86而覆蓋在延伸超過淺溝槽隔離區域56的鰭片之側壁的部分，因而阻礙磊晶成長。在其他一些實施例中，用以形成閘極間隔物86的 間隔物蝕刻可被調整為移除間隔材料，以使磊晶成長區域延伸至淺溝槽隔離區域56的表面。
在圖16A和圖16B中，第一層間介電質(interlayer dielectric，ILD)88是沉積在繪示於圖15A和圖15B中的結構上方。第一層間介電質88可由介電材料形成，且可藉由任何合適的方法而沉積，例如化學氣相沉積、電漿增強化學氣相沉積、或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼之磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜之矽酸鹽玻璃(undoped silicate glass，USG)、或類似者。藉由任何可接受的製程而形成的其他絕緣材料可被使用。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)87設置於第一層間介電質88與磊晶源極/汲極區域82、遮罩74與閘極間隔物86之間。接觸蝕刻停止層87可包含介電材料，例如氮化矽、二氧化矽、氮氧化矽、或類似者，其具有比上覆之第一層間介電質88的材料更低的蝕刻速率。
在圖17A和圖17B中，可進行平坦化製程，例如化學機械研磨，以齊平第一層間介電質88的頂面和虛設閘極72或遮罩74的頂面。平坦化製程亦可移除虛設閘極72上的遮罩74及沿著遮罩74側壁的閘極密封間隔物80和閘極間隔物86的部分。在平坦化製程之後，虛設閘極72、 閘極密封間隔物80、閘極間隔物86及第一層間介電質88的頂面齊平。據此，虛設閘極72的頂面透過第一層間介電質88而暴露出。在一些實施例中，遮罩74可保留，且在此例中的平坦化製程使第一層間介電質88的頂面與遮罩74的頂面齊平。
在圖18A和圖18B中，虛設閘極72及若存在的遮罩74在蝕刻步驟被移除以形成凹陷90。虛設介電層60在凹陷90中的部分亦可被移除。在一些實施例中，只有虛設閘極72被移除，而虛設介電層60保留並由凹陷90暴露出。在一些實施例中，虛設介電層60在晶粒(die)的第一區域(例如核心邏輯區域)中從凹陷90移除，且在晶粒的第二區域(例如輸入/輸出區域)保留在凹陷90裡。在一些實施例中，虛設閘極72是藉由非等向乾式蝕刻製程而移除。舉例來說，蝕刻製程可包括使用反應氣體選擇性地蝕刻虛設閘極72且少量或不蝕刻第一層間介電質88或閘極間隔物86的乾式蝕刻製程。各凹陷90暴露出及/或上覆各鰭片52的通道區域58。每一通道區域58設置在相鄰對的磊晶源極/汲極區域82之間。在移除期間，虛設介電層60可在蝕刻虛設閘極72時被用作蝕刻停止層。虛設介電層60可在移除虛設閘極72之後接著選擇被移除。
在圖19A和圖19B中，閘極介電層92及閘極電極94形成為替代閘極。圖19C繪示圖19B的區域89的詳細視圖。一或多層的閘極介電層92沉積在凹陷90中，例如在鰭片52頂面及側壁上和在閘極密封間隔物80/閘極 間隔物86的側壁上。閘極介電層92亦可在第一層間介電質88頂面上形成。在一些實施例中，閘極介電層92包含一或多個介電層，例如一或多層的氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或類似者。舉例來說，在一些實施例中，閘極介電層92包括氧化矽的界面層，其藉由熱氧化或化學氧化及上覆高介電常數材料而形成，例如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽及上述組合。閘極介電層92可包括具有k值大於7的介電層。閘極介電層92的形成方法可包括分子束沉積(molecular-beam deposition，MBD)、原子層氣相沉積、電漿增強化學氣相沉積，及類似方法。在虛設介電層60的部分保留在凹陷90的實施例中，閘極介電層92可包括虛設介電層60的材料(例如氧化矽或類似者)。
閘極電極94各自沉積在閘極介電層92上方，且填滿凹陷90的剩餘部分。閘極電極94可包括含金屬材料，例如氮化鈦、二氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述組合，或其多層。舉例來說，雖然在圖19B中繪示單層的閘極電極94，但閘極電極94可包含任何數量的襯墊94A、任何數量的功函數調節層94B及填充材料94C，如圖19C所繪示。在填充凹陷90之後，可進行平坦化製程，例如化學機械研磨，以移除閘極介電層92及閘極電極94材料之在第一層間介電質88的頂面上方的超量部分。閘極電極94材料及閘極介電層92的剩餘部分因而形成所得鰭式場效電晶體的替代閘極。閘極電極94及閘極介電層 92可統稱為「替代閘極」、「閘極結構」、或「閘極堆疊」。閘極及閘極堆疊可沿著鰭片52之通道區域58的側壁延伸。
在n型區域50N及p型區域50P中閘極介電層92的形成可同時產生，使得在每一區域中的閘極介電層92由相同材料形成，且閘極電極94的形成可同時產生，使得在每一區域中的閘極電極94由相同材料形成。在一些實施例中，在每一區域中的閘極介電層92可藉由不同的製程形成，使得閘極介電層92可以是相異的材料，及/或在每一區域中的閘極電極94可藉由不同的製程形成，使得閘極電極94可以是相異的材料。當使用不同的製程時，各個遮覆步驟可用來遮覆及暴露適當的區域。
在圖20A和圖20B中，閘極遮罩96形成在閘極堆疊(包括閘極介電層92及對應的閘極電極94)上方，且閘極遮罩96可設置在閘極間隔物86的相對部分之間。在一些實施例中，形成閘極遮罩96包括凹陷閘極堆疊而使得凹陷在閘極堆疊上方及閘極間隔物86的相對部分之間直接形成。包括一或多層介電材料(例如氮化矽、氮氧化矽、或類似者)的閘極遮罩96填充於凹陷中且接著藉由平坦化製程以移除介電材料之延伸超過第一層間介電質88的超量部分。閘極遮罩96是可選的且可在一些實施例中被省略。在這樣的實施例中，閘極堆疊可與第一層間介電質88的頂面保持齊平。
亦如圖20A和圖20B所繪示，第二層間介電質 108是沉積在第一層間介電質88上方。在一些實施例中，第二層間介電質108是藉由流動式化學氣相沉積方法所形成的流動式膜。在一些實施例中，第二層間介電質108是由介電材料所形成，例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼之磷矽酸鹽玻璃、未摻雜之矽酸鹽玻璃、或類似者，且可藉由任何適合的方法沉積，例如化學氣相沉積及電漿增強化學氣相沉積。後續形成的閘極接觸件110(圖21A及圖21B)穿過第二層間介電質108及閘極遮罩96(若存在)以接觸凹陷的閘極電極94的頂面。
在圖21A及圖21B中，依據一些實施例，閘極接觸件110及源極/汲極接觸件112穿過第二層間介電質108及第一層間介電質88而形成。用於源極/汲極接觸件112的開口是經由穿過第一層間介電質88及第二層間介電質108而形成，且用於閘極接觸件110的開口是經由穿過第二層間介電質108及閘極遮罩96(若存在)而形成。開口可經由使用可接受的光微影及蝕刻技術所形成。襯墊(未示出)(例如擴散阻障層、黏著層或類似者)及導電材料形成在開口中。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可進行平坦化製程，例如化學氣相沉積，以從第二層間介電質108表面移除超量材料。剩餘的襯墊及導電材料在開口中形成源極/汲極接觸件112及閘極接觸件110。可進行退火製程以在磊晶源極/汲極區域82及源極/汲極接觸件112之間形成矽化物。源極/汲極接觸件 112實體及電性耦合至磊晶源極/汲極區域82，且閘極接觸件110實體及電性耦合至閘極電極94。源極/汲極接觸件112及閘極接觸件110可經由不同的製程形成，或可經由相同的製程形成。雖然示出如形成相同橫截面，但應當理解的是，每一源極/汲極接觸件112及閘極接觸件110可形成不同的橫截面，其可避免接觸件的短路。
圖22至圖30B繪示依據一些實施例之製造鰭式場效電晶體的中間步驟的橫截面視圖。舉例來說，依據一些實施例，圖22至圖29B繪示使用混合晶粒層205(見圖25)之混合晶粒虛設閘極207(見圖29A和圖29B)的形成。圖22至圖26繪示在n型區域50N及p型區域50P中的參考橫截面A-A，其類似圖2至圖10的橫截面視圖。舉例來說，在圖22至圖30B中繪示的結構可應用於n型區域50N及p型區域50P兩者。n型區域50N及p型區域50P的結構差異(若有)以文字隨附每一圖式描述。圖27A、圖28A、圖29A、圖30A是沿著參考橫截面A-A所繪示，且圖27B、圖28B、圖29B、圖30B是沿著參考橫截面B-B所繪示。
轉到圖22，多晶層201沉積於虛設介電層60上方(例如鰭片52及淺溝槽隔離區域56上方)。多晶層201可使用例如電漿氣相沉積、化學氣相沉積或類似製程而形成。在一些情形下，多晶層201可類似於先前在圖12B中所描述的示例虛設閘極層。如此一來，多晶層201可包含相對較大的晶粒，例如圖22示出的長柱狀晶粒。多晶層 201可包含矽、鍺、矽鍺、或類似材料。在一些實施例中，多晶層201可沉積至厚度T1，其在約80奈米至100微米的範圍，雖然其他厚度是可能的。
在圖23中，依據一些實施例，進行佈植製程206以在多晶層201中形成非晶化區域203。佈植製程206非晶化多晶層201的上方區域，以形成非晶化區域203。多晶層201之未經非晶化的下方區域在此是稱為多晶區域202。佈植製程206可包含植入物種，例如矽、氮、砷、氬、磷、硼、銻、銦、鍺、類似者或上述組合。佈植能量可在從約7千電子伏特至約16萬電子伏特的範圍內，且佈植劑量可在從約1014atoms/cm2至約5×1015atoms/cm2的範圍內或更大的範圍內。其他植入物種或參數是可能的。
在一些實施例中，非晶化區域203可具有，在約20奈米至約200奈米的範圍內的厚度T2，雖然其他厚度是可能的。圖23所示的非晶化區域203具有大致均勻的厚度，但在一些情形下，非晶化區域203的不同部分可具有不同的厚度，其全體平均厚度為厚度T2。在一些實施例中，非晶化區域203的厚度T2是在多晶層201的厚度T1的約1%與約50%之間。在一些實施例中，可藉由控制佈植製程206的參數(例如能量、劑量或類似參數)而控制厚度T2。
在圖24中，依據一些實施例，覆蓋層208形成在非晶化區域203上。覆蓋層208是被形成為在快速斜升 退火製程210期間促進小晶粒的形成，快速斜升退火製程210再結晶非晶化區域203，其將更詳細地描述如後。在一些實施例中，覆蓋層208可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、氮碳氧化矽(silicon oxycarbonitride)、類似者或上述組合。在一些實施例中，覆蓋層208可包含金屬氧化物或高介電常數材料，例如氧化鉿、氧化鋯、氧化鋁、氧化鑭、類似者或上述組合。覆蓋層208可使用適合的技術而形成，例如化學氣相沉積、原子層氣相沉積或類似技術。在一些實施例中，覆蓋層208具有在約10埃(Å)至約100奈米的範圍內的厚度，雖然其他厚度是可能的。
在圖25中，依據一些實施例，進行快速斜升退火製程210以由非晶化區域203形成再結晶區域204。在一些實施例中，快速斜升退火製程210是熱製程，其再結晶非晶化區域203由非晶材料至包含多晶材料的再結晶區域204，其將更詳細地描述如後。在一些情形下，在非晶化區域203上形成覆蓋層208可促進具有相對小晶粒的再結晶區域204的形成。舉例來說，在覆蓋層208及非晶化區域203之間的界面可在藉由快速斜升退火製程210的再結晶期間，提供晶粒形成的成核位置(nucleation sites)。成核位置考慮到在非晶化區域203的再結晶期間相對較小晶粒的成長，反之，若覆蓋層208不存在，則非晶化區域203可更可能地再結晶為相對較大的晶粒或類似多晶區域202的柱狀晶粒。
在這種方式中，覆蓋層208可用於形成多晶混合晶粒層205，其包括具有相對較小晶粒的上方再結晶區域204及相對較大晶粒的下方多晶區域202。在一些實施例中，再結晶區域204可包含具有尺寸在約5奈米至約50奈米的範圍內之晶粒，雖然其他尺寸是可能的。在一些實施例中，再結晶區域204的平均晶粒尺寸可在多晶區域202的平均晶粒尺寸之約1%與約5%之間，雖然其他比例是可能的。在一些情形下，再結晶區域204可具有與非晶化區域203的厚度T2大致相同的厚度T3。
快速斜升退火製程210可與先前描述過的快速斜升退火製程63類似，且可使用類似技術進行。在一些實施例中，快速斜升退火製程210的溫度是在約攝氏900度至約攝氏1400度的範圍內，雖然其他溫度是可能的。在一些實施例中，快速斜升退火製程210的溫度斜升速率是在約每秒攝氏105度至每秒攝氏106度的範圍內，雖然其他斜升速率是可能的。在一些實施例中，快速斜升退火製程210在約0.1毫秒到約1毫秒的範圍內的持續時間進行，雖然其他持續時間是可能的。舉例來說，在一些實施例中，快速斜升退火製程210包括在大於約每秒攝氏105度的速率增加退火溫度到最終退火溫度，且接著以小於約1毫秒的時間維持退火溫度。
轉到圖26，依據一些實施例，移除覆蓋層208。覆蓋層208可例如使用合適的濕式蝕刻製程或乾式蝕刻製程而移除。舉例來說，覆蓋層208可使用選擇性的蝕刻製 程而移除，蝕刻製程優先蝕刻覆蓋層208的材料而不是混合晶粒層205的材料。在一些實施例中，圖26所示的結構可與圖10所示的結構類似，其差異在於混合晶粒層205用以替代虛設閘極層62及遮罩層64。
圖27A至圖30B繪示依據一些實施例之混合晶粒層205的圖案化以形成混合晶粒虛設閘極207(見圖29A及圖29B)的中間步驟的橫截面。在圖27A及圖27B中，在混合晶粒層205上方形成光阻層212。光阻層212可使用合適的技術而形成，例如藉由旋轉塗佈製程或類似技術。在一些情形下，比起具有相對較大晶粒的多晶材料，光阻層212可更好黏附於具有相對較小晶粒的多晶材料。在這種方式下，如在此描述之形成具有相對較小晶粒的再結晶區域204可改善上覆光阻層212的黏著，其可改善以下敘述之圖案化混合晶粒層205以形成混合晶粒虛設閘極207。
在圖28A和圖28B中，光阻層212經由使用合適的光微影技術而圖案化。依據一些實施例，光阻層212的圖案相當於後續形成的混合晶粒虛設閘極207(見圖29A和圖29B)的圖案。在一些情形下，光阻層212對再結晶區域204的較強黏著可改善光阻層212的圖案化，例如藉由降低線邊緣粗糙度、改善圖案解析度(例如降低圖案變形)、或降低失敗的機會。此外，在一些情形下，在光微影製程的期間，再結晶區域204的相對較小晶粒考慮到增加再結晶區域204的光吸收及降低再結晶區域204 的光反射。在這種方式下，再結晶區域204可有效的作用為在光阻層212下方的底部抗反射塗層(bottom anti-reflective coating，BARC)。在一些情形下，再結晶區域204的抗反射特性可排除沉積分隔的底部抗反射塗層以減少光反射的需求。藉由在不沉積分隔的底部抗反射塗層下降低光反射，步驟製程的要求較少，且製造費用可減少。此外，在混合晶粒層205上而不是在底部抗反射塗層上直接沉積光阻層212可改善圖案清晰度(例減少圖案變形)、降低圖案粗糙度、或減少後續圖案化後混合晶粒虛設閘極207的線寬(見圖28A至圖29B)。
在圖29A和圖29B中，依據一些實施例，圖案化混合晶粒層205以形成混合晶粒虛設閘極207。圖案化光阻層212(見圖28A到圖28B)的圖案可使用可接受的蝕刻技術而轉移至混合晶粒層205，其可與先前描述圖11A到圖11B的蝕刻技術類似。舉例來說，蝕刻技術可包括非等向乾式蝕刻及/或非等向濕式蝕刻。在一些情形下，包含具有小且均勻的晶粒的再結晶區域204的混合晶粒層205的形成可考慮到改善混合晶粒層205的蝕刻。舉例來說，類似於在圖12A和圖12B及圖13A和圖13B的敘述，再結晶區域204的相對較小晶粒可考慮到改善再現性、均勻性、或例如混合晶粒虛設閘極207或類似者之圖案化特徵的線寬控制。在一些情形下，具有再結晶區域204之混合晶粒層205的使用亦可降低線寬粗糙度及/或線邊緣粗糙度。
在圖30A和圖30B中，依據一些實施例，閘極密封間隔物80及閘極間隔物86在混合晶粒虛設閘極207上形成。圖30A和圖30B所示的結構可類似於圖14A和圖14B所示的結構，其差異在於混合晶粒虛設閘極207用以替代虛設閘極72及遮罩74。閘極密封間隔物80及閘極間隔物86可類似於先前在圖14A和圖14B所描述的閘極密封間隔物80及閘極間隔物86，且可以類似方式形成。舉例來說，閘極密封間隔物80可在混合晶粒虛設閘極207及/或鰭片52的暴露表面上形成。在一些實施例中，在輕摻雜源極/汲極區域的佈植可在閘極密封間隔物80形成之後進行。接著，閘極間隔物86可在閘極密封間隔物80上沿著混合晶粒虛設閘極207的側壁形成。
依據一些實施例，圖30A和圖30B所示的結構可接著進一步處理以形成鰭式場效電晶體(未示於圖中)。舉例來說，可進行類似於先前圖15A到圖21B所描述的製程步驟，其差異在於混合晶粒虛設閘極207用以替代遮罩74及虛設閘極72。其他後續的製程步驟是可能的。
所揭示的鰭式場效電晶體實施例也可應用在奈米結構裝置上，例如奈米結構(例如奈米片、奈米線、全繞式閘極或類似結構)場效電晶體(nanostructure field effect transistors，NSFETs)。在奈米結構場效電晶體的實施例中，鰭片是由藉由圖案化通道層和犧牲層的交替疊層堆疊所形成的奈米結構取代。虛設閘極堆疊以類似於上述實施例的方式而形成。舉例來說，形成虛設閘極堆 疊可包括沉積非晶層且接著使用快速斜升退火製程再結晶非晶層而成多晶材料的小晶粒。源極/汲極區域以類似於上述的實施例的方式而形成。在移除虛設閘極堆疊之後，在通道區域中的犧牲層可部分或完全移除。替代閘極結構以類似於上述實施例的方式而形成，替代閘極結構可部分或完全填滿藉由移除犧牲層所留下的開口，且替代閘極結構可部分或完全圍繞奈米結構場效電晶體裝置的通道區域中的通道層。對替代閘極結構及源極/汲極區域的層間介電質及接觸件可類似於上述實施例的方式而形成。奈米結構裝置可如揭示於美國專利申請公開號2016/0365414的內容而形成，其全文在此一併納入參考。
在此描述的實施例具有一些優點。在此描述的技術考慮到特徵圖案的改善，例如虛設閘極。如在此描述之快速斜升通道製程的使用可再結晶非晶材料而成具有對表面幾何形狀較不敏感之晶粒結構的多晶材料。在這種方式下，多晶材料可形成具有更小且更均勻的晶粒。在非晶材料上方形成覆蓋層可藉由提供給晶粒成長的成核位置來形成具有更小且更均勻晶粒的多晶材料。更小且更均勻的晶粒使多晶材料被蝕刻地更為均勻，並形成具有較少粗糙度及較少輪廓變異的蝕刻側壁。此考慮到具有更小線寬、更均勻寬度及更少粗糙線寬之特徵(例如閘極堆疊)的形成。在一些情形下，具有更小晶粒的多晶材料可具有改良的光阻黏著且具有抗反射特性，其可考慮到改善的光微影圖案化。
依據目前揭示的一些實施例，方法包括形成從半導體基板突出的鰭片；在鰭片上方形成虛設閘極堆疊，其中形成虛設閘極堆疊包括在鰭片上方沉積非晶材料層；對非晶材料層進行退火製程，其中退火製程再結晶非晶材料層成多晶材料層，其中退火製程包括以小於1毫秒的時間加熱非晶材料層；以及圖案化多晶材料層；在鰭片中形成鄰接虛設閘極堆疊的磊晶源極/汲極區域；以及移除虛設閘極堆疊且用替代閘極堆疊取代虛設閘極堆疊。在一實施例中，非晶材料是氧化金屬。在一實施例中，退火製程包括在攝氏1100度到攝氏1600度的溫度範圍下加熱非晶材料層。在一實施例中，多晶材料是矽鍺。在一實施例中，退火製程包括在攝氏900度到攝氏1300度溫度範圍下加熱非晶材料層。在一實施例中，退火製程包括在每秒攝氏105度到每秒攝氏106的速率範圍下增加退火溫度。在一實施例中，多晶材料層的晶粒尺寸在多晶材料層的平均晶粒尺寸的±8%範圍內。在一實施例中，多晶材料層的平均晶粒尺寸在5奈米到50奈米的範圍內。
依據目前揭示的一些實施例，方法包括形成從基板突出的鰭片；在基板上方形成虛設閘極層，其中虛設閘極層覆蓋鰭片，且虛設閘極層包括非晶材料；對虛設閘極層進行熱製程，其中虛設閘極層在進行熱製程之後包括多晶區域，且多晶區域的每一結晶晶粒的尺寸小於50奈米；圖案化虛設閘極層以在鰭片上方延伸形成虛設閘極：形成環繞虛設閘極之隔離區域；移除虛設閘極以形成凹陷；以及 在凹陷形成閘極結構。在一實施例中，形成虛設閘極層包括在基板上方沉積多晶材料，以及對多晶材料進行佈植製程以形成包括非晶材料的非晶化區域。在一實施例中，方法包括在進行熱製程之前，在非晶化區域上形成覆蓋層；以及在圖案化虛設閘極層之前移除覆蓋層。在一實施例中，方法包括在對虛設閘極層進行熱製程之後，在虛設閘極層上形成遮罩層。在一實施例中，虛設閘極的線寬粗糙度在0.1奈米到2奈米的範圍內。在一實施例中，熱製程的持續時間在0.1毫秒到1毫秒的範圍。在一實施例中，非晶材料是金屬。在一實施例中，熱製程是雷射退火製程。
依據目前揭示的一些實施例，方法包括在半導體鰭片上方沉積非晶矽；對非晶矽進行退火，其中退火再結晶非晶矽成包括結晶晶粒的多晶矽，其中退火包括以大於每秒攝氏105度的速率增加退火溫度到最終退火溫度；以及維持最終退火溫度小於1毫秒；蝕刻多晶矽以在半導體鰭片上方形成虛設結構；以及以閘極結構取代虛設結構。在一實施例中，最終退火溫度在攝氏900度和攝氏1400度之間。在一實施例中，在靠近虛設結構頂部的區域中的結晶晶粒具有第一平均尺寸，且在靠近半導體鰭片的區域中的結晶晶粒具有第一平均尺寸。在一實施例中，第一平均尺寸在5奈米到50奈米的範圍。
上文概述若干實施例或示例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為基礎來設計或修改其他製程及 結構，以便實施本文所介紹之實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
50:基板
50N:n型區域
50P:p型區域
52:鰭片
56:淺溝槽隔離區域
60:虛設介電層
62:虛設閘極層
63:快速斜升退火製程

Claims (10)

  1. 一種形成半導體裝置的方法，包含：形成從一半導體基板突出的一鰭片；在該鰭片上方形成一虛設閘極堆疊，其中形成該虛設閘極堆疊包括：在該鰭片上方沉積一非晶材料層；對該非晶材料層進行一退火製程，其中該退火製程再結晶該非晶材料層成一多晶材料層，其中該退火製程包括以小於1毫秒的時間加熱該非晶材料層；以及圖案化該多晶材料層；在該鰭片中形成鄰接該虛設閘極堆疊的一磊晶源極/汲極區域；以及移除該虛設閘極堆疊且用一替代閘極堆疊取代該虛設閘極堆疊。
  2. 如請求項1所述之方法，其中該非晶材料是一氧化金屬，且該退火製程包括在攝氏1100度到攝氏1600度的溫度範圍下加熱該非晶材料層。
  3. 如請求項1所述之方法，其中該多晶材料是矽鍺(silicon germanium)，且該退火製程包括在攝氏900度到攝氏1300度溫度範圍下加熱該非晶材料層。
  4. 如請求項1所述之方法，其中該退火製程包 括在每秒攝氏105度到每秒攝氏106的速率範圍下增加退火溫度。
  5. 一種形成半導體裝置的方法，包含：形成從一基板突出的一鰭片；在該基板上方形成一虛設閘極層，其中該虛設閘極層覆蓋該鰭片，且該虛設閘極層包括一非晶材料；對該虛設閘極層進行一熱製程(thermal process)，其中該虛設閘極層在進行該熱製程之後包括一多晶區域，且該多晶區域的每一結晶晶粒的尺寸小於50奈米；圖案化該虛設閘極層以在該鰭片上方延伸形成一虛設閘極：形成環繞該虛設閘極之一隔離區域；移除該虛設閘極以形成一凹陷；以及在該凹陷形成一閘極結構。
  6. 如請求項5所述之方法，其中形成該虛設閘極層包括：在該基板上方沉積一多晶材料；以及對該多晶材料進行一佈植製程以形成包括該非晶材料的一非晶化區域。
  7. 如請求項6所述之方法，更包含：在進行該熱製程之前，在該非晶化區域上形成一覆蓋層； 以及在圖案化該虛設閘極層之前移除該覆蓋層。
  8. 如請求項5所述之方法，其中該熱製程的持續時間在0.1毫秒到1毫秒的範圍。
  9. 一種形成半導體裝置的方法，包含：在一半導體鰭片上方沉積一非晶矽；對該非晶矽進行退火，其中該退火再結晶該非晶矽成包括結晶晶粒(crystalline grains)的多晶矽，其中該退火包括：以大於每秒攝氏105度的速率增加一退火溫度到一最終退火溫度；以及維持該最終退火溫度小於1毫秒；蝕刻該多晶矽以在該半導體鰭片上方形成一虛設結構；以及以一閘極結構取代該虛設結構。
  10. 如請求項9所述之方法，其中該最終退火溫度在攝氏900度和攝氏1400度之間。
TW111125154A 2021-07-09 2022-07-05 形成半導體裝置的方法 TWI825825B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163219882P 2021-07-09 2021-07-09
US63/219,882 2021-07-09
US17/651,251 2022-02-16
US17/651,251 US20230008413A1 (en) 2021-07-09 2022-02-16 Semiconductor device and method

Publications (2)

Publication Number Publication Date
TW202307962A TW202307962A (zh) 2023-02-16
TWI825825B true TWI825825B (zh) 2023-12-11

Family

ID=84799780

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111125154A TWI825825B (zh) 2021-07-09 2022-07-05 形成半導體裝置的方法

Country Status (2)

Country Link
US (1) US20230008413A1 (zh)
TW (1) TWI825825B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201731105A (zh) * 2016-02-26 2017-09-01 台灣積體電路製造股份有限公司 鰭式場效電晶體
TW202006824A (zh) * 2018-06-27 2020-02-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US10720529B2 (en) * 2013-10-17 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain junction formation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10720529B2 (en) * 2013-10-17 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain junction formation
TW201731105A (zh) * 2016-02-26 2017-09-01 台灣積體電路製造股份有限公司 鰭式場效電晶體
TW202006824A (zh) * 2018-06-27 2020-02-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
TW202307962A (zh) 2023-02-16
US20230008413A1 (en) 2023-01-12

Similar Documents

Publication Publication Date Title
US20210118740A1 (en) Semiconductor Device and Method
TW202133327A (zh) 半導體裝置
TWI807431B (zh) 半導體結構及其製造方法
US10373873B1 (en) Gate cut in replacement metal gate process
US11682711B2 (en) Semiconductor device having multi-layered gate spacers
TW202145313A (zh) 半導體裝置及其形成方法
US20230343858A1 (en) Methods for increasing germanium concentration of surfaces of a silicon germanium portion of a fin and resulting semiconductor devices
US20230139258A1 (en) Transistor Gate Structures and Methods of Forming the Same
TWI825825B (zh) 形成半導體裝置的方法
US11757020B2 (en) Semiconductor device and method
TW202230528A (zh) 半導體元件及其製造方法
TW202118067A (zh) 半導體裝置
KR20210158288A (ko) 반도체 디바이스 및 방법
KR102636783B1 (ko) 반도체 디바이스 및 방법
CN219457627U (zh) 半导体装置
TWI785661B (zh) 半導體裝置及其形成方法
TWI789743B (zh) 半導體裝置及其製造方法
TWI751763B (zh) 半導體裝置及其形成方法
TWI807706B (zh) 半導體裝置及其製造方法
TWI777605B (zh) 半導體裝置與其形成方法
US11695042B2 (en) Transistor contacts and methods of forming the same
US20220359729A1 (en) Semiconductor Device and Method
US20230223439A1 (en) Semiconductor Devices and Methods of Forming the Same
TW202406140A (zh) 半導體裝置及其形成方法
TW202221772A (zh) 填充結構及其製造方法