KR102636783B1 - 반도체 디바이스 및 방법 - Google Patents

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시옹-페이 유
치 온 추이
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Abstract

일 실시형태에서, 방법은: 제1 핀 및 제2 핀 상에 게이트 유전체층을 퇴적하는 단계 ― 상기 제1 핀 및 제2 핀은 제1 방향으로 기판과 등지게 연장되고, 상기 제1 핀과 상기 제2 핀 사이의 거리는 상기 제1 방향을 따라 감소함 ―; 상기 게이트 유전체층을 자기 제한 소스 전구체 및 자기 반응 소스 전구체에 노출시킴으로써 상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 ― 상기 자기 제한 소스 전구체가 반응하여 상기 희생층의 재료의 초기층을 형성하고, 상기 자기 반응 소스 전구체가 반응하여 상기 희생층의 재료의 메인층을 형성함 ―; 상기 희생층이 상기 게이트 유전체층을 덮는 동안에 상기 게이트 유전체층을 어닐링하는 단계; 상기 게이트 유전체층을 어닐링한 후에, 상기 희생층을 제거하는 단계; 및 상기 희생층을 제거한 후에, 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체층, 전도층, 및 반도체 재료층을 순차적으로 퇴적하고 그 위에 회로 컴포넌트 및 엘리먼트를 형성하기 위해 리소그래피를 사용해 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트를 집적시키기 위해 최소 피처(feature) 사이즈를 지속적으로 삭감함으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속 높이고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 3차원 뷰의 FinFET의 일례를 도시한다.
도 2 내지 도 9는 일부 실시형태에 따른 FinFET의 제조 중간 스테이지의 단면도이다.
도 10a 내지 도 22b는 일부 실시형태에 따른 FinFET의 제조 중간 스테이지의 단면도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 대체 게이트 스택에서 결함을 복구(repair)하기 위해 어닐링 공정이 수행된다. 어닐링 동안 게이트 스택의 게이트 유전체층을 보호하기 위해 하나 이상의 희생층이 형성된다. 희생층은 느린 퇴적 공정에 의해 형성된 실리콘층을 포함하여, 희생층이 고도의 등각성으로 형성될 수 있다. 희생층을 고도의 등각성으로 형성하면 특히 하부 핀들이 서로 밀접해 있는 경우에 하부 핀에 대한 손상을 피하면서 희생층이 제거될 수 있다.
도 1은 일부 실시형태에 따른, 개략적 핀 전계효과 트랜지스터(FinFET)의 3차원 뷰의 일례를 도시한다. FinFET의 몇몇 다른 피처(후술함)는 명확한 예시를 위해 생략되어 있다. 예시하는 FinFET은 예컨대 4개의 트랜지스터와 같이 1 트랜지스트 또는 다수의 트랜지스터로서 동작하는 방식으로 전기적으로 결합될 수 있다.
FinFET은 기판(50)으로부터 연장되는 핀(62)을 포함한다. STI(shallow trench isolation) 영역(66)이 기판(50) 위에 배치되고, 핀(62)은 이웃하는 STI 영역들(66)로부터 상향 돌출한다. STI 영역(66)이 기판(50)과는 분리된 것으로 설명/도시되지만, 본 명세서에서 사용하는 "기판"이란 용어는 단지 반도체 기판을 또는 또는 격리 영역을 포함하는 반도체 기판을 칭하는 데 사용될 수 있다. 또한, 핀(62)이 기판(50)의 단일의 연속적인 재료로 예시되고 있지만, 핀(62) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수도 있다. 이러한 맥락에서, 핀(62)은 이웃하는 STI 영역들(66) 사이에서 그리고 위로부터 연장되는 부분을 나타낸다.
게이트 구조(110)는 핀(62)의 채널 영역 위에 있다. 게이트 구조(110)는 게이트 유전체(112)와 게이트 전극(114)을 포함한다. 게이트 유전체(112)는 핀(62)의 측벽을 따르고 핀(52)의 상면 위에 있고, 게이트 전극(114)은 게이트 유전체(112) 위에 있다. 소스/드레인 영역(92)은 게이트 유전체(112) 및 게이트 전극(114)에 대해 핀(62)의 양 측에 배치된다. 게이트 스페이서(94)가 소스/드레인 영역(92)을 게이트 구조(110)로부터 분리시킨다. 다수의 트랜지스터가 형성되는 실시형태에서, 소스/드레인 영역(92)은 다양한 트랜지스터 사이에서 공유될 수 있다. 다수의 핀(62)으로부터 하나의 트랜지스터가 형성되는 실시형태에서, 이웃하는 소스/드레인 영역들(92)은 예컨대 에피택셜 성장에 의해 소스/드레인 영역(92)을 병합함으로써, 또는 소스/드레인 영역(92)을 동일한 소스/드레인 컨택과 결합함으로써, 전기적으로 결합될 수 있다. 하나 이상의 층간 유전체(ILD)(이하에서 더 설명함)가 소스/드레인 영역(92) 및/또는 게이트 전극(114) 위에 있으며, 이것을 통해 소스/드레인 영역(92) 및 게이트 전극(114)에 대한 컨택(이하에서 더 설명함)이 형성된다.
도 1은 여러 기준 단면도 나타내고 있다. 단면 A-A는 핀(62)의 종축을 따르고, 예컨대 FinFET의 소스/드레인 영역(92) 사이의 전류 흐름의 방향이다. 단면 B-B는 단면 A-A에 수직이고 게이트 전극(114)의 종축을 따른다. 단면 C-C는 단면 A-A에 평행하고, FinFET의 소스/드레인 영역(92)을 통과하여 연장된다. 이후의 도면에서는 명확함을 위해 이들 기준 단면을 언급한다.
여기에 개시하는 일부 실시형태는 게이트 라스트 공정(gate-last process)을 이용해 형성된 FinFET의 상황에서 설명된다. 다른 실시형태에서는 게이트 퍼스트 공정(gate-first process)이 이용될 수도 있다. 또한, 일부 실시형태는 평면형 FET 등의 평면형 디바이스에 사용되는 양상을 고려한다.
도 2 내지 도 9는 일부 실시형태에 따른 FinFET의 제조 중간 스테이지의 단면도이다. 도 2 내지 도 9는 다중 핀/FinFET을 제외하면 도 1에 도시한 기준 단면 A-A를 도시한다.
도 2에서, 기판(50)이 제공된다. 반도체 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, 도핑되거나(예, p타입 또는 n타입 도펀트로) 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n타입 영역(50N)과 p타입 영역(50P)을 갖는다. n타입 영역(50N)은 예컨대 n타입 FinFET의 NMOS 트랜지스터와 같은 n타입 디바이스를 형성하기 위한 것일 수 있다. p타입 영역(50P)은 예컨대 p타입 FinFET의 PMOS 트랜지터와 같은 p타입 디바이스를 형성하기 위한 것일 수 있다. n타입 영역(50N)은 p타입 영역(50P)과 물리적으로 분리될 수 있으며, 임의 개의 디바이스 피처(예컨대, 다른 능동 디바이스, 도핑 영역, 격리 구조 등)이 n타입 영역(50N)과 p타입 영역(50P) 사이에 배치될 수 있다.
하나 이상의 유전체층(52)이 기판(50) 상에 형성된다. 유전체층(52)은 기판(50)을 패터닝하는 데에 사용될 것이다. 예시하는 실시형태에서, 유전체층(52)은 기판(50) 위의 제1 유전체층(52A), 제1 유전체층(52A) 위의 제2 유전체층(52B), 및 제2 유전체층(52B) 위의 제3 유전체층(52C)을 포함한다. 제1 유전체층(52A)은 패드층으로서 칭해질 수 있으며, 실리콘 산화물과 같은 산화물로 형성될 수 있고, 기판(50)의 표면층에 대해 열산화를 수행함으로써 형성될 수 있다. 제2 유전체층(52B)은 하드 마스크와 같은 마스크층일 수 있으며, 실리콘 질화물과 같은 질화물로 형성될 수 있고, 플라즈마 강화 화학적 기상 퇴적(PECVD), 원자층 퇴적(ALD) 등과 같은 퇴적에 의해 형성될 수 있다. 제3 유전체층(52C)은 실리콘 산화물(예컨대, 테트라에틸오르토실리케이트(TEOS) 산화물), 무질소 반사방지 코팅(NFARC), 실리콘 탄화물, 실리콘 산질화물 등으로 형성될 수 있다.
맨드릴(54)이 유전체층(52) 위에, 예컨대 제3 유전체층(52C) 상에 형성된다. 맨드릴(54)은 맨드릴층을 퇴적 및 패터닝함으로써 형성될 수 있다. 맨드릴층은 하부층, 예컨대 유전체층(52)의 에칭으로부터 높은 에칭 선택도를 가진 재료로 형성된다. 맨드릴층은 비정질 실리콘, 폴리실리콘, 실리콘 질화물, 실리콘 산화물 등, 또는 이들의 조합과 같은 재료로 형성될 수 있고, 화학적 기상 퇴적(CVD), PECVD 등과 같은 공정을 사용하여 형성될 수 있다. 이어서 맨드릴층은 적절한 포토리소그래피 및 에칭 기술을 사용하여, 맨드릴(54)을 형성하도록 패터닝된다. 맨드릴(54)은 약 10 nm 내지 약 15 nm의 범위 내의 이격 거리(D1)만큼 이격될 수 있다. 맨드릴(54) 각각은 약 10 nm 내지 약 15 nm의 범위 내의 폭(W1)을 가질 수 있다. 맨드릴(54)은 기판(50) 위에 스페이서를 패터닝하는 데에 사용될 것이다. 맨드릴(54)의 이격 거리(D1) 및 폭(W1)은 후속해서 패터닝되는 스페이서 사이의 이격 거리를 결정한다.
도 3에서, 스페이서층(56)이 맨드릴(54) 및 유전체층(52) 위에 형성된다. 형성 후에, 스페이서층(56)은 맨드릴(54)의 상면, 맨드릴(54)의 측벽, 및 제3 유전체층(52C)의 상면을 따라 연장된다. 스페이서층(56)은 하부층, 예컨대 유전체층(52)의 에칭으로부터 높은 에칭 선택도를 가진 재료로 형성된다. 스페이서층(56)은 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 탄탈 질화물, 티탄 질화물, 티탄 산화물 등, 또는 이들의 조합으로 형성될 수 있고, ALD, CVD 등과 같은 공정을 사용하여 형성될 수 있다. 스페이서층(56)은 그것의 수직 부분의 두께(T1)가 그것의 수평 부분의 두께(T2)와 동일하거나 약간 작을 정도로 고도의 등각성을 갖는다. 예를 들면, 두께(T1)는 두께(T2)의 약 80% 내지 약 100%일 수 있다. 예를 들어, 두께(T1)는 약 5 nm 내지 약 20 nm의 범위일 수 있고, 두께(T2)는 약 5 nm 내지 약 24 nm의 범위일 수 있다. 스페이서층(56)은 기판(50) 위에 스페이서를 형성하기 위해 패터닝될 것이다. 스페이서층(56)의 수직 부분의 두께(T1)는 후속해서 패터닝되는 스페이서의 폭을 결정한다.
도 4에서, 스페이서층(56)은 스페이서(58)를 형성하기 위해 패터닝된다. 스페이서층(56)의 수평 부분을 제거하기 위해 적절한 에칭 공정이 수행된다. 에칭 공정은 맨드릴(54) 및 스페이서층(56)의 수직 부분보다 고속으로 스페이서층(56)의 수평 부분을 선택적으로 에칭한다. 예를 들어, 스페이서층(56)이 실리콘 질화물로 형성되는 경우, 에칭 공정은 메탄(CH4), 염소(Cl2), 질소(N2) 등으로 수행되는 이방성 건식 에칭일 수 있다. 에칭 공정 후에, 스페이서(58)는 스페이서층(456)의 잔류 수직 부분을 포함한다. 선택적으로 맨드릴(54)은 스페이서층(45)의 수평 부분과 함께 제거될 수도 또는 후속 공정에서 제거될 수도 있다. 일부 실시형태에서, 맨드릴(54)은 스페이서(58)가 형성된 후에 제거되고, 스페이서(58)보다 고속으로 맨드릴(54)을 선택적으로 에칭하는 적절한 에칭 공정에 의해 제거될 수 있다.
도 4에 도시하는 바와 같이, 스페이서(58)는 폭(W2)을 갖고 이격 거리(D2)만큼 이격된다. 전술한 바와 같이, 맨드릴(54)의 이격 거리(D1) 및 폭(W1)(도 2 참조)은 스페이서(58) 사이의 이격 거리(D2)를 결정하고, 스페이서(56)의 수직 부분의 두께(T1)(도 3 참조)는 스페이서(58)의 폭(W2)을 결정한다. 스페이서(58)를 형성하는 데에 선택적 에칭 공정이 사용되기 때문에, 스페이서층(56)의 수직 부분의 두께(T1)는 스페이서(58) 형성 시에 소량 감소한다. 예를 들어, 스페이서(58) 사이의 이격 거리(D2)는 맨드릴(54)의 폭(W1)보다 최대 약 300% 클 수 있고, 스페이서(58)의 폭(W2)은 스페이서층(56)의 두께(T1)보다 최대 30% 작을 수 있다. 스페이서(58) 사이의 이격 거리(D2)는 약 10 nm 내지 약 30 nm의 범위일 수 있고, 스페이서(58)의 폭(W2)은 약 3.5 nm 내지 약 20 nm의 범위일 수 있다. 스페이서(58)는 기판(50)에 핀을 패터닝하는 데에 사용될 것이다. 스페이서(58)의 이격 거리(D2) 및 폭(W2)은 후속해서 패터닝되는 핀의 이격 거리 및 폭을 결정한다.
도 5에서, 핀(62)이 기판(50) 내에 형성된다. 핀(62)은 반도체 스트립이다. 핀(62)은, 스페이서(58)를 에칭 마스크로서 사용하여 유전체층(52)에 트렌치(60)를 패터닝한 다음, 유전체층(52)으로부터 트렌치(60)의 패턴을 기판(50)에 전사함으로써 기판(50)에 형성될 수 있다. 트렌치(60)는 반응성 이온 에칭(RIE, reactive ion etching), 중성빔 에칭(NBE, neutral beam etching) 등, 또는 이들의 조합 등의 임의의 조건에 맞는 에칭 공정에 의해 형성될 수 있다. 에칭은 이방성일 수 있다. 스페이서(58)는 에칭 공정에 의해 소모될 수 있거나 또는 에칭 공정 후에 제거될 수 있다. 일부 실시형태에서, 스페이서(58)의 임의의 잔류 재료를 제거하기 위해 습식 에칭과 같은 세정 공정이 수행될 수 있다. 선택적으로 유전체층(52)은 스페이서(45)와 함께 제거될 수도 또는 후속 공정에서 제거될 수도 있다.
도 5에 도시하는 바와 같이, 핀(62)은 폭(W3)을 갖고 이격 거리(D3)만큼 이격된다. 전술한 바와 같이, 스페이서(58)의 폭(W2)(도 4 참조)는 핀(62)의 폭(W3)을 결정하고, 스페이서(58) 사이의 이격 거리(D2)(도 4 참조)는 핀(62) 사이의 이격 거리(D3)를 결정한다. 이방성 에칭 공정이 핀(62)을 형성하는 데 사용되더라도 이러한 공정이 완벽하게 이방성일 수는 없다. 이와 같이, 핀(62) 사이의 이격 거리(D3)는 스페이서(58) 사이의 이격 거리(D2)보다 최대 약 20% 작을 수 있고, 핀(62)의 폭(W3)은 스페이서(58)의 폭(W2)보다 최대 150% 클 수 있다. 핀(62) 사이의 이격 거리(D3)과 핀(62)의 폭(W3)이 둘 다 작아서, 형성되는 반도체 디바이스의 집적 밀도가 개선될 수 있다. 그러나, 핀(62) 사이의 이격 거리(D3)가 감소함에 따라, 핀(62) 사이의 이격 거리(D3)의 균일성이 떨어진다. 핀(62) 사이의 이격 거리(D3)의 균일성이 불량할 경우, 후속해서 수행되는 에칭 공정이 대량의 과에칭으로 수행될 수 있어서, 핀(62)에 대한 손상 우려를 증가시키고, 제조 수율을 감소시킬 수 있다. 따라서, 일부 실시형태에 따라, 핀(62) 사이의 이격 거리(D3) 및 핀(62)의 폭(W3)은 집적 밀도와 제조 수율 간의 균형을 맞추는 것이 선택된다. 일부 실시형태에서는, 맨드릴(54)의 폭(W1)(도 2 참조)이 약 10 nm 내지 약 15 nm의 범위에 있는 것으로 제한되어, 핀(62) 사이의 이격 거리(D3)는 약 8 nm 내지 약 30 nm의 범위에 있을 수 있고 핀(62)의 폭(W3)은 약 3.5 nm 내지 약 30 nm의 범위에 있을 수 있다. 이러한 핀(62) 사이의 이격 거리(D3)는 이격 거리(D3)가 약 0.06% 내지 약 0.95% 범위의 상대 표준 편차를 갖게 한다. 이들 범위 내에 폭(W3) 및 이격 거리(W3)를 갖는 핀(62)을 형성하면 후속으로 수행되는 에칭 공정(이하에서 더 설명)이 적은 과에칭으로 수행될 수 있어 핀(62)에 대한 손상 우려를 줄이고 제조 수율을 높일 수 있다. 이들 범위 밖의 폭(W3) 및 이격 거리(W3)를 갖는 핀(62)을 형성하면 후속으로 수행되는 에칭 공정(이하에서 더 설명)이 적은 과에칭으로 수행되게 할 수 없어 핀(62)에 대한 손상 우려를 증가시킬 수 있고 제조 수율을 감소시킬 수 있다.
도 6에서, 절연 재료(64)가 기판(50) 위에 그리고 이웃하는 핀들(62) 사이의 트렌치(60)(도 5 참조)에 형성된다. 절연 재료(64)는 실리콘 산화물 등의 산화물, 질화물, 동류 또는 이들의 조합일 수 있고, HDP-CVD(high density plasma chemical vapor deposition), FCVD(flowable CVD)(예컨대, 원격의 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 다른 재료로 개질시키기 위한 포스트 경화(pose curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 예시하는 실시형태에서는, 절연 재료(64)가 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 공정이 수행될 수 있다. 일 실시형태에서, 절연 재료(64)는 과량의 절연 재료(64)가 핀(52)과 유전체층(52)(존재할 경우)을 덮도록 형성된다. 절연 재료(64)가 단일층으로 도시되고 있지만, 일부 실시형태는 다층을 이용할 수도 있다. 예를 들어, 일부 실시형태에서는 먼저 라이너가 기판(50)의 표면과 핀(62)의 측벽을 따라 형성될 수 있다. 그런 다음, 전술한 바와 같인 충전 재료가 라이너 위에 형성될 수 있다.
도 7에서, 핀(62) 위의 과량의 절연 재료(64)를 제거하기 위해 절연 재료(64)에 대해 제거 공정이 적용된다. 일부 실시형태에서는, 화학적 기계 연마(CMP), 에치백 공정, 이들의 조합과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 핀(62)과 절연 재료(64)의 상면들이 평탄화 공정이 완료된 후에 동일 평면에 있도록 핀(62)을 노출시킨다. 유전체층(56)(도 6 참조)이 핀(62) 상에 잔류하는 실시형태에서는, 평탄화 공정이 핀(62) 및 절연 재료(64)의 상면들이 평탄화 공정이 완료된 후에 동일 평면에 있도록 유전체층(52)을 제거할 수 있다. 다른 실시형태에서, 평탄화 공정은 제3 유전체층(52C)과 절연 재료(64)의 상면들이 평탄화 공정이 완료된 후에 동일 평면에 있도록 유전체층(62)을 노출시킬 수 있다.
도 8에서, 절연 재료(64)는 STI(Shallow Trench Isolation) 영역(66)을 형성하기 위해 리세싱된다. 절연 재료(64)는 n타입 영역(50N) 및 p타입 영역(50P) 내의 핀(62)의 상부 부분이 이웃하는 STI 영역들(66)로부터 위로 돌출하도록 리세싱된다. 핀(62)의 노출된 부분들은 최종 FinFET의 채널 영역이 될 것을 포함한다. 또한, STI 영역(66)의 상면은 도시한 바와 같은 편평한 표면, 볼록한 표면, 오목한 표면(접시 모양 등), 또는 이들의 조합을 가질 수 있다. STI 영역(66)의 상면은 적절한 에칭에 의해 편평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. STI 영역(66)은 예컨대 절연 재료(64)의 재료에 대해 선택적인(예컨대, 절연 재료(64)의 재료를 핀(62)의 재료보다 빠른 속도로 선택적으로 에칭하는), 조건에 맞는 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, dHF(dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 8에 관하여 설명한 공정은 핀(62)의 형성 방법의 일례일 뿐이다. 일부 실시형태에서, 핀은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상면 위에 형성될 수 있고, 유전체층을 통해 트렌치를 에칭하여 하부 기판(50)을 노출할 수 있다. 호모에피택셜 구조가 트렌치에서 에피택셜 성장할 수 있고, 유전체층은 호모에피택셜 구조가 유전체층으로부터 돌출하여 핀을 형성하도록 리세싱될 수 있다. 또한, 일부 실시형태에서는, 헤테로에피택셜 구조가 핀(62)에 사용될 수 있다. 예를 들어, 도 7의 핀(62)이 리세싱될 수 있고, 핀(62)과는 상이한 재료가 리세싱된 핀(62) 위에 에피택셜 성장할 수도 있다. 이러한 실시형태에서, 핀(62)은 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에칭택셜 성장 재료도 포함한다. 또 다른 실시형태에서는, 유전체층이 기판(50)의 상면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭될 수 있다. 기판(50)과는 상이한 재료를 사용하여 헤테로에피택셜 구조가 트렌치에서 에피택셜 성장할 수 있고, 유전체층은 헤테로에피택셜 구조가 유전체 층으로부터 돌출하여 핀(62)을 형성하도록 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조가 에피택셜 성장하는 일부 실시형태에 있어서, 에티택셜 성장한 재료는 성장 중에 인시추 도핑될 수 있어 이전 및 이후의 주입을 피할 수도 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, p타입 영역(50P)(예컨대, PMOS 영역)의 재료와는 상이한 재료를 n타입 영역(50N)(예컨대, NMOS 영역)에 에피택셜 성장시키는 것이 유리할 수도 있다. 다양한 실시형태에서, 핀(62)의 상부 부분은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체에 사용 가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루마늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하나 이에 한정되지는 않는다.
또한, 적절한 웰이 핀(62) 및/또는 기판(50)에 형성될 수도 있다. 일부 실시형태에서는, p타입 웰이 n타입 영역(50N)에 형성될 수 있고, n타입 웰이 p타입 영역(50P)에 형성될 수 있다. 일부 실시형태에서는, p타입 웰 또는 n타입 웰이 n타입 영역(50N)과 p타입 영역(50P) 둘 다에 형성된다.
상이한 웰 타입을 갖는 실시형태에서는, 포토레지스트 및/또는 다른 마스크를 사용하여 n타입 영역(50N)과 p타입 영역(50P)에 대해 상이한 주입 단계가 이루어질 수 있다. 예를 들어, n타입 영역(50N) 내의 핀(62)과 STI 영역(66) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 기판(50)의 p타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, p타입 영역(50P)에서 n타입 불순물 주입이 행해질 수 있고, 포토레지스트는 n타입 불순물이 n타입 영역(50N)에 주입되는 것을 실질적으로 막는 마스크로서 기능할 수 있다. n타입 불순물은 인, 비소, 안티몬 등일 수 있고, 최대 약 1018 cm-3, 예컨대 약 1016 cm-3 내지 약 1018 cm-3 범위의 농도로 영역에 주입될 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거된다.
p타입 영역(50P)의 주입 공정에 이어서, p타입 영역(50P) 내의 핀(62)과 STI 영역(66) 위에 포토레지스트가 형성된다. 포토레지스트는 기판(50)의 n타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, n타입 영역(50N)에서 p타입 불순물 주입이 행해질 수 있고, 포토레지스트는 p타입 불순물이 p타입 영역(50P)에 주입되는 것을 실질적으로 막는 마스크로서 기능할 수 있다. p타입 불순물은 붕소, 붕소 불화물, 인듐 등일 수 있고, 최대 약 1018 cm-3, 예컨대 약 1016 cm-3 내지 약 1018 cm-3 범위의 농도로 영역에 주입될 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거될 수 있다.
n타입 영역(50N)과 p타입 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p타입 및/또는 n타입 불순물을 활성화하기 위해 어닐이 수행될 수 있다. 일부 실시형태에서, 에피택셜 핀의 성장한 재료는 성장 중에 인시추 도핑될 수 있어 주입을 피할 수도 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
도 9에서, 제1 더미 유전체층(70)이 핀(62) 상에 형성된다. 더미 유전체층(70)은 예컨대 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 조건에 맞는 기술에 따라 퇴적되거나 열 성장할 수 있다. 더미 게이트층(72)이 더미 유전체층(70) 위에 형성되고, 마스크층(74)이 더미 게이트층(72) 위에 형성된다. 더미 게이트층(72)은 더미 유전체층(70) 위에 퇴적된 다음, CMP 등에 의해 평탄화될 수 있다. 마스크층(74)이 더미 게이트층(72) 위에 퇴적될 수 있다. 더미 게이트층(72)은 전도성 재료이거나 비전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속성 질화물, 금속성 규화물, 금속성 산화물 및 금속을 포함하는 그룹에서 선택될 수 있다. 더미 게이트층(72)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(72)은 예컨대 STI 영역(66) 및/또는 더미 유전체층(70)의 격리 영역의 에칭으로부터 높은 에칭 선택도를 가진 다른 재료로 제조될 수 있다. 마스크층(74)은 예컨대 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층을 포함할 수 있다. 본 예에서는, 단일 더미 게이트층(72)과 단일 마스크층(74)이 n타입 영역(50N)과 p타입 영역(50P)에 걸쳐 형성된다. 도시하는 예에서, 더미 유전체층(70)은 핀(62) 및 STI 영역(66)을 덮고, STI 영역(66) 위로 그리고 더미 게이트층(72)과 STI 영역(66) 사이로 연장된다. 다른 실시형태에서는, 더미 유전체층(70)이 핀(62)만을 덮는다.
도 10a 내지 도 22b는 일부 실시형태에 따른 FinFET의 제조 중간 스테이지의 단면도이다. 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 및 도 22a는 도 1에 예시한 기준 단면 A-A를 따라 예시되지만, 2개의 핀(62)이 도시된다. 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 및 도 22b는 도 1에 예시한 기준 단면 B-B를 따라 예시된다. 도 12c와 도 12d는 도 1에 예시한 기준 단면 C-C를 따라 예시되지만, 2개의 핀(62)이 도시된다. 도 10a 내지 도 22b는 n타입 영역(50N)과 p타입 영역(50P) 중 어느 한쪽에 있는 피처를 예시한다. 예를 들어, 도 10a 내지 도 22b에 예시한 구조는 n타입 영역(50N)과 p타입 영역(50P) 둘 다에 적용 가능하다. n타입 영역(50N)과 p타입 영역(50P)의 구조의 차이점(있다면)은 각각의 도면에 부기된 텍스트로 기술되어 있다.
도 10a와 도 10b에서, 마스크(84)를 형성하기 위해 조건에 맞는 포토리소그래피 및 에칭 기술을 사용하여 마스크층(74)(도 9 참조)이 패터닝될 수 있다. 그런 다음 마스크(84)의 패턴은 더미 게이트층(72)에 전사되어 더미 게이트(82)를 형성할 수 있다. 일부 실시형태에서는, 더미 게이트(80)를 형성하기 위해 조건에 맞는 에칭 기술에 의해 마스크(84)의 패턴이 더미 유전체층(70)에도 전사된다. 더미 게이트(82)는 핀(62)의 각각의 채널 영역(68)을 덮는다. 마스크(84)의 패턴은 각 더미 게이트(82)를 인접한 더미 게이트들로부터 물리적으로 분리하는 데 사용될 수 있다. 또한 더미 게이트(82)는 핀(62)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 11a와 도 11b에서, 게이트 스페이서(94)가 더미 게이트(82), 마스크(84), 및/또는 핀(62)의 노출 표면 상에 형성된다. 게이트 스페이서(94)는 절연 재료를 등각으로 형성한 다음에 그 절연 재료를 에칭함으로써 형성될 수 있다. 게이트 스페이서(94)의 절연 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄질화물, 이들의 조합 등일 수 있고, 열산화, 퇴적, 이들의 조합 등에 의해 형성될 수 있다. 일부 실시형태에서, 게이트 스페이서(94)는 다층 절연 재료로 형성되고, 다층을 포함한다. 예를 들어, 게이트 스페이서(94)는 실리콘 탄질화물의 다층을 포함할 수 있거나, 실리콘 산탄질화물의 다층을 포함할 수 있거나, 실리콘 질화물의 2개층 사이에 배치된 실리콘 산화물층을 포함할 수도 있다. 게이트 스페이서(94)의 에칭은 이방성일 수도 있다. 에칭 후에, 게이트 스페이서(94)는 직선의 측벽 또는 곡선의 측벽을 가질 수 있다.
게이트 스페이서(94)의 형성 이전 또는 도중에, 저농도 도핑된 소스/드레인(LDD) 영역을 위한 주입이 수행될 수도 있다. 도 8에서 전술한 주입과 마찬가지로, 상이한 디바이스 타입을 가진 실시형태에서는, p타입 영역(50P)을 노출하는 동안 포토레지스트 등의 마스크가 n타입 영역(50N) 위에 형성될 수 있고, p타입 영역(50P)의 노출된 핀(62)에 적절한 타입(예컨대, p타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다.. 후속하여, n타입 영역(50N)을 노출하는 동안 포토레지스트 등의 마스크가 p타입 영역(50P) 위에 형성되고, n타입 영역(50N)의 노출된 핀(62)에 적절한 타입(예컨대, n타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. n타입 불순물은 전술한 바와 같은 n타입 불순물들 중 임의의 것일 수 있고, p타입 불순물은 전술한 바와 같은 p타입 불순물들 중 임의의 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화시키기 위해 어닐이 사용될 수 있다.
전술한 개시내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명하는 것임을 알아야 한다. 다른 공정 및 시퀀스가 사용될 수도 있다. 예를 들어, 더 적은 수의 또는 추가의 스페이서가 사용될 수도, 상이한 시퀀스의 단계들이 사용될 수도, 스페이서가 형성되고 제거될 수도, 등등이 있을 수 있다. 뿐만 아니라, 상이한 구조 및 단계를 사용하여 n타입 및 p타입 디바이스가 형성될 수도 있다.
도 12a와 도 12b에서, 에피택셜 소스/드레인 영역(92)이 핀(62)에 형성된다. 에피택셜 소스/드레인 영역(92)은 각 더미 게이트(82)가 에피택셜 소스/드레인 영역(92)의 각각의 인접한 쌍들 사이에 배치되도록 핀(62)에 형성된다. 일부 실시형태에 있어서, 에피택셜 소스/드레인 영역(92)은 핀(62)으로 연장될 수 있고 또한 핀(52)을 관통할 수도 있다. 일부 실시형태에서, 게이트 스페이서(94)는 에피택셜 소스/드레인 영역(92)이 형성된 FinFET 디바이스의 후속으로 형성되는 게이트를 단락시키지 않도록 적절한 횡방향 거리만큼 에피택셜 소스/드레인 영역(92)을 더미 게이트(82)로부터 분리시키는 데 사용된다. 에피택셜 소스/드레인 영역(92)의 재료는 각각의 채널 영역(68)에 응력을 가하여, 성능을 향상시킬 수 있는 것이 선택될 수 있다.
n타입 영역(50N) 내의 에피택셜 소스/드레인 영역(92)은 p타입 영역(50P)을 마스킹하고 핀(62)에 리세스를 형성하도록 n타입 영역(50N) 내의 핀(62)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그런 다음, n타입 영역(50N) 내의 에피택셜 소스/드레인 영역(92)이 리세스에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(92)은 예컨대 n타입 FinFET에 맞는 적절한 재료와 같이, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 핀(62)이 실리콘이면, n타입 영역(50N) 내의 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 채널 영역(68)에 인장 변형을 가하는 재료를 포함할 수 있다. n타입 영역(50N) 내의 에피택셜 소스/드레인 영역(92)은 핀(62)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
p타입 영역(50P) 내의 에피택셜 소스/드레인 영역(92)은 n타입 영역(50N)을 마스킹하고 핀(62)에 리세스를 형성하도록 p타입 영역(50P) 내의 핀(62)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그런 다음, p타입 영역(50P) 내의 에피택셜 소스/드레인 영역(92)이 리세스에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(92)은 예컨대 p타입 FinFET에 맞는 적절한 재료와 같이, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 핀(62)이 실리콘이면, p타입 영역(50P) 내의 에피택셜 소스/드레인 영역(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 채널 영역(68)에 압축 변형을 가하는 재료를 포함할 수 있다. p타입 영역(50P) 내의 에피택셜 소스/드레인 영역(92)은 핀(62)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92) 및/또는 핀(62)은 전술한 저농도 도핑된 도핑된 소스/드레인 영역을 형성하기 위한 공정과 마찬가지로, 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있으며, 이어서 어닐이 행해진다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n타입 및/또는 p타입 불순물은 전술한 불순물들 중의 임의의 것일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 성장중 인시추 도핑될 수도 있다.
n타입 영역(50N)과 p타입 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하는 데 사용되는 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 핀(62)의 측벽을 지나 횡방향 바깥쪽으로 확장하는 패싯을 갖는다. 일부 실시형태에서, 이들 패싯은 도 12c에 예시하는 바와 같이 동일한 FinFET 디바이스의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되게 한다. 다른 실시형태에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 12d에 예시하는 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 예시하는 실시형태에서, 게이트 스페이서(94)는 STI 영역(66) 위로 연장되는 핀(62)의 측벽의 일부를 덮어서 에피택셜 성장을 막도록 형성된다. 다른 실시형태에서, 게이트 스페이서(94)를 형성하는 데 사용되는 스페이서 에칭은 스페이서 재료를 제거하여 에피택시 성장 영역이 STI 영역(66)의 표면까지 연장될 수 있도록 조정될 수도 있다.
도 13a와 도 13b에서, 제1 ILD층(98)이 마스크(84)(존재할 경우) 또는 더미 게이트(82), 에피택셜 소스/드레인 영역(92), 및 게이트 스페이서(94) 위에 퇴적된다. 제1 ILD층(98)은 유전체 재료로 형성될 수 있고, CVD, PECVD, 또는 FCVD 등의 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 일부 실시형태에서, CESL(contact etch stop layer)(96)이 제1 ILD층(98)과 에피택셜 소스/드레인 영역(92), 마스크(84)(존재할 경우) 또는 더미 게이트(82), 및 게이트 스페이서(94) 사이에 배치된다. CESL(96)는 제1 ILD층(98)의 에칭으로부터 높은 에칭 선택도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료로 형성될 수 있다.
도 14a와 도 14b에서, 제1 ILD층(98)의 상면을 마스크(84)(존재하는 경우) 또는 더미 게이트(82)의 상면과 같은 높이로 하기 위해 CMP 등의 평탄화 공정이 수행될 수 있다. 또한 평탄화 공정은 더미 게이트(82) 상의 마스크(84)와, 마스크(84)의 측벽을 따라 게이트 스페이서(94)의 부분을 제거할 수 있다. 평탄화 공정은 또한 더미 게이트(82) 및 게이트 스페이서(94) 위에서 CESL(96)의 일부를 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(82), 게이트 스페이서(94), 및 제1 ILD층(98)의 상면들은 동일 평면 내에 있다. 따라서, 더미 게이트(82)의 상면은 제1 ILD층(98)을 통해 노출된다. 일부 실시형태에서는, 마스크(84)가 잔류할 수도 있는데, 이 경우 평탄화 공정은 제1 ILD층(98)의 상면을 마스크(84)의 상면과 같은 높이로 한다.
도 15a와 도 15b에서, 마스크(84)(존재할 경우) 및 더미 게이트(82)가 하나 이상의 에칭 공정에서 제거되어, 리세스(100)가 형성된다. 리세스(100) 내의 더미 유전체층(80)의 부분도 제거될 수 있다. 일부 실시형태에서는, 더미 게이트(82)만 제거되고, 더미 게이트 유전체(80)는 잔류하여 리세스(90)에 의해 노출된다. 일부 실시형태에서, 더미 유전체(80)가 다이의 제1 영역(예컨대, 코어 로직 영역)에서는 리세스(100)로부터 제거되고, 다이의 제2 영역(예컨대, 입출력 영역)에서는 리세스(100)에 잔류한다. 일부 실시형태에서, 더미 게이트(82)는 더미 게이트(82)를 제1 ILD층(98), 게이트 스페이서(94), 또는 더미 게이트(80)보다 더 빠른 속도로 선택적으로 에칭하는 습식 에칭 공정에 의해 제거된다. 예를 들어, 더미 게이트(82)는 수산화암모늄(NH4OH) 및 탈이온수로 수행되는 습식 에칭에 의해 제거될 수 있다. 리세스(100)는 하나 이상의 핀(62)의 채널 영역(68)을 노출시키고 그리고/또는 덮는다. 각 채널 영역(68)은 에피택셜 소스/드레인 영역(92)의 인접한 쌍들 사이에 배치된다. 제거 중에, 더미 게이트(82)가 에칭될 때에, 더미 유전체(80)는 에칭 정지층으로서 사용될 수 있다. 그런 다음, 선택적으로 더미 유전체(80)는 더미 게이트(82)의 제거 후에 제거될 수 있다. 일부 실시형태에서, 더미 유전체(80)는 더미 게이트(80)를 제1 ILD층(98) 또는 게이트 스페이서(94)보다 더 빠른 속도로 선택적으로 에칭하는 습식 에칭 공정에 의해 제거된다. 예를 들면, 더미 유전체(80)는 불소로 수행된 건식 에칭에 의해 제거될 수 있다.
전술한 바와 같이, 핀(62) 사이의 이격 거리(D3)과 핀(62)의 폭(W3)이 둘 다 작아서, 형성되는 반도체 디바이스의 집적 밀도가 개선될 수 있다. 그러나, 핀(62)의 폭(W3)이 작은 경우, 리세스(100)의 형성 중에, 예컨대 더미 게이트(82) 또는 더미 유전체(80)의 제거 동안에 핀(62)의 굽힘이 발생할 수 있다. 예를 들면, 더미 게이트(82)의 제거가 핀(62)의 재료의 응력을 완화시킬 수 있어 굽힘이 발생하게 할 수 있다. 마찬가지로, 더미 게이트(82)와 더미 유전체(80)가 습식 에칭에 의해 제거되는 경우, 습식 에칭제의 점성이 핀(62)을 구부리는 횡방향력을 가할 수 있다. 일부 실시형태에서, 동일한 FinFET(예컨대, 병합된 에피택셜 소스/드레인 영역(92), 도 12c 참조)의 핀과 같은, 인접해 있는 핀들(62)이 서로를 향해 구부려질 수 있다. 이와 같이, 핀(62)의 하부 부분(예컨대, STI 영역(66)의 상면 아래)은 원래의 이격 거리(D3)만큼 이격될 수 있지만, 핀(62)의 상부 부분(예컨대, STI 영역(66)의 상면 위)은 기판(50)으로부터 등지게 연장되는 방향을 따라 연속으로 감소하는 이격 거리를 가질 수 있다. 핀(62)의 상부 부분의 이격 거리는 원래의 이격 거리(D3)에서 감소된 이격 거리(D4)까지 감소할 수 있다. 감소된 이격 거리(D4)는 원래의 이격 거리(D3)보다 최대 60% 작을 수 있으며, 예컨대 약 3.2 nm 내지 약 30 nm의 범위이다. 핀(62)이 구부러진 후에, 핀(62)의 상부 부분의 측벽은 핀(62)의 하부 부분의 측벽과 각(θ1)을 형성한다. 각(θ1)은 최대 약 7도일 수 있다.
도 16a와 도 16b에서, 게이트 유전체층(102)이 형성된다. 게이트 유전체층(102)은 예컨대 핀(62)의 상면과 측벽 상에서 그리고 게이트 스페이서(94)의 측벽 상에서, 리세스(100)에 퇴적된 하나 이상의 층을 포함한다. 또한 게이트 유전체층(102)은 제1 ILD층(98)의 상면 상에도 형성될 수 있다. 일부 실시형태에서, 게이트 유전체층(102)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 규화물 등의 하나 이상의 층과 같은 하나 이상의 유전체층을 포함한다. 예를 들어, 일부 실시형태에서, 게이트 유전체층(102)은 열 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면층과, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티탄, 납, 및 이들의 조합의 규화물과 같은 상부측 하이-k 유전체 재료를 포함한다. 게이트 유전체층(102)은 약 7.0보다 큰 k 값을 갖는 유전체층을 포함할 수 있다. 게이트 유전체층(102)의 형성 방법은 분자빔 퇴적(MBD), ALD, PECVD 등을 포함할 수 있다. 더미 유전체(80)의 부분이 리세스(90)에 잔류하는 실시형태에서는, 게이트 유전체층(102)이 더미 게이트 유전체(80)의 재료(예컨대, 실리콘 산화물)를 포함한다.
게이트 유전체층(102)은 퇴적 후에 결함(104)(각각이 "X"로 예시됨)을 포함할 수 있다. 결함(104)의 일부는 게이트 유전체층(102)과 핀(62)의 계면에 위치하는 계면 결함이다. 결함(104)의 일부는 게이트 유전체층(102)의 재료, 예컨대 게이트 유전체층(102)이 금속 산화물의 하이-k층을 포함하는 경우의 하이-k층, 또는 게이트 유전체층(102)이 실리콘 산화물의 계면층을 포함하는 경우의 계면층에 있는 산소 공석 결함이다. 산소 공석 결함은 예컨대 게이트 유전체층(102)의 재료의 형성 중에 불충분한 산화에서 야기될 수 있다. 결함(104)은 후속의 어닐링 공정(이하에서 더 설명함)에서 복구될 것이다.
도 17a와 도 17b에서, 하나 이상의 희생층이 게이트 유전체층(102) 상에 형성된다. 이하에서 더 설명하겠지만, 희생층은 결함(104)(도 16a와 도 16b 참조)를 복구하는 데 사용되는 어닐링 공정 동안 게이트 유전체층(102)을 보호하는 데 사용될 것이다. 일부 실시형태에서, 희생층은 제1 희생층(106A)과 제2 희생층(106B)을 포함한다. 제1 희생층(106A)은 게이트 유전체층(102)과 직접 물리적으로 접촉하고, 제2 희생층(106B)은 제1 희생층(106A)과 직접 물리적으로 접촉한다. 제1 희생층(106A)은 게이트 유전체층(102)의 에칭으로부터 높은 에칭 선택도를 가진 재료로 형성되고, 제2 희생층(106B)은 제1 희생층(106A)의 에칭으로부터 높은 에칭 선택도를 가진 재료로 형성된다. 희생층(106A)은 TiN, 실리콘 도핑 TiN(TiSiN), TaN 등으로 형성될 수 있고, ALD 또는 CVD와 같은 퇴적 공정에 의해 형성될 수 있다. 희생층(106B)은 비정질 실리콘, 폴리실리콘, 실리콘 질화물 등, 또는 이들의 조합으로 형성될 수 있고, CVD 또는 ALD와 같은 퇴적 공정에 의해 형성될 수 있다. 일부 실시형태에서는, 희생층(106A, 106B)이 상이한 퇴적 공정에 의해 형성된다.
전술한 바와 같이, 핀(62) 사이의 최초 이격 거리(D3)(도 15a 참조)가 작고, 핀(62)의 굽힘이 리세스(100) 형성 시에 발생하여 이격 거리(D4)(도 15a 참조)를 더 줄인다. 그렇기 때문에 희생층(106A, 106B)의 퇴적 동안에 핀치오프의 위험이 높다. 구체적으로, 희생층(106A, 106B)을 퇴적하는 데에 CVD가 사용될 때에 핀치오프의 위험이 높다. 이하에서 더 설명하겠지만, 희생층(106B)은 핀(62)의 작은 이격 거리로 인해 야기되는 핀치오프의 위험을 줄이거나 피하는 것을 돕는 CVD 공정에 의해 퇴적된다.
일부 실시형태에서, 희생층(106A)은 ALD에 의해 퇴적된 TiSiN층이다. 희생층(106A)을 ALD로 퇴적하면 희생층(106A)은 그것의 수직 부분의 두께(T3)가 그것의 수평 부분의 두께(T4)와 유사할 정도로 고도의 등각성을 갖게 된다. 또한, 희생층(106A)을 ALD로 퇴적하면 희생층은 작은 두께를 갖게 된다. 두께(T3)와 두께(T4)는 각각 약 0.5 nm 내지 약 2.5 nm의 범위일 수 있다.
일부 실시형태에서, 희생층(106B)는 느린 퇴적 속도를 가진 자기 억제(self-inhibiting) CVD 공정에 의해 퇴적된 비정질 실리콘층이다. 자기 억제 CVD 공정은 기판(50)을 퇴적 챔버에 배치하고, 자기 제한(self-limiting) 소스 전구체를 퇴적 챔버에 분배한 다음 자기 반응(self-reacting) 소스 전구체를 퇴적 챔버에 분배하는 것에 의해 수행된다. 리세스(100)(예컨대, 게이트 유전체층(102)의 표면)는 자기 제한 소스 전구체에 이어서 자기 반응 소스 전구체에 노출된다.
자기 제한 소스 전구체와 자기 반응 소스 전구체 둘 다가 반응하여 희생층(106B)의 재료(예컨대, 실리콘)를 형성한다. 자기 반응 소스 전구체는 CVD 공정에서 자체로 반응하여 희생층(106B)의 재료(예컨대, 실리콘)를 형성한다. 실리콘에 허용되는 자기 반응 소스 전구체는 실란(SiH4), 디실란(Si2H6) 등과 같은 이원 실리콘-수소 화합물 실란을 포함한다. 자기 제한 소스 전구체는 희생층(106B)의 재료(예컨대, 실리콘)의 고도의 등각층을 퇴적하는 데 사용될 수 있으며, CVD 공정에서 자기 반응 소스 전구체와 반응할 수 있지만, CVD 공정에서 자체로 반응할 수 없다. 실리콘에 허용되는 자기 제한 소스 전구체는 디메틸아미노실란(SiH3[N(CH3)2], DMAS), 에틸메틸아미노실란(SiH3[N(CH3C2H5)], EMAS), 디에틸아미노실란(SiH3[N(C2H5)2], DEAS), 에틸이소프로필아미노실란(SiH3[N(C2H5C3H7)], EIPAS), 디이소프로필아미노실란(SiH3[N(C3H7)2], DIPAS) 등과 같은 아미노실란을 포함한다.
자기 억제 CVD 공정의 제1 펄스는 자기 제한 소스 전구체를 퇴적 챔버에 분배함으로써 수행된다. 자기 제한 소스 전구체는 약 50 sccm 내지 약 1000 sccm 범위의 유량으로 그리고 약 20초 내지 약 180초 범위의 지속시간 동안 분배될 수 있다. 자기 제한 소스 전구체의 분배 동안에는 자기 반응 소스 전구체가 분배되지 않는다. 그 다음 퇴적 챔버로부터 자기 제한 소스 전구체가 퍼징된다.
자기 제한 소스 전구체(예컨대, 아미노실란)는 제1 펄스 동안 비정질 실리콘의 등각 초기층을 형성하기 위해 희생층(106A)의 표면에서 댕글링 결합과 쉽게 반응하는 SiH3기를 포함한다. 아미노실란의 SiH3기는 질소 원자에 결합된다. 실란도 SiH3기를 포함하지만 실란의 SiH3기는 다른 수소 원자에 결합된다. SiH3기는 수소 원자(예컨대, 실란)보다는 질소 원자(예컨대, 아미노실란)에서 더 쉽게 분리될 수 있다. 따라서, 제1 펄스에서 자기 제한 소스 전구체를 분배하면 더 많은 SiH3기가 희생층(106A)의 표면에서 댕글링 결합과 반응하여 초기층의 등각성을 높일 수 있다. 자기 제한 소스 전구체가 자체로 반응할 수 없기 때문에 초기층은 1 단일층 두께와 같이 매우 얇을 수 있다.
그런 다음 자기 반응 소스 전구체를 퇴적 챔버에 분배함으로써 자기 억제 CVD 공정의 제2 펄스가 수행된다. 자기 반응 소스 전구체는 약 20 sccm 내지 약 1000 sccm 범위의 유량으로 그리고 약 10분 내지 약 50분 범위의 지속시간 동안 분배될 수 있다. 제2 펄스의 지속시간은 제 1 펄스의 지속시간보다 길 수 있으며, 예컨대어 제1 펄스보다 약 3.3% 내지 약 150% 더 길 수 있다. 자기 반응 소스 전구체의 분배 동안에는 자기 제한 소스 전구체가 분배되지 않는다.
자기 반응 소스 전구체(예컨대, 실란)는 또한 제2 펄스 동안 비정질 실리콘의 초기층에 쉽게 결합되는 SiH3기도 포함한다. 따라서, 비정질 실리콘의 메인층이 비정질 실리콘의 초기층을 따라 형성되어 고도의 등각성을 갖는 비정질 실리콘층을 생성한다. 자기 반응 소스 전구체는 이전에 형성된 SiH3기와 반복적으로 반응한다. 따라서 희생층(106B)은, 희생층(106B)이 원하는 두께가 될 때까지 자기 반응 소스 전구체를 분배함으로써 형성될 수 있다.
자기 억제 CVD 공정 동안, 퇴적 챔버는 약 300℃ 내지 약 500℃ 범위의 온도 및 약 0.1 Torr 내지 약 20 Torr 범위의 압력에서 유지될 수 있다. 자기 억제 CVD 공정의 퇴적 속도는 제1 펄스 및 제2 펄스 동안 챔버의 온도를 제어함으로써 제어될 수 있다. 구체적으로, 저온에서 퇴적을 수행하면 자기 억제 CVD 공정은 낮은 퇴적 속도를 갖게 된다. 자기 억제 CVD 공정의 퇴적 속도는 약 0.5 Å/분 내지 약 2 Å/분의 범위일 수 있다. 느린 퇴적 속도로 희생층(106B)을 퇴적하면 희생층(106B)은 그것의 수직 부분의 두께(T5)가 그것의 수평 부분의 두께(T6)와 동일하거나 약간 작은 높은 정도의 등각성을 갖게 된다. 예를 들어, 두께(T5)는 두께(T6)보다 최대 약 20% 더 작을 수 있다. 고도의 등각성을 갖는 희생층(106B)을 형성하면 퇴적 동안에 핀(62)의 정점에서 희생층(106B)의 핀치오프를 방지하는 데 도움이 된다. 핀치오프를 방지함으로써, 희생층(106B)을 제거하기 위해 후속해서 수행되는 에칭 공정이 더 적은 과에칭으로 수행될 수 있고, 이에 핀(62) 또는 게이트 유전체층(102)에 대한 손상의 위험을 줄일 수 있다. 전술한 범위의 온도에서 자기 억제 CVD 공정을 수행하면 퇴적 속도를 핀치오프를 방지할 정도로 충분히 느리게 할 수 있다. 전술한 범위 밖의 온도에서 자기 억제 CVD 공정을 수행하면 퇴적 속도를 핀치오프를 방지할 정도로 충분히 느리게 할 수 없다.
희생층(106B)의 두께는 퇴적 속도 및 자기 억제 CVD 공정의 지속시간을 제어함으로써 제어될 수 있다. 퇴적 속도가 전술한 범위 내로 제어되고 제2 펄스가 전술한 범위 내의 지속시간 동안 수행될 때에, 희생층(106B)은 작은 두께를 가질 수 있다. 예를 들어, 두께(T5)는 약 12 nm 내지 약 35 nm의 범위일 수 있고, 두께(T6)는 약 15 nm 내지 약 35 nm의 범위일 수 있다. 또한 작은 두께를 갖는 희생층(106B)을 형성하면 퇴적 동안에 핀(62)의 정점에서 핀치오프를 방지하는 데 도움이 된다. 핀치오프를 방지함으로써, 희생층(106B)을 제거하기 위해 후속해서 수행되는 에칭 공정이 더 적은 과에칭으로 수행될 수 있고, 이에 핀(62) 또는 게이트 유전체층(102)에 대한 손상의 위험을 줄일 수 있다. 전술한 범위 내의 지속시간 동안 제2 펄스를 수행하면 희생층(106B)의 두께가 핀치오프를 방지할 정도로 충분히 작아질 수 있다. 전술한 범위 밖의 지속시간 동안 제2 펄스를 수행하면 희생층(106B)의 두께가 핀치오프를 방지할 정도로 충분히 작아질 수 없다.
희생층(106B)의 두께는 희생층(106A)의 두께보다 크다. 뿐만 아니라, 전술한 바와 같이, 희생층(106A, 106B)은 상이한 재료로 형성된다. 특히, 희생층(106B)의 재료(예컨대, 비정질 실리콘)는 희생층(106A)(예컨대, TiSiN)의 재료보다 더 우수한 산소 배리어의 역할을 한다. 이에, 희생층(106B)은 희생층(106A)만 형성하는 것에 비해, 후속 공정 동안 추가 보호층으로서의 역할을 할 수 있다.
희생층(106B)을 퇴적한 후에, 게이트 유전체층(102)은 결함(104)을 복구하기 위해 열처리된다. 열처리는 게이트 유전체층(102)을 어닐링하는 것을 포함할 수 있다. 어닐링은 약 600℃ 내지 약 1100℃ 범위의 온도 및 최대 약 1분의 지속시간 동안 수행될 수 있다. 어닐링은 산소, 질소, 아르곤 등의 분위기에서 수행될 수도 있고 진공에서 수행될 수도 있다. 열처리는 (희생층(106A)으로부터의 미량 산소와 같은) 게이트 유전층(102)의 산소 공석을 패시베이션하고 게이트 유전층(102)과 핀(62) 각각의 계면에서 산소를 재배열하여, 결함(104)을 복구할 수 있다. 결함(104)을 복구하는 것은, 예컨대 채널 영역(68)에서 전류 이동성을 줄일 수 있는 전하 축적 및 산란 효과를 저감함으로써, 최종 FinFET의 성능 및 신뢰성을 개선하는 것을 도울 수 있다. 열처리 동안, 게이트 유전체층(102)은 희생층(106A, 106B)에 의해 덮여 있다. 희생층(106A, 106B)은 열처리 동안 게이트 유전층(102)이 노출된 경우에 발생할 수 있는 바람직하지 않은 열산화와 같은, 열처리 동안의 게이트 유전층(102)의 재료의 바람직하지 않은 변형을 방지하는 데 도움이 된다. 희생층(106B)이 희생층(106A)보다 더 두껍고 희생층(106A)의 재료보다 더 우수한 산소 배리어의 역할을 하는 재료로 형성되기 때문에, 희생층(106A)만 형성하는 것에 비해 게이트 유전체층(102)의 재료의 바람직하지 않은 변형이 더 감소될 수 있다. 이와 같이, 게이트 유전층(102)의 재료 특성(예컨대, 비유전율)은 열처리 전후에 유사할 수 있다.
도 18a 및 도 18b에서, 희생층(106A, 106B)은 게이트 유전체층(102)을 노출시키기 위해 제거된다. 희생층(106A, 106B)은 게이트 유전체층(102)보다 더 빠른 속도로 희생층(106A, 106B)을 선택적으로 에칭하는 조건에 맞는 에칭 공정에 의해 제거될 수 있다. 에칭 공정은 이방성 에칭에 이어지는 등방성 에칭을 포함할 수 있다. 희생층(106A, 106B) 둘 다 고도의 등각성과 작은 두께를 갖기 때문에, 에칭 공정은 짧은 지속시간 동안에 그리고 소량의 과에칭으로 수행될 수 있다. 예를 들어, 희생층(106B)(예컨대, 비정질 실리콘)은 약 10초 내지 약 120초 범위의 지속시간 동안 불소로 수행되는 건식 에칭에 의해 제거될 수 있고, 희생층(106A)(예컨대, TiSiN)은 그 후 약 30초 내지 약 180초 범위의 지속시간 동안 수산화암모늄(NH4OH)으로 수행되는 습식 에칭에 의해 제거된다. 희생층(106A, 106B)을 제거할 때 과에칭의 양을 줄이면 게이트 유전층(102) 및/또는 핀(62)에 대한 손상을 피하거나 감소시킬 수 있다. 전술한 범위의 지속시간 동안 에칭 공정을 수행하면 과에칭으로부터 게이트 유전체층(102) 및/또는 핀(62)에 대한 손상을 피할 수 있다. 전술한 범위 밖의 지속시간 동안 에칭 공정을 수행하면, 과에칭으로부터 게이트 유전층(102) 및/또는 핀(62)에 대한 손상을 피할 수 없다.
도 19a와 도 19b에서, 게이트 전극층(108)이 게이트 유전체층(102) 상에 형성된다. 게이트 전극층(108)은 게이트 유전체층(102) 상에 퇴적되고 리세스(100)의 잔류부를 충전한다. 게이트 전극층(108)은 티탄 질화물, 티탄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일 게이트 전극층(108)이 예시되고 있지만, 게이트 전극층(108)은 임의 개의 라이너층, 임의 개의 일함수 튜닝층, 및 충전 재료를 포함할 수도 있다.
도 20a와 도 20b에서, 제1 ILD층(98) 및 게이트 스페이서(94)의 상면 위에 있는, 게이트 유전체층(102)의 재료 및 게이트 전극(108)의 재료의 과량 부분을 제거하기 위해 CMP과 같은 평탄화 공정이 수행된다. 리세스(100) 내의 게이트 유전체층(102)의 재료의 잔류부가 최종 FinFET의 대체 게이트에 대한 게이트 유전체(112)를 형성한다. 리세스(100) 내의 게이트 전극층(108)의 재료의 잔류부가 최종 FinFET의 대체 게이트에 대한 게이트 전극(114)을 형성한다. 게이트 유전체(112)와 게이트 전극(114)을 게이트 구조(100) 또는 "게이트 스택"이라고 총칭할 수 있다. 게이트 구조(110)는 핀(62)의 채널 영역(68)의 측벽을 따라 연장된다.
n타입 영역(50N) 및 p타입 영역(50P) 내의 게이트 유전체(112)의 형성은 각 영역 내의 게이트 유전체(112)가 동일한 재료로 형성되도록 동시에 이루어질 수도 있고, 각 영역 내의 게이트 전극(114)이 동일한 재료로 형성되도록 각 게이트 전극(114)의 형성이 동시에 이루어질 수도 있다. 일부 실시형태에서는, 각 영역 내의 게이트 유전체(112)가 별개의 공정에 의해 형성되어 게이트 유전체(112)는 상이한 재료일 수도 있고 그리고/또는 각 영역 내의 게이트 전극(114)이 별개의 공정에 의해 형성되어 게이트 전극(114)은 상이한 재료일 수도 있다. 별개의 공정을 이용할 때에 적절한 영역을 마스킹하고 노출시키는 데 다양한 마스킹 단계를 사용할 수 있다. 예를 들어, n타입 영역(50N) 내의 게이트 유전체(112) 및 게이트 전극(114)은 p타입 영역(50P)을 마스킹하고 n타입 영역(50N)에서 도 16a 내지 도 20b와 관련하여 설명한 공정을 수행함으로써 형성될 수 있다. 마찬가지로, p타입 영역(50P) 내의 게이트 유전체(112) 및 게이트 전극(114)은 n타입 영역(50N)을 마스킹하고 p타입 영역(50P)에서 도 16a 내지 도 20b와 관련하여 설명한 공정을 수행함으로써 형성될 수 있다. 다시 말해, 도 16a 내지 도 20b와 관련하여 설명한 공정은 다수번, 예컨대 n타입 영역(50N)에서 한번 그리고 p타입 영역(50P)에서 한번 수행될 수 있다.
도 21a와 도 21b에서, 제2 ILD층(118)이 제1 ILD층(98) 위에 퇴적된다. 일부 실시형태에서, 제2 ILD층(118)은 유동성 CVD 방법에 의해 형성되는 유동성 막이다. 일부 실시형태에서, 제2 ILD층(118)은 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성될 수 있고, CVD 및 PECVD와 같은 임의의 적절한 방법으로 퇴적될 수 있다. 일부 실시형태에서, 에칭 정지층이 제1 ILD층(98)과 제2 ILD층(118) 사이에 형성된다.
일부 실시형태에서, 게이트 마스크(116)가 각각의 게이트 스택(게이트 유전체(112) 및 대응하는 게이트 전극(114)을 포함함) 위에 형성된다. 게이트 마스크(116)는 마주보는 게이트 스페이서(94)의 쌍 사이에 배치된다. 일부 실시형태에서, 게이트 마스크(116)의 형성은 게이트 유전체(112)와 게이트 전극(114)를 리세싱하여 마주보는 게이트 스페이서(94)의 쌍 사이에 리세스가 형성되게 하는 것을 포함한다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 재료층이 리세스에 충전되고, 제1 ILD층(98) 위로 연장되는 유전체 재료의 과량 부분을 제거하기 위해 평탄화 공정이 행해진다. 게이트 마스크(116)는 리세스 내의 유전체 재료의 잔류부를 포함한다. 후속해서 형성되는 게이트 컨택이 제2 ILD층(118)과 게이트 마스크(116)를 관통하여, 리세싱된 게이트 전극(114)의 상면과 접촉한다.
도 22a와 도 22b에서, 소스/드레인 컨택(122) 및 게이트 컨택(124)이 각각 에피택셜 소스/드레인 영역(92) 및 게이트 전극(114)에 형성된다. 제2 ILD층(118), 제1 ILD층(98), 및 CESL(96)를 통해 소스/드레인 컨택(122)을 위한 개구부가 형성된다. 제1 ILD층(118) 및 게이트 마스크(116)를 통해 게이트 컨택(124)를 위한 개구부가 형성된다. 개구부는 조건에 맞는 포토리소그래피 및 에칭 기술을 이용해 형성될 수 있다. 확산 배리어층, 어드히젼층(adhesion layer) 등과 같은 라이너, 및 전도성 재료가 개구부 내에 형성된다. 라이너는 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD층(118)의 표면으로부터 과량의 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수 있다. 잔류하는 라이너 및 전도성 재료가 개구부 내에 소스/드레인 컨택(122) 및 게이트 컨택(124)을 형성한다. 에피택셜 소스/드레인 영역(92)과 소스/드레인 컨택(122) 사이의 계면에 규화물을 형성하기 위해 어닐 공정이 수행될 수 있다. 소스/드레인 컨택(122)은 에피택셜 소스/드레인 영역(92)에 물리적, 전기적으로 결합되고, 게이트 컨택(124)은 게이트 전극(114)에 물리적, 전기적으로 결합된다. 소스/드레인 컨택(122) 및 게이트 컨택(124)은 상이한 공정으로 형성될 수도 있고 동일한 공정으로 형성될 수도 있다. 동일한 단면에 형성되는 것으로 도시되고 있지만, 소스/드레인 컨택(122) 및 게이트 컨택(124) 각각은 상이한 단면에 형성될 수 있고, 이에 컨택의 단락을 피할 수 있음을 이해해야 할 것이다.
실시형태들은 이하의 효과를 달성할 수 있다. 전술한 이격 거리(D3) 및 폭(W3)을 갖는 핀(62)(도 5 참조)를 형성하여 FinFET의 집적 밀도 및 수율 사이에 양호한 균형을 맞출 수 있다. 게이트 유전체층(102)을 어닐링하는 동안에 희생층(106A, 106B)(도 17a 및 도 17b 참조)으로 게이트 유전체층(102)을 보호하여 게이트 유전체층(102)의 재료의 바람직하지 않은 변형 없이, 형성되는 게이트 스택 내의 결함(104)이 경화될 수 있다. 아미노실란과 같은 자기 제한 소스 전구체로 수행된 자기 제한 억제 CVD 공정에 의해 희생층(106B)을 퇴적하여, 희생층(106B)은 고도의 등각성으로 퇴적될 수 있다. 이에, 희생층(106A, 106B)의 제거 동안의 과에칭이 방지될 수 있고, 이것은 특히 핀(62)이 작은 초기 이격 거리(D3)로 형성되거나, 또는 공정 중에 핀(62)의 굽힘이 발생하는 경우와 같이, 핀(62)이 서로 밀접해 있는 경우에 효과적일 수 있다.
일 실시형태에서, 방법은: 제1 핀 및 제2 핀 상에 게이트 유전체층을 퇴적하는 단계 ― 상기 제1 핀 및 제2 핀은 제1 방향으로 기판과 등지게 연장되고, 상기 제1 핀과 상기 제2 핀 사이의 거리는 상기 제1 방향을 따라 감소함 ―; 상기 게이트 유전체층을 자기 제한 소스 전구체 및 자기 반응 소스 전구체에 노출시킴으로써 상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 ― 상기 자기 제한 소스 전구체가 반응하여 상기 희생층의 재료의 초기층을 형성하고, 상기 자기 반응 소스 전구체가 반응하여 상기 희생층의 재료의 메인층을 형성함 ―; 상기 희생층이 상기 게이트 유전체층을 덮는 동안에 상기 게이트 유전체층을 어닐링하는 단계; 상기 게이트 유전체층을 어닐링한 후에, 상기 희생층을 제거하는 단계; 및 상기 희생층을 제거한 후에, 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계를 포함한다.
상기 방법의 일 실시형태에서, 상기 자기 반응 소스 전구체는 실란이고 상기 자기 제한 소스 전구체는 아미노실란이다. 상기 방법의 일부 실시형태에서, 상기 실란은 이원 실리콘-수소 화합물 실란이고, 상기 아미노 실란은, 디메틸아미노실란, 에틸메틸아미노실란, 디에틸아미노실란, 에틸이소프로필아미노실란, 또는 디이소프로필아미노실란이다. 상기 방법의 일부 실시형태에서, 상기 게이트 유전체층을 자기 제한 소스 전구체 및 자기 반응 소스 전구체에 노출시키는 것은: 상기 기판을 퇴적 챔버에 배치하는 단계; 제1 지속시간 동안 상기 자기 제한 소스 전구체를 상기 퇴적 챔버 내에 분배하는 단계; 상기 퇴적 챔버로부터 상기 자기 제한 소스 전구체를 퍼징하는 단계; 및 제2 지속시간 동안 상기 자기 반응 소스 전구체를 상기 퇴적 챔버 내에 분배하는 단계를 포함하고, 상기 제2 지속시간은 상기 제1 지속시간보다 길다. 상기 방법의 일부 실시형태에서, 상기 제1 지속시간은 20초 내지 180초의 범위이고, 상기 제2 지속시간은 10분 내지 50분의 범위이다. 상기 방법의 일부 실시형태에서, 상기 게이트 유전체층은 300℃ 내지 500℃의 범위의 온도에서 상기 자기 반응 소스 전구체 및 상기 자기 제한 소스 전구체에 노출된다. 상기 방법의 일부 실시형태에서, 상기 희생층은 실리콘층이고, 상기 실리콘층은 상기 제1 핀 및 제2 핀의 상면들을 따라 제1 두께를 갖고, 상기 실리콘층은 상기 제1 핀 및 제2 핀의 측벽들을 따라 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 최대 20% 작다. 상기 방법의 일부 실시형태에서, 상기 제1 두께는 12 nm 내지 35 nm의 범위이고, 상기 제2 두께는 15 nm 내지 35 nm의 범위이다. 상기 방법의 일부 실시형태에서, 상기 제1 핀 및 제2 핀의 상부 부분들은 제1 거리만큼 이격되고 상기 제1 핀 및 제2 핀의 하부 부분들은 제2 거리만큼 이격되고, 상기 제1 거리는 3.2 nm 내지 30 nm의 범위이고, 상기 제2 거리는 8 nm 내지 30 nm의 범위이다. 일부 실시형태에서, 상기 방법은: 상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계를 더 포함하고, 상기 게이트 유전체층과 상기 게이트 전극층은 상기 에피택셜 소스/드레인 영역에 인접하여 배치된다. 상기 방법의 일부 실시형태에서, 상기 희생층을 제거하는 단계는 10초 내지 120초의 범위의 지속시간 동안 불소로 수행되는 건식 에칭에 의해 상기 희생층을 에칭하는 단계를 포함한다.
일 실시형태에서, 방법은: 기판으로부터 연장되는 제1 핀 및 제2 핀을 형성하는 단계; 상기 제1 핀 및 제2 핀의 상부 부분들 상에 더미 유전체를 형성하는 단계; 상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계 ― 상기 에피택셜 소스/드레인 영역은 상기 더미 유전체에 인접함 ―; 상기 제1 핀 및 제2 핀으로부터 상기 더미 유전체를 제거하는 단계 ― 상기 제1 핀 및 제2 핀의 상부 부분들은 상기 더미 유전체의 제거 동안 서로를 향해 구부러짐 ―; 상기 제1 핀 및 제2 핀의 상부 부분들 상에 게이트 유전체층을 퇴적하는 단계; 상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 ― 상기 희생층의 수평 부분은 제1 두께를 갖고, 상기 희생층의 수직 부분은 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 최대 20% 작음 ―; 상기 희생층을 퇴적한 후에, 상기 게이트 유전체층을 어닐링하는 단계; 상기 게이트 유전체층을 어닐링한 후에, 상기 희생층을 제거하는 단계; 및 상기 희생층을 제거한 후에, 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계를 포함한다.
상기 방법의 일부 실시형태에서, 상기 제1 핀 및 제2 핀을 형성하는 단계는: 상기 기판 위에 맨드릴을 형성하는 단계 ― 상기 맨드릴은 10 nm 내지 15 nm의 범위의 제1 폭을 가짐 ―; 상기 맨드릴에 인접하여 제1 스페이서 및 제2 스페이서를 형성하는 단계; 상기 맨드릴을 제거하는 단계; 및 상기 제1 스페이서 및 제2 스페이서를 에칭 마스크로서 사용하여 상기 기판에서 상기 제1 핀 및 제2 핀을 에칭하는 단계를 포함한다. 상기 방법의 일부 실시형태에서, 상기 희생층을 퇴적하는 단계는: 제1 전구체 및 제2 전구체를 사용하여 화학적 기상 퇴적 공정을 수행하는 단계를 포함하고, 상기 제1 전구체는 상기 희생층의 재료를 위한 자기 제한 소스 전구체이고, 상기 제2 전구체는 상기 희생층의 재료를 위한 자기 반응 소스 전구체이고, 상기 자기 반응 소스 전구체는 상기 화학적 기상 퇴적 공정에서 자기와 반응하여 상기 희생층의 재료를 형성하고, 상기 자기 제한 소스 전구체는 상기 화학적 기상 퇴적 공정에서 자기와 반응하지 않는다. 상기 방법의 일부 실시형태에서, 상기 제1 전구체는 아미노실란이고 상기 제2 전구체는 실란이고, 상기 제1 전구체는 상기 화학적 기상 퇴적 공정 중에 제1 지속시간 동안 제1 펄스에서 분배되고, 상기 제2 전구체는 상기 화학적 기상 퇴적 공정 중에 제2 지속시간 동안 제2 펄스에서 분배되고, 상기 제2 지속시간은 상기 제1 지속시간보다 길다. 일부 실시형태에서, 상기 방법은: 상기 제1 핀 및 제2 핀의 하부 부분들 주위에 격리 영역을 형성하는 단계를 더 포함하고, 상기 제1 핀 및 제2 핀의 상부 부분들은 상기 격리 영역 위에 배치되고, 상기 더미 유전체를 제거한 후에, 상기 제1 핀 및 제2 핀의 상부 부분들의 측벽은 상기 제1 핀 및 제2 핀의 하부 부분들의 측벽과 각을 형성하고, 상기 각은 최대 7도이다. 일부 실시형태에서, 상기 방법은: 상기 제1 핀 및 제2 핀의 하부 부분들 주위에 격리 영역을 형성하는 단계를 더 포함하고, 상기 제1 핀 및 제2 핀의 상부 부분들은 상기 격리 영역 위에 배치되고, 상기 더미 유전체를 제거한 후에, 상기 제1 핀 및 제2 핀의 상부 부분들은 제1 거리만큼 이격되고, 상기 제1 핀 및 제2 핀의 하부 부분들은 제2 거리만큼 이격되고, 상기 제1 거리는 상기 제2 거리보다 최대 60% 작다. 상기 방법의 일부 실시형태에서, 상기 게이트 유전체를 어닐링하는 단계는 상기 게이트 유전체층 내의 결함을 복구한다.
일 실시형태에서, 방법은: 제1 핀 및 제2 핀 상에 더미 유전체를 형성하는 단계 ― 상기 제1 핀 및 제2 핀은 제1 방향으로 기판과 등지게 연장됨 ―; 상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계 ― 상기 에피택셜 소스/드레인 영역은 상기 더미 유전체와 인접함 ―; 상기 제1 핀 및 제2 핀을 노출시키는 리세스를 형성하기 위해 상기 더미 유전체를 제거하는 단계 ― 상기 제1 핀과 상기 제2 핀 사이의 거리가 상기 제거 단계 전에는 상기 제1 방향을 따라 일정하고, 상기 제1 핀과 상기 제2 핀 사이의 거리가 상기 제거 단계 후에는 상기 제1 방향을 따라 감소함 ―; 상기 리세스에 게이트 유전체층을 퇴적하는 단계; 상기 게이트 유전체층을 자기 제한 소스 전구체 및 자기 반응 소스 전구체에 노출시킴으로써 상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 ― 상기 자기 제한 소스 전구체가 반응하여 상기 희생층의 재료의 초기층을 형성하고, 상기 자기 반응 소스 전구체가 반응하여 상기 희생층의 재료의 메인층을 형성하고, 상기 자기 반응 소스 전구체는 자체로 반응하고, 상기 자기 제한 소스 전구체는 자체로 반응하지 않음 ―; 상기 희생층이 상기 게이트 유전체층을 덮는 동안에 상기 게이트 유전체층 내의 결함을 복구하는 단계; 상기 게이트 유전체층으로부터 상기 희생층을 제거하는 단계; 및 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계를 포함한다.
상기 방법의 일부 실시형태에서, 상기 더미 유전체를 제거한 후에, 상기 제1 핀 및 제2 핀의 상부 부분들의 측벽은 상기 제1 핀 및 제2 핀의 하부 부분들의 측벽과 각을 형성하고, 상기 각은 최대 7도이다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 방법에 있어서,
제1 핀 및 제2 핀 상에 게이트 유전체층을 퇴적하는 단계 ― 상기 제1 핀 및 제2 핀은 제1 방향으로 기판과 등지게 연장되고, 상기 제1 핀과 상기 제2 핀 사이의 거리는 상기 제1 방향을 따라 감소함 ―;
상기 게이트 유전체층을 자기 제한 소스 전구체(self-limiting source precursor) 및 자기 반응 소스 전구체(self-reacting source precursor)에 노출시킴으로써 상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 ― 상기 자기 제한 소스 전구체가 반응하여 상기 희생층의 재료의 초기층을 형성하고, 상기 자기 반응 소스 전구체가 반응하여 상기 희생층의 재료의 메인층을 형성함 ―;
상기 희생층이 상기 게이트 유전체층을 덮는 동안에 상기 게이트 유전체층을 어닐링하는 단계;
상기 게이트 유전체층을 어닐링한 후에, 상기 희생층을 제거하는 단계; 및
상기 희생층을 제거한 후에, 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계를 포함하는, 방법.
2. 제1항에 있어서, 상기 자기 반응 소스 전구체는 실란이고 상기 자기 제한 소스 전구체는 아미노실란인, 방법.
3. 제2항에 있어서, 상기 실란은 이원 실리콘-수소 화합물 실란이고, 상기 아미노 실란은 디메틸아미노실란, 에틸메틸아미노실란, 디에틸아미노실란, 에틸이소프로필아미노실란, 또는 디이소프로필아미노실란인, 방법.
4. 제1항에 있어서, 상기 게이트 유전체층을 자기 제한 소스 전구체 및 자기 반응 소스 전구체에 노출시키는 것은:
상기 기판을 퇴적 챔버에 배치하는 단계;
제1 지속시간 동안 상기 자기 제한 소스 전구체를 상기 퇴적 챔버 내에 분배하는 단계;
상기 퇴적 챔버로부터 상기 자기 제한 소스 전구체를 퍼징하는 단계; 및
제2 지속시간 동안 상기 자기 반응 소스 전구체를 상기 퇴적 챔버 내에 분배하는 단계를 포함하고, 상기 제2 지속시간은 상기 제1 지속시간보다 긴, 방법.
5. 제4항에 있어서, 상기 제1 지속시간은 20초 내지 180초의 범위이고, 상기 제2 지속시간은 10분 내지 50분의 범위인, 방법.
6. 제5항에 있어서, 상기 게이트 유전체층은 300℃ 내지 500℃의 범위의 온도에서 상기 자기 반응 소스 전구체 및 상기 자기 제한 소스 전구체에 노출되는, 방법.
7. 제1항에 있어서, 상기 희생층은 실리콘층이고, 상기 실리콘층은 상기 제1 핀 및 제2 핀의 상면들을 따라 제1 두께를 갖고, 상기 실리콘층은 상기 제1 핀 및 제2 핀의 측벽들을 따라 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 최대 20% 작은, 방법.
8. 제7항에 있어서, 상기 제1 두께는 12 nm 내지 35 nm의 범위이고, 상기 제2 두께는 15 nm 내지 35 nm의 범위인, 방법.
9. 제1항에 있어서, 상기 제1 핀 및 제2 핀의 상부 부분들은 제1 거리만큼 이격되고 상기 제1 핀 및 제2 핀의 하부 부분들은 제2 거리만큼 이격되고, 상기 제1 거리는 3.2 nm 내지 30 nm의 범위이고, 상기 제2 거리는 8 nm 내지 30 nm의 범위인, 방법.
10. 제1항에 있어서,
상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계를 더 포함하고, 상기 게이트 유전체층과 상기 게이트 전극층은 상기 에피택셜 소스/드레인 영역에 인접하여 배치되는, 방법.
11. 제1항에 있어서, 상기 희생층을 제거하는 단계는 10초 내지 120초의 범위의 지속시간 동안 불소로 수행되는 건식 에칭에 의해 상기 희생층을 에칭하는 단계를 포함하는, 방법.
12. 방법에 있어서,
기판으로부터 연장되는 제1 핀 및 제2 핀을 형성하는 단계;
상기 제1 핀 및 제2 핀의 상부 부분들 상에 더미 유전체를 형성하는 단계;
상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계 ― 상기 에피택셜 소스/드레인 영역은 상기 더미 유전체에 인접함 ―;
상기 제1 핀 및 제2 핀으로부터 상기 더미 유전체를 제거하는 단계 ― 상기 제1 핀 및 제2 핀의 상부 부분들은 상기 더미 유전체의 제거 동안 서로를 향해 구부러짐 ―;
상기 제1 핀 및 제2 핀의 상부 부분들 상에 게이트 유전체층을 퇴적하는 단계;
상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 ― 상기 희생층의 수평 부분은 제1 두께를 갖고, 상기 희생층의 수직 부분은 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 최대 20% 작음 ―;
상기 희생층을 퇴적한 후에, 상기 게이트 유전체층을 어닐링하는 단계;
상기 게이트 유전체층을 어닐링한 후에, 상기 희생층을 제거하는 단계; 및
상기 희생층을 제거한 후에, 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계를 포함하는, 방법.
13. 제12항에 있어서, 상기 제1 핀 및 제2 핀을 형성하는 단계는:
상기 기판 위에 맨드릴을 형성하는 단계 ― 상기 맨드릴은 10 nm 내지 15 nm의 범위의 제1 폭을 가짐 ―;
상기 맨드릴에 인접하여 제1 스페이서 및 제2 스페이서를 형성하는 단계;
상기 맨드릴을 제거하는 단계; 및
상기 제1 스페이서 및 제2 스페이서를 에칭 마스크로서 사용하여 상기 기판에서 상기 제1 핀 및 제2 핀을 에칭하는 단계를 포함하는, 방법.
14. 제12항에 있어서, 상기 희생층을 퇴적하는 단계는:
제1 전구체 및 제2 전구체를 사용하여 화학적 기상 퇴적 공정을 수행하는 단계를 포함하고, 상기 제1 전구체는 상기 희생층의 재료를 위한 자기 제한 소스 전구체이고, 상기 제2 전구체는 상기 희생층의 재료를 위한 자기 반응 소스 전구체이고, 상기 자기 반응 소스 전구체는 상기 화학적 기상 퇴적 공정에서 자기와 반응하여 상기 희생층의 재료를 형성하고, 상기 자기 제한 소스 전구체는 상기 화학적 기상 퇴적 공정에서 자기와 반응하지 않는, 방법.
15. 제14항에 있어서, 상기 제1 전구체는 아미노실란이고 상기 제2 전구체는 실란이고, 상기 제1 전구체는 상기 화학적 기상 퇴적 공정 중에 제1 지속시간 동안 제1 펄스에서 분배되고, 상기 제2 전구체는 상기 화학적 기상 퇴적 공정 중에 제2 지속시간 동안 제2 펄스에서 분배되고, 상기 제2 지속시간은 상기 제1 지속시간보다 긴, 방법.
16. 제12항에 있어서,
상기 제1 핀 및 제2 핀의 하부 부분들 주위에 격리 영역을 형성하는 단계를 더 포함하고, 상기 제1 핀 및 제2 핀의 상부 부분들은 상기 격리 영역 위에 배치되고,
상기 더미 유전체를 제거한 후에, 상기 제1 핀 및 제2 핀의 상부 부분들의 측벽은 상기 제1 핀 및 제2 핀의 하부 부분들의 측벽과 각을 형성하고, 상기 각은 최대 7도인, 방법.
17. 제12항에 있어서,
상기 제1 핀 및 제2 핀의 하부 부분들 주위에 격리 영역을 형성하는 단계를 더 포함하고, 상기 제1 핀 및 제2 핀의 상부 부분들은 상기 격리 영역 위에 배치되고,
상기 더미 유전체를 제거한 후에, 상기 제1 핀 및 제2 핀의 상부 부분들은 제1 거리만큼 이격되고, 상기 제1 핀 및 제2 핀의 하부 부분들은 제2 거리만큼 이격되고, 상기 제1 거리는 상기 제2 거리보다 최대 60% 작은, 방법.
18. 제12항에 있어서, 상기 게이트 유전체를 어닐링하는 단계는 상기 게이트 유전체층 내의 결함을 복구하는, 방법.
19. 방법에 있어서,
제1 핀 및 제2 핀 상에 더미 유전체를 형성하는 단계 ― 상기 제1 핀 및 제2 핀은 제1 방향으로 기판과 등지게 연장됨 ―;
상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계 ― 상기 에피택셜 소스/드레인 영역은 상기 더미 유전체와 인접함 ―;
상기 제1 핀 및 제2 핀을 노출시키는 리세스를 형성하기 위해 상기 더미 유전체를 제거하는 단계 ― 상기 제1 핀과 상기 제2 핀 사이의 거리가 상기 제거 단계 전에는 상기 제1 방향을 따라 일정하고, 상기 제1 핀과 상기 제2 핀 사이의 거리가 상기 제거 단계 후에는 상기 제1 방향을 따라 감소함 ―;
상기 리세스에 게이트 유전체층을 퇴적하는 단계;
상기 게이트 유전체층을 자기 제한 소스 전구체 및 자기 반응 소스 전구체에 노출시킴으로써 상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 ― 상기 자기 제한 소스 전구체가 반응하여 상기 희생층의 재료의 초기층을 형성하고, 상기 자기 반응 소스 전구체가 반응하여 상기 희생층의 재료의 메인층을 형성하고, 상기 자기 반응 소스 전구체는 자체로 반응하고, 상기 자기 제한 소스 전구체는 자체로 반응하지 않음 ―;
상기 희생층이 상기 게이트 유전체층을 덮는 동안에 상기 게이트 유전체층 내의 결함을 복구하는 단계;
상기 게이트 유전체층으로부터 상기 희생층을 제거하는 단계; 및
상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계를 포함하는, 방법.
20. 제19항에 있어서, 상기 더미 유전체를 제거한 후에, 상기 제1 핀 및 제2 핀의 상부 부분들의 측벽은 상기 제1 핀 및 제2 핀의 하부 부분들의 측벽과 각을 형성하고, 상기 각은 최대 7도인, 방법.

Claims (10)

  1. 방법에 있어서,
    제1 핀 및 제2 핀 상에 게이트 유전체층을 퇴적하는 단계 - 상기 제1 핀 및 제2 핀은 제1 방향으로 기판과 등지게 연장되고, 상기 제1 핀과 상기 제2 핀 사이의 거리는 상기 제1 방향을 따라 감소함 - ;
    상기 게이트 유전체층을 자기 제한 소스 전구체(self-limiting source precursor) 및 자기 반응 소스 전구체(self-reacting source precursor)에 노출시킴으로써 상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 - 상기 자기 제한 소스 전구체가 반응하여 상기 희생층의 재료의 초기층을 형성하고, 상기 초기층은 하나의 단일층의 두께를 가지며, 상기 자기 반응 소스 전구체가 반응하여 상기 희생층의 재료의 메인층을 형성하고, 상기 메인층은 다수의 단일층들의 두께를 가짐 - ;
    상기 희생층이 상기 게이트 유전체층을 덮는 동안에 상기 게이트 유전체층을 어닐링하는 단계;
    상기 게이트 유전체층을 어닐링한 후에, 상기 희생층을 제거하는 단계; 및
    상기 희생층을 제거한 후에, 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 자기 반응 소스 전구체는 실란이고 상기 자기 제한 소스 전구체는 아미노실란인 것인, 방법.
  3. 제1항에 있어서, 상기 게이트 유전체층을 자기 제한 소스 전구체 및 자기 반응 소스 전구체에 노출시키는 것은:
    상기 기판을 퇴적 챔버에 배치하는 단계;
    제1 지속시간 동안 상기 자기 제한 소스 전구체를 상기 퇴적 챔버 내에 분배하는 단계;
    상기 퇴적 챔버로부터 상기 자기 제한 소스 전구체를 퍼징하는 단계; 및
    제2 지속시간 동안 상기 자기 반응 소스 전구체를 상기 퇴적 챔버 내에 분배하는 단계
    를 포함하고, 상기 제2 지속시간은 상기 제1 지속시간보다 긴 것인, 방법.
  4. 제3항에 있어서, 상기 제1 지속시간은 20초 내지 180초의 범위이고, 상기 제2 지속시간은 10분 내지 50분의 범위인 것인, 방법.
  5. 제1항에 있어서, 상기 희생층은 실리콘층이고, 상기 실리콘층은 상기 제1 핀 및 제2 핀의 상면들을 따라 제1 두께를 갖고, 상기 실리콘층은 상기 제1 핀 및 제2 핀의 측벽들을 따라 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 최대 20% 작은 것인, 방법.
  6. 제1항에 있어서, 상기 제1 핀 및 제2 핀의 상부 부분들은 제1 거리만큼 이격되고, 상기 제1 핀 및 제2 핀의 하부 부분들은 제2 거리만큼 이격되고, 상기 제1 거리는 3.2 nm 내지 30 nm의 범위이고, 상기 제2 거리는 8 nm 내지 30 nm의 범위인 것인, 방법.
  7. 제1항에 있어서,
    상기 게이트 유전체층을 퇴적하는 단계 이전에, 상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계를 더 포함하고, 상기 게이트 유전체층과 상기 게이트 전극층은 상기 에피택셜 소스/드레인 영역에 인접하여 배치되는 것인, 방법.
  8. 제1항에 있어서, 상기 희생층을 제거하는 단계는 10초 내지 120초의 범위의 지속시간 동안 불소로 수행되는 건식 에칭에 의해 상기 희생층을 에칭하는 단계를 포함하는 것인, 방법.
  9. 방법에 있어서,
    기판으로부터 연장되는 제1 핀 및 제2 핀을 형성하는 단계;
    상기 제1 핀 및 제2 핀의 상부 부분들 상에 더미 유전체를 형성하는 단계;
    상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계 - 상기 에피택셜 소스/드레인 영역은 상기 더미 유전체에 인접함 - ;
    상기 제1 핀 및 제2 핀으로부터 상기 더미 유전체를 제거하는 단계 - 상기 제1 핀 및 제2 핀의 상부 부분들은 상기 더미 유전체의 제거 동안 서로를 향해 구부러짐 - ;
    상기 제1 핀 및 제2 핀의 상부 부분들 상에 게이트 유전체층을 퇴적하는 단계;
    상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 - 상기 희생층의 수평 부분은 제1 두께를 갖고, 상기 희생층의 수직 부분은 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 최대 20% 작음 - ;
    상기 희생층을 퇴적한 후에, 상기 게이트 유전체층을 어닐링하는 단계;
    상기 게이트 유전체층을 어닐링한 후에, 상기 희생층을 제거하는 단계; 및
    상기 희생층을 제거한 후에, 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    제1 핀 및 제2 핀 상에 더미 유전체를 형성하는 단계 - 상기 제1 핀 및 제2 핀은 제1 방향으로 기판과 등지게 연장됨 - ;
    상기 제1 핀 및 제2 핀에 에피택셜 소스/드레인 영역을 성장시키는 단계 - 상기 에피택셜 소스/드레인 영역은 상기 더미 유전체와 인접함 - ;
    상기 제1 핀 및 제2 핀을 노출시키는 리세스를 형성하기 위해 상기 더미 유전체를 제거하는 단계 - 상기 제1 핀과 상기 제2 핀 사이의 거리가 상기 제거 단계 전에는 상기 제1 방향을 따라 일정하고, 상기 제1 핀과 상기 제2 핀 사이의 거리가 상기 제거 단계 후에는 상기 제1 방향을 따라 감소함 - ;
    상기 리세스에 게이트 유전체층을 퇴적하는 단계;
    상기 게이트 유전체층을 자기 제한 소스 전구체 및 자기 반응 소스 전구체에 노출시킴으로써 상기 게이트 유전체층 상에 희생층을 퇴적하는 단계 - 상기 자기 제한 소스 전구체가 반응하여 상기 희생층의 재료의 초기층을 형성하고, 상기 자기 반응 소스 전구체가 반응하여 상기 희생층의 재료의 메인층을 형성하고, 상기 자기 반응 소스 전구체는 자체로 반응하고, 상기 자기 제한 소스 전구체는 자체로 반응하지 않음 - ;
    상기 희생층이 상기 게이트 유전체층을 덮는 동안에 상기 게이트 유전체층 내의 결함을 복구하는 단계;
    상기 게이트 유전체층으로부터 상기 희생층을 제거하는 단계; 및
    상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계
    를 포함하는, 방법.
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