TWI792061B - 半導體裝置及其形成方法 - Google Patents

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Abstract

揭露一種改進的虛設閘極及其形成方法。在一實施例中，其方法包括：在溝槽中沉積第一材料，其中溝槽設置在第一鰭片與第二鰭片之間；蝕刻第一材料以露出溝槽的側壁的上方部分；以及在第一材料之上沉積第二材料，而第二材料並未沉積在所露出的溝槽的側壁的上方部分之上。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置及其形成方法，且特別關於一種鰭式場效電晶體裝置及其形成方法。
半導體裝置被用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。一般通過在半導體基板上依序沉積絕緣或介電層、導電層以及半導體層材料以製造半導體裝置，並使用微影對各種材料層進行圖案化，以在其上形成電路組件及元件。
半導體產業通過持續減小最小部件尺寸以持續提高各種電子組件（例如電晶體、二極體、電阻、電容等）的整合密度，其允許將更多組件整合至給定區域中。然而，隨著最小部件尺寸的減小，出現了應解決的額外問題。
本發明一些實施例提供一種形成半導體裝置的方法，包括：在溝槽中沉積第一材料，其中溝槽設置在第一鰭片與第二鰭片之間；蝕刻第一材料以露出溝槽的側壁的上方部分；以及在第一材料之上沉積第二材料，而第二材料並未沉積在所露出的溝槽的側壁的上方部分之上。
本發明另一些實施例提供一種形成半導體裝置的方法，包括：形成鰭片，鰭片從基板延伸，其中溝槽包括鰭片的側壁以及在鰭片的側壁之間延伸的底表面；在鰭片之上以及在溝槽之中沉積第一介電層；以及在第一介電層之上形成虛設閘極層，其中形成虛設閘極層的步驟包括：在第一介電層之上沉積晶種層；蝕刻晶種層以露出設置在鰭片的上方部分之上的第一介電層的部分；以及在晶種層之上沉積虛設閘極材料，其中虛設閘極材料係選擇性地沉積在晶種層之上。
本發明又一些實施例提供一種形成半導體裝置的方法，包括：形成溝槽，溝槽介於第一鰭片與第二鰭片之間；形成介電層，介電層沿著溝槽的側壁以及第一鰭片與第二鰭片的上表面延伸；以及在介電層之上形成虛設閘極，其中形成虛設閘極的步驟包括：執行複數個第一沉積循環以及複數個蝕刻循環以形成晶種層，晶種層沿著設置在溝槽的底部中的介電層的頂表面延伸，其中溝槽的上部不具有晶種層，且其中第一沉積循環中的每一個之後接續蝕刻循環；以及在執行第一沉積循環以及蝕刻循環之後，執行第二沉積循環以在晶種層、介電層、第一鰭片以及第二鰭片之上形成虛設閘極材料，其中虛設閘極材料填充溝槽，且其中第二沉積循環在晶種層之上選擇性地沉積虛設閘極材料。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本揭露實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「在……之上」、「上方」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
各種實施例提供用於形成改進的虛設閘極層的製程。可以通過在虛設介電層上沉積晶種層，之後在自下而上（bottom-up）的沉積製程中沉積虛設閘極層以形成虛設閘極層。虛設介電層可以包括例如氧化矽的材料，並且晶種層可以包括例如非晶矽或多晶矽的材料。用於虛設閘極層的前驅物可以包括氯基矽烷，其可以用於在晶種層上選擇性地沉積虛設閘極層的材料，而不將材料沉積在虛設介電層上。根據所提供的製程形成虛設閘極層可以減少或消除虛設閘極層中的接縫及/或空隙，以及在形成具有虛設閘極層的半導體鰭片中的彎曲。根據所提供的製程形成的半導體裝置具有更少的裝置缺陷以及改善的性能。
第1圖根據一些實施例，以三維視圖繪示FinFET的示例。FinFET包括在基板50（例如，半導體基板）上的鰭片52。隔離區56設置在基板50中，並且鰭片52在鄰近的隔離區56上方及之間突出。儘管將隔離區56描述/繪示為與基板50分離，但是如本揭露中所使用，術語「基板」可以是指單獨的半導體基板或與隔離區結合的半導體基板。此外，儘管鰭片52和基板50被示為單一的連續材料，但是鰭片52及/或基板50可以包括單一材料或多種材料。在本揭露中，鰭片52是指在鄰近的隔離區56之間延伸的部分。
閘極介電層92沿著鰭片的側壁設置，且設置在鰭片52的頂表面上方，並且閘極94設置在閘極介電層92上方。相對於閘極介電層92以及閘極94，磊晶源極/汲極區82設置在鰭片52的兩側。第1圖進一步繪示在後續圖中所使用的參考剖面。剖面A-A沿著閘極94的縱軸，並且，例如，垂直於FinFET的磊晶源極/汲極區82之間電流流動的方向。剖面B-B垂直於剖面A-A，並且沿著鰭片52的縱軸，並且，例如，沿著FinFET的磊晶源極/汲極區82之間電流流動的方向。剖面C-C平行於剖面A-A，並延伸穿過FinFET的源極/汲極區。為了清楚起見，後續附圖參考這些參考剖面。
本揭露描述的一些實施例是在使用閘極後製製程形成的FinFET所討論。在其他實施例中，可以使用閘極先製製程。並且，一些實施例亦可應用於平面裝置，例如平面FET。
第2至19圖根據一些實施例，為在製造FinFET的中間階段的剖面圖。除了多個鰭片/FinFETs之外，第2至10圖繪示第1圖示出的參考剖面A-A。除了多個鰭片/FinFETs之外，第11A、12A、13A、14A、15A、16A、17A、18A及19A圖沿著第1圖所示的參考剖面A-A繪示，第11B、12B、13B、14B、15B、16B、17B、18B及19B圖沿著第1圖所示的參考剖面B-B繪示。除了多個鰭片/FinFETs之外，第13C及13D圖沿著第1圖所示的參考剖面C-C繪示。
在第2圖中，提供基板50。基板50可以是半導體基板，例如，塊體半導體、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，其可以摻雜（例如，用p型摻質或n型摻質）或不摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板是在絕緣層上形成的半導體材料層。絕緣層可以是，例如埋入式氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層通常設置在基板上，例如矽基板或玻璃基板上。也可以使用其他基板，例如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽、鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或其組合。
基板50具有區域50N及區域50P。區域50N可以用於形成n型裝置，例如NMOS電晶體（例如，n型FinFET）。區域50P可以用於形成p型裝置，例如PMOS電晶體（例如，p型FinFET）。區域50N可以與區域50P實體分離（如分隔器51所示），並且可以在區域50N與區域50P之間設置任意數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）。
在第3圖中，鰭片52形成在基板50中。鰭片52為半導體條。在一些實施例中，可以通過在基板50中蝕刻溝槽以在基板50中形成鰭片52。蝕刻可以是任何可以接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等或其組合。蝕刻可以是為非等向性蝕刻。
鰭片可以通過任何合適的方法圖案化。例如，可以使用一種或多種微影製程以圖案化鰭片，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案或多重圖案製程將微影製程結合自對準製程，允許創建圖案，例如，其間距比使用單一直接微影製程可獲得的間距小。例如，在一個實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物以圖案化鰭片。在一些實施例中，遮罩（或其他層）可以保留在鰭片52上。
在第4圖中，絕緣材料54形成在基板50上方以及鄰近的鰭片52之間。絕緣材料54可以是氧化物，例如氧化矽、氮化物等或其組合，可以通過高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD, FCVD）（例如，在遠程電漿系統中沉積基於CVD的材料，並後固化將沉積的材料轉換為另一種材料，例如氧化物）等或其組合形成。可以通過任何可接受的製程形成的其他絕緣材料。在所示的實施例中，絕緣材料54是通過FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，絕緣材料54被形成為過量的絕緣材料54以覆蓋鰭片52。儘管絕緣材料54被繪示為單層，但是一些實施例可以利用多層的絕緣材料。例如，在一些實施例中，可以首先沿著基板50和鰭片52的表面形成襯層（未單獨示出）。之後，可以在襯層上方形成填充材料，例如，上述討論作為絕緣材料54的材料。
在第5圖中，去除製程被應用於絕緣材料54以去除鰭片52上方多餘的絕緣材料54。在一些實施例中，可以利用平坦化製程，例如化學機械拋光（chemical mechanical polish, CMP）、回蝕製程、其組合等。平坦化製程露出鰭片52，使得在平坦化製程完成之後，鰭片52和絕緣材料54的頂表面是水平的。在遮罩保留在鰭片52上的實施例中，在平坦化製程完成之後，平坦化製程可以露出遮罩或去除遮罩，以使得遮罩或鰭片52和絕緣材料54的頂表面分別為水平的。
在第6圖中，絕緣材料54被凹蝕以形成淺溝槽隔離（shallow trench isolation, STI）區56。絕緣材料54被凹蝕，使得在區域50N和區域50P中的鰭片52的上部從鄰近的STI區56之間突出。此外，STI區56的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如，碟形表面）或其組合。STI區56的頂表面可以通過適當的蝕刻形成為平坦的、凸的及/或凹的頂表面。STI區56可以使用可接受的蝕刻製程來凹蝕，例如對絕緣材料54的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料54的材料的蝕刻製程）。例如，可以使用例如稀氫氟酸（dilute hydrofluoric, dHF）的氧化物去除。
如第6圖所示，可以在鄰近的鰭片52之間形成溝槽55。每個溝槽55可具有由相應的STI區56的頂表面定義的底表面，以及由相應的鰭片52的側壁定義的側表面。在各種實施例中，溝槽55可具有約3至約9的深寬比，例如約6。術語「深寬比」是指特定部件的高度與特定部件的寬度之比例。溝槽55可以具有與鰭片52高度相等的高度，以及與設置在鄰近鰭片52之間的STI區56寬度相等的寬度。
關於第2至6圖描述的製程僅僅是可以形成鰭片52的一個示例。在一些實施例中，鰭片可以通過磊晶成長製程形成。例如，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層的以露出下方的基板50。可以在溝槽中磊晶成長同質磊晶結構，並且可以凹蝕介電層，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶結構可以用於鰭片52。例如，第5圖中的鰭片52可以被凹蝕，並且可以在凹陷的鰭片52上磊晶成長與鰭片52不同的材料。在這樣的實施例中，鰭片52包括凹陷的材料以及設置在凹陷的材料上方的磊晶成長的材料。在另一個實施例中，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層。之後可以使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可以凹蝕介電層，使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，磊晶成長的材料可以在成長製程中被原位摻雜，其可省去之前和之後的佈植，儘管如此，原位和佈植摻雜亦可以一起使用。
更進一步，在區域50N（例如，NMOS區域）中磊晶成長與區域50P（例如，PMOS區域）中的材料不同的材料可以是有益處的。在各個實施例中，鰭片52的上部可以由矽鍺（Six Ge1-x ，其中x可以在0至1的範圍內）、碳化矽、純或大抵上純的鍺、III-V族化合物半導體、II-VI化合物半導體等形成。例如，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、銦鋁砷化物、銻化鎵、銻化鋁、 磷化鋁、磷化鎵等。
此外，在第6圖中，可以在鰭片52及/或基板50中形成適當的阱（未單獨示出）。在一些實施例中，可以在區域50N中形成P阱，並且可以在區域50P中形成N阱。在一些實施例中，在區域50N和區域50P兩者中形成P阱或N阱。
在具有不同阱類型的實施例中，可以使用光阻或其他遮罩（未單獨示出）以實現用於區域50N和區域50P的不同佈植步驟。例如，可以在區域50N中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的區域50P（例如，PMOS區域）。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在區域50P中執行n型摻質佈植，並且光阻可以用作遮罩以大抵上防止n型摻質被佈植到區域50N（例如，NMOS區域）中。n型摻質可以是佈植到其區域中的磷、砷、銻等，其濃度等於或小於1018 原子/cm3 ，例如在約1016 原子/cm3 和約1018 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在佈植區域50P之後，在區域50P中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的區域50N（例如，NMOS區域）。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在區域50N中進行p型摻質佈植，並且光阻可以用作遮罩以大抵上防止p型摻質被佈植到區域50P（例如，PMOS區域）中。p型摻質可以是佈植到其區域中的硼、氟化硼、銦等。其濃度等於或小於1018 原子/cm3 ，例如在約1016 原子/cm3 和約1018 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在區域50N和區域50P的佈植之後，可以執行退火以修復佈植損傷並活化佈植的p型及/或n型摻質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，其可以避免佈植，儘管原位摻雜及佈植摻雜可以一起使用。
在第7圖中，虛設介電層58順應性地（conformally）形成在覆蓋鰭片52和STI區56的露出表面的基板50上。虛設介電層58可以是例如氧化矽、氮化矽、其組合等，並且可以通過例如電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition, PECVD）、原子層沉積（atomic layer deposition, ALD）或任何合適的沉積技術在鰭片52上熱及/或化學成長，或順應性地沉積。應注意的是，僅出於說明的目的，示出的虛設介電層58覆蓋鰭片52和STI區56。在一些實施例中，可以沉積虛設介電層58，使得虛設介電層58僅覆蓋鰭片52，而不在STI區56上方的鰭片52之間延伸。
在第8圖中，在虛設介電層58上方形成晶種層60。可以形成晶種層60，以幫助隨後沉積的虛設閘極層（例如，以下參考第9A-9C圖討論的虛設閘極層62）的自下而上成長。可以根據虛設閘極層62的材料來選擇晶種層60。在虛設閘極層62包括矽（例如，多晶矽、非晶矽（a-Si）等）的實施例中，晶種層60可以是含矽膜。在一些實施例中，晶種層60可以包括多晶矽或非晶矽。可以通過包括多個沉積和蝕刻循環的製程（稱為沉積-蝕刻-沉積製程或DED製程）形成晶種層60，其可以在製程腔室中進行。晶種層60的材料可以通過順應沉積製程沉積，例如遠程電漿CVD（remote plasma CVD, RPCVD）、低壓CVD（low-pressure CVD, LPCVD）、CVD、PECVD、ALD、電漿增強ALD（plasma-enhanced ALD, PEALD）或任何合適的沉積製程。
在通過CVD（例如RPCVD）沉積晶種層60的實施例中，可以在沉積製程中使用含矽前驅物以形成晶種層60。合適的含矽前驅物可以包括矽烷等。矽烷可以包括矽烷（SiH4 ）和具有實驗式Six H（ 2x + 2 ） 的矽烷，例如乙矽烷（Si2 H6 ）、三矽烷（Si3 H8 ）及四矽烷（Si4 H10 ）。可以以約50sccm至約500sccm，例如約200sccm的流速提供含矽前驅物。
在另一實施例中，其晶種層通過ALD（例如，PEALD）及CVD（例如，LPCVD）沉積，可以通過沉積單層（未單獨示出）並在單層上沉積晶種層60的其餘部分以形成晶種層60。可以使用例如二（異丙基氨基）矽烷（di(isopropylamino)silane, DIPAS, C6 H17 NSi）前驅物以沉積單層。可以使用前驅物，例如具有實驗式Six H（ 2x + 2 ） 的矽烷以沉積晶種層60的其餘部分。用於沉積單層和晶種層60的其餘部分的前驅物流速可以為約50sccm至約2,000sccm，例如約450sccm。
含矽前驅物可與作為承載氣體、反應性氣體或兩者的額外氣體混合。例如，額外氣體可以包括氫氣（H2 ）、氮氣（N2 ）、氬氣（Ar）其組合等。可以以約10slm至約40slm，例如約25slm的流速供應額外氣體。
在晶種層60的沉積期間，製程腔室可以保持在約400℃至約500℃的溫度，例如約450℃。在晶種層60的沉積期間，製程腔室可以進一步維持在約1Torr至約100Torr的壓力，例如約50Torr。
之後可以通過合適的蝕刻製程以蝕刻晶種層60的材料。蝕刻製程可以在與沉積製程相同的製程腔室中，或者在與沉積製程不同的製程腔室中原位進行。可以使用蝕刻劑氣體（例如，含鹵素的蝕刻劑氣體）執行蝕刻製程，其蝕刻劑氣體可以包括氯氣（Cl2 ）、氯化氫（HCl）、氟氣（F2 ）、其組合等。在其中使用CVD（例如，RPCVD）沉積晶種層60的實施例中，可以以約1slm至約10slm，例如約5slm的速率將蝕刻劑氣體供應到製程腔室。在其中使用CVD（例如，LPCVD）沉積晶種層60的另外的實施例中，可以以大約0.2slm至大約5slm，例如大約0.7slm的速率將蝕刻劑氣體供應到製程腔室。
蝕刻劑氣體可與作為承載氣體、反應性氣體或兩者的額外氣體混合。例如，額外氣體可以包括氫氣（H2 ）、氮氣（N2 ）、氬氣（Ar）、其組合等。可以以約5slm至約20slm，例如約12.5slm的流速供應額外氣體。
在通過CVD（例如，RPCVD）沉積晶種層60並且蝕刻劑氣體包括氯化氫的實施例中，可以將製程腔室保持在約500℃至約600℃的溫度，例如約550℃。在蝕刻製程期間，製程腔室可以維持在約1Torr至約500Torr的壓力，例如約200Torr。在通過CVD（例如，RPCVD）沉積晶種層60並且蝕刻劑氣體包括氯氣的實施例中，可以將製程腔室保持在約300℃至約400℃的溫度，例如約350℃。在蝕刻製程期間，製程腔室可以維持在約1Torr至約500Torr的壓力，例如約200Torr。在通過CVD（例如LPCVD）沉積晶種層60且蝕刻劑氣體包括氯化氫的實施例中，可以將製程腔室保持在約300℃至約500℃的溫度，例如約400℃。在蝕刻製程期間，製程腔室可以維持在約0.1Torr至約3Torr的壓力，例如約0.3Torr。
去除設置在鰭片52的頂表面和上側壁上方的晶種層60部分的蝕刻製程速率可以大於去除設置在溝槽55底部的晶種層60部分的蝕刻製程速率。例如，由於溝槽55的深寬比，蝕刻劑氣體不像頂部一樣容易地滲透到溝槽55的底部，使得頂部的蝕刻程度大於底部。在每個沉積製程之後，可以執行蝕刻製程一段足以將晶種層60從虛設介電層58的頂表面和上側壁完全去除的持續時間。在各種實施例中，可以將晶種層60從虛設介電層58去除至在虛設介電層58的頂表面下方大約30nm至大約60nm的深度D1。
可以重複DED製程，直到晶種層60達到足夠的厚度。例如，可以重複DED製程，直到沿著溝槽55的底表面的晶種層60的厚度T1達到大約0.5nm至大約15nm，例如大約3nm。在各種實施例中，執行以形成晶種層60的DED製程的循環數目可以是1至6。
使用DED製程形成晶種層60允許沿著溝槽55的底表面形成晶種層60，而不形成在鰭片52的頂表面和上側壁上。如第8圖所示，在形成晶種層60之後，可以露出設置在鰭片52的側壁和頂表面上的虛設介電層58的部分。如將在以下更詳細地討論，這允許通過自下而上的沉積以形成虛設閘極層62，其有助於減少或消除虛設閘極層62中的接縫或空隙。
在第9A圖中，在晶種層60和虛設介電層58上方形成虛設閘極層62。虛設閘極層62可以由例如多晶矽、非晶矽等的材料形成。虛設閘極層62可以選擇性地沉積在晶種層60上。在一些實施例中，可以通過CVD（例如，RPCVD、LPCVD等）、ALD等以沉積虛設閘極層62，其中調整沉積配方以達成選擇性沉積。通過選擇性沉積，虛設閘極層62的材料被沉積在晶種層60上，而不沉積在虛設介電層58上。其沉積製程產生虛設閘極層62的自下而上成長，其防止了在鰭片52之間的虛設閘極層62中形成任何空隙或接縫。自下而上的沉積製程可以在與用於晶種層60的沉積製程相同的製程腔室中，或者在與用於晶種層60的沉積製程不同的製程腔室中原位進行。
在通過CVD沉積虛設閘極層62的實施例中，用於形成虛設閘極層62的自下而上沉積製程的前驅物可以包括鹵代矽烷等。在特定實施例中，自下而上的沉積前驅物可以包括氯基矽烷，例如單氯矽烷（SiH3 Cl, monochlorosilane, MCS）、二氯矽烷（Si2 H2 Cl2 , dichlorosilane, DCS）、三氯矽烷（SiHCl3 , trichlorosilane, TCS）、其組合等。將氯基矽烷用於自下而上的沉積前驅物可以改善晶種層60和虛設介電層58之間的沉積選擇性。在通過CVD（例如RPCVD）沉積虛設閘極層62的一些實施例中，可以以約50sccm至約800sccm，例如約400sccm的流速將自下而上的沉積前驅物供應至製程腔室，以進行虛設閘極層62自下而上的沉積製程。在通過CVD（例如LPCVD）沉積虛設閘極層62的其他實施例中，可以以約300sccm至約3,000sccm，例如約2,000sccm的流速將自下而上的沉積前驅物供應至製程腔室，以進行虛設閘極層62自下而上的沉積製程。
自下而上的沉積前驅物可與當作承載氣體、反應性氣體或兩者的額外氣體混合。例如，額外氣體可以包括氫氣（H2 ）、氮氣（N2 ）、氬氣（Ar）、其組合等。可以以約5slm至約20slm，例如約12.5slm的流速供應額外氣體。
在通過CVD（例如RPCVD）沉積虛設閘極層62的實施例中，製程腔室可以維持在約500℃至約700℃的溫度，例如約600℃，且在自下而上的沉積製程中，壓力為約1Torr至約200Torr，例如約100Torr。自下而上的沉積製程可以持續大約500秒至大約8,000秒。在通過CVD（例如LPCVD）沉積虛設閘極層62的其他實施例中，製程腔室可以維持在約500℃至約700℃的溫度，例如約550℃，且在自下而上的沉積製程中，壓力為約0.1Torr至約10Torr，例如約4Torr。自下而上的沉積製程可以持續大約0.5小時至大約30小時，例如大約10小時。自下而上的沉積製程可以繼續進行直到虛設介電層的頂表面上方的虛設閘極層62的高度H1為約50nm至約250nm。如第9A圖所示，虛設閘極層62可以填充溝槽55（如第8圖所示）並在鰭片52上延伸。在自下而上的沉積製程之後，可以使用例如CMP的製程以平坦化虛設閘極層62。
根據上述自下而上的沉積製程形成虛設閘極層62允許形成虛設閘極層62而在鰭片52之間沒有接縫或空隙。如果虛設閘極層62中存在接縫及/或空隙，則在隨後去除虛設閘極層的及形成替換閘極結構可能導致缺陷。如此，避免虛設閘極層62中的接縫及/或空隙減少了隨後形成裝置中的缺陷，並且增加了完整裝置的每小時晶圓（wafer-per-hour, WPH）產量。與常規的沉積製程相比，自下而上的沉積製程還可以減少或消除在虛設閘極層62的沉積期間鰭片52的彎曲。如此進一步減少裝置的缺陷並且提高裝置的性能。
儘管未單獨示出，但是可以在虛設閘極層62上沉積蝕刻停止層和犧牲層，然後使用例如CMP的製程將其去除，其製程使虛設閘極層62的頂表面平坦化。可以使用例如CVD、ALD等的製程將蝕刻停止層沉積在虛設閘極層62上，並且可以使用例如CVD、ALD等的製程將犧牲層沉積在蝕刻停止層上。蝕刻停止層可以是例如氧化矽、氮化矽、其組合等。犧牲層可以是導電材料或非導電材料，並且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（polySiGe）、金屬氮化物、金屬矽化物、金屬氧化物以及金屬。在特定實施例中，蝕刻停止層可以包括氮化矽（SiN），並且犧牲層可以包括多晶矽。可以在虛設閘極層62上方形成蝕刻停止層和犧牲層，以提高虛設閘極層62的平坦化效率並改善虛設閘極層62的平坦度。
第9B及9C圖根據一些實施例，繪示第9A圖中示出的結構的區域63的詳細視圖。第9A及9B圖繪示其中虛設閘極層62設置在鰭片52之間的部分具有不同的深寬比的實施例。例如，在第9B圖所示的實施例中，虛設閘極層62設置在鰭片52之間的部分具有比第9A圖所示的實施例更大的深寬比。第9B圖進一步繪示虛設介電層58在溝槽底部處的厚度可以大於在鰭片52頂表面上的厚度。例如，在溝槽55的底部處的虛設介電層58的厚度T2可以是大約5nm至大約100nm，而在鰭片52的頂表面上的虛設介電層58的厚度T3為大約2nm至大約5nm。
第9C圖繪示特定實施例，其中製程變化導致鰭片52中的缺陷。例如，製程變化可能導致鰭片52彎曲，如第9C圖所示的左鰭片52所證實。製程變化也可能導致鰭片52具有懸垂（overhangs），如第9C圖所示的右鰭片52所證實。與常規的順應沉積製程相反，使用自下而上的沉積製程以沉積虛設閘極層62，以防止部分的虛設閘極層62合併。如此，即使在鰭片52彎曲或具有懸垂的情況下，虛設閘極層62也可以沉積在溝槽55中而沒有接縫或空隙。
在第10圖中，遮罩層64沉積在虛設閘極層62上。遮罩層64可以包括例如氮化矽、氮氧化矽等。在第10圖所示的示例中，在區域50N和區域50P上形成單個虛設閘極層62和單個遮罩層64；然而，在其他實施例中，可以在區域50N和區域50P中形成各自具有一個或多個層的不同虛設閘極層和遮罩層。
第11A至19B圖繪示製造實施例裝置中的各種額外步驟。第11A至19B圖繪示區域50N和區域50P任一個中的部件。例如，第11A至19B圖所示的結構可以適用於區域50N和區域50P。在區域50N和區域50P結構上的差異（若有任何差異）於每個附圖及所附文字描述。
在第11A和11B圖中，可以使用可接受的微影和蝕刻技術對遮罩層64（參見第10圖）進行圖案化，以形成遮罩74。之後可以將遮罩74的圖案轉移到虛設閘極層62以形成虛設閘極72。在一些實施例中（未單獨示出），也可以通過可接受的蝕刻技術將遮罩74的圖案轉移至虛設介電層58。虛設閘極72覆蓋鰭片52的各別通道區66。遮罩74的圖案可以用於將每個虛設閘極72與鄰近的虛設閘極72物理分離。虛設閘極72具有長度方向（lengthwise direction）大抵垂直於各別鰭片52的長度方向。
進一步在第11A和11B圖中，閘極密封間隔物80可以形成在虛設閘極72、遮罩74及/或鰭片52的露出表面上。可以通過熱氧化或沉積以及隨後的非等向性蝕刻形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物80之後，可以執行用於輕摻雜的源極/汲極（lightly doped regions, LDD）區域（未單獨示出）的佈植。在具有不同裝置類型的實施例中，相似於上述在第6圖中討論的佈植，可以在區域50N上方形成遮罩，例如光阻，同時露出區域50P，並且可以將合適類型（例如，p型）的雜質佈植到區域50P露出的鰭片52中。之後可以去除遮罩。隨後，可以在區域50P上方形成遮罩，例如光阻，同時露出區域50N，並且可以將合適類型（例如，n型）的雜質佈植到區域50N露出的鰭片52中。之後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區可以具有約1015 原子/cm3 至約1019 原子/cm3 的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
在第12A和12B圖中，沿著虛設閘極72和遮罩74的側壁在閘極密封間隔物80上形成閘極間隔物86。可以通過順應性地沉積絕緣材料，並且隨後非等向性蝕刻絕緣材料以形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氧氮化矽、碳氮化矽、其組合等。
應注意的是，上述揭露描述形成間隔物和LDD區域的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔物，可以使用不同的步驟順序（例如，可以在形成閘極間隔物86之前不蝕刻閘極密封間隔物80，從而產生「 L形」閘極密封間隔物80，另外 可以形成和去除間隔物、可以形成及移除額外的間隔物及/或等相似步驟）。此外，可以使用不同的結構和步驟來形成n型和p型裝置。例如，可以在形成閘極密封間隔物80之前形成用於n型裝置的LDD區域，而可以在形成閘極密封間隔物80之後形成用於p型裝置的LDD區域。
在第13A和13B圖中，在鰭片52中形成磊晶源極/汲極區82，以在各個通道區66中施加應力，從而提高性能。在鰭片52中形成磊晶源極/汲極區82，使得每個虛設閘極72設置在磊晶源極/汲極區82的各別相鄰對之間。在一些實施例中，磊晶源極/汲極區82可以延伸到鰭片52中，並且也可以穿透鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區82與虛設閘極72分開適當的橫向距離，因此磊晶源極/汲極區82不會使隨後形成的FinFET的閘極短路。
區域50N（例如，NMOS區域）中的磊晶源極/汲極區82可以通過遮罩區域50P（例如，PMOS區域），並蝕刻區域50N中鰭片52的源極/汲極區以在鰭片52中形成凹口。之後，在凹口中磊晶成長區域50N中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合於n型FinFET。例如，如果鰭片52是矽，則區域50N中的磊晶源極/汲極區82可以包括在通道區域66中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。區域50N中的磊晶源極/汲極區82可以具有從鰭片52的相應表面升高的表面，並且可以具有刻面（facets）。
區域50P（例如，PMOS區域）中的磊晶源極/汲極區82可以通過遮罩區域50N（例如，NMOS區域），並蝕刻區域50P中鰭片52的源極/汲極區以在鰭片52中形成凹口。之後，在凹口中磊晶成長區域50P中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合於p型FinFET。例如，如果鰭片52是矽，則區域50P中的磊晶源極/汲極區82可以包括在通道區66中施加壓縮應變的材料，例如矽鍺、摻硼的矽鍺、鍺、鍺錫等。區域50P中的磊晶源極/汲極區82可以具有從鰭片52的相應表面升高的表面，並且可以具有刻面。
磊晶源極/汲極區82及/或鰭片52可以佈植摻質以形成源極/汲極區，與先前討論的用於形成輕摻雜源極/汲極區並隨後進行退火的製程相似。源極/汲極區的雜質濃度可以在大約1019 原子/cm3 至大約1021 原子/cm3 之間。用於源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區82可以在成長期間被原位摻雜。
作為用於在區域50N和區域50P中形成磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區的上表面具有刻面，其刻面橫向向外擴展超過鰭片52的側壁。在一些實施例中，這些刻面使同一FinFET鄰近的磊晶源極/汲極區82合併，如第13C圖所示。在其他實施例中，如第13D圖所示，在磊晶製程完成之後，鄰近的磊晶源極/汲極區82保持分離。在第13C和13D圖所示的實施例中，閘極間隔物86形成為覆蓋鰭片52一部分的側壁，其側壁在STI區56上方延伸，從而阻擋磊晶成長。在一些其他實施例中，可以調整用於形成閘極間隔物86的間隔物蝕刻以去除間隔物材料，以允許磊晶成長的區域延伸到STI區56的表面。
在第14A和14B圖中，第一層間介電質（interlayer dielectric, ILD）88沉積在第13A和13B圖所示的結構上。第一ILD 88可以由介電材料形成，並且可以通過諸如CVD、電漿增強CVD（PECVD）或FCVD的任何合適的方法沉積。介電材料可包括磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、摻硼磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等。可以使用通過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）87設置在第一ILD 88與磊晶源極/汲極區82、遮罩74以及閘極間隔物86之間。CESL 87可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其蝕刻速率與上覆的第一ILD 88的材料的蝕刻速率不同。
在第15A和15B圖中，可以執行例如CMP的平坦化製程以使第一ILD 88的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程也可以去除虛設閘極72上的遮罩74，以及沿著遮罩74側壁的閘極密封間隔物80以及閘極間隔物86的一部分。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86、CESL 87以及第一ILD 88的頂表面齊平。因此，虛設閘極72的頂表面通過第一ILD 88露出。在一些實施例中，可以保留遮罩74，在這種情況下，平坦化製程使第一ILD 88的頂表面與遮罩74、閘極密封間隔物80、閘極間隔物86以及CESL 87的頂表面齊平。
在第16A和16B圖中，在蝕刻步驟中去除虛設閘極72和遮罩74（若存在），從而形成凹口90。在凹口90中的部分虛設介電層58也可以被去除。在一些實施例中，僅虛設閘極72被去除並且保留虛設介電層58並且由凹口90露出。在一些實施例中，虛設介電層58從晶粒的第一區域（例如，核心邏輯區域）中的凹口90中移除，並且保留在晶粒的第二區域（例如，輸入/輸出區域）中的凹口90中。在一些實施例中，通過非等向性乾式蝕刻製程去除虛設閘極72。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其反應氣體選擇性地蝕刻虛設閘極72而不蝕刻第一ILD 88或閘極間隔物86。每個凹口90可以露出及/或覆蓋相應鰭片52的通道區66。每個通道區66設置在磊晶源極/汲極區82的相鄰對之間。在去除期間，當蝕刻虛設閘極72時，虛設介電層58可以用作蝕刻停止層。然後可以在去除虛設閘極72之後可選地（optionally）去除虛設介電層58。
在第17A和17B圖中，形成閘極介電層92和閘極94以替換閘極。第17C圖繪示第17B圖的區域89的詳細視圖。閘極介電層92順應性地沉積在凹口90中，例如在鰭片52、閘極密封間隔物80和閘極間隔物86的頂面上以及鰭片52和閘極密封間隔物80的側壁上。閘極介電層92也可以形成在第一ILD 88的頂表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層92包括高介電常數介電材料，並且在這些實施例中，閘極介電層92可以具有大於約7.0的介電常數值，並且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可以包括分子束沉積（molecular-beam deposition, MBD）、ALD、PECVD等。在虛設介電層58的一部分保留在凹口90中的實施例中，閘極介電層92包括虛設介電層58的材料（例如，SiO2 ）。
閘極94分別沉積在閘極介電層92上方，並填充凹口90的其餘部分。閘極94可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層膜。例如，儘管在第17B圖中繪示單層閘極94，但如第17C圖所示，閘極94可以包括任意數量的襯層94A、任意數量的功函數調整層94B以及填充材料94C。在填充凹口90之後，可以執行例如CMP的平坦化製程以去除多餘部分的閘極介電層92和閘極94材料，其多餘部分在第一ILD 88的頂表面上方。閘極94和閘極介電層92材料的其餘部分因此形成所得FinFET的替換閘極。閘極94和閘極介電層92可以被合稱為「閘極堆疊」。閘極和閘極堆疊可以沿著鰭片52通道區66的側壁延伸。
可以同時在區域50N和區域50P中形成閘極介電層92，使得每個區域中的閘極介電層92由相同的材料形成，且可以同時形成閘極94，使得每個區域中的閘極94由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可以通過不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每個區域中的閘極94可以通過不同的製程形成，使得閘極94可以是不同的材料。在使用不同的製程時，可以使用各種遮罩步驟以遮蔽和露出適當的區域。
在第18A和18B圖中，第二ILD 108沉積在第一ILD 88上方。在一些實施例中，第二ILD 108為通過流動式CVD方法形成的可流動膜。在一些實施例中，第二ILD 108由例如PSG、BSG、BPSG、USG等的介電材料形成，並且可以通過例如CVD、PECVD等的任何適當方法沉積。根據一些實施例，在形成第二ILD 108之前，凹蝕閘極堆疊（包括閘極介電層92和相應的上覆閘極94），從而如第18A和18B圖所示，在閘極堆疊的正上方和閘極間隔物86的兩側部分之間形成一個凹口。包括一層或多層介電材料（例如氮化矽、氮氧化矽等）的閘極遮罩96被填充在凹口中，隨後進行平坦化製程以去除在第一ILD 88上方延伸的介電材料的多餘部分。隨後形成的閘極接觸件（例如以下參考第19A和19B圖所討論的閘極接觸件110）穿過閘極遮罩96以接觸凹陷的閘極94頂面。
在第19A和19B圖中，根據一些實施例，通過第二ILD 108和第一ILD 88形成閘極接觸件110和源極/汲極接觸件112。通過第一ILD 88和第二ILD 108形成用於源極/汲極接觸件112的開口，並且通過第二ILD 108和閘極遮罩96形成用於閘極接觸件110的開口。可以使用可接受的微影和蝕刻技術以形成開口。在開口中形成襯層，例如擴散阻障層、黏著層等，以及導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行例如CMP的平坦化製程以從第二ILD 108的表面去除多餘的材料。剩餘的襯層和導電材料在開口中形成源極/汲極接觸件112和閘極接觸件110。可以執行退火製程以在磊晶源極/汲極區82與源極/汲極接觸件112之間的界面處形成矽化物。源極/汲極接觸件112物理及電性耦合到磊晶源極/汲極區82，並且閘極接觸件110物理及電性耦合到閘極106。源極/汲極接觸件112和閘極接觸件110可以以不同的製程形成，或者可以以相同的製程形成。儘管源極/汲極接觸件和閘極接觸件示出為形成為相同的剖面，但是應當理解，源極/汲極接觸件112和閘極接觸件110可以各別形成為不同的剖面，其可以避免接觸件的短路。
如上所述，使用自下而上的沉積製程形成虛設閘極層62允許形成沒有接縫或空隙的虛設閘極層62，並且在形成虛設閘極層62的沉積製程中減少了鰭片52的彎曲。根據上述製程形成半導體裝置使其具有更少的缺陷、改善的性能以及增加的每小時晶圓產量。
根據一些實施例，一種形成半導體裝置的方法，包括：在溝槽中沉積第一材料，其中溝槽設置在第一鰭片與第二鰭片之間；蝕刻第一材料以露出溝槽的側壁的上方部分；以及在第一材料之上沉積第二材料，而第二材料並未沉積在所露出的溝槽的側壁的上方部分之上。
在一些實施例中，利用順應性沉積製程執行第一材料的沉積。
在一些實施例中，用於沉積第一材料的第一前驅物包括乙矽烷（Si2 H6 ）。
在一些實施例中，用於蝕刻第一材料的蝕刻劑包括氯化氫（HCl）。
在一些實施例中，用於蝕刻第一材料的蝕刻劑包括氯氣（Cl2 ）。
在一些實施例中，用於沉積第二材料的第二前驅物包括二氯矽烷（H2 SiCl2 ）。
在一些實施例中，更包括形成替換閘極，其中形成替換閘極的步驟包括：沉積第一材料、蝕刻第一材料以及沉積第二材料。
根據另一些實施例，一種形成半導體裝置的方法，包括：形成鰭片，鰭片從基板延伸，其中溝槽包括鰭片的側壁以及在鰭片的側壁之間延伸的底表面；在鰭片之上以及在溝槽之中沉積第一介電層；以及在第一介電層之上形成虛設閘極層，其中形成虛設閘極層的步驟包括：在第一介電層之上沉積晶種層；蝕刻晶種層以露出設置在鰭片的上方部分之上的第一介電層的部分；以及在晶種層之上沉積虛設閘極材料，其中虛設閘極材料係選擇性地沉積在晶種層之上。
在另一些實施例中，晶種層包括矽並且第一介電層包括氧化矽。
在另一些實施例中，使用含鹵素蝕刻劑氣體以蝕刻晶種層。
在另一些實施例中，在沉積虛設閘極材料之前，晶種層具有0.5nm至15nm的厚度。
在另一些實施例中，溝槽的深寬比為3至9。
在另一些實施例中，用於沉積晶種層的前驅物包括乙矽烷（Si2 H6 ）。
在另一些實施例中，用於沉積虛設閘極材料的前驅物包括二氯矽烷（H2 Cl2 Si）。
根據又一些實施例，一種形成半導體裝置的方法，包括：形成溝槽，溝槽介於第一鰭片與第二鰭片之間；形成介電層，介電層沿著溝槽的側壁以及第一鰭片與第二鰭片的上表面延伸；以及在介電層之上形成虛設閘極，其中形成虛設閘極的步驟包括：執行複數個第一沉積循環以及複數個蝕刻循環以形成晶種層，晶種層沿著設置在溝槽的底部中的介電層的頂表面延伸，其中溝槽的上部不具有晶種層，且其中第一沉積循環中的每一個之後接續蝕刻循環；以及在執行第一沉積循環以及蝕刻循環之後，執行第二沉積循環以在晶種層、介電層、第一鰭片以及第二鰭片之上形成虛設閘極材料，其中虛設閘極材料填充溝槽，且其中第二沉積循環在晶種層之上選擇性地沉積虛設閘極材料。
在又一些實施例，第一沉積循環的至少一個在400°C至500°C的溫度以及1Torr至100Torr的壓力下進行。
在又一些實施例，蝕刻循環的至少一個在300°C至400°C的溫度以及1Torr至500Torr的壓力下進行。
在又一些實施例，第二沉積循環在500°C至700°C的溫度以及1Torr至200Torr的壓力下進行。
在又一些實施例，用於執行第一沉積循環、執行蝕刻循環以及執行第二沉積循環的承載氣體包括氫（H2 ）。
在又一些實施例，用於執行第一沉積循環的承載氣體的流速為10slm至40slm，其中用於執行蝕刻循環的承載氣體的流速為5slm至20slm，以及其中用於執行第二沉積循環的承載氣體的流速為5slm至20slm。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板 52:鰭片 54:絕緣材料 55:溝槽 56:隔離區(STI區) 58:虛設介電層 60:晶種層 62:虛設閘極層 64:遮罩層 66:通道區 72:虛設閘極 74:遮罩 80:閘極密封間隔物 82:源極/汲極區 86:閘極間隔物 87:接觸蝕刻停止層 88:層間介電質 90:凹口 92:閘極介電層 94:閘極 96:閘極遮罩 106:閘極 108:層間介電質 110:閘極接觸件 112:源極/汲極接觸件 50N:區域 50P:區域 94A:襯層 94B:功函數調整層 94C:填充材料 D1:深度 H1:高度 T1:厚度 T2:厚度 T3:厚度 A-A:剖面 B-B:剖面 C-C:剖面
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1圖根據一些實施例，繪示示例的鰭式場效電晶體（FinFET）的三維視圖。 第2-8、9A-9C、10、11A、11B、12A、12B、13A-13D、14A、14B、15A、15B、16A、16B、17A-17C、18A、18B、19A及19B圖根據一些實施例，為FinFET的製造中間階段的剖面圖。
50:基板
52:鰭片
56:隔離區(STI區)
82:源極/汲極區
92:閘極介電層
94:閘極
A-A:剖面
B-B:剖面
C-C:剖面

Claims (10)

  1. 一種形成半導體裝置的方法，包括：在一溝槽中以及在一第一鰭片與一第二鰭片上方沉積一介電層，其中該溝槽設置在該第一鰭片與該第二鰭片之間；在該介電層上方沉積一晶種層；蝕刻該晶種層以露出該介電層的一部分，該介電層的該部分設置在該溝槽的多個側壁的一上方部分之上；以及在該晶種層之上沉積一虛設閘極材料，其中該虛設閘極材料選擇性地沉積在該晶種層之上，其中在該晶種層的一剩餘部分下方的該介電層的一第一厚度大於在該第一鰭片與該第二鰭片上方的該介電層的一第二厚度。
  2. 如請求項1所述之形成半導體裝置的方法，其中利用一順應性(conformal)沉積製程執行該晶種層的沉積。
  3. 如請求項1或2所述之形成半導體裝置的方法，其中用於沉積該晶種層的一第一前驅物包括乙矽烷(Si2H6)。
  4. 如請求項1或2所述之形成半導體裝置的方法，其中用於蝕刻該晶種層的一蝕刻劑包括氯化氫(HCl)或氯氣(Cl2)。
  5. 如請求項1或2所述之形成半導體裝置的方法，其中用於沉積該虛設閘極材料的一第二前驅物包括二氯矽烷(H2SiCl2)。
  6. 如請求項1或2所述之形成半導體裝置的方法，更包括形成一替換閘極，其中形成該替換閘極的步驟包括：沉積該晶種層、蝕刻該晶種層以及沉積該虛設閘極材料。
  7. 一種形成半導體裝置的方法，包括： 形成多個鰭片，該些鰭片從一基板延伸，其中一溝槽包括該些鰭片的多個側壁以及在該些鰭片的該些側壁之間延伸的一底表面；在該些鰭片之上以及在該溝槽之中沉積一第一介電層；以及在該第一介電層之上形成一虛設閘極層，其中形成該虛設閘極層的步驟包括：在該第一介電層之上沉積一晶種層；蝕刻該晶種層以露出設置在該些鰭片的多個上方部分之上的該第一介電層的多個部分，其中在該晶種層的一剩餘部分下方的該第一介電層的一第一厚度大於在該些鰭片上方的該第一介電層的一第二厚度；以及在該晶種層之上沉積一虛設閘極材料，其中該虛設閘極材料係選擇性地(selectively)沉積在該晶種層之上。
  8. 如請求項7所述之形成半導體裝置的方法，其中該晶種層包括矽並且該第一介電層包括氧化矽。
  9. 如請求項7所述之形成半導體裝置的方法，其中使用一含鹵素蝕刻劑氣體以蝕刻該晶種層。
  10. 一種形成半導體裝置的方法，包括：形成一溝槽，該溝槽介於一第一鰭片與一第二鰭片之間；形成一介電層，該介電層沿著該溝槽的多個側壁以及該第一鰭片與該第二鰭片的上表面延伸；以及在該介電層之上形成一虛設閘極，其中形成該虛設閘極的步驟包括：執行複數個第一沉積循環以及複數個蝕刻循環以形成一晶種層，該晶種層沿著設置在該溝槽的底部中的該介電層的一頂表面延伸，其中該溝槽的多個上部 不具有該晶種層，且其中該些第一沉積循環中的每一個之後接續該些蝕刻循環的一蝕刻循環，其中在該晶種層下方的該介電層的一第一厚度大於在該第一鰭片與該第二鰭片的上表面上方的該介電層的一第二厚度；以及在執行該些第一沉積循環以及該些蝕刻循環之後，執行一第二沉積循環以在該晶種層、該介電層、該第一鰭片以及該第二鰭片之上形成一虛設閘極材料，其中該虛設閘極材料填充該溝槽，且其中該第二沉積循環在該晶種層之上選擇性地沉積該虛設閘極材料。
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