TW202310013A - 形成半導體裝置的方法 - Google Patents

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Abstract

一種形成半導體的方法，包括在突出於基板的第一半導體鰭片中形成第一凹槽，且在突出於基板第一半導體鰭片的第二半導體鰭片中形成第二凹槽，並在第一凹槽及第二凹槽中形成源極/汲極區。形成源極/汲極區包括在第一凹槽中形成第一層的第一部分及在第二凹槽中形成第一層的第二部分，藉由流動第一前驅物在第一層上形成第二層，及藉由流動第二前驅物在第二層上形成第三層，第三層為單一連續材料。

Description

源極/汲極裝置及其形成方法
無
半導體裝置用於多種電子應用，諸如舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常為藉由在半導體基板上方順序沉積絕緣或介電層、導電層、及半導體材料層，並使用微影術圖案化各種材料層以在其上形成電路組件及元件來製造的。
半導體行業藉由不斷減小最小特徵尺寸來不斷提高各種電子組件(如電晶體、二極體、電阻器、電容器等)的積體密度，從而允許更多元件整合至給定面積中。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施方式、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施方式，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施方式。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複為出於簡單及清楚之目的，且本身且不指明所論述之各種實施方式及/或組態之間的關為。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關為。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
根據一些實施方式，可使用包括中間源極/汲極層的磊晶生長技術來產生源極/汲極區的增加合併高度。在源極/汲極區下面可獲得更大的氣隙，這可使得閘極至源極/汲極電容的減小以及隨後形成之裝置的AC性能的改善。包括中間源極/汲極層的磊晶生長製程可允許良好的製程窗口，其可致能相鄰源極/汲極區的合併而不產生不期望的電短路，同時亦提供源極/汲極區的基本平坦頂部輪廓，以致能降低的接觸電阻。
第1圖圖示根據一些實施方式的三維視圖中的FinFET實例。FinFET包含基板50(例如，半導體基板)上的鰭片52。淺溝槽隔離區56設置於基板50中，且鰭片52突出於相鄰淺溝槽隔離區56之上及之間。儘管淺溝槽隔離區56描述/圖示為與基板50分離，但如本文所使用的術語「基板」可僅指半導體基板或包括隔離區的半導體基板。此外，儘管鰭片52圖示為如基板50的單一、連續材料，但鰭片52及/或基板50可包括單一材料或複數個材料。在這個上下文中，鰭片52指在相鄰淺溝槽隔離區56之間延伸的部分。
閘極介電層92沿著鰭片52的側壁且在其頂表面上方，且閘電極94在閘極介電層92上方。源極/汲極區82設置於鰭片52的相對於閘極介電層92及閘電極94的相對側上。第1圖進一步圖示在後面的圖中使用的參考橫截面。橫截面A-A沿閘電極94的縱軸且在例如垂直於FinFET的源極/汲極區82之間的電流流動方向的方向上。橫截面B-B垂直於橫截面A-A，且沿著鰭片52的縱軸，並在例如FinFET的源極/汲極區82之間的電流流動的方向上。橫截面C-C平行於橫截面A-A，並延伸穿過FinFET的源極/汲極區。為清楚起見，後續圖參考這些參考橫截面。
本文討論的一些實施方式在使用後閘極製程形成的FinFET的上下文中討論。在其他實施方式中，可使用先閘極製程。此外，一些實施方式考慮在平面裝置中使用的態樣，諸如平面FET、奈米結構(例如，奈米片、奈米線、全環繞閘極、或類似者)場效電晶體(nanostructure field effect transistor，NSFET)、或類似者。
第2圖至第19C圖為根據一些實施方式的FinFET製造中的中間階段的橫截面圖。第2圖至第7圖圖示第1圖中所示的參考橫截面A-A，但多個鰭片/FinFET除外。第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、及第19A圖沿第1圖中所示的參考橫截面A-A圖示，而第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第14C圖、第15B圖、第16B圖、第17B圖、第17C圖、第18B圖、及第19B圖沿第1圖中所示的類似橫截面B-B圖示，但多個鰭片/FinFET除外。第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第13D圖、第13E圖、第13F圖、第14C圖、第15C圖、第16C圖、第17D圖、第18C圖、及第19C圖沿第1圖中所示的參考橫截面C-C圖示，但多個鰭片/FinFET除外。
在第2圖中，提供基板50。基板50可為半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可經摻雜(例如，使用p型或n型摻雜劑)或無摻雜。基板50可為晶圓，諸如矽晶圓。通常，SOI基板為形成於絕緣體層上的半導體材料層。絕緣體層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層設置於基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施方式中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷化砷鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合物。
基板50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型裝置，諸如NMOS電晶體，例如，n型FinFET。p型區域50P可用於形成p型裝置，諸如PMOS電晶體，例如，p型FinFET。n型區域50N可與p型區域50P實體分離(如分隔器21所示)，且可在n型區域50N與p型區域50P之間設置任意數目的裝置特徵(例如，其他活動裝置、摻雜區域、隔離結構等)。
在第3A圖中，鰭片52形成於基板50中。鰭片52為半導體條帶。在一些實施方式中，可藉由在基板50中蝕刻溝槽在基板50中形成鰭片52。蝕刻可為任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可為各向異性的。
鰭片52可藉由任何適合的方法來圖案化。舉例而言，可使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來圖案化鰭片52。通常，雙重圖案化或多重圖案化製程結合光學微影術與自對準製程，允許待產生圖案具有例如比使用單一、直接光學微影術製程可獲得的圖案小的節距。舉例而言，在一實施方式中，在基板上方形成犧牲層並使用光學微影術製程圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，且剩餘間隔物隨後可用於圖案化鰭片52。在一些實施方式中，遮罩(或其他層)可保留在鰭片52上。
第3B圖圖示根據一些實施方式的區域55，區域55具有自基板50延伸的兩個單鰭片52及兩個雙鰭片53。區域55可整合於與上面第3A圖中所示及描述的n型區域50N及p型區域50P相同的裝置中。區域55可用於形成兩個雙鰭片FinFET及兩個單鰭片FinFET。在一些實施方式中，區域55用於形成靜態隨機存取記憶體(static random access memory，SRAM)單元的部分，諸如n型SRAM單元。單鰭片52及雙鰭片53可用與上文關於第3A圖所述鰭片52基本相似的材料及方法形成。單鰭片52具有非冠結構，其中複數個鰭片52直接連接至基板50的主體部分。雙鰭片53具有冠結構，包含半導體基座51及突出於半導體基座的鰭片52。儘管第3B圖圖示兩個單鰭片52及兩個雙鰭片53，但可形成任意數目的單鰭片52及雙鰭片53。
在一些實施方式中，雙鰭片53以約40 nm至約50 nm範圍內的寬度W1彼此分離開，這可有利於藉由相鄰雙鰭片53上隨後形成的源極/汲極區的非期望合併來減少短路的形成。
在一些實施方式中，雙鰭片53的突出鰭片52以約5 nm至約30 nm範圍內的寬度W2彼此分離開。在一些實施方式中，最近的單鰭片52與雙鰭片53以約50 nm至約200 nm範圍內的寬度W3分離開。在一些實施方式中，相鄰單鰭片52以約15 nm至約40 nm範圍內的寬度W4分離開。可參考n型區域50N、p型區域50P、或區域55中之任意者來描述各種後續圖及處理步驟，且應理解，除非另有說明，否則相同的處理步驟應用於n型區域50N、p型區域50P、或區域55中之各者。
緊接第3A圖，在第4圖中，在基板50上方及相鄰鰭片52之間形成絕緣材料54。絕緣材料54可為氧化物，諸如氧化矽、氮化物、類似物、或其組合物，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD (flowable CVD，FCVD)(例如，遠端電漿系統中基於CVD的材料沉積及後固化，以使其轉化成另一材料，諸如氧化物)、類似者、或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在所示實施方式中，絕緣材料54為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料54，則可執行退火製程。在一實施方式中，形成絕緣材料54，使得多餘絕緣材料54覆蓋鰭片52。儘管絕緣材料54圖示為單層，但一些實施方式可利用多層。舉例而言，在一些實施方式中，襯裡(未顯示)可首先沿基板50及鰭片52的表面形成。此後，可在襯裡上方形成填充材料，諸如上文討論的填充材料。
在第5圖中，對絕緣材料54應用移除製程，以移除鰭片52上方多餘的絕緣材料54。在一些實施方式中，可利用諸如化學機械研磨(chemical mechanical polish，CMP)的平坦化製程、回蝕製程、其組合、或類似者。平坦化製程曝光鰭片52，使得在平坦化製程完成之後鰭片52與絕緣材料54平齊。在鰭片52上保留遮罩的實施方式中，平坦化製程可曝光遮罩或移除遮罩，使得遮罩或鰭片52的頂表面在平坦化製程完成之後分別與絕緣材料54保持平齊。
在第6A圖中，絕緣材料54凹陷，以形成淺溝槽隔離(Shallow Trench Isolation，STI)區56。絕緣材料54凹陷，使得n型區域50N及p型區域50P中的鰭片52的上部部分突出於相鄰淺溝槽隔離區56之間。此外，淺溝槽隔離區56的頂表面可具有如圖中所示的平坦表面、凸面、凹面(諸如碟形)、或其組合。淺溝槽隔離區56的頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。可使用可接受的蝕刻製程(諸如對絕緣材料54的材料具有選擇性(例如，以比蝕刻鰭片52更快的速度蝕刻絕緣材料54的材料)的蝕刻製程)來使淺溝槽隔離區56凹陷。舉例而言，可使用例如稀氫氟(dilute hydrofluoric，dHF)酸移除氧化物。
第6B圖圖示在基板50上方及相鄰單鰭片52與雙鰭片53之間形成淺溝槽隔離區56之後的區域55。淺溝槽隔離區56可形成於半導體基座51上方以及雙鰭片53的突出鰭片52之間。在第6B圖中所示的一些實施方式中，淺溝槽隔離區56的頂表面在雙鰭片53的突出鰭片52之間為平坦的，而在相鄰單鰭片52之間以及相鄰單鰭片52與雙鰭片53之間為凹的。然而，淺溝槽隔離區56的頂表面可具有平坦表面、凹面、凸面、或其組合。
關於第2圖至第6B圖所述的製程僅為鰭片52形成方式的一實例。在一些實施方式中，鰭片52可藉由磊晶生長製程形成。舉例而言，可在基板50的頂表面上方形成介電層，且可穿過介電層蝕刻溝槽以曝光下伏基板50。同質磊晶結構可在溝槽中磊晶生長，且介電層可凹陷，使得同質磊晶結構突出於介電層以形成鰭片52。此外，在一些實施方式中，異質磊晶結構可用於鰭片52。舉例而言，第5圖中的鰭片52可凹陷，且可在凹陷鰭片52上方磊晶生長不同於鰭片52的材料。在這些實施方式中，鰭片52包含凹陷材料以及設置於凹陷材料上方的磊晶生長材料。在更進一步的實施方式中，可在基板50的頂表面上方形成介電層，且可穿過介電層蝕刻溝槽。接著，異質磊晶結構可使用不同於基板50的材料在溝槽中磊晶生長，且介電層可凹陷，使得異質磊晶結構突出於介電層以形成鰭片52。在磊晶生長同質磊晶或異質磊晶結構的一些實施方式中，磊晶生長的材料可在生長期間原位摻雜，這可避免先前及後續的佈植，儘管原位摻雜及佈植摻雜可一起使用。
仍然進一步地，在n型區域50N(例如，NMOS區域)中磊晶生長不同於p型區域50P(例如，PMOS區域)中的材料是有利的。在各種實施方式中，鰭片52的上部部分可由矽鍺(Si xGe 1-x，其中x可在0至1的範圍內)、碳化矽、純或基本純鍺、III-V化合物半導體、II-VI化合物半導體、或類似物形成。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵及類似物。
進一步地，在第6A圖及第6B圖中，可在鰭片52及/或基板50中形成適當的井(未繪示)。在一些實施方式中，可在n型區域50N中形成P井，且可在p型區域50P中形成N井。在一些實施方式中，在n型區域50N及p型區域50P中形成P井或N井兩者。
在具有不同井類型的實施方式中，可使用光阻劑及/或其他遮罩(未顯示)達成n型區域50N及p型區域50P的不同佈植步驟。舉例而言，可在n型區域50N中的鰭片52及淺溝槽隔離區56上方形成光阻劑。光阻劑可經圖案化以曝光基板50的p型區域50P。光阻劑可藉由使用旋裝技術形成，且可使用可接受的光學微影技術來圖案化。一旦光阻劑經圖案化，則在p型區域50P中執行n型雜質佈植，且光阻劑可充當遮罩以基本防止n型雜質佈植至n型區域50N中。n型雜質可為磷、砷、銻、或類似物，其佈植至區域中的濃度等於或小於10 18cm -3，諸如在約10 18cm -3與約10 16cm -3之間。在佈植之後，諸如藉由可接受的灰化製程移除光阻劑。
在佈植p型區域50P之後，在p型區域50P中的鰭片52及淺溝槽隔離區56上方形成光阻劑。光阻劑經圖案化以曝光基板50的n型區域50N。光阻劑可藉由使用旋裝技術形成，且可使用可接受的光學微影技術來圖案化。一旦光阻劑經圖案化，可在n型區域50N中執行p型雜質佈植，且光阻劑可充當遮罩以基本防止p型雜質佈植至p型區域50P中。p型雜質可為硼、氟化硼、銦、或類似物，其佈植至區域中的濃度等於或小於10 18cm -3，諸如在約10 16cm -3與約10 18cm -3之間。在佈植之後，可諸如藉由可接受的灰化製程移除光阻劑。
在n型區域50N及p型區域50P的佈植之後，可執行退火以修復佈植損傷並活化所佈植p型及/或n型雜質。在一些實施方式中，磊晶鰭片52的生長材料可在生長期間經原位摻雜，這可避免佈植，儘管原位摻雜與佈植摻雜可一起使用。
在第7圖中，虛設介電層60形成於鰭片52上。虛設介電層60可為例如氧化矽、氮化矽、其組合物、或類似物，且可根據可接受的技術沉積或熱生長。在虛設介電層60上方形成虛設閘極層62，且在虛設閘極層62上方形成遮罩層64。虛設閘極層62可沉積於虛設介電層60上方，接著諸如藉由CMP來平坦化。遮罩層64可沉積於虛設閘極層62上方。虛設閘極層62可為導電或非導電材料，且可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛設閘極層62可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺射沉積、或用於沉積所選材料的其他技術來沉積。虛設閘極層62可由其他材料製成，這些材料對隔離區，例如，淺溝槽隔離區56及/或虛設介電層60，的蝕刻具有高蝕刻選擇性。遮罩層64可包括例如氮化矽、氧氮化矽、或類似物的一層或多層。在這個實例中，跨n型區域50N與p型區域50P形成單個虛設閘極層62及單個遮罩層64。應注意，僅出於說明目的，虛設介電層60顯示為僅覆蓋鰭片52。在一些實施方式中，可沉積虛設介電層60，使得虛設介電層60覆蓋淺溝槽隔離區56，在淺溝槽隔離區56上方及虛設閘極層62與淺溝槽隔離區56之間延伸。
第8A圖至第19C圖圖示實施方式裝置製造中的各種額外步驟。第8A圖至第19C圖圖示n型區域50N及p型區域50P中任一者的特徵。舉例而言，第8A圖至第19C圖中所示的結構可同時適用於n型區域50N及p型區域50P兩者。n型區域50N及p型區域50P的結構中的差異(若有)在各個圖所附的本文中描述。
在第8A圖及第8B圖中，可使用可接受的光學微影術及蝕刻技術來圖案化遮罩層64(見第7圖)，以形成遮罩74。接著，可將遮罩74的圖案轉移至虛設閘極層62。在一些實施方式(未圖示)中，亦可藉由可接受的蝕刻技術將遮罩74的圖案轉移至虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52的個別通道區58。遮罩74的圖案可用於將虛設閘極72中之各者與相鄰虛設閘極72實體分離。虛設閘極72亦可具有基本垂直於個別磊晶鰭片52的縱向的縱向方向。
進一步地，在第8A圖及第8B圖中，閘極密封間隔物80可形成於虛設閘極72、遮罩74、及/或鰭片52的經曝光表面上。隨後藉由各向異性蝕刻的熱氧化或沉積可形成閘極密封間隔物80。閘極密封間隔物80可由氧化矽、氮化矽、氧氮化矽、或類似物形成。
在形成閘極密封間隔物80之後，可執行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未明確圖示)的佈植。在具有不同裝置類型的實施方式中，類似於上文第6圖中討論的佈植，諸如光阻劑的遮罩可在n型區域50N上方形成，同時曝光p型區域50P，且可將適當類型(例如，p型)雜質佈植至p型區域50P中的經曝光鰭片52中。接著可移除遮罩。隨後，在曝光n型區域50N的同時，可在p型區域50P上形成諸如光阻劑的遮罩，且可將適當類型的雜質(例如，n型)佈植至n型區域50N中的經曝光鰭片52中。接著可移除遮罩。n型雜質可為前面討論的任何n型雜質，而p型雜質可為前面討論的任何p型雜質。輕摻雜源極/汲極區可具有約10 15cm -3至約10 19cm -3的雜質濃度。退火可用於修復佈植損傷及活化佈植雜質。
在第9A圖、第9B圖、及第9C圖中，閘極間隔物86沿虛設閘極72及遮罩74的側壁形成於閘極密封間隔物80上。閘極間隔物86可藉由共形沉積絕緣材料並隨後各向異性蝕刻絕緣材料而形成。閘極間隔物86的絕緣材料可為氧化矽、氮化矽、氧氮化矽、碳氮化矽、其組合物、或類似物。在如第9C圖中所示的一些實施方式中，閘極間隔物86進一步形成以覆蓋延伸至淺溝槽隔離區56之上的鰭片52側壁的一部分，其可用於導引源極/汲極區的後續磊晶生長(見下文，第10B圖至第13D圖)。在一些其他實施方式中，用於形成閘極間隔物86的間隔物蝕刻可經調整，以移除間隔物材料，從而允許後續磊晶生長的區域延伸至淺溝槽隔離區56的表面。
注意，上述揭示內容大體描述形成間隔物及LDD區域的製程。可使用其他製程及順序。舉例而言，可利用更少或更多的間隔物，可使用不同的步驟順序(例如，在形成閘極間隔物86之前可不蝕刻閘極密封間隔物80從而產生「L形」閘極密封間隔物、間隔物可形成及移除、及/或類似者)。此外，n型及p型裝置可使用不同的結構及步驟形成。舉例而言，n型裝置的LDD區域可在形成閘極密封間隔物80之前形成，而p型裝置的LDD區域可在形成閘極密封間隔物80之後形成。
在第10A圖、第10B圖、及第10C圖中，凹槽81在鰭片52中經蝕刻。蝕刻製程可為各向同性的或各向異性的，且可對鰭片52材料的一或多個晶面具有選擇性。因此，第10B圖及第10C圖中所示的具有圓形底部輪廓的凹槽81在實踐中基於所實施的蝕刻製程可具有各種輪廓形狀。蝕刻製程可為乾式蝕刻，如RIE、NBE、或類似者，及/或濕式蝕刻，諸如使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH 4OH)、或其他蝕刻劑。第10B圖圖示沿如第1圖中所示的橫截面B-B的凹槽81，第10C圖圖示沿如第1圖中所示的橫截面C-C的凹槽81。
在第11A圖至第17D圖中，磊晶源極/汲極區82形成於鰭片52中。在一些實施方式中，選擇源極/汲極區82的材料以在個別通道區58中施加應力，從而改善性能。磊晶源極/汲極區82形成於鰭片52中，使得各個虛設閘極72設置於個別相鄰對的磊晶源極/汲極區82之間。磊晶源極/汲極區82可延伸至鰭片52中。閘極間隔物86可用於將磊晶源極/汲極區82與虛設閘極72分離適當的側向距離，以便磊晶源極/汲極區82不會使後續形成的所得FinFET的閘極短路。
p型區域50P中的磊晶源極/汲極區82，例如，PMOS區域，可藉由遮蔽n型區域50N，例如，NMOS區域來形成，且p型區域50P中的鰭片52的蝕刻源極/汲極區經蝕刻以在鰭片52中形成凹槽81。接著，p型區域50P中的磊晶源極/汲極區82在凹槽81中磊晶生長。磊晶源極/汲極區82可包括任何可接受的材料，諸如適用於p型FinFET。舉例而言，若鰭片52為矽，則p型區域50P中的磊晶源極/汲極區82可包含在通道區58中施加壓縮應變的材料，諸如SiGe、SiGeB、Ge、GeSn、或類似者。p型區域50P中的磊晶源極/汲極區82亦可具有自鰭片52的個別表面凸起的表面。在一實施方式中，磊晶源極/汲極區82可在p型區域50P中使用不產生小平面的製程磊晶生長。在其他實施方式中，磊晶源極/汲極區82可具有小平面。
磊晶源極/汲極區82及/或鰭片52可佈植有摻雜劑以形成源極/汲極區82，類似於先前討論的形成輕摻雜源極/汲極區82的製程，隨後進行退火。源極/汲極區82的雜質濃度可在約10 19cm -3至約10 21cm -3的範圍內。源極/汲極區82的n型及/或p型雜質可為先前討論的任何雜質。在一些實施方式中，磊晶源極/汲極區82可在生長期間經原位摻雜。
第11A圖至第13C圖圖示磊晶源極/汲極區82在n型區域50N中的形成。在一些實施方式中，磊晶源極/汲極區82中之各者包含第一層82A、第二層82B、及第三層82C(如以下第13B圖中所示)。在其他實施方式中，磊晶源極/汲極區82可具有更少或更多的層。
第11B圖及第11C圖圖示根據一些實施方式的第一層82A的形成。第一層82A的部分可形成於凹槽81的底表面上。在一些實施方式中，第一層82A包含摻雜砷的矽、輕摻雜磷的矽、碳化矽、磷化矽碳、或類似物。Si中As、P、或C及P的摻雜濃度可小於約1.0×10 21原子/cm 3，諸如在約1.0×10 21原子/cm 3至約6.0×10 20原子/cm 3的範圍內，如用二次離子質譜(secondary ion mass spectrometry，SIMS)所量測。在一些實施方式中，第一層82A具有小於1.0×10 21原子/cm 3的P摻雜濃度。第一層82A可使用金屬有機CVD (metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)、其組合、或類似者來磊晶生長。第一層82A可形成為約2 nm至約10 nm範圍內的第一厚度T1，量測為自第一層82A的底點至第一層82A的頂表面的最短距離。
第12B圖及第12C圖圖示根據一些實施方式的第二層82B的形成。第二層82B(亦稱為中間源極/汲極層)可用於藉由增加垂直方向上的磊晶生長來升高磊晶源極/汲極區82(見以下第13C圖)部分的合併點。這可減少相鄰磊晶源極/汲極區82之間不利電短路的形成，諸如在相鄰雙鰭片53上(見以下第13E圖)。
第二層82B可使用金屬有機CVD (metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)、其組合、或類似者來磊晶生長。在第二層82B由摻雜磷的矽形成的一些實施方式中，磊晶生長製程使用促進第二層82B的垂直生長並抑制第二層82B的側向生長的適合矽前驅物。舉例而言，適合的Si前驅物可為矽烷(SiH 4)、DCS、類似物、或其組合物。藉由使用促進垂直生長而非側向生長的矽前驅物，可用於產生第二層82B的由下而上生長，減少凹槽81側壁上第二層82B的磊晶生長，並減小隨後形成的第三層82C的側向寬度(見以下第13B圖至第13C圖)，這可減少不利電短路的形成。磊晶生長製程亦可使用適合的P前驅物來提供磷源，用於在磊晶生長製程期間原位摻雜磊晶源極/汲極區82。適合的磷前驅物可為磷化氫、氧氯化磷、類似物、或其組合物。在一些實施方式中，諸如氫(H 2)的載氣可與前驅物混合。
在一些實施方式中，第二層82B的形成使用約20 sccm至約50 sccm範圍內的Si前驅物流動速率。P前驅物的流動速率可在約200 sccm至約300 sccm的範圍內。載氣的流動速率可在約3000 sccm至約10000 sccm的範圍內。磊晶生長製程可在約660°C至約720°C範圍內的溫度下執行，且磊晶生長製程可在約100托至約250托範圍內的壓力下執行。第二層82B的形成製程可在約10秒至約50秒範圍內的持續時間執行，這可用於選擇性。
第二層82B可形成為約3 nm至約7 nm範圍內的第二厚度T2，量測為自第二層82B的底點至第二層82B的頂表面的最短距離。約3 nm至約7 nm範圍內的第二厚度T2對於升高磊晶源極/汲極區82的部分的合併點及減少電短路的形成可為有利的。小於約3 nm的第二厚度T2可為不利的，因為磊晶源極/汲極區82的部分的合併點可未充分升高。大於約7 nm的第二厚度T2可為不利的，因為其可導致選擇性損失增加。在一些實施方式中，第二層82B沿第二層82B的側壁測得的厚度比第二層82B的作為最短距離測得的自第二層82B的底點至第二層82B的頂表面的厚度小0.5 nm。
第二層82B中磷的摻雜濃度可在約3.0×10 21原子/cm 3至約3.5×10 21原子/cm 3的範圍內，如使用二次離子質譜(secondary ion mass spectrometry，SIMS)所量測，這可為有利的，因為其可提供更佳的選擇性。第二層82B中磷的摻雜濃度小於約3.0×10 21原子/cm 3可為不利的，因為其可導致磊晶源極/汲極區82中的更高電阻率。第二層82B中磷的摻雜濃度大於約3.5×10 21原子/cm 3可為不利的，因為其可導致較差的選擇性控制。在一些實施方式中，第二層82B中的磷濃度大於第一層82A中的磷濃度。
在第13B圖及第13C圖中，根據一些實施方式，第三層82C自第二層82B的部分延伸形成，且合併至自兩個或兩個以上鰭片52延伸的單個連續源極/汲極區82中。作為用於形成第三層82C的磊晶製程的結果，第三層82C的上表面具有側向向外擴展超出鰭片52的側壁的小平面。這些小平面導致同一FinFET(諸如第13E圖中所示的包含雙鰭片53的FinFET)的第三層82C的相鄰部分如第13C圖中所示的合併。第三層82C可使用諸如循環沉積蝕刻(cyclic deposition-etch，CDE)製程的磊晶製程形成。CDE製程可用於產生具有更平坦頂表面的源極/汲極區82，其可降低接觸電阻並改善裝置性能。CDE製程包括許多重複循環，諸如在2個循環至5個循環的範圍內。CDE製程的各個循環包括一沉積製程，接著一蝕刻製程。在一些實施方式中，CDE製程的沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)製程，諸如減壓化學氣相沉積(reduced pressure chemical vapor deposition，RPCVD)、低壓CVD (low pressure CVD，LPCVD)、類似者、或其組合。
在第三層82C由磷摻雜的矽形成的一些實施方式中，磊晶生長製程使用適合的Si前驅物及適合的P前驅物。P前驅物提供磷源，用於在磊晶生長製程中原位摻雜磊晶源極/汲極區82。可選擇適合的Si前驅物以促進第三層82C的側向生長而非第三層82C的垂直生長，從而所得第三層82C具有有改善平面性的頂表面。舉例而言，適合的前驅物可為二氯矽烷(DCS)、矽烷、類似物、或其組合物。適合的P前驅物可為磷化氫、氯氧磷、類似物、或其組合物。在一些實施方式中，諸如氫的載氣可與前驅物混合。使用促進側向生長的Si前驅物及氫作為載氣可用於產生第三層82C的由下而上側向生長，以與相鄰鰭片52上生長的第三層82C的部分合併，並產生源極/汲極區82的更平坦的頂部輪廓，這樣可降低接觸電阻且改善裝置性能。在一些實施方式中，在流動第二層82B的適合矽前驅物(諸如矽烷)時第二層82B的垂直生長大於在流動第三層82C的適合矽前驅物(諸如DCS)時第三層82C的垂直生長，且在流動第三層82C的適合Si前驅物(諸如DCS)時第三層82C的側向生長大於在流動第二層82B的適合Si前驅物(諸如矽烷)時第二層82B的側向生長。
在一些實施方式中，第三層82C的形成使用約800 sccm至約1000 sccm範圍內的Si前驅物流動速率。摻雜前驅物的流動速率可在約200 sccm至約300 sccm的範圍內。載氣的流動速率可在約3000 sccm至約10000 sccm的範圍內。磊晶生長製程可在約660°C至約700°C範圍內的溫度下執行，且磊晶生長製程可在約200托至約350托範圍內的壓力下執行。第三層82C的形成製程可在約60秒至約300秒範圍內的持續時間執行，這可用於形成具有足夠高的P濃度的SiP層。
在一些實施方式中，沉積製程在第二層82B上形成磊晶層，諸如SiP，並在非晶表面上形成非晶材料。在一些實施方式中，在沉積製程之後，使用沉積後淨化操作來自製程室移除沉積氣體。在這個操作中，可使用惰性氣體(諸如He、Ar或Ne)自製程室中淨化沉積氣體。一旦沉積氣體自腔室中移除，則蝕刻製程開始。
CDE製程的蝕刻(或部分蝕刻)製程移除非晶材料，且亦可移除沉積磊晶層的一部分。剩餘磊晶層形成第三層82C。蝕刻製程可為在沉積製程的腔室中執行的原位蝕刻製程。在一些實施方式中，蝕刻氣體流入腔室中以蝕刻非晶材料。可使用諸如HCl、GeH 4、類似物、或其組合物的蝕刻氣體。蝕刻製程期間的壓力可在約4托至約30托的範圍內。蝕刻製程期間的溫度可在約720°C至約780°C的範圍內。在一些實例中，蝕刻製程之後，進行清洗操作以自腔室中移除蝕刻氣體。
第三層82C可形成為第五寬度W5，量測為相對側壁之間的最大距離，範圍為約53至約64 nm，諸如約57至約62 nm。在約53 nm至約64 nm範圍內的第五寬度W5可有利於達成源極/汲極區82的平坦頂部輪廓，其可降低接觸電阻並改善裝置性能。小於約53 nm的第五寬度W5可為不利的，因為源極/汲極區82的頂部輪廓可不足夠平坦，導致更高的接觸電阻。大於約64 nm的第五寬度W5可為不利的，因為其可導致相鄰源極/汲極區82之間的不期望的合併，形成電短路。
在一些實施方式中，第三層82C合併以界定第三層82C的底表面與淺溝槽隔離區56之間的氣隙83。氣隙83可具有第一高度H1，第一高度H1量測為自淺溝槽隔離區56的頂表面至相鄰鰭片52之間第三層82C的底表面最高點(亦稱為合併點)的最短距離。第一高度H1可在約30 nm至約38 nm的範圍內，這可有利於減小閘極至源極/汲極電容，其可改善隨後形成的裝置的AC性能。舉例而言，藉由將第一高度H1增加至上述範圍，界定增大的氣隙83，且由於氣隙83具有低介電常數(例如，大約1)，故可減小寄生電容。在一些實施方式中，氣隙83可包括在第三層82C的磊晶生長期間使用的製程氣體。舉例而言，氣隙83可包含DCS、磷化氫、氫、氮或類似物。小於約30 nm的第一高度H1可為不利的，因為磊晶源極/汲極區82的部分的合併點可未充分升高，這可導致氣隙83中空氣體積較小、閘極至源極/汲極電容增大、及隨後形成的裝置的較差AC性能。第一高度H1大於約32 nm可為不利的，其可導致磊晶生長的SiP層在相鄰鰭片52之間斷裂，這可導致隨後形成的金屬觸點中的高接觸電阻。在一些實施方式中，氣隙83隨後填充有第一層間介電質(interlayer dielectric，ILD)88(見以下第14A圖至第14C圖)。在其他實施方式中，氣隙83不由第一層間介電質88填充，且仍然填充有空氣及/或製程氣體的殘餘物。
藉由使用矽前驅物(諸如促進垂直生長而非側向生長的矽烷)形成第二層82B(見以上第12B圖至第12C圖)，第三層82C的高度可升高，增加氣隙83的高度H1並升高合併點的高度。這對於減少寄生電容可為有利的，從而可改善隨後形成的裝置的AC性能。
在一些實施方式中，第三層82C的頂表面在鰭片52之間具有凹部。第三層82C可具有第二高度H2，該第二高度H2量測為自凹部的最低點至與第三層82C的最高點平齊的表面的最短距離，其在小於約16 nm的範圍內。小於約16 nm的第二高度H2可為有利的，因為其可為隨後形成的源極/汲極觸點112提供相對平坦的著陸點(見以下第19A圖至第19C圖)，這可降低接觸電阻並改善裝置性能。大於約16 nm的第二高度H2可為不利的，因為其可為隨後形成的源極/汲極觸點112提供不平整的著陸點，這可增加接觸電阻並降低裝置性能。
第三高度H3，亦稱為合併厚度，量測為第三層82C底表面合併點與第三層82C頂表面之間的最短距離。第三高度H3可在約20 nm至約35 nm的範圍內，這可有利於減小閘極至源極/汲極電容且改善裝置性能。小於約20 nm的第三高度H3可為不利的，因為其可增加源極/汲極區82由為形成金屬接觸蝕刻(見下文第19A圖至第19C圖)的後續蝕刻損壞的可能性，這可導致高電阻率。大於約35 nm的第三高度H3可為不利的，因為其可將源極/汲極區82的高度增加至超出所需尺寸。
如使用二次離子質譜(secondary ion mass spectrometry，SIMS)所量測的，第三層82C中摻雜劑(諸如磷)的摻雜濃度可在約2.5×10 21原子/cm 3至約4.0×10 21原子/cm 3的範圍內，這可為有利的，因為其可具有低電阻率。第三層82C中磷的摻雜濃度小於約2.5×10 21原子/cm 3可為不利的，因為其可導致高電阻率。第三層82C中磷的摻雜濃度大於約4.0×10 21原子/cm 3可為不利的，因為其可相對於隨後形成的相鄰於第三層82C的層具有差的選擇性窗口。在一些實施方式中，第三層82C中的磷濃度大於第一層82A中的磷濃度，且第三層82C中的磷濃度亦可大於第二層82B中的磷濃度。
在一些實施方式中，在第三層82C上方形成額外層(未圖示)，以形成磊晶源極/汲極區82。額外層可為基本類似於第一層82A、第二層82B、或第三層82C及/或包含矽的覆蓋層或保護層的摻雜矽層。額外層可使用與第一層82A、第二層82B、或第三層82C基本相似的方法及材料形成。
第13D圖圖示根據一些實施方式的自單鰭片52延伸形成的磊晶源極/汲極區82，其不與相鄰鰭片52上的相鄰源極/汲極區82合併。這些源極/汲極區82可由與上文關於第11B圖至第13C圖所述的源極/汲極區82基本相似的製程及材料形成，由於單鰭片52藉由比上面第13C圖中所示的鰭片52之間的距離大的距離分離開，這些源極/汲極區82不會彼此合併。
第13E圖圖示根據一些實施方式的自單鰭片52及雙鰭片53延伸形成磊晶源極/汲極區82之後的區域55。由於突出鰭片52由約12 nm至約25 nm範圍內的寬度W2分離開，自雙鰭片53延伸的源極/汲極區82可合併，如第13C圖中所示。由於單鰭片52由約30 nm至約40 nm範圍內的寬度W4分離開，自單鰭片52延伸的源極/汲極區82可不發生合併。在一些實施方式中，具有分離的源極/汲極區82的單鰭片52及具有合併的源極/汲極區82的雙鰭片53可用於形成SRAM單元的部分，諸如n型SRAM單元。
第13F圖圖示根據一些實施方式的自三個相鄰鰭片52延伸並跨越三個相鄰鰭片52合併的合併磊晶源極/汲極區82。除由於相鄰鰭片52由約12 nm至約25 nm範圍內的寬度W2分離開而跨越三個鰭片52合併以外，第13F圖的合併磊晶源極/汲極區82可使用與關於第11B圖至第13C圖的源極/汲極區82所述的基本相似的方法及材料形成。在一些實施方式中，可形成自四個或更多個相鄰鰭片52延伸的合併源極/汲極區82。
在第14A圖、第14B圖、及第14C圖中，第一層間介電質(interlayer dielectric，ILD)88沉積於第13A圖、第13B圖、及第13C圖中所示的結構上方。第一層間介電質88可由介電材料形成，且可藉由任何適合的方法沉積，諸如CVD、電漿增強CVD (plasma-enhanced CVD，PECVD)、或FCVD。介電材料可包括磷矽玻璃 (PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似物。可使用任何可接受製程形成的其他絕緣材料。在一些實施方式中，接觸蝕刻終止層(contact etch stop layer，CESL)87設置於第一層間介電質88與磊晶源極/汲極區82、遮罩74、及閘極間隔物86之間。接觸蝕刻終止層87可包含介電材料，諸如氮化矽、氧化矽、氧氮化矽、或類似物，具有低於上覆第一層間介電質88的材料的蝕刻速度。在一些實施方式中，如第14C圖中所示，接觸蝕刻終止層87及第一層間介電質88填充氣隙83。在其他實施方式(未圖示)中，接觸蝕刻終止層87及/或第一層間介電質88不填充氣隙83，且氣隙83仍填充有空氣及/或製程氣體殘留物。
在第15A圖、第15B圖、及第15C圖中，可執行諸如CMP的平坦化製程，以使第一層間介電質88的頂表面與虛設閘極72或遮罩74的頂表面平齊。平坦化製程亦可移除虛設閘極72上的遮罩74、及沿著遮罩74的側壁的閘極密封間隔物80及閘極間隔物86的部分。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86及第一層間介電質88的頂表面平齊。因此，虛設閘極72的頂表面經由第一層間介電質88曝光。在一些實施方式中，遮罩74可保留，在這種情況下，平坦化製程將第一層間介電質88的頂表面與遮罩74的頂表面的頂表面齊平。
在第16A圖、第16B圖、及第16C圖中，在蝕刻步驟(多個)中移除虛設閘極72及遮罩74(若存在)，從而形成凹槽90。亦可移除凹槽90中的虛設介電層60的部分。在一些實施方式中，僅移除虛設閘極72，而虛設介電層60保留並由凹槽90曝光。在一些實施方式中，虛設介電層60自晶粒的第一區域(例如，核心邏輯區域)的凹槽90中移除，並保持在晶粒的第二區域(例如，輸入/輸出區域)的凹槽90中。在一些實施方式中，藉由各向異性乾式蝕刻製程移除虛設閘極72。舉例而言，蝕刻製程可包括使用反應氣體(多個)的乾式蝕刻製程，這些反應氣體選擇性地蝕刻虛設閘極72，而很少或不蝕刻第一層間介電質88或閘極間隔物86。各個凹槽90曝光及/或上覆個別鰭片52的通道區58。各個通道區58設置於相鄰對的磊晶源極/汲極區82之間。在移除期間，當蝕刻虛設閘極72時，虛設介電層60可用作蝕刻終止層。接著，可在移除虛設閘極72之後可選地移除虛設介電層60。
在第17A圖及第17B圖中，形成用於替換閘極的閘極介電層92及閘電極94。第17C圖圖示第17B圖的區域89的詳細視圖。第17D圖圖示橫截面C-C中源極/汲極區82的視圖。閘極介電層92沉積於凹槽90中的一或多個層，諸如在鰭片52的頂表面及側壁上以及閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電層92亦可形成於第一層間介電質88的頂表面上。在一些實施方式中，閘極介電層92包含一或多個介電層，諸如氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽、或類似物的一或多個層。舉例而言，在一些實施方式中，閘極介電層92包括藉由熱氧化或化學氧化形成的氧化矽的介面層及上覆的高k介電材料，諸如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽、及其組合物。閘極介電層92可包括具有大於約7.0的k值的介電層。閘極介電層92的形成方法可包括分子束沉積(Molecular-Beam Deposition，MBD)、ALD、PECVD、及類似者。在虛設介電層60的部分保留在凹槽90中的實施方式中，閘極介電層92包括虛設介電層60的材料(例如，SiO 2)。
閘電極94分別沉積於閘極介電層92上方，並填充凹槽90的剩餘部分。閘電極94可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合物、或其多層。舉例而言，儘管單層閘電極94如第17B圖中所示，但如第17C圖中所示，閘電極94可包含任意數目的襯裡層94A、任意數目的功函數調諧層94B、及填充材料94C。在填充凹槽90之後，可執行諸如CMP的平坦化製程，以移除閘極介電層92的多餘部分及閘電極94的材料，這些多餘部分位於第一層間介電質88的頂表面上方。閘電極94及閘極介電層92的材料的剩餘部分由此形成所得FinFET的替換閘極。閘電極94及閘極介電層92可統稱為「閘極堆疊」。閘極及閘極堆疊可沿鰭片52的通道區58的側壁延伸。
n型區域50N及p型區域50P中的閘極介電層92的形成可同時發生，使得各個區域中的閘極介電層92由相同的材料形成，且閘電極94的形成可同時發生，使得各個區域中的閘電極94由相同的材料形成。在一些實施方式中，各個區域中的閘極介電層92可藉由不同的製程形成，使得閘極介電層92可為不同的材料，及/或各個區域中的閘電極94可藉由不同的製程形成，使得閘電極94可為不同的材料。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝光適當的區域。
在第18A圖、第18B圖、及第18C圖中，閘極遮罩96形成於閘極堆疊(包括閘極介電層92及相應閘電極94)上方，且閘極遮罩可設置於閘極間隔物86的相對部分之間。在一些實施方式中，形成閘極遮罩96包括使閘極堆疊凹陷，以便在閘極堆疊直接上方及閘極間隔物86的相對部分之間形成凹槽90。將包含一或多層介電材料(諸如氮化矽、氧氮化矽、或類似物)的閘極遮罩96填充於凹槽90中，隨後藉由平坦化製程移除在第一層間介電質88上方延伸的介電材料的多餘部分。
如第18A圖、第18B圖、及第18C圖中所示，第二層間介電質108沉積於第一層間介電質88上方。在一些實施方式中，第二層間介電質108為藉由可流動CVD方法形成的可流動膜。在一些實施方式中，第二層間介電質108由諸如PSG、BSG、BPSG、USG、或類似物的介電材料形成，且可藉由諸如CVD及PECVD的任何適合的方法沉積。隨後形成的閘極觸點110(第16A圖及第16B圖)穿透第二層間介電質108及閘極遮罩96以接觸凹陷閘電極94的頂表面。
在第19A圖、第19B圖、及第19C圖中，根據一些實施方式，閘極觸點110及源極/汲極觸點112穿過第二層間介電質108及第一層間介電質88形成。源極/汲極觸點112的開口穿過第一層間介電質88及第二層間介電質108形成，且閘極觸點110的開口穿過第二層間介電質108及閘極遮罩96形成。可使用可接受的光學微影術及蝕刻技術形成開口。在開口中形成諸如擴散阻障層、附著層、或類似者的襯裡(未顯示)、及導電材料。襯裡可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可執行諸如CMP的平坦化製程，以自ILD108的表面移除多餘材料。剩餘的襯裡及導電材料在開口中形成源極/汲極觸點112及閘極觸點110。可執行退火製程以在磊晶源極/汲極區82與源極/汲極觸點112之間的介面處形成矽化物111。源極/汲極觸點112實體耦合且電耦合至磊晶源極/汲極區82，且閘極觸點110實體耦合且電耦合至閘電極106。源極/汲極觸點112及閘極觸點110可在不同的製程中形成，或可在相同的製程中形成。儘管顯示為形成於相同的橫截面中，但應理解，源極/汲極觸點112及閘極觸點110中之各者可形成於不同的橫截面中，這可避免觸點短路。
所揭示的FinFET實施方式亦可應用於奈米結構裝置，諸如奈米結構(例如，奈米片、奈米線、全環繞閘極、或類似者)場效電晶體(nanostructure field effect transistor，NSFET)。在NSFET的實施方式中，鰭片藉由圖案化通道層與犧牲層的交替層堆疊而形成的奈米結構來替換。虛設閘極堆疊及源極/汲極區以類似於上述實施方式的製程形成。在移除虛設閘極堆疊之後，可部分或完全移除通道區中的犧牲層。替換閘極結構以類似於上述實施方式的製程形成，替換閘極結構可部分或完全填充藉由移除犧牲層留下的開口，且替換閘極結構可部分或完全圍繞NSFET裝置的通道區中的通道層。可以類似於上述實施方式的製程形成至替換閘極結構及源極/汲極區的ILD及觸點。可形成如美國專利申請公開號第2016/0365414號中所揭示的奈米結構裝置，其全文藉由引用倂入本文中。
實施方式可提供優點。源極/汲極區下面的大氣隙可用包括中間源極/汲極層的磊晶生長技術產生。由此產生的源極/汲極區的合併高度的增加可導致MOSFET閘極至源極/汲極寄生電容的降低以及隨後形成的裝置的AC性能的改善。該產生方法可允許良好的製程窗口，其可使相鄰源極/汲極區合併而不產生不期望的電短路，同時亦產生源極/汲極區的基本平坦頂部輪廓以使接觸電阻降低。
根據一實施方式，一種形成半導體裝置的方法，包含：在第一半導體鰭片及第二半導體鰭片上方形成第一閘極結構，第一半導體鰭片及第二半導體鰭片突出於基板；在與第一閘極結構相鄰的第一半導體鰭片中形成第一凹槽，且在與第一閘極結構相鄰的第二半導體鰭片中形成第二凹槽；以及在第一凹槽及第二凹槽中形成第一源極/汲極區。形成第一源極/汲極區的步驟包括：在第一凹槽及第二凹槽中形成第一層，形成第一層包括在第一凹槽中形成第一層的第一部分及在第二凹槽中形成第一層的第二部分；藉由流動矽烷氣體在第一層上形成第二層，形成第二層包括在第一層的第一部分上形成第二層的第三部分及在第一層的第二部分上形成第二層的第四部分；及在第二層上形成第三層，形成第三層包括流動二氯矽烷氣體，第三層為自第二層的第三部分延伸至第二層的第四部分的單一連續材料。在一實施方式中，第一層形成為2 nm至10 nm範圍內的厚度。在一實施方式中，第一層包括摻雜有摻雜劑的Si，摻雜劑包括P、As、或C。在一實施方式中，形成第二層進一步包括流動磷前驅物，磷前驅物包括磷化氫或氯氧磷。在一實施方式中，第二層具有3 nm至7 nm範圍內的厚度。在一實施方式中，形成第三層包括循環沉積蝕刻(cyclic deposition-etch，CDE)製程。在一實施方式中，形成第三層包括在第三層下方形成氣隙。在一實施方式中，氣隙的高度在30 nm至38 nm的範圍內。在一實施方式中，該方法進一步包括形成於第三半導體鰭片的第三凹槽中的第一源極/汲極區，第三半導體鰭片與第二半導體鰭片相鄰，第一源極/汲極區的第一層的第五部分形成於第三凹槽中，第一源極/汲極區的第二層的第六部分形成於第一層的第五部分上，且第三層與第二層的第六部分實質接觸。
根據另一實施方式，一種形成半導體裝置的方法包含：在第一半導體鰭片中形成第一凹槽，第一半導體鰭片突出於基板；在第二半導體鰭片中形成第二凹槽，第二半導體鰭片突出於與第一半導體鰭片相鄰的基板；在第一凹槽中形成第一源極/汲極層的第一部分，且在第二凹槽中形成第一源極/汲極層的第二部分；在第一源極/汲極層的第一部分上形成第二源極/汲極層的第一部分，並在第一源極/汲極層的第二部分上形成第二源極/汲極層的第二部分，其中形成第二源極/汲極層包括在氫環境中流動第一前驅物；在第二源極/汲極層的第一部分及第二源極/汲極層的第二部分上形成第三源極/汲極層，第三源極/汲極層為自第一凹槽延伸至第二凹槽的單一連續層，其中形成第三源極/汲極層包括流動第二前驅物，其中在流動第一前驅物時第二源極/汲極層的垂直生長大於在流動第二前驅物時第三源極/汲極層的垂直生長，且其中在流動第二前驅物時第三源極/汲極層的側向生長大於在流動第一前驅物時第二源極/汲極層的側向生長；以及在第一半導體鰭片及第二半導體鰭片上方形成閘極結構。在一實施方式中，第一前驅物為矽烷，且第二前驅物為二氯矽烷。在一實施方式中，第二源極/汲極層摻雜有磷，磷密度在3.0×10 21原子/cm 3至3.5×10 21原子/cm 3的範圍內。在一實施方式中，第二源極/汲極層具有量測為自第二源極/汲極層的底點至第二源極/汲極層的頂表面的最短距離的第一厚度，第二源極/汲極層具有沿第二源極/汲極層的側壁量測的第二厚度，且第二厚度比第一厚度大0.5 nm以下。在一實施方式中，第三源極/汲極層具有53至64 nm範圍內的第一寬度。在一實施方式中，第三源極/汲極層的頂表面在第一半導體鰭片與第二半導體鰭片之間具有凹部，第三源極/汲極層具有量測為自凹部的最低點至與第三源極/汲極層的最高點平齊的表面的最短距離的第一高度，且第一高度小於16 nm。在一實施方式中，第三源極/汲極層具有第二高度，該第二高度量測為第三源極/汲極層的合併點與第三源極/汲極層的底表面之間的最短距離，合併點為第一半導體鰭片與第二半導體鰭片之間的第三源極/汲極層底表面的最高點，第二高度在20 nm至35 nm的範圍內。在一實施方式中，第三源極/汲極層摻雜有磷，磷密度在2.5×10 21原子/cm 3至4.0×10 21原子/cm 3的範圍內。
根據又一實施方式，半導體裝置包含：第一半導體鰭片及第二半導體鰭片，第一半導體鰭片及第二半導體鰭片自基板延伸；隔離區，設置於第一半導體鰭片與第二半導體鰭片之間的基板上；閘電極，在第一半導體鰭片及第二半導體鰭片上方；及源極/汲極區，該源極/汲極區相鄰於閘電極且在第一半導體鰭片及第二半導體鰭片上方。源極/汲極區包含：第一層，第一層的第一部分自第一半導體鰭片延伸，第一層的第二部分自第二半導體鰭片延伸；第二層，第二層的第三部分自第一層的第一部分延伸，第二層的第四部分自第一層的第二部分延伸；及第三層，第三層為自第二層的第三部分延伸至第二層的第四部分的單一連續材料，第三層具有大於30 nm的第一高度，第一高度量測為自隔離區的頂表面至第三層的合併點的最短距離，合併點為第一半導體鰭片與第二半導體鰭片之間的第三層的底表面的最高點。在一實施方式中，第一層具有小於1×10 21原子/cm 3的磷密度，第二層具有3.0×10 21原子/cm 3至3.5×10 21原子/cm 3範圍內的磷密度，且第三層具有2.5×10 21原子/cm 3至4.0×10 21原子/cm 3範圍內的磷密度。在一實施方式中，半導體裝置進一步包括源極/汲極區與隔離區之間的氣隙，氣隙具有30 nm至38 nm範圍內的高度。
前述內容概述若干實施方式的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
21:分隔器 50:基板 50N:n型區域 50P:p型區域 51:半導體基座 52:鰭片 53:雙鰭片 54:絕緣材料 55:區域 56:淺溝槽隔離區 58:通道區 60:虛設介電層 62:虛設閘極層 64:遮罩層 72:虛設閘極 74:遮罩 80:閘極密封間隔物 81:凹槽 82:源極/汲極區 82A:第一層 82B:第二層 82C:第三層 83:氣隙 86:閘極間隔物 87:接觸蝕刻終止層 88:第一層間介電質 89:區域 90:凹槽 92:閘極介電層 94:閘電極 94A:襯裡層 94B:功函數調諧層 94C:填充材料 96:閘極遮罩 108:第二層間介電質 110:閘極觸點 111:矽化物 112:源極/汲極觸點 H1:第一高度 H2:第二高度 H3:第三高度 T1:第一厚度 T2:第二厚度 W1-W4:寬度 W5:第五寬度 AA:橫截面 BB:橫截面 CC:橫截面
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施方式的三維視圖中的鰭片式場效電晶體(以下簡稱FinFET)實例。 第2圖、第3A圖、第3B圖、第4圖、第5圖、第6A圖、第6B圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第13D圖、第13E圖、第13F圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第17D圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖及第19C圖為根據一些實施方式的FinFET製造中的中間階段的橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
52:鰭片
56:隔離區
82:源極/汲極區
92:閘極介電層
94:閘電極
AA:橫截面
BB:橫截面
CC:橫截面

Claims (20)

  1. 一種形成一半導體裝置的方法，包含： 在一第一半導體鰭片及一第二半導體鰭片上方形成一第一閘極結構，該第一半導體鰭片及該第二半導體鰭片突出於一基板； 在與該第一閘極結構相鄰的該第一半導體鰭片中形成一第一凹槽，且在與該第一閘極結構相鄰的該第二半導體鰭片中形成一第二凹槽；及 在該第一凹槽及該第二凹槽中形成一第一源極/汲極區，其中該形成該第一源極/汲極區的步驟包含： 在該第一凹槽及該第二凹槽中形成一第一層，該形成該第一層的步驟包含在該第一凹槽中形成該第一層的一第一部分及在該第二凹槽中形成該第一層的一第二部分； 藉由流動一矽烷氣體在該第一層上形成一第二層，該形成該第二層的步驟包含在該第一層的該第一部分上形成該第二層的一第三部分及在該第一層的該第二部分上形成該第二層的一第四部分；以及 在該第二層上形成一第三層，該形成該第三層的步驟包含流動一二氯矽烷氣體，該第三層為自該第二層的該第三部分延伸至該第二層的該第四部分的一單一連續材料。
  2. 如請求項1所述的方法，其中該第一層形成為2 nm至10 nm的一範圍內的一厚度。
  3. 如請求項1所述的方法，其中該第一層包含摻雜有一摻雜劑的矽，該摻雜劑包含磷、砷或碳。
  4. 如請求項1所述的方法，其中形成該第二層的步驟進一步包含流動一磷前驅物，該磷前驅物包含磷化氫或氧氯化磷。
  5. 如請求項1所述的方法，其中該第二層具有3 nm至7 nm的一範圍內的一厚度。
  6. 如請求項1所述的方法，其中形成該第三層之步驟包含一循環沉積蝕刻製程。
  7. 如請求項1所述的方法，其中形成該第三層之步驟包含以下步驟：在該第三層下方形成一氣隙。
  8. 如請求項7所述的方法，其中該氣隙的一高度在30 nm至38 nm的一範圍內。
  9. 如請求項1所述的方法，進一步包含將該第一源極/汲極區形成於一第三半導體鰭片的一第三凹槽中，該第三半導體鰭片與該第二半導體鰭片相鄰，該第一源極/汲極區的該第一層的一第五部分形成於該第三凹槽中，該第一源極/汲極區的該第二層的一第六部分形成於該第一層的該第五部分上，且該第三層與該第二層的該第六部分實質接觸。
  10. 一種形成一半導體裝置的方法，包含： 在一第一半導體鰭片中形成一第一凹槽，該第一半導體鰭片突出於一基板； 在一第二半導體鰭片中形成一第二凹槽，該第二半導體鰭片與該第一半導體鰭片相鄰突出於該基板； 在該第一凹槽中形成一第一源極/汲極層的一第一部分，且在該第二凹槽中形成該第一源極/汲極層的一第二部分； 在該第一源極/汲極層的該第一部分上形成一第二源極/汲極層的一第一部分，且在該第一源極/汲極層的該第二部分上形成該第二源極/汲極層的一第二部分，其中形成該第二源極/汲極層的步驟包括在一氫環境中流動一第一前驅物； 在該第二源極/汲極層的該第一部分及該第二源極/汲極層的該第二部分上形成一第三源極/汲極層，該第三源極/汲極層為自該第一凹槽延伸至該第二凹槽的一單一連續層，其中形成該第三源極/汲極層的步驟包含流動一第二前驅物，其中在流動該第一前驅物時該第二源極/汲極層的垂直生長大於在流動該第二前驅物時該第三源極/汲極層的垂直生長，且其中在流動該第二前驅物時該第三源極/汲極層的側向生長大於在流動該第一前驅物時該第二源極/汲極層的側向生長；以及 在該第一半導體鰭片及該第二半導體鰭片上方形成一閘極結構。
  11. 如請求項10所述的方法，其中該第一前驅物為矽烷，且該第二前驅物為二氯矽烷。
  12. 如請求項10所述的方法，其中該第二源極/汲極層摻雜有磷，磷的一密度在3.0×10 21原子/cm 3至3.5×10 21原子/cm 3的一範圍內。
  13. 如請求項10所述的方法，其中該第二源極/汲極層具有量測為自該第二源極/汲極層的一底點至該第二源極/汲極層的該頂表面的最短距離的一第一厚度，該第二源極/汲極層具有沿該第二源極/汲極層的一側壁量測的一第二厚度，且該第二厚度比該第一厚度大0.5 nm以下。
  14. 如請求項10所述的方法，其中該第三源極/汲極層具有53至64 nm的一範圍內的一第一寬度。
  15. 如請求項10所述的方法，其中該第三源極/汲極層的該頂表面在該第一半導體鰭片與該第二半導體鰭片之間具有一凹部，該第三源極/汲極層具有一第一高度，該第一高度量測為自該凹部的一最低點至與該第三源極/汲極層的最高點平齊的一表面的最短距離，且該第一高度小於16 nm。
  16. 如請求項10所述的方法，其中該第三源極/汲極層具有一第二高度，該第二高度量測為該第三源極/汲極層的一合併點與該第三源極/汲極層的該底表面之間的最短距離，該合併點為該第一半導體鰭片與該第二半導體鰭片之間的該第三源極/汲極層的該底表面的最高點，該第二高度在20 nm至35 nm的一範圍內。
  17. 如請求項10所述的方法，其中該第三源極/汲極層摻雜有磷，磷的一密度在2.5×10 21原子/cm 3至4.0×10 21原子/cm 3的一範圍內。
  18. 一種半導體裝置，包含： 一第一半導體鰭片及一第二半導體鰭片，該第一半導體鰭片及該第二半導體鰭片自一基板延伸； 一隔離區，設置於該第一半導體鰭片與該第二半導體鰭片之間的該基板上； 一閘電極，在該第一半導體鰭片及該第二半導體鰭片上方；以及 一源極/汲極區，相鄰於該閘電極且在該第一半導體鰭片及該第二半導體鰭片上方，該源極/汲極區包含： 一第一層，該第一層的一第一部分自該第一半導體鰭片延伸，該第一層的一第二部分自該第二半導體鰭片延伸； 一第二層，該第二層的一第三部分自該第一層的該第一部分延伸，該第二層的一第四部分自該第一層的該第二部分延伸；以及 一第三層，該第三層為自該第二層的該第三部分延伸至該第二層的該第四部分的一單一連續材料，該第三層具有大於30 nm的一第一高度，該第一高度量測為自該隔離區的一頂表面至該第三層的一合併點的最短距離，該合併點為該第一半導體鰭片與該第二半導體鰭片之間的該第三層的該底表面的一最高點。
  19. 如請求項18所述之半導體裝置，其中該第一層具有小於1×10 21原子/cm 3的一磷密度，該第二層具有3.0×10 21原子/cm 3至3.5×10 21原子/cm 3的一範圍內的一磷密度，且該第三層具有2.5×10 21原子/cm 3至4.0×10 21原子/cm 3的一範圍內的一磷密度。
  20. 如請求項18所述之半導體裝置，進一步包含一氣隙位於該源極/汲極區與該隔離區之間，該氣隙具有30 nm至38 nm的一範圍內的一高度。
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