CN219457627U - 半导体装置 - Google Patents

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Abstract

一种半导体装置包含一基板、一鳍片、一隔离区、一栅极结构、一源极/漏极区及一源极/漏极触点。鳍片自基板凸出。隔离区围绕鳍片。栅极结构在鳍片及隔离区上方延伸。源极/漏极区在邻接栅极结构的鳍片中，源极/漏极区的第一晶面平面与源极/漏极区的第二晶面平面之间的一隅角在110°与125°之间。源极/漏极触点在源极/漏极区上。

Description

半导体装置
技术领域
本揭露关于一种半导体装置。
背景技术
半导体装置用于多种电子应用，诸如举例而言，个人电脑、移动电话、数字相机、及其他电子设备。半导体装置通常是通过在半导体基板上方顺序沉积材料的绝缘或介电层、导电层、及半导体层，并使用微影术来图案化各种材料层以在其上形成电路组件及元件来制造的。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(如晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多组件整合至给定面积中。
实用新型内容
根据本揭露的一些实施例中，一种半导体装置包含一基板、一鳍片、一隔离区、一栅极结构、一源极/漏极区及一源极/漏极触点。鳍片自基板凸出。隔离区围绕鳍片。栅极结构在鳍片及隔离区上方延伸。源极/漏极区在邻接栅极结构的鳍片中，源极/漏极区的第一晶面平面与源极/漏极区的第二晶面平面之间的一隅角在110°与125°之间。源极/漏极触点在源极/漏极区上。
根据本揭露的一些实施例中，一种半导体装置，其包含一半导体鳍片、一栅极堆叠、一磊晶源极/漏极区及一源极/漏极触点。栅极堆叠在该半导体鳍片上。磊晶源极/漏极区在邻接该栅极堆叠的该半导体鳍片中，该磊晶源极/漏极区的一第一晶面平面与该磊晶源极/漏极区的一第二晶面平面之间的一隅角在110°与125°之间。源极/漏极触点至少部分在磊晶源极/漏极区中。
根据本揭露的一些实施例中，一种半导体装置包含一鳍片、一隔离区、一栅极结构及一源极/漏极区。鳍片自一基板凸出。隔离区围绕该鳍片。栅极结构沿该鳍片的多个侧壁及一顶表面延伸。源极/漏极区在邻接该栅极结构的该鳍片中，其中该源极/漏极区的多个下侧面包含一第一晶体取向的多个晶面平面，其中该源极/漏极区的多个上表面包含与该第一晶体取向不同的一第二晶体取向的多个晶面平面，其中所述多个下侧面的所述多个晶面平面的其中一个与所述多个上表面的所述多个晶面平面的其中一个之间的一隅角在110°与125°之间。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1图示根据一些实施例的三维视图中的FinFET的实例；
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、及图10C是根据一些实施例的制造FinFET的中间阶段的横截面图；
图11、图12、图13、图14、图15、及图16是根据一些实施例的制造FinFET的磊晶源极/漏极区的中间阶段的横截面图；
图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图21A、图21B、图22A、及图22B是根据一些实施例的制造FinFET的中间阶段的横截面图；
图23是根据一些实施例的制造FinFET的中间阶段的横截面图。
【符号说明】
50:基板
50N:n型区
50P:p型区
51:分隔器
52:鳍片
54:绝缘材料
56:隔离区/STI区
58:通道区
60:虚设介电层
62:虚设栅极层
64:遮罩层
72:虚设栅极
74:遮罩
80:栅极密封间隔物
81:区域
82:源极/漏极区
86:栅极间隔物
87:接触蚀刻终止层/CESL88:第一ILD
89:区域
90:凹槽
92:栅极介电层
94:栅电极
94A:衬里层
94B:功函数调谐层
94C:填充材料
95:栅极遮罩
96:第二ILD
98:源极/漏极触点、源极/漏极区
99:栅极触点
102A:第一磊晶区
102B:第二磊晶区
102C:第三磊晶区A1～A2:隅角
D1:距离
H0～H4:高度
{111}:晶面
具体实施方式
以下揭示内容提供用于实施所提供标的物本揭露的不同特征的许多不同实施例、或实例。下文描述组件及组态配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。器件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
各种实施例提供用于形成具有增加的高度及/或体积的源极/漏极区的工艺。源极/漏极区可通过使用不同磊晶工艺生长材料层来形成，磊晶工艺可促进沿不同晶面(facet)的生长。不同的磊晶工艺可具有不同的参数，这些参数经控制以促进特定晶面或晶面的组合的生长。在一些实施例中，磊晶工艺的工艺参数包括蚀刻前驱物与沉积前驱物的低比。通过形成增加高度的源极/漏极区，在形成源极/漏极触点之前使源极/漏极区凹陷之后，可保留更大体积的源极/漏极区。在一些情况下，具有较大的源极/漏极区剩余体积可减少应力松弛的影响。
图1图示根据一些实施例的三维视图中的FinFET的实例。FinFET包含基板50(例如，半导体基板)上的鳍片52。隔离区56设置于基板50中，且鳍片52凸出于相邻隔离区56之上及之间。尽管隔离区56描述/图示为与基板50分离，但如本文所用，术语“基板”可用于仅指半导体基板或包括隔离区的半导体基板。此外，尽管鳍片52图示为作为基板50的单一连续材料，但鳍片52及/或基板50可包含单一材料或多个材料。在此上下文中，鳍片52是指在相邻隔离区56之间延伸的部分。
栅极介电层92沿鳍片52的侧壁及鳍片52的顶表面上方，栅电极94在栅极介电层92上方。源极/漏极区82相对于栅极介电层92及栅电极94设置于鳍片52的相对侧中。图1进一步图示在后续诸图中使用的参考横截面。横截面A-A沿栅电极94的纵轴并在例如垂直于FinFET的源极/漏极区82之间电流流动方向的方向上。横截面B-B垂直于横截面A-A并沿鳍片52的纵轴，且在例如FinFET的源极/漏极区82之间的电流流动方向上。横截面C-C平行于横截面A-A并延伸穿过FinFET的源极/漏极区。为清晰起见，后续诸图参考这些参考横截面。
本文讨论的一些实施例在使用后栅极工艺形成的FinFET的上下文中讨论。在其他实施例中，可使用先栅极工艺。此外，一些实施例设想在平面装置中使用的态样，诸如平面FET、纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效晶体管(nanostructure fieldeffect transistor，NSFET)、或类似者。
图2至图23是根据一些实施例的制造FinFET的中间阶段的横截面图。除多个鳍片/FinFET以外，图2至图7图示图1中所示的参考横截面A-A。除多个鳍片/FinFET以外，图8A、图9A、图10A、图17A、图18A、图19A、图20A、图21A、及图22A沿图1中所示的参考横截面A-A图示，而图8B、图9B、图10B、图17B、图18B、图19B、图20B、图20C、图21B、及图22B沿图1中所示的类似横截面B-B图示。除一些图中的多个鳍片/FinFET以外，图10C、图11、图12、图13、图14、图15、图16、及图23沿图1中所示的参考横截面C-C图示。
在图2中，提供基板50。基板50可是半导体基板，诸如体半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板、或类似者，其可经掺杂(例如，用p型或n型掺杂剂)或无掺杂。基板50可是晶圆，诸如硅晶圆。一般而言，SOI基板是形成于绝缘体层上的半导体材料层。绝缘体层可是例如埋入式氧化物(buried oxide，BOX)层、氧化硅层、或类似者。绝缘体层在基板上提供，通常为硅或玻璃基板。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，基板50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟；或其组合物。
基板50具有n型区50N及p型区50P。n型区50N可用于形成n型装置，诸如NMOS晶体管，例如n型FinFET。p型区50P可用于形成p型装置，诸如PMOS晶体管，例如p型FinFET。n型区50N可与p型区50P实体分离(如所示通过分隔器51)，且可在n型区50N与p型区50P之间设置任意数目的装置特征(例如，其他活动装置、掺杂区、隔离结构等)。
在图3中，鳍片52形成于基板50中。鳍片52是半导体条带。在一些实施例中，可通过在基板50中蚀刻沟槽而在基板50中形成鳍片52。蚀刻可是任何可接受的蚀刻工艺，诸如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、类似者、或其组合。蚀刻可是各向异性的。
鳍片可通过任何适合的方法来图案化。举例而言，可使用一或多个光学微影术工艺(包括双重图案化或多重图案化工艺)来图案化鳍片52。一般而言，双重图案化或多重图案化工艺将光学微影术与自对准工艺结合在一起，允许产生具有例如比使用单一直接光学微影术工艺可获得的节距更小的节距的图案。举例而言，在一个实施例中，在基板上方形成牺牲层并使用光学微影术工艺来图案化。使用自对准工艺沿着经图案化牺牲层形成间隔物。接着移除牺牲层，且接着可使用剩余间隔物来图案化鳍片。在一些实施例中，遮罩(或其他层)可保留在鳍片52上。
在图4中，绝缘材料54形成于基板50上方及相邻鳍片52之间。绝缘材料54可是诸如氧化硅的氧化物、氮化物、类似物、或其组合物，且可通过高密度电浆化学气相沉积(highdensity plasma chemical vapor deposition，HDP-CVD)、可流动CVD(flowable CVD，FCVD)(例如，远端电浆系统中基于CVD的材料沉积及后固化以使其转化成诸如氧化物的另一材料)、类似者、或其组合形成。可使用任何可接受工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可执行退火工艺。在一个实施例中，形成绝缘材料54使得多余的绝缘材料54覆盖鳍片52。尽管绝缘材料54图示为单层，但一些实施例可利用多层。举例而言，在一些实施例中，可首先沿基板50及鳍片52的表面形成衬里(未显示)。此后，可在衬里上方形成填充材料，诸如上文讨论的填充材料。
在图5中，对绝缘材料54施加移除工艺，以移除鳍片52上方的多余绝缘材料54。在一些实施例中，可利用平坦化工艺，诸如化学机械研磨(chemical mechanical polish，CMP)、回蚀工艺、其组合、或类似者。平坦化工艺曝光鳍片52，使得鳍片52与绝缘材料54的顶表面在平坦化工艺完成之后保持平齐。在遮罩保留在鳍片52上的实施例中，平坦化工艺可曝光遮罩或移除遮罩，使得遮罩或鳍片52的顶表面在平坦化工艺完成之后分别与绝缘材料54平齐。
在图6中，使绝缘材料54凹陷以形成浅沟槽隔离(Shallow Trench Isolation，STI)区56。使绝缘材料54凹陷，使得n型区50N及p型区50P中的鳍片52的上部部分自相邻STI区56之间凸出。此外，STI区56的顶表面可具有如图所示的平面、凸面、凹面(诸如碟形)、或其组合。STI区56的顶表面可通过适当的蚀刻形成为平的、凸的、及/或凹的。STI区56可使用可接受的蚀刻工艺来凹陷，诸如对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍片52的材料更快的速度蚀刻绝缘材料54的材料)。举例而言，可使用例如稀氢氟酸(dHF)移除氧化物。
关于图2至图6所述的工艺仅是鳍片52如何形成的一个实例。在一些实施例中，鳍片可通过磊晶生长工艺形成。举例而言，可在基板50的顶表面上方形成介电层，且可穿过介电层蚀刻沟槽以曝光下伏基板50。同质磊晶结构可在沟槽中磊晶生长，且可使介电层凹陷，使得同质磊晶结构自介电层凸出以形成鳍片。此外，在一些实施例中，异质磊晶结构可用于鳍片52。举例而言，图5中的鳍片52可凹陷，且与鳍片52不同的材料可在凹陷鳍片52上方磊晶生长。在此类实施例中，鳍片52包含凹陷材料以及设置于凹陷材料上方的磊晶生长材料。在更进一步的实施例中，可在基板50的顶表面上方形成介电层，并可穿过介电层蚀刻沟槽。接着，可使用不同于基板50的材料在沟槽中磊晶生长异质磊晶结构，且可使介电层凹陷，使得异质磊晶结构自介电层凸出以形成鳍片52。在磊晶生长同质磊晶或异质磊晶结构的一些实施例中，磊晶生长材料可在生长期间经原位掺杂，这可避免先前及后续植入，尽管原位掺杂与植入掺杂可一起使用。
更进一步地，在n型区50N(例如，NMOS区)磊晶生长与p型区50P(例如，PMOS区)中材料不同的材料可能是有利的。在各种实施例中，鳍片52的上部部分可由硅锗(SixGe1-x，其中x可在0至1的范围内)、碳化硅、纯锗或基本纯锗、III-V化合物半导体、II-VI化合物半导体、或类似物形成。举例而言，用于形成III-V化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓、及类似物。
进一步地在图6中，可在鳍片52及/或基板50中形成适当的井(未显示)。在一些实施例中，可在n型区50N中形成P井，且可在P型区50P中形成N井。在一些实施例中，在N型区50N及P型区50P中形成P井或N井两者。
在具有不同井类型的实施例中，可使用光阻剂及/或其他遮罩(未显示)达成n型区50N及p型区50P的不同植入步骤。举例而言，可在n型区50N中的鳍片52及STI区56上方形成光阻剂。光阻剂经图案化以曝光基板50的p型区50P。光阻剂可通过使用旋装涂布技术形成，并可使用可接受的光学微影术技术来图案化。一旦光阻剂经图案化，则在p型区50P中执行n型杂质植入，且光阻剂可充当遮罩以基本防止n型杂质植入n型区50N中。n型杂质可是磷、砷、锑、或类似物，浓度等于或小于1018cm-3，诸如在约1016cm-3与约1018cm-3之间。在植入之后，移除光阻剂，诸如通过可接受的灰化工艺。
在植入p型区50P之后，在p型区50P中的鳍片52及STI区56上方形成光阻剂。光阻剂经图案化以曝光基板50的n型区50N。光阻剂可通过使用旋装涂布技术形成，且可使用可接受的光学微影术技术来图案化。一旦光阻剂经图案化，则可在n型区50N中执行p型杂质植入，且光阻剂可用作遮罩以基本防止p型杂质植入p型区50P中。p型杂质可是植入区域中的硼、氟化硼、铟、或类似物，浓度等于或小于1018cm-3，诸如在约1016cm-3与约1018cm-3之间。在植入之后，可移除光阻剂，诸如通过可接受的灰化工艺。
在植入n型区50N及p型区50P之后，可执行退火以修复植入损伤并活化所植入的p型及/或n型杂质。在一些实施例中，磊晶鳍片的生长材料可在生长期间经原位掺杂，这可避免植入，尽管原位掺杂与植入掺杂可一起使用。
在图7中，虚设介电层60形成于鳍片52上。虚设介电层60可是例如氧化硅、氮化硅、其组合物、或类似物，且可根据可接受的技术沉积或热生长。在虚设介电层60上方形成虚设栅极层62，并在虚设栅极层62上方形成遮罩层64。虚设栅极层62可沉积于虚设介电层60上方，接着经平坦化，诸如通过CMP。遮罩层64可沉积于虚设栅极层62上方。虚设栅极层62可是导电或非导电材料，且可选自包括非晶硅、多晶硅(聚硅)、多晶硅锗(聚SiGe)、金属氮化物、金属硅化物、金属氧化物、及金属的群组。虚设栅极层62可通过物理气相沉积(physicalvapor deposition，PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层62可由其他材料制成，这些材料具有对隔离区，例如，STI区56及/或虚设介电层60的蚀刻的高蚀刻选择性。遮罩层64可包括例如氮化硅、氧氮化硅、或类似物的一或多个层。在这一实例中，跨n型区50N与p型区50P形成单个虚设栅极层62及单个遮罩层64。应注意，仅出于说明目的，所示虚设介电层60仅覆盖鳍片52。在一些实施例中，可沉积虚设介电层60，使得虚设介电层60覆盖STI区56，在STI区上方及虚设栅极层62与STI区56之间延伸。
在图8A及图8B中，可使用可接受的光学微影术及蚀刻技术来图案化遮罩层64(见图7)，以形成遮罩74。接着，可将遮罩74的图案转移至虚设栅极层62。在一些实施例(未图示)中，亦可通过可接受的蚀刻技术将遮罩74的图案转移至虚设介电层60，以形成虚设栅极72。虚设栅极72覆盖鳍片52的个别通道区58。遮罩74的图案可用于将虚设栅极72中的各者与相邻虚设栅极实体分离开。虚设栅极72亦可具有基本垂直于个别磊晶鳍片52的纵向方向的纵向方向。
此外，在图8A及图8B中，栅极密封间隔物80可形成于虚设栅极72、遮罩74、及/或鳍片52的经曝光表面上。热氧化或沉积接着进行各向异性蚀刻可形成栅极密封间隔物80。栅极密封间隔物80可由氧化硅、氮化硅、氧氮化硅、或类似物形成。
在形成栅极密封间隔物80之后，可执行用于轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区(未明确图示)的植入。在具有不同装置类型的实施例中，类似于上文图6中所述的植入，可在n型区50N上方形成遮罩，诸如光阻剂，同时曝光p型区50P，且可将适当类型(例如，p型)的杂质植入p型区50P中的经曝光鳍片52中。接着可移除遮罩。随后，可在曝光n型区50N的同时在p型区50P上方形成遮罩，诸如光阻剂，且可将适当类型(例如，n型)的杂质植入n型区50N中的经曝光鳍片52中。接着可移除遮罩。n型杂质可是先前讨论的任何n型杂质，且p型杂质可是先前讨论的任何p型杂质。轻掺杂源极/漏极区可具有约1015cm-3至约1019cm-3的杂质浓度。退火可用于修复植入损伤并活化所植入的杂质。
在图9A及图9B中，栅极间隔物86沿虚设栅极72及遮罩74的侧壁形成于栅极密封间隔物80上。栅极间隔物86可通过共形沉积绝缘材料并随后各向异性蚀刻绝缘材料来形成。栅极间隔物86的绝缘材料可是氧化硅、氮化硅、氧氮化硅、碳氮化硅、其组合物、或类似物。
注意，上述揭示内容通常描述形成间隔物及LDD区的工艺。可使用其他工艺及顺序。举例而言，可利用更少或更多的间隔物、可利用不同的步骤顺序(例如，在形成栅极间隔物86之前可不蚀刻栅极密封间隔物80，从而产生“L形”栅极密封间隔物)、可形成及移除间隔物、及/或类似者。此外，可使用不同的结构及步骤来形成n型及p型装置。举例而言，n型装置的LDD区可在形成栅极密封间隔物80之前形成，而p型装置的LDD区可在形成栅极密封间隔物80之后形成。
图10A至图16图示根据一些实施例的鳍片52中磊晶源极/漏极区82的形成。图10C至图16沿图1中所示的类似横截面C-C图示。图11至图16显示放大视图中的单个磊晶源极/漏极区82的实施例，其可类似于图10C中所示的区域81。图11至图16亦可显示虚线，指示邻近所示磊晶源极/漏极区82的鳍片52的通道区58。在一些情况下，指示通道区58的虚线亦可包括通道区58下方的鳍片52的部分。在其他实施例中，鳍片52及/或通道区58可具有不同的高度、宽度、轮廓、或形状。
在一些实施例中，磊晶源极/漏极区82形成于鳍片52中，使得各个虚设栅极72设置于磊晶源极/漏极区82的个别相邻对之间。在一些实施例中，磊晶源极/漏极区82可延伸至鳍片52中，且亦可穿透鳍片52。在一些实施例中，栅极间隔物86用于将磊晶源极/漏极区82与虚设栅极72分离适当的侧向距离，以便磊晶源极/漏极区82不会短接所得FinFET的后续形成的栅极。在一些实施例中，可选择磊晶源极/漏极区82的材料以在个别通道区58中施加应力，从而改善性能。磊晶源极/漏极区82可使用一或多个适合的工艺来磊晶生长，诸如CVD、金属有机CVD(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、气相磊晶(vapor phase epitaxy，VPE)、选择性磊晶生长(selective epitaxial growth，SEG)、类似者、或其组合。如下文针对图11至图12更详细地描述的，可使用单个磊晶工艺或多个磊晶工艺来形成磊晶源极/漏极区82。
n型区50N中的磊晶源极/漏极区82可通过遮蔽p型区50P并蚀刻n型区50N中鳍片52的源极/漏极区以在鳍片52中形成凹槽(诸图中未显示)来形成。接着使用一或多个磊晶工艺(下文更详细地描述其实例)在凹槽中磊晶生长n型区50N中的磊晶源极/漏极区82。磊晶源极/漏极区82可包括任何可接受的材料，诸如适用于n型FinFET的材料。举例而言，若鳍片52是硅，则n型区50N中的磊晶源极/漏极区82可包括在通道区58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂碳化硅、磷化硅、或类似物。n型区50N中的磊晶源极/漏极区82可具有自鳍片52的个别表面凸起的表面，且可具有晶面，诸如下文针对图11至图16更详细地描述的晶面。
p型区50P中的磊晶源极/漏极区82可通过遮蔽n型区50N并蚀刻p型区50P中鳍片52的源极/漏极区以在鳍片52中形成凹槽(诸图中未显示)来形成。接着，使用一或多个磊晶工艺(下文更详细地描述其实例)在凹槽中磊晶生长p型区50P中的磊晶源极/漏极区82。磊晶源极/漏极区82可包括任何可接受的材料，诸如适用于p型FinFET的材料。举例而言，若鳍片52是硅，则p型区50P中的磊晶源极/漏极区82可包括在通道区58中施加压缩应变的材料，诸如硅锗、硼掺杂硅锗、锗、锗锡、或类似物。p型区50P中的磊晶源极/漏极区82可具有自鳍片52的个别表面凸起的表面，且可具有晶面，诸如下文针对图11至图16更详细地描述的晶面。
鳍片52中磊晶源极/漏极区82的凹槽可通过使用任何可接受的蚀刻工艺，诸如干式蚀刻工艺(例如，RIE、NBE、或类似者)、湿式蚀刻工艺(例如，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、或类似物)、或其组合)进行蚀刻来形成。蚀刻工艺可是各向异性的。在一些实施例中，栅极间隔物86及/或栅极密封间隔物80的材料保留在相邻鳍片52之间的STI区56上，诸如图10C中所示的实施例。在一些实施例中，凹槽延伸至STI区56顶表面之下的鳍片52中。在其他实施例中，鳍片52的部分自STI区56凸出。相邻鳍片52之间的STI区56可如所示平齐，或可具有凸面或凹面。
磊晶源极/漏极区82及/或鳍片52可植入有掺杂剂以形成源极/漏极区，类似于先前讨论的形成轻掺杂源极/漏极区的工艺，接着进行退火。源极/漏极区可具有约1019cm-3与约1021cm-3之间的杂质浓度。源极/漏极区的n型及/或p型杂质可是先前讨论的任何杂质。在一些实施例中，磊晶源极/漏极区82可在生长期间经原位掺杂。
由于用于在n型区50N及p型区50P中形成磊晶源极/漏极区82的磊晶工艺，磊晶源极/漏极区82的上表面可具有侧向向外扩展超出鳍片52的侧壁的晶面。在一些实施例中，这些晶面导致同一FinFET的相邻源极/漏极区82合并(诸图中未显示)。在其他实施例中，如图10C中所示，在磊晶工艺完成之后，相邻源极/漏极区82保持分离。在一些实施例中，栅极间隔物86的部分覆盖延伸至STI区56之上的鳍片52的侧壁的一部分。如图10C的实施例中所示，栅极间隔物86的这些部分可保持邻近鳍片52中的凹槽，从而阻挡磊晶生长。在其他实施例中，可移除栅极间隔物86的材料(例如，在蚀刻工艺中)，这可允许磊晶生长区延伸至STI区56的表面，诸如图11至图16中所示的实施例中所示。
图11及图12图示根据一些实施例的形成磊晶源极/漏极区82(见图12)的中间步骤。在一些实施例中，图12中所示的磊晶源极/漏极区82可类似于图10C中所示的磊晶源极/漏极区82。在图11中，根据一些实施例，使用第一磊晶工艺在鳍片52上生长第一磊晶区102A。第一磊晶区102A可包括任何可接受的材料，诸如适用于n型FinFET或p型FinFET的材料。举例而言，p型区域50P中的第一磊晶区102A可包括诸如硅锗(SixGe1-x，其中x可在0至1的范围内)、硼掺杂硅锗、锗、锗锡、或类似物的材料。举例而言，在一些实施例中，第一磊晶区102A包含具有约20％至约50％范围内的锗原子百分数的硅锗。作为另一实例，在一些实施例中，第一磊晶区102A具有约3×1020cm-3至约2×1021cm-3范围内的硼掺杂浓度。其他材料、材料组成、掺杂剂、或掺杂浓度亦是可能的。
在一些实施例中，第一磊晶工艺可包括约5托至约50托范围内的工艺压力或约500℃至约700℃范围内的工艺温度。其他压力或温度亦是可能的。在一些实施例中，第一磊晶工艺可包括沉积前驱物，诸如SiH4、DCS、Si2H6、其他硅烷、GeH4、PH3、ASH3、B2H6、类似物、或其组合物。在一些实施例中，第一磊晶工艺可包括蚀刻前驱物，诸如HCl、Cl2、类似物、或其组合物。在第一磊晶工艺期间，沉积前驱物(多个)及蚀刻前驱物(多个)可同时流入处理室中。在一些实施例中，沉积前驱物(多个)可以约10sccm至约500sccm范围内的流动速度流入处理室中，且蚀刻前驱物(多个)可以约10sccm至约1000sccm范围内的流动速度流入处理室中。在一些实施例中，第一磊晶工艺使用约0.15:1至约0.25:1范围内的蚀刻前驱物流动速度与沉积前驱物流动速度的比(“an etching precursor flow rate to a depositionprecursor flow rate，E:D”)。亦可使用其他流动速度或流动速度比。其他工艺或工艺参数亦是可能的。
在第一磊晶工艺期间，第一磊晶区102A可自鳍片52侧向生长，并可形成晶面化表面。第一磊晶区102A的表面可具有基本相同晶体取向的晶面，或可具有多个晶体取向的晶面。在一些实施例中，控制第一磊晶工艺的工艺参数以形成具有有基本相同晶体取向的表面的第一磊晶区102A。举例而言，在一些实施例中，控制第一磊晶工艺的工艺参数，使得第一磊晶区102A形成为具有主要包含{111}晶面的表面。其他晶体取向或晶体取向的组合是可能的。在一些实施例中，通过控制第一磊晶工艺以使用大于约0.15:1的E:D比，可形成具有{111}晶面的第一磊晶区102A，尽管其他比是可能的。在一些实施例中，第一磊晶区102A可是具有约10％至约80％范围内锗原子百分数的硅锗，尽管其他百分数亦是可能的。在一些情况下，形成具有相对较大锗原子百分数的硅锗的第一磊晶区102A可促进{111}晶面的生长。其他参数是可能的。
在一些实施例中，在第一磊晶工艺期间，第一磊晶区102A可侧向生长，直至上表面与下表面的晶面平面(facet planes)在角落处相遇，如图11中所示。角落可具有隅角，隅角在一些情况下可界定为第一磊晶区102A的最宽部分处的表面平面之间的角度。在一些情况下，第一磊晶区102A可具有由上表面与下表面的特定晶体取向界定的隅角A1。举例而言，作为{111}晶面平面的上表面与下表面可形成约109°的隅角A1。晶体取向的其他组合可形成其他角度，下文针对本揭露的各种实施例描述这些角度的一些实例。在一些情况下，第一磊晶区102A的表面的晶体取向(多个)可判定第一磊晶区102A的顶表面在鳍片52之上延伸的高度H1。举例而言，在一些情况下，具有主要包含{111}晶面的表面的第一磊晶区102A可具有约0纳米(nm)至约2纳米(后称nm)范围内的高度H1，尽管其他高度是可能的。
在图12中，根据一些实施例，使用第二磊晶工艺在第一磊晶区102A上生长第二磊晶区102B。第一磊晶区102A与第二磊晶区102B一起形成磊晶源极/漏极区82。如图12中所示，第二磊晶区102B可形成于第一磊晶区102A的上表面上，或可形成于第一磊晶区102A的上表面及下表面上。在一些实施例中，使用与用于形成第一磊晶区102A的第一磊晶工艺不同的第二磊晶工艺来形成第二磊晶区102B。第二磊晶区102B可具有与第一磊晶区102A类似的组成或掺杂，或可具有不同于第一磊晶区102A的组成或掺杂。举例而言，在一些实施例中，第二磊晶区102B包含约50％至约70％范围内锗原子百分数的硅锗。作为另一实例，在一些实施例中，第二磊晶区102B具有约6×1020cm-3至约2×1021cm-3范围内的硼掺杂浓度。在一些情况下，第二磊晶区102B的掺杂浓度可大于第一磊晶区102A的掺杂浓度，这可改善磊晶源极/漏极区82与源极/漏极触点98之间的接触(见图22A至图23)。其他材料、材料组成、掺杂剂、或掺杂浓度亦是可能的。
在一些实施例中，第二磊晶工艺可包括约5托至约50托范围内的工艺压力或约500℃至约700℃范围内的工艺温度。其他压力或温度是可能的。在一些实施例中，第二磊晶工艺可包括沉积前驱物或蚀刻前驱物，类似于先前针对第一磊晶工艺所述的沉积前驱物或蚀刻前驱物。在一些实施例中，沉积前驱物可以约10sccm至约500sccm范围内的流动速度流入处理室中，且蚀刻前驱物可以约10sccm至约1000sccm范围内的流动速度流入处理室中。在一些实施例中，第二磊晶工艺使用在约0.05:1至约0.15:1范围内的E:D比。亦可使用其他流动速度或流动速度比。在一些实施例中，第二磊晶工艺的E:D比小于第一磊晶工艺的E:D比。其他工艺或工艺参数是可能的。
在第二磊晶工艺期间，第二磊晶区102B可形成晶面化表面。第二磊晶区102B的表面可具有基本相同晶体取向的晶面，或可具有多个晶体取向的晶面。在一些实施例中，第二磊晶区102B的晶面中的一些可具有与第一磊晶区102A的晶面相同的晶体取向。在一些实施例中，第二磊晶区102B的晶面中的一些或全部可具有与第一磊晶区102A的晶面不同的晶体取向。举例而言，在第一磊晶区102A具有{111}晶面的一些实施例中，第二磊晶区102B可形成为具有包含{221}晶面的表面。这是非限制性实例，且在其他实施例中，第一磊晶区102A可具有除{111}晶面以外的晶面，或第二磊晶区102B可具有除{221}晶面以外的晶面(例如，{331}晶面、{100}晶面、或其他晶面)，或可具有晶面的组合(例如，{111}晶面与{211}晶面的组合、或类似者)。
在一些实施例中，可控制第二磊晶工艺的工艺参数，以形成具有有一或多个特定晶体取向的晶面的表面的第二磊晶区102B。举例而言，在一些实施例中，控制第二磊晶工艺的工艺参数，使得第二磊晶区102B形成为具有主要包含{221}晶面的表面。其他晶体取向或晶体取向的组合是可能的。在一些实施例中，通过控制第二磊晶工艺以使用小于约0.15:1的E:D比，可形成具有{221}晶面的第一磊晶区102B，尽管其他比是可能的。在一些情况下，使用相对低的E:D比(例如，小于约0.15:1)可促进{221}晶面在{111}晶面上方的生长。换言之，在一些情况下，降低E:D比可降低磊晶生长期间形成的{111}晶面的比例。在一些实施例中，可控制第二磊晶工艺中使用的蚀刻前驱物及/或沉积前驱物以形成特定晶体取向或晶体取向的组合的晶面。举例而言，在一些实施例中，使用硅烷(例如，SiH4或类似物)作为沉积前驱物可增加磊晶生长期间{100}晶面的比例。其他工艺参数、前驱物、或晶面亦是可能的。
在一些实施例中，可控制第一磊晶工艺及第二磊晶工艺以形成具有特定隅角A2的磊晶源极/漏极区82。举例而言，在一些实施例中，可通过形成具有与第一磊晶区102A不同的晶体取向的第二磊晶区102B来控制磊晶源极/漏极区82的隅角A2。在一些实施例中，第二磊晶区102B可形成有相对于水平面具有比第一磊晶区102A晶面更大角度的晶体取向晶面。作为实例，生长具有{111}晶面的第一磊晶区102A且接着生长具有{221}晶面的第二磊晶区102B可形成约125°的隅角A2。可通过控制第一磊晶工艺及第二磊晶工艺来形成其他隅角A2，以使用其他晶面的组合来形成磊晶源极/漏极区82。举例而言，在一些实施例中，可通过形成具有比第一磊晶区102A更大比例的{100}晶面的第二磊晶区102B来增加隅角A2。可使用其他晶面或晶面的组合。在一些实施例中，可使用本文所述的技术形成约85°至约125°范围内的隅角A2，尽管其他角度是可能的。
在一些情况下，形成具有与第一磊晶区102A不同的晶面的第二磊晶区102B可允许磊晶源极/漏极区82在鳍片52之上延伸更高的高度。举例而言，磊晶源极/漏极区82可在鳍片52之上具有大于第一磊晶区102A的高度H1的高度H2。高度H2亦图示于先前的图10B中以供参考。在一些实施例中，本文描述的技术可形成磊晶源极/漏极区82，其在鳍片52之上具有大于约2nm的高度H2，诸如在约2nm至约10nm范围内的高度H2。在一些实施例中，本文描述的技术可允许形成磊晶源极/漏极区82，其在隔离区56之上具有大于约35nm的高度H0，诸如在约35nm至约60nm范围内的高度H0。其他高度是可能的。在一些情况下，形成具有更大高度H0或H2的磊晶源极/漏极区82可增加磊晶源极/漏极区82的体积，这可降低装置内的电阻并减少源极/漏极触点98的形成期间的应变松弛量(见图22A至图23)。
转至图13，根据一些实施例，显示包含多个磊晶区102的磊晶源极/漏极区82。除具有两个以上的磊晶区102以外，图13中所示的磊晶源极/漏极区82类似于图12中所示的磊晶源极/漏极区82。举例而言，使用形成三个磊晶区102A、102B、及102C的三个不同磊晶工艺来形成图12中所示的磊晶源极/漏极区82。磊晶区102A、102B、及102C中的各者可形成为具有不同的晶面或不同的晶面组合。举例而言，可使用第一磊晶工艺在鳍片52上形成具有{111}晶面的第一磊晶区102A，可使用第二磊晶工艺在第一磊晶区102A上形成具有{111}晶面与{221}晶面的组合的第二磊晶区102B，并可使用第三磊晶工艺在第二磊晶区102B上形成具有{221}晶面的第三磊晶区102C。
可控制第一、第二、及第三磊晶工艺的工艺参数，以形成具有特定晶面或晶面的组合的个别磊晶区102A～C。举例而言，在一些实施例中，第二磊晶工艺可包括小于第一磊晶工艺的E:D比的E:D比，以便形成具有比第一磊晶区102A更大比例的{221}晶面的第二磊晶区102B。第三磊晶工艺可包括小于第二磊晶工艺的E∶D比的E∶D比，以便形成具有比第二磊晶区102B更大比例的{221}晶面的第三磊晶区102C。在一些实施例中，磊晶工艺中的一或多者的E:D比可小于约0.15:1。这是一实例，且其他工艺参数、比、或晶面是可能的。
图13中所示的实施例显示包含三个磊晶区102A～C的磊晶源极/漏极区82，但在其他实施例中，磊晶源极/漏极区82可包含三个以上的磊晶区。形成磊晶源极/漏极区82的多个磊晶区可使用多个磊晶工艺生长。以这一方式，可控制磊晶工艺的工艺参数，以形成具有特定晶面或晶面的组合的磊晶区，从而形成具有所需形状、尺寸、宽度、高度H2、隅角A2、或类似者的磊晶源极/漏极区82。在其他实施例中，磊晶源极/漏极区82可使用期间工艺参数改变的单个磊晶工艺形成。当磊晶源极/漏极区82生长时，可在磊晶工艺期间改变工艺参数以增强或减少特定晶面的形成。工艺参数可突然、逐渐(例如，作为梯度)、或组合地改变。
图13、图14、及图15图示可使用本文所述技术形成的不同形状及尺寸的磊晶源极/漏极区82。图13至图15中所示的磊晶源极/漏极区82可类似于先前针对图10C至图13所述的磊晶源极/漏极区82。举例而言，图13至图15的磊晶源极/漏极区82可通过使用本文所述的技术执行具有诸如温度、压力、E:D比、蚀刻前驱物、沉积前驱物、前驱物流动速度等的不同工艺参数的多个磊晶工艺来形成。使用本文描述的技术，可形成具有更大高度H2或更大体积的磊晶源极/漏极区82。在一些实施例中，多个磊晶工艺可各个促进不同晶面或晶面的组合的形成。举例而言，多个磊晶工艺可包括不同的E:D比，以促进不同晶面或晶面的组合的形成。图13至图15的磊晶源极/漏极区82旨在作为非限制性实例，且本文描述的技术可用于形成具有与所示不同的尺寸、形状、晶面、隅角A2、高度H2、或宽度的磊晶源极/漏极区82。在一些实施例中，图13至图15中所示的磊晶源极/漏极区82可具有大于约2nm的高度H2或在约80°至约125°范围内的隅角A2，但亦可具有其他高度或角度。在一些实施例中，栅极间隔物86(诸图中未显示)可存在于磊晶源极/漏极区82的侧壁处。在一些情况下，可通过控制栅极间隔物86的高度或宽度来控制磊晶源极/漏极区82的尺寸或形状。为了比较，图13至图15亦显示虚线，指示包含{111}晶面并具有约109°的相应隅角A1的磊晶源极/漏极区的边界。
图14图示根据一些实施例的磊晶源极/漏极区82。如图14中所示，磊晶源极/漏极区82的角落高度低于{111}晶面化区域的角落高度(例如，更靠近基板50)，且磊晶源极/漏极区82的高度高于{111}晶面化区域的高度(例如，更远离基板50)。磊晶源极/漏极区82的宽度可小于、大于、或约等于{111}晶面化区域。在一些实施例中，磊晶源极/漏极区82的下表面相对于水平面的角度可小于{111}晶面化区域的角度，或者磊晶源极/漏极区82的上表面相对于水平面的角度可大于{111}晶面化区域的角度。在一些实施例中，具有类似于图14中所示形状的磊晶源极/漏极区82可通过执行包括小于约0.15:1的E:D的第一磊晶工艺来形成，接着执行包括硅烷或类似物作为沉积前驱物的第二磊晶工艺。在一些实施例中，类似于图14中所示的磊晶源极/漏极区82可使用约0.05:1至约0.3:1范围内的E:D、约550℃至约700℃范围内的工艺温度、或约5托至约50托范围内的工艺压力来形成。在一些实施例中，DCS可以约0sccm至约50sccm范围内的速度流动，SiH4可以约0sccm至约50sccm范围内的速度流动，GeH4可以约50sccm至约600sccm范围内的速度流动，或B2H6可以约10sccm至约80sccm范围内的速度流动。其他工艺或工艺参数是可能的。
图15图示根据一些实施例的磊晶源极/漏极区82。如图15中所示，磊晶源极/漏极区82的角落高度高于{111}晶面化区域的角落高度，且磊晶源极/漏极区82的高度高于{111}晶面化区域的高度。磊晶源极/漏极区82的宽度可小于、大于、或约等于{111}晶面化区域。在一些实施例中，磊晶源极/漏极区82的下表面相对于水平面的角度可大于{111}晶面化区域的角度，或者磊晶源极/漏极区82的上表面相对于水平面的角度可大于{111}晶面化区域的角度。在一些实施例中，具有类似于图15中所示形状的磊晶源极/漏极区82可通过执行包括小于约0.15:1的E:D的一或多个磊晶工艺来形成。在一些实施例中，类似于图15中所示的磊晶源极/漏极区82可使用约0.05:1至约0.3:1范围内的E:D、约550℃至约700℃范围内的工艺温度、或约5托至约50托范围内的工艺压力来形成。在一些实施例中，DCS可以约0sccm至约50sccm范围内的速度流动，SiH4可以约0sccm至约50sccm范围内的速度流动，GeH4可以约50sccm至约600sccm范围内的速度流动，或B2H6可以约10sccm至约80sccm范围内的速度流动。其他工艺或工艺参数是可能的。
图16示根据一些实施例的包含{111}晶面的磊晶源极/漏极区82。如图16中所示，磊晶源极/漏极区82的角落高度高于{111}晶面化区域的角落高度，且磊晶源极/漏极区82的高度高于{111}晶面化区域的高度。磊晶源极/漏极区82的宽度可大于{111}晶面化区域。由于磊晶源极/漏极区82具有{111}晶面，故磊晶源极/漏极区82的隅角A2约与{111}晶面化区域的隅角A1相同(例如，约109°)。在一些实施例中，具有大于{111}晶面化区域的{111}晶面的磊晶源极/漏极区82可通过执行包括小于约0.15:1的E:D的一或多个磊晶工艺来形成。举例而言，包括大于约0.15:1的E:D的第一磊晶工艺之后可是包括小于约0.15:1的E:D的第二磊晶工艺。在一些实施例中，类似于图16中所示的磊晶源极/漏极区82可使用约0.05:1至约0.3:1范围内的E:D、约550℃至约700℃范围内的工艺温度、或约5托至约50托范围内的工艺压力来形成。在一些实施例中，DCS可以约0sccm至约50sccm范围内的速度流动，SiH4可以约0sccm至约50sccm范围内的速度流动，GeH4可以约50sccm至约600sccm范围内的速度流动，或B2H6可以约10sccm至约80sccm范围内的速度流动。其他工艺或工艺参数是可能的。
图17A至图23图示根据一些实施例的制造实施例装置的各种额外步骤。图17A至图23中所示的步骤可自图10A至图10C中所示的结构开始。在图17A及图17B中，第一层间介电质(interlayer dielectric，ILD)88沉积于图10A至图10C中所示的结构上方。第一ILD88可由介电材料形成，且可通过任何适合的方法来沉积，诸如CVD、电浆增强CVD(plasma-enhanced CVD，PECVD)、或FCVD。介电材料可包括磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、或类似物。可使用任何可接受工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻终止层(contact etch stop layer，CESL)87设置于第一ILD88与磊晶源极/漏极区82、遮罩74、及栅极间隔物86之间。CESL87可包含介电材料，诸如氮化硅、氧化硅、氧氮化硅、或类似物，其具有低于上覆第一ILD88的材料的蚀刻速度。
在图18A及图18B中，可执行平坦化工艺，诸如CMP工艺，以使第一ILD88的顶表面与虚设栅极72或遮罩74的顶表面平齐。平坦化工艺亦可移除虚设栅极72上的遮罩74，及沿遮罩74的侧壁的栅极密封间隔物80及栅极间隔物86的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔物80、栅极间隔物86、及第一ILD88的顶表面是平齐的。因此，虚设栅极72的顶表面经由第一ILD88曝光。在一些实施例中，遮罩74可保留，在这种情况下，平坦化工艺将第一ILD88的顶表面与遮罩74的顶表面平齐。
在图19A及图19B中，在蚀刻步骤(多个)中移除虚设栅极72及遮罩74(若存在)，以便形成凹槽90。亦可移除凹槽90中的虚设介电层60的部分。在一些实施例中，仅移除虚设栅极72，而虚设介电层60保留并由凹槽90曝光。在一些实施例中，虚设介电层60自晶粒的第一区域(例如，核心逻辑区)的凹槽90移除，并保留在晶粒的第二区域(例如，输入/输出区)的凹槽90中。在一些实施例中，通过各向异性干式蚀刻工艺移除虚设栅极72。举例而言，蚀刻工艺可包括使用反应气体(多个)的干式蚀刻工艺，选择性地蚀刻虚设栅极72，而很少或不蚀刻第一ILD88或栅极间隔物86。各个凹槽90曝光及/或上覆个别鳍片52的通道区58。各个通道区58设置于磊晶源极/漏极区82的相邻对之间。在移除期间，当蚀刻虚设栅极72时，虚设介电层60可用作蚀刻终止层。接着，可在移除虚设栅极72之后选择性地移除虚设介电层60。
在图20A及图20B中，形成用于替换栅极的栅极介电层92及栅电极94。图20C示图20B中区域89的详细视图。栅极介电层92的一或多个层沉积于凹槽90中，诸如沉积于鳍片52的顶表面及侧壁上，及沉积于栅极密封间隔物80/栅极间隔物86的侧壁上。栅极介电层92亦可形成于第一ILD88的顶表面上。在一些实施例中，栅极介电层92包含一或多个介电层，诸如氧化硅、氮化硅、金属氧化物、金属硅酸盐、或类似物的一或多个层。举例而言，在一些实施例中，栅极介电层92包括由热氧化或化学氧化形成的氧化硅的界面层及上覆高k介电材料，诸如金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅酸盐、及其组合物。栅极介电层92可包括大于约7.0的k值的介电层。栅极介电层92的形成方法可包括分子束沉积(Molecular-Beam Deposition，MBD)、ALD、PECVD、或类似者。在虚设介电层60的部分保留在凹槽90中的实施例中，栅极介电层92包括虚设介电层60的材料(例如，氧化硅)。
栅电极94分别沉积于栅极介电层92上方，并填充凹槽90的剩余部分。栅电极94可包括金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合物、或其多层。举例而言，尽管单层栅电极94如图20B中所示，但栅电极94可包含任意数目的衬里层94A、任意数目的功函数调谐层94B、及填充材料94C，如图20C中所示。在填充凹槽90之后，可执行诸如CMP的平坦化工艺，以移除栅极介电层92的多余部分及栅电极94的材料，这些多余部分在第一ILD88的顶表面上方。栅电极94及栅极介电层92的材料的剩余部分由此形成所得FinFET的替换栅极。栅电极94与栅极介电层92可统称为“栅极堆叠”。栅极及栅极堆叠可沿鳍片52的通道区58的侧壁延伸。
n型区50N与p型区50P中栅极介电层92的形成可同时发生，使得各个区域中的栅极介电层92由相同的材料形成，且栅极94的形成可同时发生，使得各个区域中的栅电极94由相同的材料形成。在一些实施例中，各个区域中的栅极介电层92可通过不同的工艺形成，使得栅极介电层92可是不同的材料，及/或各个区域中的栅电极94可通过不同的工艺形成，使得栅电极94可是不同的材料。当使用不同的工艺时，可使用各种遮蔽步骤来遮蔽及曝光适当的区域。
在图21A及图21B中，栅极遮罩95形成于栅极堆叠上方(包括栅极介电层92及相应栅电极94)，且栅极遮罩可设置于栅极间隔物86的相对部分之间。在一些实施例中，形成栅极遮罩95包括使栅极堆叠凹陷，以便在栅极堆叠直接上方及栅极间隔物86的相对部分之间形成凹陷。将包含介电材料(例如氮化硅、氧氮化硅、或类似物)的一或多个层的栅极遮罩95填充于凹槽中，接着执行平坦化工艺以移除在第一ILD88上方延伸的介电材料的多余部分。栅极遮罩95是可选的且在一些实施例中可省略。在此类实施例中，栅极堆叠可与第一ILD88的顶表面保持平齐。
亦如图21A及图21B中所示，第二ILD96沉积于第一ILD88上方。在一些实施例中，第二ILD96是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD96由诸如PSG、BSG、BPSG、USG、或类似者的介电材料形成，且可通过诸如CVD及PECVD的任何适合方法沉积。随后形成的栅极触点99(图22A及图22B)穿透第二ILD96及栅极遮罩95(若存在)以接触经凹陷栅电极94的顶表面。
在图22A及图22B中，根据一些实施例，栅极触点99及源极/漏极触点98穿过第二ILD96及第一ILD88形成。图23图示沿参考横截面C-C的磊晶源极/漏极区82上的源极/漏极触点98的详细视图，类似于图12至图16中所示的区域81的详细视图。用于源极/漏极触点98的开口穿过第一ILD88、第二ILD96、及CESL87(若存在)形成。在一些实施例中，用于形成源极/漏极触点98的开口亦可在磊晶源极/漏极区82中形成凹槽。在相同步骤或分离步骤中，穿过第二ILD96及栅极遮罩95(若存在)形成用于栅极触点99的开口。可使用可接受的光学微影术及蚀刻技术形成开口。在开口中(及磊晶源极/漏极区中的凹槽中，若存在)形成诸如扩散阻障层、附着层、或类似者的衬里(未显示)、及导电材料。衬里可包括钛、氮化钛、钽、氮化钽、或类似物。导电材料可是铜、铜合金、银、金、钨、钴、铝、镍、或类似物。可执行诸如CMP的平坦化处理，以自第二ILD96的表面移除多余材料。剩余的衬里及导电材料在开口中形成源极/漏极触点98及栅极触点99。在一些实施例中，可执行退火工艺以在磊晶源极/漏极区82与源极/漏极触点98之间的界面处形成硅化物(诸图中未显示)。源极/漏极触点98与磊晶源极/漏极区82实体耦合及电耦合，且栅极触点99与栅电极106实体耦合及电耦合。源极/漏极触点98与栅极触点99可在不同的工艺中形成，或可在相同的工艺中形成。尽管显示为形成于相同的横截面中，但应了解，源极/漏极触点98与栅极触点99中的各者可形成于不同的横截面中，这可避免触点短路。
转至图23，根据一些实施例，显示磊晶源极/漏极区82上的源极/漏极触点98的详细视图。如图23中所示，磊晶源极/漏极区82形成为在鳍片52之上具有高度H2。如前所述，本文所述的技术可允许形成具有更大高度H2的磊晶源极/漏极区82，诸如大于约2nm的高度H2。
在一些实施例中，源极/漏极触点98是通过在磊晶源极/漏极区82中蚀刻凹槽、接着在凹槽中沉积衬里及导电材料形成的。参考图23，在蚀刻凹槽之前，磊晶源极/漏极区82可具有初始高度H0。高度H0可界定为例如隔离区56之上的磊晶源极/漏极区82的顶表面的高度。磊晶源极/漏极区82的顶表面可对应于鳍片52之上的高度H2，如图23中所示。在形成凹槽之后，凹槽可自磊晶源极/漏极区82的顶表面延伸一垂直距离D1至磊晶源极/漏极区82中。因此，源极/漏极触点98亦延伸约距离D1至磊晶源极/漏极区82中。在蚀刻凹槽之后，凹槽下方的剩余磊晶源极/漏极区82在隔离区56之上具有高度H3，其可约等于高度H0减去距离D1。
蚀刻具有较大距离D1的凹槽导致磊晶源极/漏极区82的相应较小高度H3。在一些情况下，将磊晶源极/漏极区82凹陷较大的距离D1可增加源极/漏极触点98与磊晶源极/漏极区82之间的接触面积，这可降低源极/漏极触点98的接触电阻。然而，在一些情况下，较小的高度H3可导致装置内的应变松弛，这可增加装置的通道电阻并降低装置性能。本文描述的技术允许形成具有更大高度H2的磊晶源极/漏极区82，其允许形成具有更大距离D1的源极/漏极触点98，而不增加应变松弛的风险。换言之，本文描述的技术允许在形成源极/漏极触点98之后磊晶源极/漏极区82具有更大的高度H3。
在一些实施例中，本文描述的技术可形成源极/漏极区98，其具有在约5nm至约25nm的范围内的距离D1。在一些实施例中，本文描述的技术可在形成源极/漏极区98之后，允许磊晶源极/漏极区82具有大于约25nm的高度H3，诸如在约15nm至约40nm范围内的高度H3。在一些实施例中，本文描述的技术可允许磊晶源极/漏极区82具有在高度H0的约25％至约90％之间的高度H3，或鳍片52在隔离区56之上的高度H4的约25％与约90％之间的高度H3。其他距离、高度、或比例是可能的。
所揭示的FinFET实施例亦可应用于纳米结构装置，诸如纳米结构(例如，纳米片、纳米线、栅极全环绕、或类似者)场效晶体管(nanostructure field effect transistor，NSFET)。在NSFET实施例中，用通过图案化通道层与牺牲层的交替层堆叠而形成的纳米结构来替换鳍片。虚设栅极堆叠及源极/漏极区以类似于上述实施例的方式形成。在移除虚设栅极堆叠之后，可部分或完全移除通道区中的牺牲层。替换栅极结构以类似于上述实施例的方式形成，替换栅极结构可部分或完全填充通过移除牺牲层留下的开口，且替换栅极结构可部分或完全围绕NSFET装置的通道区中的通道层。至替换栅极结构及源/漏极区的ILD及触点可以类似于上述实施例的方式形成。可形成如美国专利第9647071号中所揭示的纳米结构装置，其全文以引用的方式并入本文中。
根据本揭露的一些实施例，一种制造半导体装置的方法包括形成自基板凸出的鳍片；形成围绕鳍片的隔离区；形成在鳍片及隔离区上方延伸的栅极结构；蚀刻邻近栅极结构的鳍片以形成凹槽；在凹槽中形成源极/漏极区，包括执行第一磊晶工艺以在凹槽中生长第一半导体材料，其中第一磊晶工艺形成第一晶体取向的晶面平面；及执行第二磊晶工艺以在第一半导体材料上生长第二半导体材料，其中第二磊晶工艺形成第二晶体取向的晶面平面，其中第二半导体材料的顶表面在鳍片的顶表面之上；及在源极/漏极区上形成源极/漏极触点。在一个实施例中，第一晶体取向为{111}，且第二晶体取向为{221}。在一个实施例中，第一半导体材料包括硅锗。在一个实施例中，第二半导体材料包括具有比第一半导体材料更大的锗原子浓度的硅锗。在实施例中，第二半导体材料具有比第一半导体材料更大的掺杂剂浓度。在实施例中，第一磊晶工艺包括蚀刻剂前驱物与沉积前驱物的第一流动速度比，且第二磊晶工艺包括蚀刻剂前驱物与沉积前驱物的第二流动速度比，其中第二流动速度比小于第一流动速度比。在实施例中，第二流动速度比小于0.15:1。在实施例中，第二半导体材料的顶表面在鳍片的顶表面之上，垂直距离在2nm至10nm范围内。
根据本揭露的一些实施例，一种制造半导体装置的方法包括在半导体鳍片上形成栅极堆叠；在半导体鳍片中形成第一凹槽，其中第一凹槽邻近栅极堆叠；顺序执行多个磊晶生长步骤以形成自第一凹槽凸出的磊晶源极/漏极区，其中该些磊晶生长步骤中被首次被执行磊晶生长步骤包括蚀刻剂前驱物流动速度与沉积前驱物流动速度的第一比率，其中最后被执行磊晶生长步骤包括蚀刻剂前驱物流动速度与沉积前驱物流动速度的第二比率，其中第二比率小于第一比率；在磊晶源极/漏极区中蚀刻第二凹槽；及在第二凹槽中沉积导电材料。在实施例中，第一比率大于0.15:1且第二比率小于0.15:1。在实施例中，首次被执行磊晶生长步骤形成与最后被执行磊晶生长步骤不同晶体取向的晶面。在实施例中，首次被执行磊晶生长步骤形成{111}晶面。在实施例中，最后被执行磊晶生长步骤形成{331}晶面。在实施例中，首次被执行磊晶生长步骤形成与最后被执行磊晶生长步骤相同的不同晶体取向的晶面。在实施例中，在首次被执行磊晶生长步骤与最后被执行磊晶生长步骤之间顺序执行的磊晶生长步骤各个具有蚀刻剂前驱物流动速度与沉积前驱物流动速度的比，在第一比率与第二比率之间。在实施例中，首次被执行磊晶生长步骤包括硅烷前驱物的第一流动速度，其中最后被执行磊晶生长步骤包括硅烷前驱物的第二流动速度，其中第二流动速度大于第一流动速度。
根据本揭露的一些实施例，一种半导体装置包括自基板凸出的鳍片；围绕鳍片的隔离区；沿鳍片的侧壁及顶表面延伸的栅极结构；及邻近栅极结构的鳍片中的源极/漏极区，其中源极/漏极区的下侧面包括第一晶体取向的晶面平面，其中源极/漏极区的上表面包括与第一晶体取向不同的第二晶体取向的晶面平面，其中下表面的晶面与上表面的晶面平面之间的隅角在110°与125°之间。在实施例中，半导体装置包括源极/漏极区上的触点，其中隔离区的顶表面与触点的底表面之间的垂直距离在25nm至40nm的范围内。在实施例中，半导体装置进一步包含一通道区，通道区位于源极/漏极区内，且介于触点与鳍片之间。在实施例中，鳍片凸出于相邻隔离区之上。在实施例中，半导体装置进一步包含一层间介电质，层间介电质位于该源极/漏极区的两相对侧。在实施例中，半导体装置进一步包含一接触蚀刻终止层，接触蚀刻终止层设置于第一层间介电质与隔离区之间。在实施例中，第一晶体取向为{111}。在实施例中，第二晶体取向为{221}。在实施例中，该源极/漏极区的该些上表面更包含一第三晶体取向的多个晶面平面，其中该第三晶体取向为{331}。在实施例中，该源极/漏极区在该隔离区之上具有一高度，该高度界定为该隔离区之上的该源极/漏极区的顶表面的高度。
根据本揭露的一些实施例，一种半导体装置包含一基板、一鳍片、一隔离区、一栅极结构、一源极/漏极区及一源极/漏极触点。鳍片自基板凸出。隔离区围绕鳍片。栅极结构在鳍片及隔离区上方延伸。源极/漏极区在邻接栅极结构的鳍片中，源极/漏极区的第一晶面平面与源极/漏极区的第二晶面平面之间的一隅角在110°与125°之间。源极/漏极触点在源极/漏极区上。在实施例中，该第一晶面平面为一{111}晶面且该第二晶面平面为一{221}晶面。在实施例中，该源极/漏极区的一顶表面在该鳍片的一顶表面之上，2纳米至10纳米范围内的一垂直距离。
根据本揭露的一些实施例中，一种半导体装置包含一半导体鳍片、一栅极堆叠、一磊晶源极/漏极区及一源极/漏极触点。栅极堆叠在该半导体鳍片上。磊晶源极/漏极区在邻接该栅极堆叠的该半导体鳍片中，该磊晶源极/漏极区的一第一晶面平面与该磊晶源极/漏极区的一第二晶面平面之间的一隅角在110°与125°之间。源极/漏极触点至少部分在磊晶源极/漏极区中。在实施例中，该第一晶面平面为一{111}晶面。在实施例中，该第二晶面平面在该第一晶面平面之上。
根据本揭露的一些实施例中，一种半导体装置包含一鳍片、一隔离区、一栅极结构及一源极/漏极区。鳍片自一基板凸出。隔离区围绕该鳍片。栅极结构沿该鳍片的多个侧壁及一顶表面延伸。源极/漏极区在邻接该栅极结构的该鳍片中，其中该源极/漏极区的多个下侧面包含一第一晶体取向的多个晶面平面，其中该源极/漏极区的多个上表面包含与该第一晶体取向不同的一第二晶体取向的多个晶面平面，其中所述多个下侧面的所述多个晶面平面的其中一个与所述多个上表面的所述多个晶面平面的其中一个之间的一隅角在110°与125°之间。在实施例中，半导体装置进一步包含一触点。触点在该源极/漏极区上，其中该隔离区的一顶表面与该触点的一底表面之间的一垂直距离在25纳米至40纳米范围内。在实施例中，该第一晶体取向为{111}。在实施例中，该第二晶体取向为{221}。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一基板；
一鳍片，自该基板凸出；
一隔离区，围绕该鳍片；
一栅极结构，在该鳍片及该隔离区上方延伸；
一源极/漏极区，在邻接该栅极结构的该鳍片中，该源极/漏极区的一第一晶面平面与该源极/漏极区的一第二晶面平面之间的一隅角在110°与125°之间；及
一源极/漏极触点，在该源极/漏极区上。
2.如权利要求1所述的半导体装置，其特征在于，该第一晶面平面为一{111}晶面且该第二晶面平面为一{221}晶面。
3.如权利要求1或2所述的半导体装置，其特征在于，该源极/漏极区的一顶表面在该鳍片的一顶表面之上，2纳米至10纳米范围内的一垂直距离。
4.一种半导体装置，其特征在于，包含：
一半导体鳍片；
一栅极堆叠，在该半导体鳍片上；
一磊晶源极/漏极区，在邻接该栅极堆叠的该半导体鳍片中，该磊晶源极/漏极区的一第一晶面平面与该磊晶源极/漏极区的一第二晶面平面之间的一隅角在110°与125°之间；及
一源极/漏极触点，至少部分在该磊晶源极/漏极区中。
5.如权利要求4所述的半导体装置，其特征在于，该第一晶面平面为一{111}晶面。
6.如权利要求5所述的半导体装置，其特征在于，该第二晶面平面在该第一晶面平面之上。
7.一种半导体装置，其特征在于，包含：
一鳍片，自一基板凸出；
一隔离区，围绕该鳍片；
一栅极结构，沿该鳍片的多个侧壁及一顶表面延伸；及
一源极/漏极区，在邻接该栅极结构的该鳍片中，其中该源极/漏极区的多个下侧面包含一第一晶体取向的多个晶面平面，其中该源极/漏极区的多个上表面包含与该第一晶体取向不同的一第二晶体取向的多个晶面平面，其中所述多个下侧面的所述多个晶面平面的其中一个与所述多个上表面的所述多个晶面平面的其中一个之间的一隅角在110°与125°之间。
8.如权利要求7所述的半导体装置，其特征在于，进一步包含：
一触点，在该源极/漏极区上，其中该隔离区的一顶表面与该触点的一底表面之间的一垂直距离在25纳米至40纳米范围内。
9.如权利要求7或8所述的半导体装置，其特征在于，该第一晶体取向为{111}。
10.如权利要求7或8其中任一项所述的半导体装置，其特征在于，该第二晶体取向为{221}。
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US9269777B2 (en) * 2014-07-23 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structures and methods of forming same
US10164096B2 (en) * 2015-08-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9953875B1 (en) * 2016-11-30 2018-04-24 Taiwan Semiconductor Manufacturing Company Contact resistance control in epitaxial structures of finFET
KR102492300B1 (ko) * 2017-12-07 2023-01-27 삼성전자주식회사 반도체 소자
US11355620B2 (en) * 2018-10-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same

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